DE10235986B4 - Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben - Google Patents

Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben Download PDF

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Abstract

Nichtflüchtige Halbleiterspeichervorrichtung, mit:
einem Zellengatemuster (301) in einer Zellenarrayzone, einem Hochspannungsgatemuster (501) in einer peripheren Hochspannungszone und einem Niedrigspannungsgatemuster (401) in einer peripheren Niedrigspannungszone auf einem Halbleitersubstrat (10),
bei der das Hochspannungsgatemuster (501) eine Hochspannungsgateisolierschicht (13c) auf dem Halbleitersubstrat (10), eine erste leitende Schicht (17c) auf der Hochspannungsgateisolierschicht (13c), eine Dreifachschicht (19c) auf der ersten leitenden Schicht (17c) und eine zweite leitende Schicht (21c) auf der Dreifachschicht (19c) umfasst, wobei die Dreifachschicht (19c) eine Tunnelisolierschicht (20), eine auf der Tunnelisolierschicht (20) angeordnete Ladungsspeicherschicht (22) und eine auf der Ladungsspeicherschicht (22) angeordnete blockierende Isolierschicht (24) umfasst,
wobei das Zellengatemuster (301) die Dreifachschicht (19a) und die darauf ausgebildete zweite leitende Schicht (21a) enthält, wobei die Dreifachschicht (19a) in der Zellenarrayzone unmittelbar auf dem Halbleitersubstrat (10) angeordnet ist,
wobei das Niedrigspannungsgatemuster (401) eine Niedrigspannungsgateisolierschicht (15b) auf dem Halbleitersubstrat (10), die erste leitende Schicht (17b) auf der Niedrigspannungsgateisolierschicht, die Dreifachschicht...

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein eine nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zur Herstellung derselben. Spezifischer betrifft die Erfindung eine Halbleiterspeichervorrichtung mit einer schwebenden Trap-Speicherzelle und ein Verfahren zur Herstellung derselben.
  • Hintergrund der Erfindung
  • Eine nichtflüchtige Speichervorrichtung, wie z. B. eine Flash-Speichervorrichtung, hält fortwährend Daten bis zu deren Löschung. Daher benötigt die nichtflüchtige Speichervorrichtung, im Gegensatz zu einer flüchtigen Speichervorrichtung, wie einem normalen DRAM, keine die Wiederauffrischung vornehmende Schaltungsanordnung und kann einen Verbrauch an Energie einsparen.
  • Jedoch benötigt die nichtflüchtige Speichervorrichtung eine hohe Spannung, um Daten einzuschreiben/zu löschen und einen Extraspeicher zum Halten der Daten. Dies kompliziert die Struktur und die Herstellungsprozesse. Beispielsweise kann eine nichtflüchtige Speichervorrichtung zusätzlich eine Ladestufe benötigen, um in zuverlässiger Weise Daten aufzubewahren und auch einen Spannungsabfallwiderstand, um Spannungsbereiche mit hoher und niedriger Spannung von einer einzelnen Stromversorgungsquelle her anzutreiben.
  • Basierend auf einer Struktur, werden Speicherzellen des Typs einer nichtflüchtigen Speichervorrichtung in eine schwebende Gate-Speicherzelle und eine schwebende Trap-Speicherzelle klassifiziert. Bei der schwebenden Trap-Speicherzelle kann eine Programmierung dadurch ausgeführt werden, indem eine Ladung in einem Trap (Falle) gespeichert wird, die in einer nichtleitenden Ladespeicherschicht zwischen einer Gateelektrode und einem Halbleitersubstrat ausgebildet ist. Zur Ausbildung eines schwebenden Traps werden eine Tunnelisolierschicht und eine blockierende Isolierschicht auf/unter einer Siliziumnitridschicht ausgebildet, die als eine Ladungsspeicherschicht wirkt.
  • 1 zeigt eine Querschnittsansicht, die eine typische SONGS-(Siliziumoxidnitridoxid-Halbleiter)-Struktur der schwebenden Trap-Speichervorrichtung veranschaulicht. Eine Speicherzelle besitzt ein Gatemuster und Fremdstoffdiffusionsschichten. Ein Gatemuster wird dadurch ausgebildet, indem sequenziell eine Tunnelisolierschicht 20, eine Ladungsspeicherschicht 22, eine blockierende Isolierschicht 24 und eine Gateelektrode 27 auf einer aktiven Zone eines Halbleitersubstrats 10 aufgestapelt bzw. aufgeschichtet werden. Eine Fremdstoffdiffusionsschicht 28 wird in einer aktiven Zone auf beiden Seiten des Gatemusters ausgebildet. In typischer Weise ist die Tunnelisolierschicht aus thermischem Oxid hergestellt und die Ladungsspeicherschicht 22 ist aus Siliziumnitrid hergestellt.
  • Bei einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem schwebenden Gate besitzt eine Gateisolierschicht einer Speicherzelle in herkömmlicher Weise die gleiche Dicke wie eine Gateisolierschicht zum Ausbilden eines Transistors eines Niedrigspannungsbereiches in einer peripheren Schaltungszone. Jedoch weicht eine Tunnelisolierschicht der schwebenden Trap-Speicherzelle in herkömmlicher Weise davon ab, und zwar hinsichtlich einer geeigneten Dicke gegenüber einer Gateisolierschicht, um einen Transistor eines Niedrigspannungsbereiches in einer peripheren Schaltungszone herzustellen. Daher ist der Prozeß für die Herstellung einer nichtflüchtigen Halbleitervorrichtung mit einer schwebenden Trap-Speicherzelle komplexer als der Prozeß zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit einer schwebenden Gate-Speicherzelle.
  • Aus der US 6 197 639 B1 ist ein Verfahren zum Herstellen einer Flash-Speichervorrichtung vom NOR-Typ bekannt.
  • Aus der JP 2000-243 937 A ist eine nicht-flüchtige Halbleiterspeichervorrichtung mit einem EEPROM, einer HV-Schaltung und einer logischen CMOS-Schaltung bekannt. Dabei wird eine ONO-Dreifachschicht in dem EEPROM-Bereich und in dem HV-Schaltungsbereich, nicht aber in dem CMOS-Bereich verwendet.
  • Aus der US 5 861 347 A ist ein Verfahren zum Herstellen einer integrierten Schaltung mit einem Floating-Gate-Bereich, einem Hochspannungsbereich und einem Logikgatebereich bekannt. Eine ONO-Dreifachschicht wird dabei in dem Floating-Gate-Bereich aber nicht in dem Hochspannungsbereich und in dem Logikgatebereich verwendet.
  • Aus der JP 08-306 889 A ist eine nicht-flüchtige Speichervorrichtung und ein Verfahren zu dessen Herstellung bekannt. Die beschriebene Halbleiterspeichervorrichtung enthält einen Floating-Gate-Speicherzellentransistor, einen Auswahlgate-Transistor, einen Niederspannungstransistor und einen Hochspannungstransistor. Bei einer Ausführungsform wird eine ONO-Dreifachschicht in diesen Transistoren verwendet.
  • Aus der US 5 852 311 A ist eine nicht-flüchtige Speichervorrichtung bekannt, die ein Widerstandsmuster verwendet.
  • Aus der US 6 228 714 B1 ist ein Verfahren zum Herstellen einer nicht-flüchtigen Speichervorrichtung bekannt, die eine Zellenarrayzone, eine Hochspannungszone und eine Widerstandszone aufweist.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung zielt darauf ab, die Komplexität des Prozesses zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit einer schwebenden Trap-Speicherzelle zu verringern.
  • Die Aufgabe wird gelöst durch eine nicht-flüchtige Halbspeichervorrichtung nach Anspruch 1 sowie durch ein Herstellungsverfahren nach Anspruch 11 oder 16. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die vorliegende Erfindung schafft daher eine nichtflüchtige Halbleiterspeichervorrichtung mit einer schwebenden Trap-Speicherzelle, bei der eine Prozeßvereinfachung erreicht wird und die Zuverlässigkeit erhöht wird, und ein Verfahren zur Herstellung derselben.
  • Ferner schafft die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung mit einem verbesserten Wirkungsgrad bei der Übertragung eines Treibersignals, und auch ein Verfahren zur Herstellung derselben.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfaßt eine nichtflüchtige Halbleiterspeichervorrichtung ein Zellengatemuster einer Zellenarrayzone, ein Hochspannungsgatemuster einer peripheren Hochspannungszone und ein Niedrigspannungsgatemuster einer peripheren Niedrigspannungszone an einem Halbleitersubstrat. Das Hochspannungsgatemuster besitzt eine Gateisolierschicht für eine hohe Spannung, eine erste leitende Schicht, eine Dreifachschicht und eine zweite leitende Schicht. Das Zellengatemuster umfaßt lediglich die Dreifachschicht und die zweite leitende Schicht. Die Dreifachschicht enthält eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine blockierende Isolierschicht. Das Niedrigspannungsgatemuster umfaßt eine Gateisolierschicht für eine niedrige Spannung, die erste leitende Schicht, die Dreifachschicht und die zweite leitende Schicht.
  • Die nichtflüchtige Speichervorrichtung umfaßt ferner ein Zeilentypwiderstandsmuster in einer Widerstandszone. Das Widerstandsmuster umfaßt wenigstens die erste leitende Schicht, die auf einer isolierenden Schicht ausgebildet ist, um eine elektrische Isolation gegenüber dem Substrat zu erreichen. Die erste leitende Schicht ist aus einem dotierungsgesteuerten Polysilizium gebildet, die als eine Widerstandsschicht wirkt. Die isolierende Schicht besteht aus einer Grabenvorrichtungsisolierschicht oder einer isolierenden Schicht für eine hohe Spannung. Das Widerstandsmuster enthält eine Kontaktzone mit einer Gateisolierschicht für eine hohe Spannung und die erste leitende Schicht und eine Leitungszone, die die Gateisolierschicht für eine hohe Spannung enthält, ferner die erste leitende Schicht, die Dreifachschicht und die zweite leitende Schicht enthält. Ein über dem Widerstandsmuster ausgebildeter Kontakt ist elektrisch nicht mit der zweiten leitenden Schicht in der Kontaktzone verbunden. Das Zellengatemuster, das Hochspannungsgatemuster und das Niedrigspannungsgatemuster umfassen einen isolierenden Abstandshalter an ihren Seitenwänden.
  • Die zweite leitende Schicht besteht aus einer Dualschicht mit einer unteren Schicht aus Polysilizium und mit einer oberen Schicht aus Metallsilizid.
  • Eine Zone von jedem Gatemuster und dem Widerstandsmuster kann einen Kontakt zur Ankopplung an eine obere Schaltung aufweisen. Das heißt, ein Kontaktstöpsel kann über einem Teil des Musters ausgebildet sein. Wenn die zweite leitende Schicht und die Dreifachschicht in einem Teil der Kontaktzone beseitigt werden, und zwar in den jeweiligen Niedrigspannungs- und Hochspannungsgatemustern, wird ein stumpf gestoßener Kontakt gebildet, um fortlaufend die erste und die zweite leitende Schicht in der Kontaktzone zu verbinden. Wenn die zweite leitende Schicht und die Dreifachschicht in wenigstens der Kontaktzone des Widerstandsmusters entfernt werden und ein Kontaktstopfen gebildet wird, wird lediglich die erste leitende Schicht des Zeilenwiderstandsmusters als eine Widerstandsschicht verwendet.
  • Ferner liegt die oberste Oberflächenebene der Dreifachschicht niedriger als die oberste Oberflächenebene der Grabentypvorrichtungsisolierschicht, die an dem Substrat in dem Zellengatemuster ausgebildet ist. Eine Bodenflächenebene der Dreifachschicht liegt höher als eine obere Oberflächenebene der Grabenvorrichtungsisolierschicht in den peripheren Hochspannungs- und Niedrigspannungsvorrichtungszonen. Eine oberste Oberflächenebene der unteren leitenden Schicht des Gatemusters liegt niedriger als eine oberste Oberflächenebene der Vorrichtungsisolierschicht in einer Zone, in der das Gatemuster für eine Speicherkomponente, das Hochspannungsgatemuster und das Niedrigspannungsgatemuster ausgebildet sind.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfaßt ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung das Ausbilden einer Vorrichtungsisolierschicht in einem Substrat, Ausbilden einer Niedrigspannungsgateisolierschicht in wenigstens einer peripheren Niedrigspannungszone des Substrats, und Ausbilden einer Hochspannungsgateisolierschicht in wenigstens einer peripheren Hochspannungszone des Substrats, Stapeln einer ersten leitenden Schicht auf dem Substrat, Ausführen eines Mustergestaltungsprozesses, um die erste leitende Schicht in einer Zellenarrayzone zu beseitigen und um das Substrat freizulegen, und nachfolgendes Ausbilden einer Dreifachschicht und einer zweiten leitenden Schicht über im wesentlichen der gesamten Oberfläche des freigelegten Substrats in der Zellenarrayzone. Die Dreifachschicht enthält eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine blockierende Isolierschicht.
  • In der Zellenarrayzone können die Tunnelisolierschicht, die periphere Niedrigspannungsgateisolierschicht und die periphere Hochspannungsgateisolierschicht unterschiedlich ausgebildet sein. Die Struktur des Gatemusters kann sich von derjenigen der peripheren Hochspannungs- und Niedrigspannungsgatemuster unterscheiden.
  • Die vorliegende Erfindung kann in Fällen angewendet werden, bei denen eine Isolierschicht der Vorrichtung zuerst ausgebildet wird, als auch in Fällen angewendet werden, bei denen eine Schicht des Gatemusters ausgebildet wird und dann eine Grabenisolierschicht der Vorrichtung ausgebildet wird. Ferner kann die vorliegende Erfindung in Fällen angewendet werden, bei denen periphere Niedrigspannungs- und Hochspannungsgatemuster mit einer darin ausgebildeten Isolierschicht über einem stumpf gestoßenen Kontakt ausgebildet werden, als auch in Fällen, bei denen ein einfa cher Kontakt mit der obersten Schicht verbunden wird und ohne Isolierschicht ausgebildet wird. Die vorliegende Erfindung kann in Fällen angewendet werden, bei denen eine Widerstandsschicht aus einem Widerstandsmuster über einer Isolierschicht der Vorrichtung ausgebildet wird, als auch in Fällen, bei denen die Widerstandsschicht derselben über einer Isolierschicht ausgebildet wird, wie beispielsweise einer Hochspannungsgateisolierschicht.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt eine Querschnittsansicht einer herkömmlichen Struktur einer schwebenden Trap-Einheitskomponente;
  • 2 bis 8 sind Querschnittsansichten eines Beispiels, bei dem eine Isolierschicht der Vorrichtung ausgebildet wird und dann ein Gatemuster mit einem stumpf gestoßenen Kontakt in einem peripheren Teil ausgebildet wird, in Einklang mit der vorliegenden Erfindung;
  • 9 bis 11 zeigen Querschnittsansichten entlang einem Gatemuster und einem Widerstandsmuster unter einem Zustand gemäß 8;
  • 12 bis 17 zeigen Verarbeitungsquerschnittsansichten einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 18 bis 20 zeigen Querschnittsansichten, von denen jede entlang der Muster von 17 verläuft;
  • 21 bis 25 zeigen Verarbeitungsquerschnittsansichten einer dritten Ausführungsform (nicht zur Erfindung gehörig);
  • 26 bis 32 zeigen Verarbeitungsquerschnittsansichten einer vierten Ausführungsform (nicht zur Erfindung gehörig);
  • 33 bis 37 sind Verarbeitungsquerschnittsansichten einer fünften Ausführungsform (nicht zur Erfindung gehörig);
  • 38 bis 44 sind Verarbeitungsquerschnittsasichten einer sechsten Ausführungsform (nicht zur Erfindung gehörig);
  • 45 zeigt eine Querschnittsansicht entlang einem Widerstandsmuster, welches in 44 gezeigt ist;
  • 46 bis 53 zeigen Verarbeitungsquerschnittsansichten einer siebten Ausführungsform (nicht zur Erfindung gehörig);
  • 54 bis 58 zeigen Verarbeitungsqerschnittansichten einer achten Ausführungsform (nicht zur Erfindung gehörig);
  • 59 bis 62 veranschaulichen Verarbeitungsquerschnittsansichten einer neunten Ausführungsform (nicht zur Erfindung gehörig).
  • Beschreibung der bevorzugten Ausführungsform
  • Ausführungsform 1
  • Gemäß 2 wird auf einem Siliziumsubstrat 10 eine Vorrichtungsisolation hergestellt. Vier Links-Nach-Rechts-Zonen repräsentieren eine Widerstandszone, eine periphere Hochspannungszone, eine periphere Niedrigspannungszone und eine Zellenarrayzone in dieser Reihenfolge. Diese Zonenaufteilung ist identisch in allen Zeichnungen. Obwohl die Grabenisolierschicht 11 der Vorrichtung in 2 veranschaulicht ist, kann auch eine Isolierschicht vom Typ LOCOS bei der Vorrichtung ausgebildet sein. Im Falle einer seichten Grabenisoliertechnik (STI), die verwendet wird, ist eine oberste Oberfläche einer Vorrichtungsisolierschicht identisch mit oder liegt höher als das Substrat 10, und zwar in einer Aufrißdarstellung. Alternativ kann die Vorrichtungsisolierschicht auf einer gesamten Oberfläche der Widerstandszone ausgebildet werden. In diesem Fall wird das Widerstandsmuster auf der Vorrichtungsisolierschicht ausgebildet.
  • Gemäß 3 wird eine dicke Gateisolierschicht 13 zur Bildung einer Hochspannungsvorrichtung auf einem Substrat 10 ausgebildet, auf dem die Vorrichtungsisolierschicht 11 ausgebildet ist. Durch Mustergestaltung der Gateisolierschicht 13 werden die dicken Gateisolierschichten in der peripheren Niedrigspannungszone und in der Zellenarrayzone entfernt und es wird das Substrat 10 freigelegt. Ein Ätzmaskenmuster, welches bei der Mustergestaltung verwendet wird, wird entfernt und es wird eine thermische Oxidation dafür angewendet, um eine dünne Gateisolierschicht 15 auf einer Oberfläche des freigelegten Substrats 10 auszubilden. Die dicke Gateisolierschicht 13 verbleibt weiter in der Widerstandszone.
  • Gemäß 3 und 4 wird eine erste Polysilizium 17 auf der gesamten Oberfläche eines Substrats ausgebildet, wo die dicke Gateisolierschicht 13 und die dünne Gateisolierschicht 15 ausgebildet sind. Eine Dotierungskonzentration der ersten Polysiliziumschicht 17 wird so gesteuert, um einen an späterer Stelle ausgebildeten Widerstand aufzunehmen. In Verbindung mit dem Mustergestaltungsprozeß wird ein Ätzmaskenmuster (nicht gezeigt) auf der ersten Polysiliziumschicht 17 ausgebildet, um die Zellenarrayzone freizulegen. Es wird dann ein Ätzprozeß durchgeführt, um die erste Polysiliziumschicht 17 und die dünne Gateisolierschicht 15 zu beseitigen. Das Maskenmuster wird ebenfalls entfernt.
  • Gemäß 5 wird die thermische Oxidation an der Zellenarrayzone durchgeführt. Unter Anwendung einer chemischen Dampfniederschlagstechnik (CVD) werden eine Siliziumnitridschicht und eine Siliziumoxidschicht aufeinanderfolgend aufeinander gestapelt, um eine ONO-(Oxid-Nitrid-Oxid)-Dreifachschicht auf einem Substrat in der Zellenarrayzone und auf der ersten Polysiliziumschicht in den anderen Zonen auszubilden. Es wird eine zweite Polysiliziumschicht 21 auf der ONO-Dreifachschicht 21 hergestellt. Es wird eine Metallschicht auf der zweiten Polysiliziumschicht ausgebildet und wird dann einer Temperung bzw. Glühen unterworfen, um die Metallsilizidschicht zu bilden. Alternativ wird die Metallsilizidschicht 23 unter Verwendung einer CVD-Technik ausgebildet.
  • Gemäß 6 werden Gatemuster 301, 401 und 501 in jeder Substratzone durch Mustergestaltung hergestellt. Als ein Ergebnis des bereits durchgeführten Prozesses kann die Struktur des Gatemusters in jeder Zone unterschiedlich sein. Das heißt, ein Gatemuster 301 der Zellenarrayzone umfaßt eine Dreifachschicht 19a, eine zweite Polysiliziumschicht 21a und eine Metallsilizidschicht 23a; ein Niedrigspannungsgatemuster 401 der peripheren Zone der Vorrichtung umfaßt eine Gateisolierschicht 15b, eine erste Polysiliziumschicht 17b, eine Dreifachschicht 19b, eine zweite Polysiliziumschicht 21b und eine Metallsilizidschicht 23b; und ein Hochspannungsgatemuster 501 der peripheren Vorrichtungszone umfaßt eine Gateisolierschicht 13c, eine erste Polysiliziumschicht 17c, eine Dreifachschicht 19c, eine zweite Polysiliziumschicht 21c und eine Metallsilizidschicht 23c. Die Gateisolierschichten 15b und 13c sind in der Dicke unterschiedlich. Ein Widerstandsmuster 601 der Widerstandszone besitzt die gleiche Struktur wie das Hochspannungsgatemuster 501. Nachfolgend der Ausbildung der Gatemuster 301, 401 und 501 und des Widerstandsmusters 601 wird ein isolierender Abstandshalter 33 an einer Seitenwand der jeweiligen Muster ausgebildet, und zwar durch Stapeln und anisotropes Ätzen einer Abstandshalterisolierschicht.
  • Gemäß 6 und 7 werden die Muster 401, 501 und 601 teilweise geätzt. In einer Kontaktzone 61 des Widerstandsmusters 601 werden eine Dreifachschicht 19c, eine zweite Polysiliziumschicht 21c und eine Metallsilizidschicht 23c entfernt, um eine erste Polysiliziumschicht 17d freizulegen. Alternativ können alle Zonen (das heißt die Kontaktzone 61 und eine Leitungszone 63) des Widerstandsmusters 601, die Dreifachschicht 19c, die zweite Polysiliziumschicht 21c und die Metallsilizidschicht 23c geätzt werden. In den Teil-Kontaktzonen 51 und 41 der Niedrigspannungs- und Hochspannungsgatemuster 501 und 401 werden die Dreifachschichten 19b und 19c, die zweiten Polysiliziumschichten 21b und 21c und die Metallsilizidschichten 23b und 23c beseitigt, um die ersten Polysiliziumschichten 17b und 17c freizulegen.
  • Gemäß 6 und 8 wird eine isolierende Zwischenschicht 351 auf einem Substrat gestapelt, welches das teilweise geätzte Gatemuster und das Widerstandsmuster enthält. Die isolierende Zwischenschicht 351 wird in ein Muster gebracht, um ein Kontaktloch zu bilden. In der Kontaktzone 61 wird innerhalb der Widerstandszone die erste Polysiliziumschicht 17d zu einer Bodenfläche des Kontaktloches hin freigelegt. In der Kontaktzone 41 und 51 des peripheren Gatemusters werden die ersten Polysiliziumschichten 17b und 17 und die Metallsilizidschichten 23b und 23c teilweise freigelegt. Es wird die CVD-Technik dazu verwendet, um das Kontaktloch mit Wolfram zu füllen. Obwohl dies in den Figuren nicht gezeigt ist, wird in herkömmlicher Weise ein dünnes Barrieremetall auf einer gesamten Oberfläche des Substrats aufgestapelt, bevor Wolfram gestapelt wird. Es wird die Wolframschicht, ausgenommen die Pfropfen 37a, 37b, 37c und 37d, welche die Kontaktlöcher füllen, von dem Substrat beseitigt, und zwar mit Hilfe einer Wolfram-CMP-Technik, um eine Kontaktstopfenisolation zu erreichen. Bei den nachfolgenden Schritten wird eine obere Schaltung dadurch hergestellt, indem eine leitende Schicht aufgestapelt und in ein Muster gebracht wird.
  • 9 bis 11 zeigen Querschnittsansichten entlang einer Gatemusterebene und einer Widerstandsmusterebene bei dem Zustand von 8, wobei jede der Schichten, die das Gatemuster darstellt, nach der Ausbildung einer seichten Grabenisolierschicht hergestellt wird.
  • Gemäß 9 ist ein Widerstandsmuster von einem Substrat 10 mit Hilfe einer dicken Gateisolierschicht 13d isoliert, welches auf dem Substrat 10 ausgebildet wird. Wenn eine erste Polysiliziumschicht 17d als eine Widerstandsschicht wirkt, kann der Widerstandswert des Widerstandes proportional zu einem Abstand von einem Kontaktstopfen 37d eingestellt werden. In einer Kontaktzone 61 werden eine Dreifachschicht 19d, eine zweite Polysiliziumschicht 21d und eine Metallsilizidschicht 23d entfernt, so daß eine Kontaktpfropfen 37d direkt die Widerstandsschicht kontaktieren kann. In einer Leitungszone 63 verbleiben die zweite Polysiliziumschicht 21d und die Metallsilizidschicht 23d, sie werden jedoch gegenüber der ersten Polysiliziumschicht 17d durch die Dreifachschicht 19d isoliert und werden von dem Kontaktpfropfen 37d getrennt. Aus diesem Grund wird der Widerstand nicht beeinflußt.
  • 10 zeigt eine Querschnittsansicht entlang dem Gatemuster in der peripheren Niedrigspannungszone. Eine obere Oberfläche einer dünnen Gateisolierschicht 15b kann niedriger liegen als die oberen Oberflächen der Vorrichtungsisolierschichten 11 in einer Aufrißdarstellung. Andererseits liegen die anderen Schichten 17b, 19b, 21b und 23b, die das Gatemuster bilden, höher als die oberen Oberflächen der Vorrichtungsisolierschichten 11, und zwar hinsichtlich der Ebene, und verlaufen horizontal. Ausgenommen einer Dickendifferenz zwischen den Gateisolierschichten, ist ein Querschnitt der peripheren Hochspannungszone identisch mit demjenigen der peripheren Niedrigspannungszone.
  • Gemäß 11 kann eine aktive Zone in der Zellenarrayzone, eine ONO-Dreifachschicht 19a, niedriger liegen als eine obere Oberfläche einer Vorrichtungsisolierschicht 11 im Aufriß. Andererseits liegen eine obere Oberfläche einer zweiten Polysiliziumschicht 21a und eine Metallsilizidschicht 23a, die ein Gatemuster bilden, höher als die obere Oberfläche der Vorrichtungsisolierschicht, und zwar im Aufriß gesehen, und erstrecken sich horizontal.
  • Ausführungsform 2
  • Die zweite Ausführungsform ist ein Beispiel, bei dem eine Struktur, die ein Gatemuster bildet, teilweise ausgebildet wird und dann eine Grabenisolierschicht der Vorrichtung hergestellt wird.
  • Gemäß 12 wird eine dicke Gateisolierschicht 13 zur Herstellung einer Hochspannungsvorrichtung auf einem Substrat 10 ausgebildet. Durch die Mustergestaltung der Gateisolierschicht 13 wird eine dicke Gateisolierschicht in einer peripheren Niedrigspannungszone und in einer Zellenarrayzone beseitigt und es wird das Substrat freigelegt. Es wird ein Ätzmaskenmuster (nicht gezeigt), welches bei diesem Musterformungsvorgang verwendet wird, beseitigt und es wird dann die Vorrichtung einer thermischen Oxidation unterworfen, um eine dünne Gateisolierschicht 15 auf einer Oberfläche des freigelegten Substrats 10 auszubilden. Bei dieser Ausführungsform oder auch bei anderen kann die Ausbildungsreihenfolge dieser Gateisolierschichten 13 und 15 auch geändert werden.
  • Gemäß 12 und 13 wird eine erste Polysiliziumschicht 17 über der gesamten Oberfläche des Substrats 10 ausgebildet, dort wo die dicke Gateisolierschicht 13 und die dünne Gateisolierschicht 15 ausgebildet wurden. Eine Dotierungskonzentration der ersten Polysiliziumschicht 17 wird gesteuert, um einen bestimmten Wert eines an späterer Stelle gebildeten Widerstandes gerecht zu werden. Zum Zwecke der Mustergestaltung wird ein Ätzmaskenmuster (nicht gezeigt) auf der ersten Polysiliziumschicht 17 ausgebildet, um die Zellenarrayzone freizulegen. Es wird dann ein Ätzprozeß durchgeführt, um die erste Polysiliziumschicht 17 und die dünne Gateisolierschicht 15 zu beseitigen.
  • Gemäß 14 wird eine ONO-Dreifachschicht 19 auf dem freigelegten Substrat 10 der Zellenarrayzone und auf den ersten Polysiliziumschichten der anderen Zonen ausgebildet. Auch wird eine zweite Polysiliziumschicht 21 auf der Dreifachschicht 19 hergestellt.
  • Gemäß 15 wird eine Vorrichtungsisolierschicht 111 auf dem Substrat ausgebildet, wo die zweite Polysiliziumschicht 21 ausgebildet ist. Die Vorrichtungsisolierschicht 111 wird unter Verwendung einer selbstausrichtenden Seichtgrabenisoliertechnik (SASTI) ausgebildet, die den Fachleuten auf dem vorliegenden Gebiet gut bekannt ist. Ein Maskenmuster 113 zum Ätzen eines Grabens wird auf dem Substrat ausgebildet, wo die zweite Polysiliziumschicht 21 gebildet ist. Das Maskenmuster 113 ist aus Siliziumnitrid hergestellt. Die Schichten 21, 19, 17, 13 und 15 und das Substrat 10 werden geätzt, um einen Graben in dem Substrat 10 zu bilden. Der Graben wird mit einem Isoliermaterial, wie beispielsweise CVD-Oxid, gefüllt und es wird ein CMP-Prozeß durchgeführt, um das Maskenmuster 113 freizulegen. Bei einem nachfolgenden Prozeß wird das Maskenmuster 113 isotrop geätzt, um zu bewirken, daß die Vorrichtungsisolierschicht 111 verbleibt. Ferner kann eine Grabeninnenwand getempert werden oder es kann eine Siliziumnitridauskleidung während der Ausbildung der Vorrichtungsisolierschicht ausgebildet werden.
  • Gemäß 16 werden eine dritte Polysiliziumschicht und eine Metallsilizidschicht aufeinanderfolgend über im wesentlichen der gesamten Oberfläche des Substrat ausgebildet. Das Substrat wird dann einer Musterformung unterzogen, um die Gatemuster 302, 402 und 502 und ein Widerstandsmuster 602 in jeder Zone zu bilden. Ein isolierender Abstandshalter 33 wird an einer Seitenwand von jedem Muster ausgebildet. Es wird eine ungeschützte Vorrichtungsisolierschicht 111 geätzt, so dass eine Höhe der obere Oberfläche abgesenkt wird, so dass sie ähnlich der Oberfläche des Substrats 10 liegt.
  • Gemäß 17 werden Prozeßschritte, die identisch mit denjenigen der Ausführungsform 1 in 7 und in 8 sind, durchgeführt. Das heißt, es werden die Muster teilweise geätzt, es wird eine isolierende Zwischenschicht 352 aufgebracht bzw. aufgestapelt und es werden Kontaktpfropfen 37a, 37b, 37c und 37d gebildet. Auch werden eine Dreifachschicht und deren obere Schichten in einer Kontaktzone 61 eines Widerstandsmusters beseitigt und werden teilweise in den Kontaktzonen 41 und 51 des Hoch spannungs- und Niedrigspannungsgatemusters in der peripheren Vorrichtungszone entfernt.
  • Demzufolge gelangt, wie in 17 dargestellt ist, ein Kontaktpfropfen 37d lediglich mit einer ersten Polysiliziumschicht in Kontakt, die als eine Widerstandsschicht verwendet wird, und zwar in der Kontaktzone des Widerstandsmusters. Es wird eine SONOS-Flash-Vorrichtungsstruktur gebildet, in welcher stumpf gestoßene Kontakte 37c und 37b an den Hochspannungs- und Niedrigspannungsgatemustern ausgebildet sind.
  • 18 bis 20 zeigen Querschnittsansichten entlang den Ebenen der Muster 602, 402 und 302, die in 17 herausgegriffen dargestellt sind.
  • In 18 wird, verglichen mit 19 der ersten Ausführungsform, eine dritte Polysiliziumschicht 31d zwischen einer zweiten Polysiliziumschicht 21d und einer Metallsilizidschicht 23d ausgebildet. Da im wesentlichen eine Widerstandsschicht eines Widerstandsmusters aus einer ersten Polysiliziumschicht 17d gebildet ist, existiert kein Widerstandsunterschied zwischen der ersten und der zweiten Ausführungsform.
  • Gemäß 19 und 20 liegen, verglichen mit 10 und 11 der ersten Ausführungsform, die oberen Oberflächen der zweiten Polysiliziumschichten 21a und 21b, die vor der Ausbildung einer Vorrichtungsisolierschicht 111 ausgebildet wurden, niedriger als die Vorrichtungsisolierschicht, und zwar im Aufriß gesehen. Die unteren leitenden Schichten einer zweiten leitenden Schicht sind aus Polysilizium gebildet. Daher besitzt unter der Annahme, daß die zweite und die dritte Polysiliziumschicht 21a und 31a als eine einzige Polysiliziumschicht betrachtet werden, eine Zellenarrayzone, die in 20 gezeigt ist, die gleiche Struktur wie diejenige der ersten Ausführungsform (siehe 11).
  • Ausführungsform 3 (nicht zur Erfindung gehörig)
  • Bei dieser Ausführungsform existiert, verglichen mit der ersten und mit der zweiten Ausführungsform, keine Dreifachschicht, die als eine Isolierschicht wirkt, zwischen den leitenden Schichten in den Strukturen der Hochspannungs- und Niedrigspannungsgatemuster in der peripheren Vorrichtungszone. Daher braucht ein Kontakt, der an ein Gatemuster der an späterer Stelle gebildeten peripheren Vorrichtung gekoppelt wird, nicht aus einem stumpf gestoßenen Kontakt (butting contact) bestehen.
  • Die gleichen Schritte wie bei 2 bis 4 der ersten Ausführungsform werden auch hierbei durchgeführt. Dann wird gemäß 21 eine ONO-Dreifachschicht 19 auf einem freigelegten Substrat 10 einer Zellenarrayzone ausgebildet und es werden die ersten Polysiliziumschichten der anderen Zonen gebildet. Es wird eine zweite Polysiliziumschicht 21 auf der ONO-Dreifachschicht 19 gebildet. Es wird dann ein Ätzmaskenmuster 115 ausgebildet, um eine Widerstandszone von der Zellenarrayzone zu trennen.
  • Gemäß 22 werden die zweite Polysiliziumschicht 21 und die dritte Dreifachschicht 19 mit Hilfe eines Ätzvorganges entfernt. Es wird dann das Ätzmaskenmuster 115 entfernt. Es wird eine Metallsilizidschicht 23 über im wesentlichen der gesamten Oberfläche des Substrats 10 aufgebracht. Demzufolge ist eine Metallsilizidschicht an einer ersten Polysiliziumschicht bei den an späterer Stelle gebildeten peripheren Hochspannungs- und Niedrigspannungsvorrichtungen angeordnet.
  • Gemäß 23 wird im wesentlichen die gesamte Oberfläche des Substrats 10 mustermäßig behandelt, um die Gatemuster 303, 403 und 503 auszubilden und um ein Widerstandsmuster 603 in den jeweiligen Zonen herzustellen. In einer nicht als Muster gestalteten Zone wird das Substrat 10 freigelegt Es wird ein isolierender Abstandshalter 33 an den Seitenwänden der Gatemuster 303, 403 und 503 und an den Seitenwänden des Widerstandsmusters 603 ausgebildet.
  • Gemäß 23 und 24 wird ein Fotoresistmuster (nicht gezeigt) ausgebildet, um eine Kontaktzone 61 eines Widerstandsmusters freizulegen. Ein Ätzprozeß wird dann zu dem Zweck durchgeführt, um aufeinanderfolgend eine Metallsilizidschicht 23d, eine zweite Polysiliziumschicht 21d und eine Dreifachschicht 19d zu entfernen. Ein isolierender Abstandshalter 33, der an einer Seitenwand eines Widerstandsmusters der Kontaktzone 61 ausgebildet ist, wird ebenfalls geätzt, um eine obere Oberfläche desselben abzusenken. Obwohl dies in den Zeichnungen nicht gezeigt ist, können alle Zonen eines Widerstandsmusters, inklusive einer Leitungszone 63, geätzt werden.
  • Gemäß 23 und 25 wird eine isolierende Zwischenschicht 353 über dem Gatemuster und dem Widerstandsmuster ausgebildet. Auch wird auf herkömmliche Weise ein Planierungsschritt hinsichtlich der isolierenden Zwischenschicht 353 durchgeführt. Die isolierende Zwischenschicht 353 wird in ein Muster gebracht, um die Metallsilizidschichten 23a, 23b, 23c und 23d in einem Teil von jedem Gatemuster freizulegen. Es wird ein Kontaktloch in einer Kontaktzone des Widerstandsmusters ausgebildet, um eine erste Polysiliziumschicht freizulegen. Es wird eine leitende Schicht aus Wolfram oder ähnlichem Material darüber gestapelt oder aufgebracht, um das Kontaktloch zu füllen. Es wird dann ein CMP-Prozeß durchgeführt, um die isolierende Zwischenschicht 353 freizulegen. Es werden Kontaktpfropfen 37a, 37b, 37c und 37d in dem Kontaktloch ausgebildet.
  • Bei einem nachfolgenden Prozeß kann durch Aufstapeln und Mustergestalten einer leitenden Schicht auf der isolierenden Zwischenschicht, wo der Kontaktpfropfen gebildet ist, eine obere Zwischenverbindung hergestellt werden.
  • Ausführungsform 4 (nicht zur Erfindung gehörig)
  • Diese Ausführungsform ist ähnlich der Ausführungsform 3, wobei jedoch die Schritte gemäß der Ausbildung eines Widerstandsmusters auf einer Isolierschicht der Vorrichtung beschrieben werden.
  • Gemäß 26 wird eine Vorrichtungsisolierschicht 11 auf einem Substrat 10 ausgebildet. Obwohl die Vorrichtungsisolierschicht 11 aus einer Graben-Vorrichtungsisolierschicht bei dieser Ausführungsform besteht, kann sie auch aus einer LOCOS-Vorrichtungsisolierschicht bestehen. In diesem Fall wird eine Graben-Vorrichtungsisolierschicht 11d im wesentlichen über der gesamten Widerstandszone ausgebildet.
  • Gemäß 27 werden Gateisolierschichten 13 und 15, von denen jede eine festgelegte Dicke besitzt, in jeder Zone des Substrats 10 ausgebildet, wo die Vorrichtungsisolierschicht 11 gebildet ist. Das heißt, die Dicke Gateisolierschicht 13 wird in einer peripheren Hochspannungszone gebildet und eine dünne Gateisolierschicht 15 wird in einer peripheren Niedrigspannungszone ausgebildet. Eine Gateisolierschicht wird in einer Widerstandszone gebildet, wo die Vorrichtungsisolierschicht 11d ausgebildet ist.
  • Gemäß 28 wird eine erste Polysiliziumschicht 17 auf einem Substrat 10 gebildet, wo die Gateisolierschicht 13 und 15 ausgebildet ist. Ein Mustergestaltungsprozeß wird dann zu dem Zweck durchgeführt, um die erste Polysiliziumschicht 17 und die Gateisolierschicht 15 in einer Zellenarrayzone zu beseitigen. Es wird dann die Ätzmaske, die bei diesem Mustergestaltungsprozeß verwendet wird, beseitigt. Es werden dann über der gesamten Oberfläche des Substrats 10 eine ONO-Dreifachschicht 19 und eine zweite Polysiliziumschicht 21 ausgebildet. Ein Fotoresistmuster 115 wird hergestellt, um die zweite Polysiliziumschicht in der Zellenarrayzone zu bedecken.
  • Gemäß 28 und 29 wird die zweite Polysiliziumschicht 21 geätzt. Ein Fotoresistmuster, welches als Ätzmaske verwendet wurde, wird dann entfernt. Es wird eine Metallsilizidschicht 23 über im wesentlichen der gesamten Oberfläche des Substrats aufgebracht. Demzufolge wird bei den an späterer Stelle gebildeten peripheren Hochspannungs- und Niedrigspannungsgatemustern eine Metallsilizidschicht an einer ersten Polysiliziumschicht angeordnet.
  • Gemäß 30 bis 32 werden die gleichen Prozeßschritte wie bei 23 bis 25 der dritten Ausführungsform durchgeführt. Jedoch muß bei dem Schritt der Ausbildung eines Widerstandsmusters 604 ein Überätzen verhindert werden, da die Vorrichtungsisolierschicht 11d, die aus keiner dicken Gateisolierschicht besteht, unter der ersten Polysiliziumschicht 17d gebildet ist.
  • Ausführungsform 5 (nicht zur Erfindung gehörig)
  • Obwohl diese Ausführungsform ähnlich ist der Ausführungsform 3, sind Unterschiede zwischen diesen vorhanden, und zwar dahingehend, daß eine Dreifachschicht und eine zweite Polysiliziumschicht übereinander gestapelt sind und in einer Widerstandszone beseitigt sind und eine Metallsilizidschicht in allen Zonen eines Widerstandsmusters entfernt werden muß, da die Dreifachschicht in dem Widerstandsmuster nicht vorhanden ist.
  • Es werden die gleichen Prozeßschritte, wie sie in Verbindung mit 2 bis 4 der Ausführungsform 1 beschrieben wurden, durchgeführt. Dann wird gemäß 33 eine ONO-Dreifachschicht 19 auf einem Substrat 10 einer Zellenarrayzone ausgebildet und auch auf den ersten Polysiliziumschichten 17 der anderen Zonen, und zwar mit Hilfe einer thermischen Oxidation und mit Hilfe der CVD-Technik. Es wird eine zweite Polysiliziumschicht 21 auf der ONO-Dreifachschicht 19 ausgebildet. Es wird dann ein Ätzmaskenmuster 117 über dem Substrat ausgebildet, um die Zellenarrayzone zu überdecken.
  • Gemäß 34 werden die zweite Polysiliziumschicht 21 und die Dreifachschicht 19 mit Hilfe eines Ätzvorganges beseitigt. Es wird dann das Ätzmaskenmuster 117 entfernt. Ferner wird eine Metallsilizidschicht 28 über im wesentlichen der gesamten Oberfläche des Substrats aufgebracht, so daß die Metallsilizidschicht 23 an der ersten Polysiliziumschicht 17 in der Widerstandszone und in den peripheren Hochspannungs- und Niedrigspannungszonen angeordnet wird.
  • Gemäß 35 wird die gesamte Oberfläche des Substrats in ein Muster geformt, um dabei Gatemuster 305, 405 und 505 zu bilden und um ein Widerstandsmuster 605 in den jeweiligen Zonen auszubilden. Es wird ein isolierender Abstandshalter 33 an den Seitenwänden der Gatemuster 305, 405 und 505 und an einer Seitenwand des Widerstandsmusters 605 ausgebildet.
  • Gemäß 35 und 36 wird ein Fotoresistmuster (nicht gezeigt) hergestellt, um eine Gesamtzone freizulegen, wo das Widerstandsmuster 605 ausgebildet ist. Eine freigelegte Metallsilizidschicht 23d wird geätzt, um eine erste Polysiliziumschicht 17d in einer Kontaktzone 61 freizulegen und auch eine Leitungszone 63 des Widerstandsmusters. Es wird dann das Fotoresistmuster (nicht gezeigt) entfernt.
  • Gemäß 37 wird eine isolierende Zwischenschicht 355 über im wesentlichen der gesamten Oberfläche des Substrats aufgebracht. Die isolierende Zwischenschicht 355 wird in ein Muster gebracht, um ein Kontaktloch auszubilden, wobei eine Kontaktzone freigelegt wird, die einen Teil von jedem Gatemuster oder dem Widerstandsmuster bildet. Eine leitende Schicht wird dann zum Füllen des Kontaktloches aufgestapelt. Es wird ein CMP-Prozeß durchgeführt, um die obere Oberfläche der isolierenden Zwischenschicht 355 freizulegen. Das heißt, lediglich die Kontaktpfropfen 37a, 37b, 37c und 37d, die aus einem Leitermaterial hergestellt sind, verbleiben. Alternativ kann ohne den CMP-Prozeß die leitende Schicht in ein Muster gebracht werden, um eine obere Anschlußverbindung auszubilden, die an einem Kontaktpfropfen gekoppelt ist.
  • Ausführungsform 6 (nicht zur Erfindung gehörig)
  • Obwohl diese Ausführungsform ähnlich ist der Ausführungsform 4, bestehen Unterschiede zwischen diesen dahingehend, daß eine Dreifachschicht und eine zweite Polysiliziumschicht aufgestapelt sind und in einer Widerstandszone beseitigt werden, und daß eine Metallsilizidschicht in allen Zonen eines Widerstandsmusters beseitigt werden muß, da die Dreifachschicht in dem Widerstandsmuster nicht vorhanden ist.
  • Gemäß 38 wird eine Vorrichtungsisolierschicht 38 an einem Substrat 10 hergestellt. Obwohl die Vorrichtungsisolierschicht 38 aus einer Grabenisolierschicht der Vorrichtung besteht, kann sie auch aus einer LOCOS-Isolierschicht der Vorrichtung bestehen. In diesem Fall wird die Grabenisolierschicht 11d der Vorrichtung über der gesamten Widerstandszone ausgebildet.
  • Gemäß 39 werden Gateisolierschichten 13 und 15, von denen jede eine erforderliche Dicke besitzt, in jeder Zone eines Substrats ausgebildet, wo die Vorrichtungsisolierschicht 11 gebildet ist. Das heißt, eine dicke Gateisolierschicht 13 wird in einer peripheren Hochspannungsvorrichtungszone ausgebildet und es wird eine dünne Gateisolierschicht 15 in einer peripheren Niedrigspannungsvorrichtungszone ausgebildet. Die Gateisolierschicht wird nicht in der Widerstandszone gebildet, wo die Vorrichtungsisolierschicht 11d ausgebildet ist.
  • Gemäß 39 und 40 wird eine erste Polysiliziumschicht 17 auf dem Substrat 10 gebildet, wo die Vorrichtungsisolierschicht 11 und die Gateisolierschichten 13 und 15 ausgebildet sind. Es wird ein Mustergestaltungsprozeß durchgeführt, um eine erste Polysiliziumschicht 17 und eine Gateisolierschicht 15 in einer Zellenarrayzone zu beseitigen. Die bei dem Mustergestaltungsprozeß verwendete Ätzmaske wird dann entfernt.
  • Gemäß 41 werden eine ONO-Dreifachschicht 19 und eine zweite Polysiliziumschicht 21 auf dem Substrat 10 von 40 aufgestapelt. Es wird ein Ätzmaskenmuster (nicht gezeigt) gebildet, so daß es die Zellenarrayzone bedeckt. Es wird dann ein Ätzprozeß durchgeführt, um die zweite Polysiliziumschicht 21 und die Dreifachschicht 19 auf dem Substrat an Stellen zu beseitigen, die verschieden sind von der Zellenarrayzone. Es wird dann das Ätzmaskenmuster beseitigt. Es wird eine Metallsilizidschicht 23 über im wesentlichen der gesamten Oberfläche des Substrats aufgebracht, so daß die Metallsilizidschicht 23 an der ersten Polysiliziumschicht 17 in der peripheren Hochspannungs- und Niedrigspannungsvorrichtungszone angeordnet wird.
  • Es sei darauf hingewiesen, daß gemäß 42 bis 44 die Prozeßschritte ähnliche den Prozeßschritten der 35 bis 37 der Ausführungsform 5 durchgeführt werden, und zwar in Verbindung mit dem Substrat 10 von 41. Da jedoch keine Gateisolierschicht existiert, wenn ein Widerstandsmuster 606 in der Widerstandszone ausgebildet wird, wird diese auch nicht in ein Muster gebracht. In bevorzugter Weise wird ein Überätzen der Vorrichtungsisolierschicht 11d während der Ausbildung des Widerstandsmusters unterdrückt.
  • 45 zeigt eine Querschnittsansicht entlang der Ebene des Widerstandsmusters 606 von 44. Bei dem Widerstandsmuster 606 ist lediglich eine erste Polysiliziumschicht 17d sowohl in der Kontaktzone als auch der Leitungszone 61 bzw. 63 ausgebildet, wo ein Kontaktpfropfen 37d ausgebildet ist.
  • Ausführungsform 7 (nicht zur Erfindung gehörig)
  • Diese Ausführungsform beschreibt ein Beispiel zur Herstellung einer nichtflüchtigen Halbleitervorrichtung ohne eine Dreifachschicht und einen stumpf gestoßenen Kontakt in den Gatemustern der peripheren Hochspannungs- und Niedrigspannungsvorrichtungen in einer selbstausrichtenden Weise.
  • Gemäß 46 ist eine dicke Gateisolierschicht 13 zur Bildung eines Hochspannungstransistors und eine dünne Gateisolierschicht 15 zur Bildung eines Niedrigspannungstransistors auf einem Substrat 10 ausgebildet.
  • Gemäß 46 und 47 wird eine erste Polysiliziumschicht 17 über im wesentlichen die gesamte Oberfläche des Substrats 10 ausgebildet, wo die dicke Gateisolierschicht 13 und die dünne Gateisolierschicht 15 ausgebildet sind. Für einen Mustergestaltungsprozeß wird eine Ätzmaskenmuster (nicht gezeigt) auf der ersten Polysiliziumschicht 17 gebildet, um eine Zellenarrayzone freizulegen. Ein Ätzprozeß wird dann zu dem Zweck durchgeführt, um die erste Polysiliziumschicht 17 und die dünne Gateisolierschicht 15 zu beseitigen.
  • Gemäß 48 wird eine ONO-Dreifachschicht 19 auf einem Substrat der Zellenarrayzone und eine erste Polysiliziumschicht 17 auf den anderen Zonen ausgebildet. Auf der ONO-Dreifachschicht 19 wird eine zweite Polysiliziumschicht 21 hergestellt.
  • Gemäß 49 wird ein Ätzmaskenmuster 115, welches die Zellenarrayzone und die Widerstandszone bedeckt, auf einem Substrat 10 ausgebildet, wo die zweite Polysiliziumschicht 21 gebildet ist. Es wird dann ein Ätzprozeß durchgeführt, um die zweite Polysiliziumschicht 21 und die ONO-Dreifachschicht 19 in der peripheren Hochspannungs- und Niedrigspannungsvorrichtungszone zu entfernen.
  • Gemäß 50 wird dann das Ätzmaskenmuster 115 beseitigt. Eine Grabenätzmaske 113 wird hergestellt und es wird eine Grabenisolierschicht 111 der Vorrichtung ausgebildet. Es wird dann eine isotrope Ätztechnik dazu verwendet, um die Grabenätzmaske 113 zu entfernen.
  • Gemäß 51 werden eine dritte Polysiliziumschicht und eine Metallsilizidschicht über der Grabenisolierschicht 111 der Vorrichtung ausgebildet. Das Substrat 10 wird in ein Muster gebracht, um die Gatemuster 307, 407 und 507 zu bilden und um ein Widerstandsmuster 607 in den jeweiligen Zonen zu bilden. An den Seitenwänden von all den Mustern 307, 407, 507 und 607 werden isolierende Abstandshalter 33 ausgebildet.
  • Gemäß 51 und 52 wird ein Ätzmaskenmuster (nicht gezeigt), welches die Kontaktzone des Widerstandsmusters 607 freilegt, über dem Substrat 10 ausgebildet, wo die Gatemuster 307, 407 und 507 und das Widerstandsmuster 607 gebildet sind. Es werden eine Metallsilizidschicht 23d, eine dritte Polysiliziumschicht 21d, eine dritte Polysiliziumschicht 31d, eine zweite Polysiliziumschicht 21d und eine Dreifachschicht 19d aufeinanderfolgend geätzt, um die erste Polysiliziumschicht 17d freizulegen.
  • Gemäß 53 wird eine isolierende Zwischenschicht 357 über im wesentlichen der gesamten Oberfläche des Substrats 10 von 52 ausgebildet. Die isolierende Zwi schenschicht 357 wird in ein Muster gebracht, um ein Kontaktloch zu bilden, wobei ein Teil der Gatemuster 307, 407 und 507 und der Kontaktzone 61 des Widerstandsmusters 607 freigelegt wird. Es wird eine leitende Schicht aufgebracht, um ein Kontaktloch zu füllen. Es wird dabei eine CMP-Technik verwendet, um die leitende Schicht mit Ausnahme der Kontaktpfropfen 37a, 37b, 37c und 37d zu beseitigen.
  • Bei einem nachfolgenden Prozeß kann eine obere Verbindung über eine Zwischenisolierschicht gebildet werden, wo der Kontaktpfropfen ausgebildet ist.
  • Ausführungsform 8 (nicht zur Erfindung gehörig)
  • Obwohl diese Ausführungsform ähnlich der Ausführungsform 7 ist, gibt es Unterschiede zwischen diesen, und zwar dahingehend, daß ein Ätzmaskenmuster lediglich eine Zellenarrayzone während des Schrittes der Beseitigung einer zweiten Polysiliziumschicht und einer Dreifachschicht bedeckt, so daß die Dreifachschicht nicht zwischen den Widerstandsmusterschichten einer Widerstandszone vorhanden ist.
  • Es werden die gleichen Prozeßschritte, wie sie in Verbindung mit 46 bis 48 der Ausführungsform 7 beschrieben wurden, durchgeführt.
  • Gemäß 54 wird ein Ätzmaskenmuster 115 über die Gesamtheit der Zellenarrayzone von 48 ausgebildet. Es werden eine zweite Polysiliziumschicht 21 und eine Dreifachschicht 19 geätzt. In allen Zonen, ausgenommen der Zellenarrayzone, wird eine erste Polysiliziumschicht 17 auf den Gateisolierschichten 13 und 15 aufgebracht.
  • Gemäß 54 und 55 wird nachfolgend auf die Beseitigung des Ätzmaskenmusters 115 ein Grabenätzmaskenmuster 115 über dem Substrat 10 ausgebildet. Auch wird eine Grabenisolierschicht 111 der Vorrichtung ausgebildet.
  • Gemäß 56 wird eine Feuchtätztechnik dazu verwendet, um das Ätzmaskenmuster 115 zu beseitigen. Es werden ferner eine dritte Polysiliziumschicht und eine Metallsilizidschicht auf der Grabenisolierschicht 111 der Vorrichtung übereinadergestapelt angeordnet. Ein Mustergestaltungsprozeß wird dann zur Ausbildung von Gatemustern 308, 408 und 508 und eines Widerstandsmusters 608 in der peripheren Hochspannungs- und Niedrigspannungsvorrichtungszone und einer Widerstandszone durchgeführt.
  • Gemäß 56 und 57 wird ein isolierender Abstandshalter 33 an jeder Musterseitenwand ausgebildet. Es wird eine Ätzmaske (nicht gezeigt) über dem Substrat dort ausgebildet, wo ein Muster gebildet wurde, wobei ein Kontakt 61 und Leitungszonen 63 des Widerstandsmusters 608 freigelegt werden und wobei die Metallsilizidschicht 23d entfernt wird, welche die oberste Schicht des Widerstandsmusters 608 bildet. In dem Widerstandsmuster 608 verbleiben eine dritte Polysiliziumschicht 31d und eine erste Polysiliziumschicht 17d als eine Widerstandsschicht, die von dem Substrat 10 durch eine dicke Gateisolierschicht 13d isoliert ist.
  • Gemäß 58 wird eine isolierende Zwischenschicht 358 über im wesentlichen der gesamten Oberfläche des Substrats 10 von 57 ausgebildet. Die isolierende Zwischenschicht 358 wird in ein Muster gebracht, um ein Kontaktloch zu bilden, wobei die Gatemusterteile 31, 41 und 51 und eine Kontaktzone 61 eines Widerstandsmusters freigelegt werden. Es wird eine leitende Schicht aufgetragen und es wird eine CMP-Technik dazu verwendet, um die Kontaktpfropfen 37a, 37b, 37c und 37d zu bilden.
  • Ausführungsform 9 (nicht zur Erfindung gehörig)
  • Obwohl diese Ausführungsform ähnlich der Ausführungsform 8 ist, sind Unterschiede zwischen diesen vorhanden, und zwar dahingehend, daß bei einem Schritt der Ausbildung der Grabenisolierschicht der Vorrichtung eine Vorrichtungsisolierschicht ausgebildet wird und dann ein Widerstandsmuster aus lediglich einer dritten Polysiliziumschicht gebildet wird.
  • Es werden die gleichen Prozeßschritte, wie sie in Verbindung mit 46 bis 48 der Ausführungsform 7 beschrieben wurden, durchgeführt. Danach wird der gleiche Prozeßschritt, wie er in Verbindung mit 54 der Ausführungsform 8 beschrieben wurde, durchgeführt.
  • Gemäß 59 wird eine Grabenätzmaske 113 über einem Substrat 10 ausgebildet. Nach einer Reihe von Ätzprozessen wird eine isolierende Schicht mit Hilfe einer CVD-Technik aufgebracht und wird mit Hilfe einer CMP-Technik planiert, um eine Grabenisolierschicht 111 der Vorrichtung herzustellen. In einer Widerstandszone wird eine breite Grabenisolierschicht 111d der Vorrichtung hergestellt, um die Schichten 13 und 15 zu entfernen.
  • Gemäß 60 wird eine dritte Polysiliziumschicht und eine Metallsilizidschicht über die gesamte obere Fläche des Substrats ausgebildet, wobei die Grabenisolierschicht 111 der Vorrichtung hergestellt wird. Bei einem Mustergestaltungsprozeß werden die Gatemuster 309, 409 und 509 und ein Widerstandsmuster 609 gebildet. Das Widerstandsmuster 609 wird auf einer Isolierschicht 111d der Vorrichtung gebildet und besteht aus einer dritten Polysiliziumschicht 31d und einer Metallsilizidschicht 23d. Auch wird ein isolierendes Schichtmuster 33 an einer Musterseitenwand ausgebildet.
  • Gemäß 60 und 61 wird ein Ätzmaskenmuster (nicht gezeigt) ausgebildet, um einen Kontakt und die Leitungszonen 61 und 63 des Widerstandsmusters 609 freizulegen. Es wird ein Ätzprozeß angewendet, um die Metallsilizidschicht 23d des Widerstandsmusters 609 zu beseitigen.
  • Gemäß 62 wird eine isolierende Zwischenschicht 359 auf der gesamten Oberfläche des Substrats 10 in dem Zustand von 61 ausgebildet. Die isolierende Zwischenschicht 359 wird in ein Muster gebracht, um ein Kontaktloch zu bilden, welches die Gatemusterteile 31, 41 und 51 und die Kontaktzone 61 eines Widerstandsmusters freilegt. Es wird eine leitende Schicht aufgebracht und wird dann mit Hilfe einer CMP-Technik planiert, um dabei Kontaktpfropfen 37a, 37b, 37c und 37d auszubilden.
  • Nach der Ausbildung einer ONO-Dreifachschicht in der Zellenarrayzone wird gemäß der vorliegenden Erfindung eine zweite Polysiliziumschicht direkt aufgestapelt bzw. aufgetragen, um eine Beschädigung bei einem nachfolgenden Prozeß minimal zu halten. Es werden daher die Schichten, die die Dreifachschicht bilden, als eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine blockierende Isolierschicht mit einer hohen Zuverlässigkeit verwendet. Ferner wird in einer Widerstandszone eine Polysiliziumschicht der ONO-Schicht als Widerstandsschicht verwendet, um die Prozeßschritte zu vereinfachen.

Claims (20)

  1. Nichtflüchtige Halbleiterspeichervorrichtung, mit: einem Zellengatemuster (301) in einer Zellenarrayzone, einem Hochspannungsgatemuster (501) in einer peripheren Hochspannungszone und einem Niedrigspannungsgatemuster (401) in einer peripheren Niedrigspannungszone auf einem Halbleitersubstrat (10), bei der das Hochspannungsgatemuster (501) eine Hochspannungsgateisolierschicht (13c) auf dem Halbleitersubstrat (10), eine erste leitende Schicht (17c) auf der Hochspannungsgateisolierschicht (13c), eine Dreifachschicht (19c) auf der ersten leitenden Schicht (17c) und eine zweite leitende Schicht (21c) auf der Dreifachschicht (19c) umfasst, wobei die Dreifachschicht (19c) eine Tunnelisolierschicht (20), eine auf der Tunnelisolierschicht (20) angeordnete Ladungsspeicherschicht (22) und eine auf der Ladungsspeicherschicht (22) angeordnete blockierende Isolierschicht (24) umfasst, wobei das Zellengatemuster (301) die Dreifachschicht (19a) und die darauf ausgebildete zweite leitende Schicht (21a) enthält, wobei die Dreifachschicht (19a) in der Zellenarrayzone unmittelbar auf dem Halbleitersubstrat (10) angeordnet ist, wobei das Niedrigspannungsgatemuster (401) eine Niedrigspannungsgateisolierschicht (15b) auf dem Halbleitersubstrat (10), die erste leitende Schicht (17b) auf der Niedrigspannungsgateisolierschicht, die Dreifachschicht (19b) auf der ersten leitenden Schicht (17b) und die zweite leitende Schicht (21b) auf der Dreifachschicht (19b) enthält, und ferner mit einem stumpfgestoßenen Kontakt (37b, 37c), der fortwährend mit der ersten und der zweiten leitenden Schicht (17c, 21c) in den jeweiligen Niedrigspannung- und Hochspannungsgatemustern (401, 501) verbunden ist.
  2. Vorrichtung nach Anspruch 1, ferner mit einem Widerstandsmuster (601) in einer Widerstandszone, bei der das Widerstandsmuster (601) wenigstens die erste leitende Schicht (17d) enthält, die auf einer isolierenden Schicht (13d) ausgebildet ist, um eine elektrische Isolation gegenüber dem Substrat (10) zu erzielen.
  3. Vorrichtung nach Anspruch 2, bei der die isolierende Schicht aus einer Grabenisolierschicht (11) der Vorrichtung oder einer Hochspannungsgateisolierschicht (13d) besteht.
  4. Vorrichtung nach Anspruch 2, ferner mit einem Kontaktpfropfen (37d), der über dem Widerstandsmuster (601) ausgebildet ist, wobei das Widerstandsmuster (601) eine Kontaktzone (61) aufweist, welche die Hochspannungsgateisolierschicht (13c) und die erste leitende Schicht (17c) und eine Leitungszone (63) enthält, welche die Hochspannungsgateisolierschicht (13c), die erste leitende Schicht (17c) auf der Hochspannungsgateisolierschicht (13c), die Dreifachschicht (19c) auf der ersten leitenden Schicht (17c) und die zweite leitende Schicht (21c) auf der Dreifachschicht (19c) umfaßt, und wobei der Kontaktpfropfen (37d) von der zweiten leitenden Schicht (21c) in der Kontaktzone (61) isoliert ist.
  5. Vorrichtung nach Anspruch 1, bei der das Zellengatemuster (301), das Hochspannungsgatemuster (501) und das Niedrigspannungsgatemuster (401) einen isolierenden Abstandshalter (33) an ihren Seitenwänden aufweisen.
  6. Vorrichtung nach Anspruch 1, bei der die zweite leitende Schicht aus einer Dualschicht besteht, die eine untere Schicht aus Polysilizium (21a, 21b, 21c, 21d) und eine obere Schicht aus Metallsilizid (23a, 23b, 23c, 23d) aufweist.
  7. Vorrichtung nach Anspruch 1, bei der eine Höhe der oberen Oberfläche der Dreifachschicht (19a) in der Zellarayzone geringer ist als die Höhe einer oberen Oberfläche einer Grabenisolierschicht (11) der Vorrichtung,, und bei der eine Bodenflächenhöhe der Dreifachschicht (19b, 19c) in der peripheren Hochspannungs- und Niedrigspannungszone (501, 401) höher ist als die Höhe einer oberen Oberfläche der Grabenisolierschicht (11) der Vorrichtung.
  8. Vorrichtung nach Anspruch 1, bei der die zweite leitende Schicht (21a, 21b, 21c, 21d) eine untere leitende Schicht und eine obere leitende Schicht aufweist.
  9. Vorrichtung nach Anspruch 8, bei der die untere leitende Schicht aus einer Polysiliziumschicht besteht und bei der die obere leitende Schicht aus einer Dualschicht besteht, die eine untere Schicht aus Polysilizium und eine obere Schicht (23a, 23b, 23c, 23d) aus Metallsilizid aufweist.
  10. Vorrichtung nach Anspruch 8, bei der die Höhe einer oberen Oberfläche der unteren leitenden Schicht niedriger liegt als die Höhe einer oberen Oberfläche einer Isolierschicht der Vorrichtung in einer Zellenarrayzone und in den peripheren Hochspannungs- und Niedrigspannungszonen (401, 501).
  11. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung, bei dem: (a) eine Isolierschicht (11) der Vorrichtung in einem Substrat (10) ausgebildet wird; (b) eine Niedrigspannungsgateisolierschicht (15) in wenigstens einer peripheren Niedrigspannungszone des Substrats (10) ausgebildet wird und eine Hochspannungsgateisolierschicht (13) in wenigstens einer peripheren Hochspannungszone des Substrats (10) ausgebildet wird; (c) eine erste leitende Schicht (17) über im wesentlichen der gesamten Oberfläche des Substrats (10) aufgetragen wird; (d) die erste leitende Schicht (17) in der Zellenarrayzone beseitigt wird, um das Substrat (10) freizulegen; (e) aufeinanderfolgend eine Dreifachschicht (19) und eine zweite leitende Schicht (21) auf der gesamten Oberfläche des freigelegten Substrats (10) in der Zellenarrayzone ausgebildet wird, wobei die Dreifachschicht (19) eine Tunnelisolierschicht (20), eine Ladungsspeicherschicht (22) und eine blockierende Isolierschicht (24) enthält; (f) das Substrat einer Musterformung unterworfen wird, wo die zweite leitende Schicht (21) ausgebildet ist, so daß dadurch ein Zellengatemuster (301) in der Zellenarrayzone gebildet wird und Hochspannungs- und Niedrigspannungs-Gatemuster (501, 401) in den peripheren Hochspannungszonen bzw. Niedrigspannungszonen ausgebildet werden; (g) die zweite leitende Schicht (21) und die Dreifachschicht (19), der jeweiligen Hochspannungs- und Niedrigspannungsgatemuster (501, 401) derart teilweise entfernt werden, dass eine Anschlußzone bzw. stumpf gestoßene Zone gebildet wird, in der die erste leitende Schicht (17) freigelegt ist; (h) eine isolierende Zwischenschicht (351) über im wesentlichen der gesamten Oberfläche des Substrats ausgebildet und in ein Muster gebracht wird, um Kontaktlöcher auszubilden, die ein Anschlußkontaktloch enthalten, welches sich über der Anschlußzone erstreckt; und (i) Kontaktpfropfen ausgebildet werden, die die Kontaktlöcher füllen, wobei die Kontaktpfropfen in den jeweiligen Niedrigspannungs- und Hochspannungsgatemustern (401, 501) mit der ersten und der zweiten leitenden Schicht (17c, 21c) verbunden sind.
  12. Verfahren nach Anspruch 11, bei dem bei dem Schritt (b) die Gateisolierschicht (13) für eine hohe Spannung in einer Widerstandszone ausgebildet wird, bei dem bei dem Schritt (f) ein Widerstandsmuster (601) in der Widerstandszone ausgebildet wird, bei dem bei dem Schritt (g) die zweite leitende Schicht (21) und die Dreifachschicht (19) in der Kontaktzone (61) des Widerstandsmusters (601) entfernt werden, und bei dem bei dem Schritt (h) die Kontaktlöcher innerhalb der Kontaktzone in dem Widerstandsmuster (601) ausgebildet werden, so daß sie nicht mit einer leitenden Schicht mit niedrigem Widerstand verbunden sind.
  13. Verfahren nach Anspruch 12, bei dem ferner ein isolierender Abstandshalter an den Seitenwänden der Muster ausgebildet wird.
  14. Verfahren nach Anspruch 12, bei dem die zweite leitende Schicht (21) dadurch ausgebildet wird, indem aufeinanderfolgend eine leitende Schicht aus Silizium und eine andere leitende Schicht aus Metall übereinandergestapelt werden.
  15. Verfahren nach Anspruch 14, bei dem bei dem Schritt (a) eine Grabenisolierschicht der Vorrichtung in der Widerstandszone ausgebildet wird; bei dem bei dem Schritt (f) ein Widerstandsmuster in der Widerstandszone ausgebildet wird, bei dem bei dem Schritt (g) die leitende Schicht aus Metall in allen Zonen des leitenden Musters beseitigt wird, und bei dem bei dem Schritt (h) ein Kontaktloch ausgebildet wird, um die Polysiliziumschicht des Widerstandsmusters freizulegen.
  16. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung, bei dem: (a) eine Niedrigspannungsgateisolierschicht (15) in wenigstens einer peripheren Niedrigspannungszone eines Substrats (10) ausgebildet wird und eine Hochspannungsgateisolierschicht (13) in wenigstens einer peripheren Hochspannungszone des Substrats (10) ausgebildet wird; (b) eine erste leitende Schicht (17) auf der gesamten Oberfläche des Substrats (10) aufgetragen wird; (c) die erste leitende Schicht (17) in einer Zellenarrayzone derart beseitigt wird, dass das Substrat (10) freigelegt wird; (d) aufeinanderfolgend eine Dreifachschicht (19) und eine zweite leitende Schicht (21) auf der gesamten Oberfläche des freigelegten Substrats (10) in der Zellenarrayzone ausgebildet werden, wobei die Dreifachschicht (19) eine Tunnelisolierschicht (20), eine Ladungsspeicherschicht (22) und eine blockierende Isolierschicht (24) enthält; (e) eine Grabenisolierschicht (111) der Vorrichtung auf einem Substrat (10) ausgebildet wird, wo die zweite leitende Schicht (21) ausgebildet ist; (f) eine leitende Schicht (113) mit niedrigem Widerstand auf einem Substrat (10) ausgebildet wird, wo die Isolierschicht (111) der Vorrichtung ausgebildet ist; (g) ein Substrat dort in ein Muster gebracht wird, wo die leitende Schicht (113) mit dem niedrigen Widerstand gebildet ist, wobei ein Zellengatemuster (302) in der Zellenarrayzone ausgebildet wird und die Hochspannungs- und Niedrigspannungsgatemuster (502, 402) in den peripheren Hochspannungszonen bzw. peripheren Niedrigspannungszonen ausgebildet werden; (h) die leitende Schicht (113) mit dem niedrigen Widerstand, die zweite leitende Schicht (21) und die Dreifachschicht (19) der jeweiligen Hochspannungs- und Niedrigspannungsgatemuster derart teilweise entfernt werden, dass eine Anschlußzone bzw. stumpf gestoßene Zone gebildet wird, in der die erste leitende Schicht (17) freigelegt ist; (i) eine isolierende Zwischenschicht (352) auf der gesamten Oberfläche des Substrats (10) ausgebildet und in ein Muster gebracht wird, um Kontaktlöcher zu bilden, die ein stumpf gestoßenes Kontaktloch enthalten, welches sich über der Anschlußzone erstreckt; und (j) Kontaktpfropfen (37) ausgebildet werden, die die Kontaktlöcher füllen, wobei die Kontaktpfropfen in den jeweiligen Niedrigspannungs- und Hochspannungsgatemustern (401, 501) mit der ersten und der zweiten leitenden Schicht (17, 21) verbunden sind.
  17. Verfahren nach Anspruch 16, bei dem bei dem Schritt (a) die Gateisolierschicht (13d) in einer Widerstandszone ausgebildet wird; bei dem bei dem Schritt (g) ein Widerstandsmuster (602) in der Widerstandszone ausgebildet wird, bei dem bei dem Schritt (h) die leitende Schicht (113) mit dem niedrigen Widerstand, die zweite leitende Schicht (21) und die Dreifachschicht (19) in der Kontaktzone des Widerstandsmusters (602) beseitigt werden, und bei dem Schritt (i) ein Kontaktloch ausgebildet ist, so daß es sich über lediglich der Kontaktzone (61) des Widerstandsmusters (602) erstreckt.
  18. Verfahren nach Anspruch 16, bei dem ferner ein isolierender Abstandshalter (33) an jeder der Seitenwände der Muster (302, 402, 502, 602) bei dem Schritt (g) ausgebildet wird.
  19. Verfahren nach Anspruch 16, bei dem die leitende Schicht (113) mit dem niedrigen Widerstand dadurch ausgebildet wird, indem eine leitende Schicht aus Silizium und eine andere leitende Schicht aus Metall aufeinanderfolgend aufgestapelt werden.
  20. Verfahren nach Anspruch 19, bei dem bei dem Schritt (e) eine Grabenisolierschicht (111) der Vorrichtung in der Widerstandszone ausgebildet wird; bei dem bei dem Schritt (f) ein Widerstandsmuster (602) in der Widerstandszone ausgebildet wird, bei dem bei dem Schritt (g) die leitende Schicht aus Metall in allen Zonen des leitenden Musters beseitigt wird, und bei dem bei dem Schritt (h) ein Kontaktloch derart ausgebildet wird, daß dort die Polysiliziumschicht des Widerstandsmusters (602) freigelegt ist.
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