DE4426311A1 - Leiterbahnstruktur eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung - Google Patents

Leiterbahnstruktur eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung

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Description

Die Erfindung bezieht sich auf eine Leiterbahnstruktur eines vorzugsweise hochintegrierten Halbleiterbauelementes spezi­ ell einer solchen, bei der selbstjustierte Kontaktlöcher ver­ wendet werden, auf ein Verfahren zu deren Herstellung sowie auf ein dieses Verfahren verwendendes Verfahren zur Herstel­ lung eines Halbleiterspeicherbauelementes.
Mit höher werdendem Integrationsgrad von integrierten Halb­ leiterbauelementschaltkreisen verringert sich zusehends die Fehljustierungstoleranz zwischen mehreren Leiterbahnschichten oder Kontaktlöchern. Spezieller wurde für Fälle, in denen ei­ ne enge Entwurfsregel vorliegt und komplexe Strukturen wie­ derholt werden, wie beispielsweise bei einer Speicherzelle, ein Verfahren entwickelt, bei dem die Kontaktlöcher durch ei­ ne Selbstjustierungstechnik gebildet werden, um die Zellen­ fläche zu verringern. Das Verfahren zur Erzeugung selbstju­ stierter Kontaktlöcher ist eines, bei dem die Kontaktlöcher unter Verwendung des Stufenunterschieds einer peripheren Struktur gebildet werden. Da die Kontaktlöcher in verschiede­ nen Abmessungen ohne Verwendung einer Maske gemäß der Höhe der peripheren Struktur, der Dicke des Isolationsmaterials an der Stelle, an der das jeweilige Kontaktloch zu bilden ist, und dem Ätzverfahren erhalten werden, ist dieses Verfahren zur Realisierung hochintegrierter Halbleiterbauelemente ge­ eignet.
Ein Aufbau eines herkömmlichen Halbleiterspeicherbauelemen­ tes, bei dem die oben erwähnten, selbstjustierten Kontaktlö­ cher verwendet sind, ist in Fig. 1 dargestellt. Dabei be­ zeichnen das Bezugszeichen (200) Gateelektroden, die Bezugs­ zeichen (300) und (350) erste bzw. zweite Anschlußelektroden, das Bezugszeichen (360) Bitleitungskontaktlöcher, das Bezugs­ zeichen (400) Bitleitungselektroden und das Bezugszeichen (450) Speicherknotenkontaktlöcher.
Die Fig. 2 und 3 zeigen Querschnittsansichten entlang der Li­ nien A-A′ bzw. B-B′ in Fig. 1 zur Veranschaulichung des her­ kömmlichen Verfahrens zur Herstellung des Halbleiterspeicher­ bauelementes. Bezugnehmend auf die Fig. 2 und 3 wird zunächst durch Erzeugung eines Isolationsgebietes (104) auf einem Halbleitersubstrat (100) ein aktives Gebiet (102) festgelegt und daraufhin auf dem Substrat (100) unter Zwischenfügung ei­ nes (nicht gezeigten) Gateoxidfilms die sich in einer Rich­ tung erstreckenden Gateelektroden (200) von Zugriffstransi­ storen gebildet. Nach Aufbringen eines ersten Isolationsfilms (220) auf die resultierende Struktur wird dieser anisotrop geätzt. Danach werden Störstellenionen implantiert, um in dem Substrat (100) erste (150) und zweite Störstellengebiete (160) der Zugriffstransistoren zu bilden, die voneinander durch die Gateelektroden (200) beabstandet sind. Während des anisotropen Ätzprozesses des ersten Isolationsfilms (220) werden gleichzeitig (nicht gezeigte) Kontaktlöcher selbstju­ stiert bezüglich des ersten Isolationsfilms (220) erzeugt, die jeweils einen vorbestimmten Bereich des aktiven Gebietes (102) öffnen. Anschließend wird auf der resultierenden Struk­ tur ein leitfähiges Material abgeschieden und durch einen Li­ thographieprozeß strukturiert, um die ersten (300) sowie die zweiten Anschlußelektroden (350) zu erzeugen, die über die Kontaktlöcher mit den ersten (150) bzw. den zweiten Störstel­ lengebieten (160) verbunden sind. Danach wird ein zweiter Isolationsfilm (320) auf die resultierende Struktur aufge­ bracht und geätzt, um die Bitleitungskontaktlöcher (360) auf den zweiten Anschlußelektroden (350) zu erzeugen. Dann wird ein leitfähiges Material auf der resultierenden Struktur ab­ geschieden und durch einen Lithographieprozeß strukturiert, um die Bitleitungselektroden (400) zu erzeugen, die jeweils mit einer zweiten Anschlußelektrode (350) über ein Bitlei­ tungskontaktloch (360) verbunden sind. Nach Aufbringen eines dritten Isolationsfilms (420) auf die resultierende Struktur werden der dritte (420) und der zweite Isolationsfilm (320) geätzt, um Speicherknotenkontaktlöcher (450) auf den ersten Anschlußelektroden (300) zu erzeugen. Anschließend werden nacheinander auf der resultierenden Struktur die jeweils mit einer ersten Anschlußelektrode (300) über ein Speicherknoten­ kontaktloch (450) verbundenen Speicherknoten (500), ein die­ lektrischer Film (550) sowie eine Plattenelektrode (600) ge­ bildet.
Gemäß dem oben beschriebenen herkömmlichen Verfahren werden die Speicherknoten (500) und die Bitleitungselektroden (400) unter Verwendung der ersten (300) bzw. der zweiten Anschluß­ elektroden (350) mit den ersten (150) bzw. den zweiten Stör­ stellengebieten (160) des Zugriffstransistors verbunden. Wenn daher während des Prozesses zur Erzeugung der Bitleitungskon­ taktlöcher (360) oder der Speicherknotenkontaktlöcher (450) eine Fehljustierung in der Richtung A-A′ von Fig. 1 auftritt, kann ein Kurzschluß zwischen einer Gateelektrode (200) und einer Bitleitungselektrode (400) oder einem Speicherknoten (500) verhindert werden. Jedoch können bei der Erzeugung der Speicherknotenkontaktlöcher (500) aufgrund einer Fehljustie­ rung derselben bezüglich der Bitleitungselektroden (440) Kurzschlüsse zwischen Speicherknotenkontaktlöchern (500) und Bitleitungselektroden (440) auftreten, was die Zuverlässig­ keit des Halbleiterspeicherbauelementes herabsetzt. Desglei­ chen besteht die Gefahr eines fehljustierungsbedingten Kurz­ schlusses zwischen einem Speicherknoten (500) und einer Bit­ leitungselektrode.
Der Erfindung liegt als technisches Problem die Bereitstel­ lung einer Leiterbahnstruktur für ein vorzugsweise hochinte­ griertes Halbleiterbauelement mit hoher Zuverlässigkeit unter Verwendung selbstjustierter Kontaktlöcher sowie eines Verfah­ rens zu deren Herstellung und eines dieses verwendenden Halb­ leiterspeicherbauelement-Herstellungsverfahrens zugrunde.
Dieses Problem wird durch eine Verdrahtungsstruktur mit den Merkmalen des Patentanspruchs 1, ein Verfahren mit den Merk­ malen des Patentanspruchs 3 sowie durch ein Verfahren mit den Merkmalen des Patentanspruchs 5 gelöst. Erfindungsgemäß wer­ den Kontaktlöcher ohne einen Lithographieprozeß zwischen be­ nachbarten Leiterbahnen in selbstjustierter Anordnung zu letzteren gebildet, wobei die Leiterbahnen jeweils im Bereich eines Kontaktloches verengt gestaltet ist. Damit läßt sich bei klein gehaltener Speicherzelleneinheitsfläche die Gefahr von Kurzschlüssen auch zwischen Speicherknotenkontaktlöchern und Bitleitungselektroden aufgrund von Fehljustierungen ver­ hindern. Folglich läßt sich auf diese Weise ein zuverlässi­ ges, hochintegriertes Halbleiterspeicherbauelement herstel­ len, wobei der Herstellungsvorgang dadurch vereinfacht ist, daß während der Erzeugung der Kontaktlöcher kein Lithogra­ phieprozeß verwendet wird. Weitere vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen angegeben.
Bevorzugte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben be­ schriebene herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 einen Entwurfsplan eines nach einem herkömmlichen Verfahren hergestellten Halbleiterspeicherbauelemen­ tes,
Fig. 2 und 3 Querschnittsansichten entlang der Linien A-A′ bzw. B- B′ in Fig. 1,
Fig. 4A, 4B, 5A, 5B, 5C, 6A und 6B Entwurfspläne und Querschnittsansichten zur Veranschaulichung eines ersten erfindungsgemäßen Verfah­ rens zur Herstellung einer Leiterbahnstruktur für ein hochintegriertes Halbleiterbauelement,
Fig. 7 einen Entwurfsplan eines Halbleiterspeicherbauelemen­ tes mit einer erfindungsgemäßen Leiterbahnstruktur,
Fig. 8A, 8B, 9A, 9B und 10 Querschnittsansichten zur Veranschaulichung eines erfindungsgemäßen, das erfindungsgemäße Leiterbahn­ struktur-Herstellungsverfahren verwendenden Verfah­ rens zur Herstellung eines Halbleiterspeicherbauele­ mentes und
Fig. 11 einen Entwurfsplan zur Veranschaulichung eines zwei­ ten Beispiels einer erfindungsgemäßen Leiterbahn­ struktur in einem Halbleiterbauelement.
Anhand der Fig. 4A, 4B, 5A, 5B, 5C, 6A und 6B wird nachfol­ gend die erfindungsgemäße Herstellung einer erfindungsgemäßen Leiterbahnstruktur für ein hochintegriertes Halbleiterbauele­ ment erläutert.
Fig. 4A zeigt einen Entwurfsplan einer Leiterbahnstruktur ei­ nes Halbleiterbauelementes, innerhalb der eine Mehrzahl von Leiterbahnen (400) angeordnet ist, und Fig. 4B zeigt einen Querschnitt entlang der Linie A-A′ von Fig. 4A. Die Mehrzahl von Leiterbahnen (400), die aus einer von einer Isolations­ schicht (402) abgedeckten, leitfähigen Schicht bestehen, wird nach dem Aufbringen eines ersten Isolationsfilms (110) auf ein Halbleitersubstrat (100) gebildet. Die mehreren Leiter­ bahnen (400) sind so angeordnet, daß sie ein regelmäßiges Mu­ ster mit gleichbleibendem Abstand zueinander bilden und Lei­ terbahnbereiche, in welchen jeweils ein Kontaktloch dazwi­ schen anzuordnen ist, auf eine erste Breite verengt sind, während die übrigen Leiterbahnbereiche mit einer zweiten Breite, die größer als die erste ist, verbreitert ausgebildet sind. Das bedeutet, daß sich der jeweilige übrige Leiterbahn­ bereich zu den benachbarten Leiterbahnen hin derart er­ streckt, daß der Abstand a, siehe Fig. 4A, zwischen den Lei­ terbahnen dort minimal ist.
Fig. 5A zeigt einen Entwurfsplan einer Leiterbahnstruktur ei­ nes Halbleiterbauelementes, bei der ein Abstandshalter (405′) in den Abschnitten, in denen die Kontaktlöcher anzuordnen sind, ausgebildet ist, und die Fig. 5B und 5C zeigen Quer­ schnittsansichten entlang der Linien B-B′ bzw. A-A′ in Fig. 5A. Hierzu wird nach dem Aufbringen eines zweiten Isolations­ films (405) auf die resultierende Struktur, welche die Mehr­ zahl von Leiterbahnen (400) beinhaltet, dieser zweite Isola­ tionsfilm (405) zurückgeätzt. Als Resultat hiervon entsteht in den Bereichen (460), in denen die Kontaktlöcher anzuordnen sind, der aus dem zweiten Isolationsfilm bestehende Abstands­ halter (405′) an den Seitenwänden derjenigen Abschnitte der Leiterbahnen (400), welche die erste, geringere Breite auf­ weisen (s. auch Fig. 5C). Im übrigen Bereich werden die Zwi­ schenräume zwischen denjenigen Abschnitten der Leiterbahnen (400), welche die zweite, größere Breite aufweisen, mit dem zweiten Isolationsfilm (405) gefüllt (s. Fig. 5B) . Der zweite Isolationsfilm (405) muß folglich in einer Dicke gebildet werden, die ausreicht, die zwischen diesen Abschnitten der Leiterbahnen (400) mit der zweiten, größeren Breite gebilde­ ten Zwischenräume aufzufüllen. Die bevorzugte Dicke beträgt hierbei etwa die Hälfte des Abstands a, der zwischen diesen Abschnitten der Leiterbahnen (400) mit der zweiten, größeren Breite vorliegt.
Fig. 6A zeigt einen Entwurfsplan der Leiterbahnstruktur, des Halbleiterbauelementes mit eingebrachten Kontaktlöchern (470), und Fig. 6B zeigt eine Querschnittsansicht entlang der Linie A-A′ von Fig. 6A. Unter Verwendung der Isolations­ schicht (402) und des zweiten Isolationsfilms (405) ein­ schließlich des Seitenwandabstandshalters (405′) wird der er­ ste Isolationsfilm (110), auf dem die Leiterbahnen (400) lie­ gen, geätzt, um die Kontaktlöcher (470) zu erzeugen, und zwar selbstjustiert zu den Leiterbahnen (400). Folglich werden die Kontaktlöcher (470) jeweils zwischen benachbarten Leiterbah­ nen (400) in selbstjustierter Anordnung zu den Leiterbahnen (400) ohne Verwendung eines Lithographieprozesses erzeugt.
Nachfolgend wird die Anwendung einer erfindungsgemäßen Lei­ terbahnstruktur für ein DRAM-Halbleiterspeicherbauelement un­ ter Bezugnahme auf die Fig. 7 bis 10 näher erläutert.
Fig. 7 zeigt einen Entwurfsplan für eine DRAM-Zelle, bei der die erfindungsgemäße Leiterbahnstruktur verwendet ist. Be­ zugszeichen (200) bezeichnet Gateelektroden, (300) und (350) erste bzw. zweite Anschlußelektroden, (360) ein Bitleitungs­ kontaktlöcher, (400) Bitleitungselektroden und (460) Spei­ cherknotenkontaktlöcher. Wie aus Fig. 7 hervorgeht, sind die erfindungsgemäßen Bitleitungselektroden (400) so gebildet, daß der verbleibende Bereich außerhalb jeweiliger Abschnitte, in welchen Speicherknotenkontaktlöcher zu bilden sind, sich jeweils zu den benachbarten Bitleitungselektroden hin er­ streckt. Der Abstand a zwischen benachbarten Bitleitungselek­ troden ist dadurch in diesem Bereich minimiert.
Die Fig. 8 bis 10 zeigen Querschnittsansichten zur Veran­ schaulichung eines erfindungsgemäßen Verfahrens zur Herstel­ lung der DRAM-Zelle, wobei die Fig. 8A und 9A sowie 10 je­ weils Schnitte entlang der Linie B-B′ in Fig. 7 und die Fig. 8B und 9B Schnitte entlang der Linie C-C′ in Fig. 7 darstel­ len.
Die Fig. 8A und 8B veranschaulichen einen Schritt zur Bildung erster (300) und zweiter Anschlußelektroden (350), von Bit­ leitungskontaktlöchern (360) und Bitleitungselektroden (400). Auf einem Halbleitersubstrat (100) eines ersten Leitfähig­ keitstyps, z. B. p-leitend, wird ein Bauelementisolationsbe­ reich (104) zur Erzeugung eines aktiven Bereiches (102) ge­ bildet. Nach Aufbringen eines (nicht gezeigten) Gateoxidfilms auf das Substrat (100) durch einen thermischen Oxiationspro­ zeß wird ein leitfähiges Material, z. B. störstellendotiertes polykristallines Silizium, abgeschieden und durch einen Li­ thographieprozeß strukturiert, so daß die Gateelektroden (Bezugszeichen (200) in Fig. 7) von Zugriffstransistoren ent­ stehen, die sich in einer Richtung erstrecken. Nach Aufbrin­ gen eines Isolationsmaterials, z. B. eines Oxids, auf die re­ sultierende Struktur mit den Gateelektroden (200) wird dann der Isolationsfilm anisotrop geätzt, um einen (nicht gezeig­ ten) Abstandshalter an den Seitenwänden der Gateelektroden (200) zu erzeugen. Während dieses anisotropen Ätzprozesses des Isolationsfilms werden (nicht gezeigte) Kontaktlöcher, die Bereiche des aktiven Gebietes (102) öffnen, selbstju­ stiert zur Gateelektrode (200) gebildet. Dann wird die gesam­ te Oberfläche der resultierenden Struktur mit den Kontaktlö­ chern einer Implantation mit Störstellenionen unterworfen, um erste (150) und zweite Störstellengebiete (160) der Zu­ griffstransistoren im Substrat (100) zu erzeugen, die vonein­ ander jeweils durch eine Gateelektrode (200) beabstandet sind. Daraufhin wird ein leitfähiges Material, z. B. störstel­ lendotiertes polykristallines Silizium, auf der resultieren­ den Struktur mit den darauf gebildeten ersten (150) und zwei­ ten Störstellengebieten (160) abgeschieden und durch einen Lithographieprozeß strukturiert, um erste (300) und zweite Anschlußelektroden (350) auszubilden, die jeweils mit den er­ sten (150) bzw. den zweiten Störstellengebieten (160) der Zu­ griffstransistoren verbunden sind. Dann wird auf die mit den ersten (300) und zweiten Anschlußelektroden (350) versehene, resultierende Struktur ein Isolationsmaterial, z. B. ein Hochtemperaturoxid oder Borphosphorsilicatglas (BPSG), in ei­ ner Dicke von 50nm bis 300nm aufgebracht, um einen ersten zwischenliegenden Isolationsfilm (310) zu bilden. Anschlie­ ßend wird der erste zwischenliegende Isolationsfilm (310) se­ lektiv geätzt, um Bitleitungskontaktlöcher (360) auf den mit den zweiten Störstellengebieten (160) verbundenen zweiten An­ schlußelektroden (350) zu erzeugen. Auf der resultierenden Struktur mit den gebildeten Bitleitungskontaktlöchern (360) wird zur Erzeugung einer leitfähigen Schicht ein leitfähiges Material, z. B. störstellendotiertes polykristallines Silizium oder eine Schicht folge aus störstellendotiertem polykri­ stallinem Silizium und einem anschließenden Wolframsilizid (WSix), in Dicken zwischen 50nm und 100nm bzw. zwischen 100nm und 200nm abgeschieden. Auf die leitfähige Schicht wird dann zur Bildung eines zweiten zwischenliegenden Isolationsfilms (402) ein Isolationsmaterial, z. B. Siliziumnitrid (Si₃N₄) in einer Dicke von 150nm bis 300nm abgeschieden. Der zweite zwi­ schenliegende Isolationsfilm (402) und die leitfähige Schicht werden daraufhin durch einen Lithographieprozeß strukturiert, wodurch Bitleitungselektroden (400) entstehen, die von dem zweiten zwischenliegenden Isolationsfilm (402) bedeckt sind. Dabei ist der Abstand a zwischen Bitleitungselektroden (400) im übrigen Bereich außerhalb der Abschnitte (Bezugszeichen (460) in Fig. 7), in denen Speicherknotenkontaktlöcher zu er­ zeugen sind, minimiert. Beispielsweise liegt der obige Ab­ stand a bei Verwendung eines KrF-Excimerlasers (248nm) in dem Lithographieprozeß in der Größenordnung zwischen 0,2µm und 0,25µm.
Die Fig. 9A und 9B veranschaulichen einen Schritt zur Bildung eines dritten zwischenliegenden Isolationsfilms (405). Nach Aufbringen des dritten zwischenliegenden Isolationsfilms (405) auf die resultierende, mit den Bitleitungselektroden (400) versehene Struktur durch Abscheiden eines Isolationsma­ terials, z. B. eines Siliziumnitrids, wird der dritte zwi­ schenliegende Isolationsfilm (405) zurückgeätzt, wobei die Zwischenräume, die zwischen den Bitleitungselektroden (400) in deren oben erwähnten Bereich außerhalb der zur Kontakt­ lochbildung vorgesehenen Abschnitte vorliegen, mit dem drit­ ten zwischenliegenden Isolationsfilm (405) aufgefüllt blei­ ben. Wenn beispielsweise der zugehörige, geringe Abstand a zwischen den Bitleitungselektroden (400) zwischen 0,2µm und 0,25µm beträgt, kann der Zwischenraum zwischen den Bitlei­ tungselektroden (400) mit dem dritten zwischenliegenden Iso­ lationsfilm (405) gefüllt werden, indem der dritte zwischen­ liegende Isolationsfilm (405) in einer Dicke von 150nm bis 200nm aufgebracht wird. Gleichzeitig verbleibt der dritte zwischenliegende Isolationsfilm (405) in den Abschnitten (460), in denen Speicherknotenkontaktlöcher zu bilden sind, an den Seitenwänden der Bitleitungselektroden (400) in Form eines Abstandshalters (405′).
Fig. 10 veranschaulicht einen Schritt zur Erzeugung von Spei­ cherknotenkontaktlöchern (470). Dabei wird der erste zwi­ schenliegende Isolationsfilm (310) unter Verwendung des zwei­ ten (402) und des dritten zwischenliegenden Isolationsfilms (405) einschließlich des Abstandshalters (405′) als Ätzmaske geätzt, um die Speicherknotenkontaktlöcher (470) auf der je­ weiligen ersten Anschlußelektrode (300) zu erzeugen, die mit den ersten Störstellengebieten (150) verbunden ist. Dabei wird bevorzugt als Material für den zweiten (402) und den dritten zwischenliegenden Isolationsfilm (405) einschließlich des Abstandshalters (405′) ein solches verwendet, das bezüg­ lich irgendeines anisotropen Ätzprozesses eine von derjenigen des Materials des ersten zwischenliegenden Isolationsfilms (310) unterschiedliche Ätzrate aufweist. Wenn nämlich die Ätzrate des ersten zwischenliegenden Isolationsfilms (310) ähnlich denjenigen des zweiten (402) und des dritten zwi­ schenliegenden Isolationsfilms (405) einschließlich des Ab­ standshalters (405′) ist, werden der zweite (402) und der dritte zwischenliegende Isolationsfilm (405) samt Abstands­ halter (405′) beim Ätzen des ersten zwischenliegenden Isola­ tionsfilms (310) überätzt. Um daraus resultierende Schwierig­ keiten zu verhindern, sollte dann die Dicke des zweiten zwi­ schenliegenden Isolationsfilms (402) ausreichend groß sein.
Anschließend werden in nicht gezeigter Weise nacheinander auf der resultierenden Struktur, die mit den Speicherknotenkon­ taktlöchern (470) versehen ist, Speicherknoten, ein dielek­ trischer Film und eine Plattenelektrode erzeugt, um die Bil­ dung von Zellenkondensatoren zu vervollständigen.
Gemäß dem oben beschriebenen erfindungsgemäßen Ausführungs­ beispiel werden die Speicherknotenkontaktlöcher selbstju­ stiert zu den Bitleitungselektroden ohne Verwendung eines Li­ thographieprozesses erzeugt. Die Gefahr eines Kurzschlusses zwischen Speicherknoten und Bitleitungselektroden aufgrund einer Fehljustierung besteht daher nicht.
Fig. 11 zeigt einen Entwurfsplan einer weiteren erfindungsge­ mäßen Verdrahtungsstruktur eines Halbleiterbauelementes.
Das Bezugszeichen (1) bezeichnet einen Bereich, in welchem mehrere Leiterbahnen (400) in einer Richtung nahe beieinan­ derliegen und zwischen den Leiterbahnen (400) Kontaktlöcher gebildet sind, wie beispielsweise in einem Speicherzellenfeld eines üblichen Halbleiterspeicherbauelementes. Die Kontaktlö­ cher sind dabei gemäß des oben beschriebenen ersten erfin­ dungsgemäßen Verfahrens gebildet, dieser Bereich (1) ent­ spricht folglich in seinem Aufbau dem oben beschriebenen Bei­ spiel.
Das Bezugszeichen (2) bezeichnet ein Gebiet mit weniger enger Entwurfsregel, wie beispielsweise ein peripheres Schaltkreis­ gebiet, in welchem ein Kontaktloch (480) gebildet ist. In diesem Fall wird nach dem Aufbringen der Leiterbahnen (400) ein dritter zwischenliegender Isolationsfilm (entsprechend Bezugszeichen (405) in Fig. 9) ganzflächig auf der resultie­ renden Struktur gebildet, wie dies in Verbindung mit Fig. 9 beschrieben wurde. Daraufhin wird in dem weniger dicht ge­ packten Bereich (2) ein Fotoresist (800) auf einem Teil au­ ßerhalb eines Bereiches (480) belassen, in welchem unter Ver­ wendung eines Lithographieprozesses ein Kontaktloch durch das herkömmliche Kontaktlochbildungsverfahren erzeugt werden soll. Dabei wird kein Fotoresist im dichtgepackten Bereich (1) belassen. Der dritte zwischenliegende Isolationsfilm (405) wird dann unter Verwendung des Fotoresists (800) als Ätzmaske geätzt. Als Resultat ergibt sich das im weniger dichtgepackten Bereich (2) durch einen Lithographieprozeß ge­ bildete Kontaktloch (480). Im dichtgepackten Bereich (1) ent­ steht das von dem Abstandshalter (Bezugszeichen 405′ in Fig. 10) umgebene Kontaktloch, das in dem zur Kontaktlochbildung vorgesehenen Bereich (460) angeordnet ist, wobei der übrige Bereich mit dem dritten zwischenliegenden Isolationsfilm (405) gefüllt wird.
Gemäß diesem oben beschriebenen zweiten erfindungsgemäßen Ausführungsbeispiel können in Fällen, in denen die Erzeugung von Kontaktlöchern in einem Bereich, in dem keine eng benach­ barten Leiterbahnen gebildet sind, erforderlich ist, diese Kontaktlöcher in einfacher Weise durch einen Lithographiepro­ zeß zusammen mit der Anwendung des Verfahrens nach dem obigen ersten Ausführungsbeispiel zur Kontaktlochbildung in anderen Bereichen erzeugt werden.
Gemäß der an den obigen Beispielen erläuterten Erfindung wer­ den in einem Bereich, in der eine Mehrzahl von Leiterbahnen sich wiederholend angeordnet ist und zwischen den Leiterbah­ nen Kontaktlöcher gebildet sind, wie beispielsweise einem Zellenfeld eines Halbleiterspeicherbauelementes, die Leiter­ bahnen so gebildet, daß Abschnitte, in denen Kontaktlöcher einzubringen sind, auf eine erste, geringere Leiterbahnbreite verengt sind, während sie auf dem restlichen Abschnitt auf eine zweite Breite erweitert sind, die größer als die erste Breite ist. Da die Kontaktlöcher in zu den Leiterbahnen selbstjustierter Art und Weise gebildet sind, werden Kurz­ schlüsse aufgrund von Fehljustierungen verhindert, wobei die Speicherzelleneinheitsfläche gering gehalten werden kann. Auf diese Weise läßt sich folglich ein zuverlässiges, hochinte­ griertes Halbleiterspeicherbauelement erhalten. Da zur Kon­ taktlochbildung kein Lithographieprozeß erforderlich ist, ist das Verfahren zudem sehr ökonomisch. Es versteht sich, daß für den Fachmann zahlreiche Modifikationen der oben beschrie­ benen Beispiele im Rahmen der Erfindung realisierbar sind, wie sie durch die beigefügten Patentansprüche festgelegt ist.

Claims (7)

1. Leiterbahnstruktur in einem Halbleiterbauelement mit einer Mehrzahl von Leiterbahnen (400) und wenigstens einem dazwi­ schen gebildeten Kontaktloch (470),
dadurch gekennzeichnet, daß
die Leiterbahnen (400) in einem Abschnitt (460), in dem das Kontaktloch (470) gebildet ist, mit einer ersten, geringeren Leiterbahnbreite und im übrigen Teil mit einer zweiten Lei­ terbahnbreite, die größer als die erste Leiterbahnbreite ist, gebildet sind.
2. Leiterbahnstruktur nach Anspruch 1, weiter dadurch gekenn­ zeichnet, daß die Leiterbahnen (400) sich jeweils benachbart gegenüberliegend in einer Richtung erstreckend gebildet sind.
3. Verfahren zur Herstellung einer Leiterbahnstruktur für ein Halbleiterbauelement, gekennzeichnet durch folgende Schritte zur Herstellung einer Leiterbahnstruktur nach Anspruch 1 oder 2:
  • - Aufbringen erster Leiterbahnen (400) auf ein Halbleiter­ substrat (100) derart, daß sie in einem Abschnitt (460), in welchem ein Kontaktloch (470) zu bilden ist, eine er­ ste, geringere Leiterbahnbreite und im übrigen Teil eine zweite Leiterbahnbreite, die größer als die erste Leiter­ bahnbreite ist, aufweisen,
  • - Aufbringen eines Isolationsfilms (405) auf das mit den er­ sten Leiterbahnen (400) versehene Substrat (100),
  • - Ätzen des Isolationsfilms (405) zur Erzeugung des Kontakt­ lochs (470) zwischen den Abschnitten der ersten Leiterbah­ nen mit der ersten Leiterbahnbreite und
  • - Aufbringen zweiter Leiterbahnen auf die mit dem Kontakt­ loch (470) versehene Struktur.
4. Verfahren nach Anspruch 3, weiter dadurch gekennzeichnet, daß die Dicke des Isolationsfilms (405) wenigstens halb so groß wie der Abstand zwischen dem übrigen Teil der ersten Leiterbahnen mit der zweiten Leiterbahnbreite ist.
5. Verfahren zur Herstellung eines Halbleiterspeicherbauele­ mentes mit wenigstens einem Transistor, der eine auf einem Halbleitersubstrat unter Zwischenfügung eines Gateisolations­ films angeordnete Gateelektrode sowie ein erstes und ein zweites, jeweils im Halbleitersubstrat gebildetes Störstel­ lengebiet, die voneinander durch die Gateelektrode beabstan­ det sind, aufweist, bei dem
  • - auf das Halbleitersubstrat (100) in dem Bereich, in dem der Transistor gebildet ist, ein erster Isolationsfilm mit ersten Kontaktlöchern, die das erste (150) bzw. das zweite Störstellengebiet (160) freilegen, aufgebracht wird,
  • - auf die mit dem Isolationsfilm versehene resultierende Struktur durch die ersten Kontaktlöcher hindurch erste (300) und zweite Anschlußelektroden (350) gebildet werden, die mit dem ersten (150) bzw. dem zweiten Störstellenge­ biet (160) verbunden sind,
  • - auf die mit den ersten (300) und den zweiten Anschlußelek­ troden (350) versehene resultierende Struktur ein zweiter Isolationsfilm (310) mit einem zweiten Kontaktloch (360) aufgebracht wird, das jeweils eine zweite Anschlußelektro­ de (350) freilegt,
dadurch gekennzeichnet, daß anschließend die Schritte des Verfahrens nach Anspruch 3 durchgeführt werden, wobei
  • - die ersten Leiterbahnen Bitleitungselektroden (400) bil­ den, die durch das zweite Kontaktloch (360) hindurch mit einer jeweiligen zweiten Anschlußelektrode (350) verbunden sind und zwischen denen ein drittes Kontaktloch zu bilden ist,
  • - der aufgebrachte Isolationsfilm einen dritten Isolations­ film (405) bildet, der so aufgebracht und anschließend ge­ ätzt wird, daß der Zwischenraum zwischen den Teilen der Bitleitungselektroden mit der zweiten Leiterbahnbreite mit diesem Isolationsfilm gefüllt und an den Seitenwänden des Abschnitts der Bitleitungselektroden mit der ersten Lei­ terbahnbreite ein aus dem dritten Isolationsfilm bestehen­ der Abstandshalter (405′) gebildet wird, und
  • - anschließend der zweite Isolationsfilm (310) unter Verwen­ dung des dritten Isolationsfilms (405) als Ätzmaske geätzt wird, um das dritte Kontaktloch (470) zur Freilegung einer ersten Anschlußelektrode (300) zu erzeugen, bevor eine weitere Leiterbahnschicht aufgebracht wird.
6. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, daß als Material für den dritten Isolationsfilm (405) ein solches verwendet wird, das gegenüber demjenigen für den zweiten Isolationsfilm (310) bezüglich irgendeines anisotro­ pen Ätzprozesses eine unterschiedliche Ätzrate aufweist.
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