CN1050448C - 具有高集成度布线结构的半导体器件及其制造方法 - Google Patents

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Abstract

在具有许多布线层和形成在其间的自对准接触孔的高集成度半导体布线结构中，这样形成布线层，使得要形成接触孔的部分形成为第1布线宽度，而其余部分形成为比第1布线宽度宽的第2布线宽度。在制造此结构的方法中，使接触孔以自对准的方式形成，因而，就能防止由于对不准可能产生的短路。

Description

具有高集成度布线结构的半导体器件及其制造方法
本发明涉及具有高集成度布线结构的半导体器件及其制造方法，更详细地说，涉及利用自对准接触孔的高度集成的半导体布线结构及其制造方法。
随着半导体集成电路集成度的增高，许多布线或接触孔之间的不重合余量逐渐减小。更具体地说，在设计规则紧凑、重复复杂图形的情况下(诸如存储器单元之类的情况)，发展了由自对准技术形成接触孔以减小单元面积的方法。
形成自对准接触孔的方法是一种利用周围结构的台阶差形成接触孔的方法。由于不用掩摸、而是根据待形成接触孔处周围结构的高度、绝缘材料的厚度以及刻蚀方法获得各种各样尺寸的接触孔，所以上述方法适用于实现高集成度的半导体器件。
利用上述自对准接触孔的常规半导体存储器件的布图设计示于图1。其中，标号200表示栅电极，300和350分别表第1和第2焊接点电极。360表示位线接触孔，401表示位线电极，而450表示存储节点接触孔。
图2图3是分别沿图1的线AA’和BB’所取的按照常规方法制造的半导体存储器件的剖面图。
参照图2和图3，通过在半导体衬底100上形成隔离区104来限定有源区102，之后，在衬底100上形成沿某一方向延伸的存取晶体管的栅电极200，而栅氧化膜(未示出)介于其间。接着，在所得的结构上形成第1绝缘膜220之后，对第1绝缘膜220进行各向异性刻蚀。此后，注入杂质离子，于是，在衬底100中，形成由栅电极200将其互相隔开的存取晶体管的第1和第2杂质区150和160。这时，在各向异性刻蚀第1绝缘膜220的过程中，相对于第1绝缘膜220以自准方式形成在有源区102预定部位开出窗口的接触孔(未示出)。接着，在如此得到的结构上淀积导电材料，并用光刻工艺刻成图形，分别形成通过接触孔与第1和第2杂质区150和160连接的第1和第2焊接点电极300和350。此后，在结果所得的结构上形成第2绝缘膜320，再进行刻蚀，从而在第2焊接点电极350上形成位线接触孔360。接着，在如此得到的结构上淀积导电材料，再由光刻工艺刻成图形，从而形成经位线接触孔360与第2焊接点电极350连接的位线电极401。接着，在所得的结构上形成第3绝缘膜420，之后，刻蚀第3和第2绝缘膜420和320，从而在第1焊接点电极300上形成存储节点接触孔450。此后，在得到的结构上依次形成经存储节点接触孔450与第1焊点电极300接连的存储节点500、介质薄膜550和板极节点600。
根据上述常规的方法，存储节点500和位线电级401利用第1和第2焊接点电极300和350分别与存取晶体管的第1和第2杂质区150和160相连接。所以，虽然在形成位线接触孔360和存储节点接触孔450的工艺中在图1的AA’方向出现不对准，也能防止发生栅电极200与位线电极401或存储节点500之间的短路。但是，当形成存储节点接触孔时，存储节点500和位线电极401之间可能由于与位线电极的对不准而发生短路，因而使半导体存储器件的可靠性变差。
GB1,584,756公开了一种具有多层互连***的半导体器件的制造方法。根据该申请的方法能方便地形成半导体器件中的互连***，但仍不能完满地解决现有技术的高集成度半导体器件中存在的对不准问题。
因此，本发明的目的是提供一种具有高度集成的布线结构的半导体器件，其中的布线结构包括许多布线层以及形成于其间的接触孔。
本发明的另一个目的是提供一种特别适用于制造具有上述高度集成的布线结构的半导体器件的制造方法。
为实现上述目的，提供了一种半导体器件，该器件具有其间形成许多布线层与接触孔的高集成半导体布线结构，其中的布线层是这样形成，使得形成接触孔的部分形成为第1布线宽度，而使其余部分形成比第1布线宽度宽的第2布线宽度。
为了实现本发明的另一个目的，提供了一种具有高集成度布线结构的半导体器件的制造方法。该方法包括下列步骤：
在半导体衬底上形成第1绝缘膜；在形成有第一绝缘膜的半导体衬底上形成一第1布线层，使待形成接触孔的部分具有第1布线宽度，而其余部分具有比第1布线宽度宽的第2布线宽度；
在已形成第1布线层的衬底上形成一第2绝缘膜；
刻蚀该第2绝缘膜，从而在具有第1布线宽度的各部分第1布线层之间形成接触孔；以及
在其中已形成接触孔的结果所得的结构上形成第2布线层。
按照本发明，无需光刻过程即可在相邻的布线层之间形成接触孔以便与布线层自对准。
通过参考附图对最佳实施例进行详细描述，本发明的目的和优点将变得更清楚，其中：
图1是表示按照常规方法和半导体存储器件的布图设计图；
图2和图3是分别沿图1中的线AA’与BB’所取的按照常规方法制造的半导体存储器件的剖面图；
图4A和4B、图5A、5B和5C以及图6A和6B是说明按照本发明的半导体器件的高度集成布线结构的布图设计图和剖面图；
图7是应用按照本发明布线结构的半导体存储器件的布图设计图；
图8A和8B、9A和9B以及10是说明按照本发明的一个实施例制造半导体存储器件的方法的剖面图；以及
图11是说明按照本发明的另一个实施例的半导体布线结构的布图设计图。
下面参照附图详细地说明本发明。
图4A和4B、图5A、5B和5C以及图6A和6B是说明按照本发明的高集成半导体布线结构的布图设计图和剖面图。
图4A和半导体布线结构的布图设计图，其中形成了许多布线层400，而图4B则是沿图4A的线AA’剖面图。在半导体衬底100上形成第1绝缘膜110之后，形成盖以绝缘层402的由导电层构成的许多布线层400。布线层400彼此具有规律的间隔和图形，以第1宽度狭窄地制成其间待形成接触孔的布线部分，而使其余的布线部分以比第1宽度宽的第2宽度较宽地制成。这就是说，使其余布线部分突向邻近的布线层，把布线层之间的距离(参见图4A的字母“a”)减到最小。
图5A是一种半导体布线结构的布图设计，在该结构中，在待形成接触孔的部分形成有隔离405’，图5B和5C则分别是沿图5A的线BB’和AA’切开的剖面图。在如此得到的形成有许多布线层400的结构上形成第2绝缘膜405，之后，对第2绝缘膜405进行回蚀。结果，在要形成接触孔的部位460，在具有第1宽度(参见图5C)的那部分布线层400的侧壁上形成由第2绝缘膜构成的隔离405’。而在其余部分，用第2绝缘膜405(参图5B)充填具有第2宽度的布线层400的那些部分之间形成的间隔。第2绝缘膜405厚度必须达到填充有第2宽度的布线层400那些部分之间形成的间距的程度。在这里，较佳的厚度约为第2宽度布线层400那些部分之间存在的距离“a”的一半。
图6A是半导体布线结构的布图设计图，共中形成了接触孔470，而图6B则是沿图6A的线AA’的剖面图。利用绝缘层402和第二绝缘膜405和405’作为刻蚀掩膜来刻蚀布线层400底下的第1绝缘膜110，从而形成与布线层400自对准的接触孔470。所以，在相邻的许多布线层400之间，不需用光刻工艺就可与布线层400自对准地形成接触孔470。
下面参照附图，将更详细地说明本发明的半导体布线结构应用于DRAM单元的实施例。
图7是应用本发明布线结构的DRAM单元的布图设计图。标号200表示一栅电极，300和350表示第1和第2焊接点电极，360表示位线接触孔，401表示位线电极，460表示存储节点接触孔。如图7所示，本发明的位线电极401是这样形成，除待形成存储节点接触孔的部分以外，其余部分都伸向邻近的位线电极。因此，使相邻位线电极之间的距离“a”减至最小。
图8至10是为了说明一种根据本发明实例制造DRAM单元的方法的剖面图，其中“A”和“B”图分别是沿图7线BB’与CC’的剖面图，而图10也是沿图7的线BB’的剖面图。
图8A和8B表示形成第1和第2焊接点电极300和350、位线接触孔360以及位线电极401的步骤。器件隔离区104形成于第1导电型，例如P型的半导体衬底100上，从而形成有源区102。接着，在用热氧化工艺于衬底100上形成栅氧化膜(未示出)之后，淀积导电材料，例如，掺杂的多晶硅，再用光刻工艺刻成图形，从而形成沿一个方向延伸的存取晶体管的栅电极(图7的标号200)。接着，在如此所得的形成栅电极200的结构上淀积绝缘材料(例如，氧化物)之后，将该绝缘膜各向异性地加以刻蚀，于是在栅电极200的侧壁上形成隔离(未出示)。在上述的绝缘膜的各向异性刻蚀工艺中，与栅电极200自对准地形成开通有源区102部分的接触孔(未示出)。接着，将杂质离子注入其中已形成接触孔的所得结构的整个表面，从而在衬底100内形成存取晶体管的第1和第2杂质区150和160，而这些杂质区则由栅电极200互相隔开。此后，在结果所得的已形成第1和第2杂质区150和160的结构上淀积导电材料，例如，掺杂多晶硅，再用光刻工艺刻成图形，从而分别形成与存取晶体管的第1和第2杂质区150和160相连接的第1和第2焊接点电极300和350。接着，在结果所得的其中已形成第1和第2焊接点电极300和350的结构上淀积厚度为500-3000的绝缘材料，例如，高温氧化物或硼磷硅酸盐玻璃(BPSG)，从而形成第1层间绝缘膜310。接着，选择性刻蚀第1层间绝缘膜310，在与第2杂质区160相连的第2焊接点350上形成位线接触孔360。再在结果所得的形成了位线接触孔360的结构上淀积导电材料，例如，掺杂多晶硅，或者分别为500-1000与1000-2000的掺杂多晶硅和硅化钨(WSix)，从而形成导电层。接着，在该导电层上再淀积厚度为1500-3000的绝缘材料，例如，氮化硅(Si3N4)，从而形成第2层间绝缘膜402。此后，通过光刻工艺，将第2层间绝缘膜402与导电层刻成图形，从而形成被第2层间绝缘膜402盖着的位线电极401。这时，除要形成存储接触孔的部件(图7中的标号460)外，在其余部分的位线电极401之间的距离“a”就会减至最小。例如，采用KrF激发物激光器(248nm)的光刻工艺，所形成的上述距离“a”尺寸为0.2-0.25μm。
图9A和9B表示形成第3层间绝缘膜405的步骤。在结果所得的其中已形成位线电极401的结构上，经淀积绝缘(例如氮化硅)，形成第3层间绝缘膜405以后，对第3层间绝缘膜405进行内刻蚀，从而用第3层间绝缘膜405填充了存在于位线电极401之间的上述其余部分的间隔。例如，当位线电极401之间的距离“a”为0.2-0.25μm时，只要所形成的第3层间绝缘膜405厚度为1500-2000，就能以此第2层间绝缘膜405填充位线电极401间的间隔。这时，在要形成存储节点接触孔的部分460，第3层间绝缘膜405就以隔高405’的形式留在位线电极401的侧壁上。
图10表示形成存储节点接触孔470的步骤。利用第2层间绝缘层402和第3层间绝缘膜405及405’作为刻蚀掩模，刻蚀第1层间绝缘膜310，从而在与第1杂质区150相连接的第1焊接点上，形成存储节点接触孔470。在这里，最好用对任何一种各向异性刻蚀工艺都具有刻蚀速率与构成第1层间绝缘膜310不同的材料构成第二层绝缘层402和第3层绝缘膜405及405’。如果第1层间绝缘膜310的刻蚀速率与第2层间绝缘层402和第3层间绝缘膜405和405′相同，那末，当刻蚀第1层间绝缘膜310时，就会使第2层间绝缘层402和第3层间绝缘膜405与405′受到过刻蚀。在这种情况下，为防止这类问题，第2层间绝缘膜402就要足够厚。此后，虽没有表示出来，在结果所得的其中已形成存储节点接触孔470的结构上，依次形成介质膜和板极节点，从而产生单元电容器。
按照上述本发明的实施例，不需光刻工艺就可形成与位线电极自对准的存储节点接触孔。所以，可以防止因对不准而在存储节点与位线电极之间发生短路。
图11是说明本发明另一个实施例的半导体布线结构的布图设计图。
标号1表示许多布线层400在一个方向上彼此靠近的区域，如同常规半导体存储器件的单元阵列一样，在布线层400之间形成接触孔。这里，按上述第1实施例描述的方法形成接触孔。
标号2表示在诸如***电路区中的放宽设计规则要求的区域，其中形成有接触孔480。这时，在形成布线层400之后，如图9所示，在如此所得结构的整个表面上形成第3层间绝缘膜(图9的标号405)。此后，在区域2上，用光刻工艺按常规的接触孔成形方法，在要形成接触孔的部分480以外的部分上保留光刻胶800。此时，在区域1上未留光刻胶。接着，用光刻胶800作为刻蚀掩模刻蚀第3层间绝缘膜405。结果，通过光刻工艺，在区域2中形成接触孔480。在区域1中，在待形成接触孔的部分460内形成由隔离(图10的标号405′)环绕的接触孔，而其余部分则充填以第3绝缘膜405。
根据本发明的上述第2实施例，当需要在没有紧密毗邻的布线层形成的区域中形成接触孔的情况下，可以容易地用光刻工艺和采用上述第1实施例的方法来形成接触孔。
根据如上所述的本发明，在重复形成许多布线层以及在诸如一个半导体存储器件的单元阵列中的许多布线之间形成接触孔的区域中，要这样形成布线层，以使待形成接触孔部分变狭，形成第1布线宽度，而其余部分变宽，形成比第1宽度为宽的第2宽度。由于接触孔以与布线层自对准的方式形成，所以能防止因对不准而可能发生的短路，并且，还能够减小单位存储单元的面积。因此，能够获得可靠的高度集成的半导体存储器件。也就是说，在形成接触孔时不再用光刻工艺，于是，本工艺极为经济。
本领域的技术人员知道，上面的说明是本发明的最佳实施例，对本发明还可在不偏离由所附权利要求书限定的构思和范围内作出各种各样的改型和修改。

Claims (7)

1.一种具有高集成度布线结构的半导体器件，其特征在于：所述布线结构包括许多布线层以及形成于其间的接触孔，所述布线层在要形成接触孔的部分形成为第1布线宽度，而在其余部分形成为比所述第1布线宽度宽的第2布线宽度。
2.按照权利要求1的具有高集成度布线结构的半导体器件，其特征在于：形成所述多布线层，以使其彼此靠近。
3.一种具有高集成度布线结构的半导体器件的制造方法，所述布线结构包括许多布线层以及形成于其间的接触孔，所述制造方法包括下列步骤：
在半导体衬底上形成第1绝缘膜；
在形成有第一绝缘膜的半导体衬底上形成第1布线层，使要形成接触孔的部分具有第1布线宽度，而其余部分具有比所述第1布线宽度宽的第2布线宽度；
在其中形成有所述第1布线层的衬底上形成一第2绝缘膜；
刻蚀所述第2绝缘膜，从而在具有所述第1布线宽度的所述第1布线层部分之间形成接触孔；以及
在其中已形成所述接触孔的结构上形成第2布线层。
4.按照权利要求3的制造具有高集成度布线结构的半导体器件，其特征在于：所述第2绝缘膜的厚度至少为具有所述第2布线宽度的各部分第1布线层之间存在的距离的一半。
5.一种半导体存储器件的制造方法，该器件具有一个晶体管，该晶体管具有一个形成在半导体衬底上、其间加有栅绝缘膜的栅电极，以及形成在所述半导体衬底上、用所述栅电极彼此隔开的第1和第2杂质区，其特征在于包括下列步骤：
在所述形成晶体管的所述半导体衬底上，形成分别露出所述第1和第2杂质区的第1接触孔的第1绝缘膜；
在如此得到的形成了所述第1绝缘膜的结构上，形成分别通过所述第1接触孔与所述第1和第2杂质区相连接的第1和第2焊接点电极；
在如引得到的形成了所述第1和第2焊接点电极的结构上，形成分别具有露出所述第1和第2焊接点电极的第2接触孔的第2绝缘膜；
在如此得到的形成了第二绝缘膜的结构上，形成通过所述第2接触孔与所述第2焊接点电极相连接的多个位线电极，形成所述位线电极要使将要形成第2接触孔的部分形成为第1布线宽度而其余部分形成为比所述第1布线宽度宽的第2布线宽度；
在如此得到的形成了所述位线电极的结构上淀积第3绝缘膜、且刻蚀所述第3绝缘膜，从而用所述第3绝缘膜填充所述位线电极的所述第2宽度部分之间的间隔，并且在具有所述第1宽度的所述位线电极的侧壁上形成由所述第3绝缘膜构成的隔离；以及
利用所述第3绝缘膜和所述隔离作为刻蚀掩膜来刻蚀所述第2绝缘膜，从而形成第3接触孔，以便露出所述第1焊接点电极。
6.按照权利要求5的一种半导体存储器件的制造方法，其特征在于：所述第3绝缘膜的厚度至少为具有所述第2宽度的那些所述位线电极部分之间的距离的一半。
7.按照权利要求5的一种半导体存储器件的制造方法，其特征在于：用对任何一种各向异性刻蚀均具有与构成所述第2绝缘膜的材料不同的刻蚀速率的材料构成所述第3绝缘膜的材料。
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