JPH0758219A - 高集積半導体配線構造およびその製造方法 - Google Patents
高集積半導体配線構造およびその製造方法Info
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Abstract
(57)【要約】
【目的】 自己整列されるコンタクトホールを利用した
高集積半導体配線構造およびその製造方法を提供する。 【構成】 高集積半導体配線構造は、多数の配線４００
群と、その間に形成されたコンタクト自己整列されたス
トレージノードコンタクトホール４７０を有する。多数
の配線４００については、ストレージノードコンタクト
ホール４７０が形成される部位は第１配線広さで形成さ
れ、残り部位は前記第１配線広さより広い第２配線広さ
で形成される。 【効果】 コンタクトホールを自己整列方式で形成する
ので、ミスアラインによる短絡を防止することができ
る。
高集積半導体配線構造およびその製造方法を提供する。 【構成】 高集積半導体配線構造は、多数の配線４００
群と、その間に形成されたコンタクト自己整列されたス
トレージノードコンタクトホール４７０を有する。多数
の配線４００については、ストレージノードコンタクト
ホール４７０が形成される部位は第１配線広さで形成さ
れ、残り部位は前記第１配線広さより広い第２配線広さ
で形成される。 【効果】 コンタクトホールを自己整列方式で形成する
ので、ミスアラインによる短絡を防止することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体配線構造お
よびその製造方法に係り、特に自己整列（self-align）
されるコンタクトホールを利用した高集積半導体配線構
造およびその製造方法に関する。
よびその製造方法に係り、特に自己整列（self-align）
されるコンタクトホールを利用した高集積半導体配線構
造およびその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路が高集積化されるにつれ
多数の配線またはコンタクトホール間のミスアラインマ
ージン（mis-align margin) が段々減っている。特に、
メモリセルのようにデザインルール（design rule)に余
裕がなく同一な形態のパターンが反復される場合、セル
面積を縮小させるためにコンタクトホールを自己整列
（self-align）方式で形成する方法が開発された。
多数の配線またはコンタクトホール間のミスアラインマ
ージン（mis-align margin) が段々減っている。特に、
メモリセルのようにデザインルール（design rule)に余
裕がなく同一な形態のパターンが反復される場合、セル
面積を縮小させるためにコンタクトホールを自己整列
（self-align）方式で形成する方法が開発された。
【０００３】自己整列されるコンタクトホールの形成方
法は周辺構造物の段差を利用してコンタクトホールを形
成することで、周辺構造物の高さ、コンタクトホールが
形成される位置における絶縁物質の厚さおよび食刻方法
等によって多様な大きさのコンタクトホールをマスクの
使用なしに得られるので高集積化される半導体装置の具
現に適した方法として使われている。
法は周辺構造物の段差を利用してコンタクトホールを形
成することで、周辺構造物の高さ、コンタクトホールが
形成される位置における絶縁物質の厚さおよび食刻方法
等によって多様な大きさのコンタクトホールをマスクの
使用なしに得られるので高集積化される半導体装置の具
現に適した方法として使われている。
【０００４】前記自己整列されるコンタクトホールを利
用した従来の半導体メモリ装置のレイアウトが図１に示
されている。図１において２００はゲート電極（その延
長部をも含むものとする）を示し、３００と３５０は第
１および第２パッド電極、３６０はビットラインコンタ
クトホール、４００はビットライン電極（ビットライン
および延長部分）、４５０はストレージノードコンタク
トホールを示す。
用した従来の半導体メモリ装置のレイアウトが図１に示
されている。図１において２００はゲート電極（その延
長部をも含むものとする）を示し、３００と３５０は第
１および第２パッド電極、３６０はビットラインコンタ
クトホール、４００はビットライン電極（ビットライン
および延長部分）、４５０はストレージノードコンタク
トホールを示す。
【０００５】図２および図３はそれぞれ図１のＡＡ′線
およびＢＢ′線による、従来方法によって製造された半
導体メモリ装置の断面図である。図２および図３を参照
すれば、半導体基板１００上に分離領域１０４を形成し
て活性領域１０２を限定した後、前記基板１００上にゲ
ート酸化膜（図示せず）を介して一方向に伸長される情
報伝達用トランジスタのゲート電極２００を形成する。
次いで、結果物上に第１絶縁膜２２０を形成しこれを異
方性食刻した後、不純物イオンを注入して前記ゲート電
極２００によって離隔される情報伝達用トランジスタの
第１および第２不純物領域１５０、１６０を前記基板１
００に形成する。この際、前記第１絶縁膜２２０の異方
性食刻工程時、前記活性領域１０２の所定部分をオープ
ン（open）させるコンタクトホールが前記第１絶縁膜２
２０に対して自己整列されて形成される。次に、結果物
上に導電物質を沈積しこれをリソグラフィ工程でパタニ
ングして、前記コンタクトホール群を通じて第１および
第２不純物領域１５０、１６０にそれぞれ接続される第
１および第２パッド電極３００、３５０を形成する。続
けて、結果物上に第２絶縁膜３２０を形成しこれを食刻
して第２パッド電極３５０上にビットラインコンタクト
ホール３６０を形成する。次に、結果物上に導電物質を
沈積しこれをリソグラフィ工程でパタニングし、前記ビ
ットラインコンタクトホール３６０を通じて第２パッド
電極３５０に接続されるビットライン電極４００を形成
する。次いで、結果物上に第３絶縁膜４２０を形成した
後、前記第３および第２絶縁膜４２０、３２０を食刻し
て前記第１パッド電極３００上にストレージノードコン
タクトホール４５０を形成する。次に、結果物上に前記
ストレージノードコンタクトホール４５０を通じて第１
パッド電極３００に接続されるストレジノード５００
と、誘電体膜５５０およびプレートノード６００を順次
に形成する。
およびＢＢ′線による、従来方法によって製造された半
導体メモリ装置の断面図である。図２および図３を参照
すれば、半導体基板１００上に分離領域１０４を形成し
て活性領域１０２を限定した後、前記基板１００上にゲ
ート酸化膜（図示せず）を介して一方向に伸長される情
報伝達用トランジスタのゲート電極２００を形成する。
次いで、結果物上に第１絶縁膜２２０を形成しこれを異
方性食刻した後、不純物イオンを注入して前記ゲート電
極２００によって離隔される情報伝達用トランジスタの
第１および第２不純物領域１５０、１６０を前記基板１
００に形成する。この際、前記第１絶縁膜２２０の異方
性食刻工程時、前記活性領域１０２の所定部分をオープ
ン（open）させるコンタクトホールが前記第１絶縁膜２
２０に対して自己整列されて形成される。次に、結果物
上に導電物質を沈積しこれをリソグラフィ工程でパタニ
ングして、前記コンタクトホール群を通じて第１および
第２不純物領域１５０、１６０にそれぞれ接続される第
１および第２パッド電極３００、３５０を形成する。続
けて、結果物上に第２絶縁膜３２０を形成しこれを食刻
して第２パッド電極３５０上にビットラインコンタクト
ホール３６０を形成する。次に、結果物上に導電物質を
沈積しこれをリソグラフィ工程でパタニングし、前記ビ
ットラインコンタクトホール３６０を通じて第２パッド
電極３５０に接続されるビットライン電極４００を形成
する。次いで、結果物上に第３絶縁膜４２０を形成した
後、前記第３および第２絶縁膜４２０、３２０を食刻し
て前記第１パッド電極３００上にストレージノードコン
タクトホール４５０を形成する。次に、結果物上に前記
ストレージノードコンタクトホール４５０を通じて第１
パッド電極３００に接続されるストレジノード５００
と、誘電体膜５５０およびプレートノード６００を順次
に形成する。
【０００６】
【発明が解決しようとする課題】半導体配線構造の前述
した従来の方法によれば、前記第１および第２パッド電
極３００、３５０を利用してストレージノード５００お
よびビットライン電極４００を情報伝達用トランジスタ
の第１および第２不純物領域１５０、１６０にそれぞれ
接続させる。従って、ビットラインコンタクトホール３
６０およびストレージノードコンタクトホール４５０の
形成時、前記図１のＡＡ′方向にミスアラインになって
もゲート電極２００とビットライン電極４００またはス
トレージノード５００との短絡（short ）を防止するこ
とができる。しかし、前記ストレージノードコンタクト
ホール４５０の形成時、ビットライン電極４００とのミ
スアラインによってストレージノード５００とビットラ
イン電極４００との短絡が発生しうることがあって半導
体メモリ装置の信頼性の低下を招来する。
した従来の方法によれば、前記第１および第２パッド電
極３００、３５０を利用してストレージノード５００お
よびビットライン電極４００を情報伝達用トランジスタ
の第１および第２不純物領域１５０、１６０にそれぞれ
接続させる。従って、ビットラインコンタクトホール３
６０およびストレージノードコンタクトホール４５０の
形成時、前記図１のＡＡ′方向にミスアラインになって
もゲート電極２００とビットライン電極４００またはス
トレージノード５００との短絡（short ）を防止するこ
とができる。しかし、前記ストレージノードコンタクト
ホール４５０の形成時、ビットライン電極４００とのミ
スアラインによってストレージノード５００とビットラ
イン電極４００との短絡が発生しうることがあって半導
体メモリ装置の信頼性の低下を招来する。
【０００７】本発明の目的は、自己整列されるコンタク
トホールを利用した信頼性がある高集積半導体配線構造
を提供することである。本発明の他の目的は、前記配線
構造を達成するのに特に適した高集積半導体配線構造の
製造方法を提供することである。
トホールを利用した信頼性がある高集積半導体配線構造
を提供することである。本発明の他の目的は、前記配線
構造を達成するのに特に適した高集積半導体配線構造の
製造方法を提供することである。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、多数の配線と配線間に形成されたコンタ
クトホールを有する高集積半導体配線構造において、前
記配線は、コンタクトホールが形成される部位は第１配
線広さ（線巾）で形成され残り部位は前記第１配線広さ
（線巾）より広い第２配線広さで形成されることを特徴
とする高集積半導体配線構造を提供する。
めに本発明は、多数の配線と配線間に形成されたコンタ
クトホールを有する高集積半導体配線構造において、前
記配線は、コンタクトホールが形成される部位は第１配
線広さ（線巾）で形成され残り部位は前記第１配線広さ
（線巾）より広い第２配線広さで形成されることを特徴
とする高集積半導体配線構造を提供する。
【０００９】また、前記他の目的を達成するために本発
明は、多数の配線と配線間に形成されたコンタクトホー
ルを有する高集積半導体配線構造の製造方法において、
コンタクトホールが形成される部位は第１配線の広さを
有し残り部位は前記第１配線広さより広い第２配線の広
さを有する第１配線層を半導体基板上に形成する段階
と、前記第１配線層が形成された基板上に絶縁膜を形成
する段階と、前記絶縁膜を食刻し前記第１配線広さの第
１配線層部位群の間にコンタクトホールを形成する段階
と、前記コンタクトホールが形成された結果物上に第２
配線層を形成する段階を含むことを特徴とする高集積半
導体配線構造の製造方法を提供する。
明は、多数の配線と配線間に形成されたコンタクトホー
ルを有する高集積半導体配線構造の製造方法において、
コンタクトホールが形成される部位は第１配線の広さを
有し残り部位は前記第１配線広さより広い第２配線の広
さを有する第１配線層を半導体基板上に形成する段階
と、前記第１配線層が形成された基板上に絶縁膜を形成
する段階と、前記絶縁膜を食刻し前記第１配線広さの第
１配線層部位群の間にコンタクトホールを形成する段階
と、前記コンタクトホールが形成された結果物上に第２
配線層を形成する段階を含むことを特徴とする高集積半
導体配線構造の製造方法を提供する。
【００１０】
【作用】本発明によれば、リソグラフィ（Lithography
）工程を使用せず隣接する配線の間に、前記配線層に
対して自己整列されるようにコンタクトホールを形成す
ることができる。
）工程を使用せず隣接する配線の間に、前記配線層に
対して自己整列されるようにコンタクトホールを形成す
ることができる。
【００１１】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図４Ａ〜図６Ｂは本発明による高集積半導体
配線構造を説明するためのレイアウト図および断面図で
ある。図４Ａは多数の配線４００が形成された半導体配
線構造のレイアウト図であり、図４Ｂは前記図４ＡのＡ
Ａ′線による断面図である。半導体基板１００上に第１
絶縁膜１１０を形成した後、絶縁層４０２によりキャッ
ピング（capping ）された導電層よりなった多数の配線
４００を形成する。前記多数の配線４００は相互隣接し
て平行に形成される。また、前記多数の配線４００は、
その間にコンタクトホールが形成される配線部位は第１
広さ（線巾）で狭く形成され、残り配線部位は前記第１
広さより広い第２広さ（線巾）で形成される。すなわ
ち、前記残り配線部位が隣接する配線方向に突出拡巾さ
れ配線間の間隔（図４Ａのａ）が最小化される。
説明する。図４Ａ〜図６Ｂは本発明による高集積半導体
配線構造を説明するためのレイアウト図および断面図で
ある。図４Ａは多数の配線４００が形成された半導体配
線構造のレイアウト図であり、図４Ｂは前記図４ＡのＡ
Ａ′線による断面図である。半導体基板１００上に第１
絶縁膜１１０を形成した後、絶縁層４０２によりキャッ
ピング（capping ）された導電層よりなった多数の配線
４００を形成する。前記多数の配線４００は相互隣接し
て平行に形成される。また、前記多数の配線４００は、
その間にコンタクトホールが形成される配線部位は第１
広さ（線巾）で狭く形成され、残り配線部位は前記第１
広さより広い第２広さ（線巾）で形成される。すなわ
ち、前記残り配線部位が隣接する配線方向に突出拡巾さ
れ配線間の間隔（図４Ａのａ）が最小化される。
【００１２】図５Ａはコンタクトホールが形成される部
位にスペーサ４０５’が形成された半導体配線構造のレ
イアウト図であり、図５Ｂおよび図５Ｃはそれぞれ前記
図５ＡのＢＢ′線およびＡＡ′線による断面図である。
多数の配線４００が形成された結果物上に第２絶縁膜４
０５を形成した後、前記第２絶縁膜４０５をエッチバッ
ク（etch back ）する。その結果、コンタクトホールが
形成される部位４６０では前記第１広さの配線部位４０
０部位の側面に第２絶縁膜よりなったスペーサ４０５’
が形成され（図５Ｃ参照）、残り部位では前記第２広さ
の配線部位４００部位群の間が第２絶縁膜４０５で埋立
てられる（図５Ｂ参照）。前記第２絶縁膜４０５は第２
広さの配線部位４００部位群の間を十分に埋立てること
ができる程度の厚さで形成されるべきであるが、その厚
さは第２広さの配線部位４００部位群間の間隔（ａ）の
１／２程度で形成することが望ましい。
位にスペーサ４０５’が形成された半導体配線構造のレ
イアウト図であり、図５Ｂおよび図５Ｃはそれぞれ前記
図５ＡのＢＢ′線およびＡＡ′線による断面図である。
多数の配線４００が形成された結果物上に第２絶縁膜４
０５を形成した後、前記第２絶縁膜４０５をエッチバッ
ク（etch back ）する。その結果、コンタクトホールが
形成される部位４６０では前記第１広さの配線部位４０
０部位の側面に第２絶縁膜よりなったスペーサ４０５’
が形成され（図５Ｃ参照）、残り部位では前記第２広さ
の配線部位４００部位群の間が第２絶縁膜４０５で埋立
てられる（図５Ｂ参照）。前記第２絶縁膜４０５は第２
広さの配線部位４００部位群の間を十分に埋立てること
ができる程度の厚さで形成されるべきであるが、その厚
さは第２広さの配線部位４００部位群間の間隔（ａ）の
１／２程度で形成することが望ましい。
【００１３】図６Ａはコンタクトホール４７０が形成さ
れた半導体配線構造のレイアウト図であり、図６Ｂは前
記図６Ａの６ＡＡ′線による断面図である。前記絶縁層
４０２および第２絶縁膜４０５、４０５’を食刻マスク
として使用し前記配線４００下部の第１絶縁膜１１０を
食刻することにより、前記配線４００に対して自己整列
されるコンタクトホール４７０を形成する。従って、多
数の隣接する配線の線間に、リソグラフィ工程を使用せ
ず前記コンタクトホール４７０を配線４００に対して自
己整列されるように形成する。
れた半導体配線構造のレイアウト図であり、図６Ｂは前
記図６Ａの６ＡＡ′線による断面図である。前記絶縁層
４０２および第２絶縁膜４０５、４０５’を食刻マスク
として使用し前記配線４００下部の第１絶縁膜１１０を
食刻することにより、前記配線４００に対して自己整列
されるコンタクトホール４７０を形成する。従って、多
数の隣接する配線の線間に、リソグラフィ工程を使用せ
ず前記コンタクトホール４７０を配線４００に対して自
己整列されるように形成する。
【００１４】以下、本発明の半導体配線構造をＤＲＡＭ
セルに適用した実施例を添付した図面を参照し詳細に説
明する。図７は本発明の配線構造を適用したＤＲＡＭセ
ルのレイアウト図である。２００はゲート電極を示し、
３００と３５０は第１および第２パッド電極、３６０は
ビットラインコンタクトホール、４００はビットライン
電極、４６０はストレージノードコンタクトホールをそ
れぞれ示す。前記第７に示したように、本発明のビット
ライン電極４００はストレージノードコンタクトホール
４６０が形成される部位を除いた残り部位が隣接するビ
ットライン電極４００方向に突出拡巾され、隣接するビ
ットライン電極４００との間隔（ａ）が最小化される。
セルに適用した実施例を添付した図面を参照し詳細に説
明する。図７は本発明の配線構造を適用したＤＲＡＭセ
ルのレイアウト図である。２００はゲート電極を示し、
３００と３５０は第１および第２パッド電極、３６０は
ビットラインコンタクトホール、４００はビットライン
電極、４６０はストレージノードコンタクトホールをそ
れぞれ示す。前記第７に示したように、本発明のビット
ライン電極４００はストレージノードコンタクトホール
４６０が形成される部位を除いた残り部位が隣接するビ
ットライン電極４００方向に突出拡巾され、隣接するビ
ットライン電極４００との間隔（ａ）が最小化される。
【００１５】図８〜図１０は本発明の一実施例によるＤ
ＲＡＭセルの製造方法を説明するための断面図で、各図
面の図Ａは図７のＢＢ′線による断面図であり、図Ｂは
ＣＣ′線による断面図である。図８Ａおよび図８Ｂは第
１および第２パッド電極３００、３５０、ビットライン
コンタクトホール３６０およびビットライン電極４００
を形成する段階を示す。第１導電型、例えばＰ型の半導
体基板１００上に素子分離領域１０４を形成することに
より活性領域１０２を限定する。次に、前記基板１００
上に熱酸化工程でゲート酸化膜（図示せず）を形成した
後、前記ゲート酸化膜上に導電物質、例えば不純物がド
ープされた多結晶シリコンを沈積しこれをリソグラフィ
工程でパタニングすることにより、一方向に伸長される
情報伝達用トランジスタのゲート電極（図７の２００）
を形成する。次いで、前記ゲート電極２００が形成され
た結果物上に絶縁物質、例えば酸化物を沈積して絶縁膜
（図示せず）を形成した後、前記絶縁膜を異方性食刻し
てゲート電極２００の側面にスペーサ（図示せず）を形
成する。前記絶縁膜の異方性食刻工程時、前記活性領域
１０２の一部分をオープンさせるコンタクトホール（図
示せず）が前記ゲート電極２００に対して自己整列され
形成される。次に、前記コンタクトホールが形成された
結果物の全面に不純物をイオン注入して前記ゲート電極
２００によって離隔される情報伝達用トランジスタの第
１および第２不純物領域１５０、１６０を前記基板１０
０に形成する。次いで、前記第１および第２不純物領域
１５０、１６０が形成された結果物上に導電物質、例え
ば不純物がドープされた多結晶シリコンを１０００〜３
０００Å程度の厚さで沈積しこれをリソグラフィ工程で
パタニングすることにより、前記情報伝達用トランジス
タの第１不純物領域１５０と第２不純物領域１６０にそ
れぞれ接続される第１および第２パッド電極３００、３
５０を形成する。次に、前記第１および第２パッド電極
３００、３５０が形成された結果物上に絶縁物質、例え
ば高温酸化物（High Temperature Oxide）やＢＰＳＧ
（ Boro-Phospho-Silicate Glass）を５００〜３０００
Å程度の厚さで沈積し第１層間絶縁膜３１０を形成した
後、リソグラフィ工程で前記第１層間の絶縁膜３１０を
選択的に食刻して前記第２不純物領域１６０に接続され
た第２パッド電極３５０上にビットラインコンタクトホ
ール３６０を形成する。次いで、前記ビットラインコン
タクトホール３６０が形成された結果物上に導電物質、
例えば不純物がドープされた多結晶シリコンを沈積した
り不純物がドープされた多結晶シリコンとタングステン
シリサイド（ＷＳｉｘ）をそれぞれ５００〜１０００Å
および１０００〜２０００Åの厚さで順次に沈積し導電
層を形成する。次に、前記導電層上に絶縁物質、例えば
シリコン窒化物（Si3N4 ）を１５００〜３０００Å程度
の厚さで沈積して第２層間絶縁膜４０２を形成する。次
いで、リソグラフィ工程で前記第２層間絶縁膜４０２お
よび導電層をパタニングして、第２層間絶縁膜４０２で
キャッピングされたビットライン電極４００を形成す
る。この際、ストレージノードコンタクトホールが形成
される部位（図７の４６０）を除いた残り部位のビット
ライン電極４００間の間隔（ａ）を最小化する。例えば
ＫｒＦエクサイマーレーザー（Excimer Laser;波長 248
nm）を利用したリソグラフィ工程によれば、前記間隔
（ａ）を０．２〜０．２５μｍまで形成し得る。
ＲＡＭセルの製造方法を説明するための断面図で、各図
面の図Ａは図７のＢＢ′線による断面図であり、図Ｂは
ＣＣ′線による断面図である。図８Ａおよび図８Ｂは第
１および第２パッド電極３００、３５０、ビットライン
コンタクトホール３６０およびビットライン電極４００
を形成する段階を示す。第１導電型、例えばＰ型の半導
体基板１００上に素子分離領域１０４を形成することに
より活性領域１０２を限定する。次に、前記基板１００
上に熱酸化工程でゲート酸化膜（図示せず）を形成した
後、前記ゲート酸化膜上に導電物質、例えば不純物がド
ープされた多結晶シリコンを沈積しこれをリソグラフィ
工程でパタニングすることにより、一方向に伸長される
情報伝達用トランジスタのゲート電極（図７の２００）
を形成する。次いで、前記ゲート電極２００が形成され
た結果物上に絶縁物質、例えば酸化物を沈積して絶縁膜
（図示せず）を形成した後、前記絶縁膜を異方性食刻し
てゲート電極２００の側面にスペーサ（図示せず）を形
成する。前記絶縁膜の異方性食刻工程時、前記活性領域
１０２の一部分をオープンさせるコンタクトホール（図
示せず）が前記ゲート電極２００に対して自己整列され
形成される。次に、前記コンタクトホールが形成された
結果物の全面に不純物をイオン注入して前記ゲート電極
２００によって離隔される情報伝達用トランジスタの第
１および第２不純物領域１５０、１６０を前記基板１０
０に形成する。次いで、前記第１および第２不純物領域
１５０、１６０が形成された結果物上に導電物質、例え
ば不純物がドープされた多結晶シリコンを１０００〜３
０００Å程度の厚さで沈積しこれをリソグラフィ工程で
パタニングすることにより、前記情報伝達用トランジス
タの第１不純物領域１５０と第２不純物領域１６０にそ
れぞれ接続される第１および第２パッド電極３００、３
５０を形成する。次に、前記第１および第２パッド電極
３００、３５０が形成された結果物上に絶縁物質、例え
ば高温酸化物（High Temperature Oxide）やＢＰＳＧ
（ Boro-Phospho-Silicate Glass）を５００〜３０００
Å程度の厚さで沈積し第１層間絶縁膜３１０を形成した
後、リソグラフィ工程で前記第１層間の絶縁膜３１０を
選択的に食刻して前記第２不純物領域１６０に接続され
た第２パッド電極３５０上にビットラインコンタクトホ
ール３６０を形成する。次いで、前記ビットラインコン
タクトホール３６０が形成された結果物上に導電物質、
例えば不純物がドープされた多結晶シリコンを沈積した
り不純物がドープされた多結晶シリコンとタングステン
シリサイド（ＷＳｉｘ）をそれぞれ５００〜１０００Å
および１０００〜２０００Åの厚さで順次に沈積し導電
層を形成する。次に、前記導電層上に絶縁物質、例えば
シリコン窒化物（Si3N4 ）を１５００〜３０００Å程度
の厚さで沈積して第２層間絶縁膜４０２を形成する。次
いで、リソグラフィ工程で前記第２層間絶縁膜４０２お
よび導電層をパタニングして、第２層間絶縁膜４０２で
キャッピングされたビットライン電極４００を形成す
る。この際、ストレージノードコンタクトホールが形成
される部位（図７の４６０）を除いた残り部位のビット
ライン電極４００間の間隔（ａ）を最小化する。例えば
ＫｒＦエクサイマーレーザー（Excimer Laser;波長 248
nm）を利用したリソグラフィ工程によれば、前記間隔
（ａ）を０．２〜０．２５μｍまで形成し得る。
【００１６】図９Ａおよび図９Ｂは第３層間絶縁膜４０
５を形成する段階を示す。前記ビットライン電極４００
が形成された結果物上に絶縁物質、例えばシリコン窒化
物を沈積して第３層間絶縁膜４０５を形成した後、これ
をエッチバックしてストレージノードコンタクトホール
が形成される部位４６０を除いた残り部位のビットライ
ン電極４００の間を第３層間絶縁膜４０５で埋立てる。
例えば、前記ビットライン電極４００間の間隔（ａ）が
０．２〜０．２５μｍである時、前記第３層間絶縁膜４
０５の厚さを１５００〜２０００Å程度にする場合、ビ
ットライン電極４００の間を第３層間絶縁膜４０５で十
分に埋立てることができる。この際、ストレージノード
コンタクトホールが形成される部位４６０では、ビット
ライン電極４００の側面に前記第３層間絶縁膜４０５が
スペーサ４０５’形態として残る。
５を形成する段階を示す。前記ビットライン電極４００
が形成された結果物上に絶縁物質、例えばシリコン窒化
物を沈積して第３層間絶縁膜４０５を形成した後、これ
をエッチバックしてストレージノードコンタクトホール
が形成される部位４６０を除いた残り部位のビットライ
ン電極４００の間を第３層間絶縁膜４０５で埋立てる。
例えば、前記ビットライン電極４００間の間隔（ａ）が
０．２〜０．２５μｍである時、前記第３層間絶縁膜４
０５の厚さを１５００〜２０００Å程度にする場合、ビ
ットライン電極４００の間を第３層間絶縁膜４０５で十
分に埋立てることができる。この際、ストレージノード
コンタクトホールが形成される部位４６０では、ビット
ライン電極４００の側面に前記第３層間絶縁膜４０５が
スペーサ４０５’形態として残る。
【００１７】図１０はストレージノードコンタクトホー
ル４７０を形成する段階を示す。前記第２層間絶縁膜４
０２および第３層間絶縁膜４０５、４０５’を食刻マス
クとして使用して第１層間絶縁膜３１０を食刻すること
により、第１不純物領域１５０に接続された第１パッド
電極３００上にストレージノードコンタクトホール４７
０を形成する。ここで、前記第２層間絶縁膜４０２およ
び第３層間絶縁膜４０５、４０５’を構成する物質とし
て前記第１層間絶縁膜３１０を構成する物質とは異なる
食刻率を有する物質を使用することが望ましい。もし、
第１層間絶縁膜３１０の食刻率と第２層間絶縁膜４０２
および第３層間絶縁膜４０５、４０５’の食刻率が同程
度ならば、前記第１層間絶縁膜３１０の食刻時、第２層
間絶縁膜４０２および第３層間絶縁膜４０５、４０５’
が過度に食刻されうる。これを防止するためには前記第
２層間絶縁膜４０２の厚さを十分に厚くする。次いで、
示してはいないが、前記ストレージノードコンタクトホ
ール４７０が形成された結果物上に、ストレージノー
ド、誘電体膜およびプレートノードを順次に形成してセ
ルキャパシタを完成する。
ル４７０を形成する段階を示す。前記第２層間絶縁膜４
０２および第３層間絶縁膜４０５、４０５’を食刻マス
クとして使用して第１層間絶縁膜３１０を食刻すること
により、第１不純物領域１５０に接続された第１パッド
電極３００上にストレージノードコンタクトホール４７
０を形成する。ここで、前記第２層間絶縁膜４０２およ
び第３層間絶縁膜４０５、４０５’を構成する物質とし
て前記第１層間絶縁膜３１０を構成する物質とは異なる
食刻率を有する物質を使用することが望ましい。もし、
第１層間絶縁膜３１０の食刻率と第２層間絶縁膜４０２
および第３層間絶縁膜４０５、４０５’の食刻率が同程
度ならば、前記第１層間絶縁膜３１０の食刻時、第２層
間絶縁膜４０２および第３層間絶縁膜４０５、４０５’
が過度に食刻されうる。これを防止するためには前記第
２層間絶縁膜４０２の厚さを十分に厚くする。次いで、
示してはいないが、前記ストレージノードコンタクトホ
ール４７０が形成された結果物上に、ストレージノー
ド、誘電体膜およびプレートノードを順次に形成してセ
ルキャパシタを完成する。
【００１８】前述した本発明の一実施例によれば、リソ
グラフィ工程を使用せず前記ビットライン電極に対して
自己整列されるストレージノードコンタクトホールを形
成するので、ミスアラインによるストレージノードとビ
ットライン電極との短絡を根本的に防止する。図１１は
本発明の他の実施例による半導体配線構造を説明するた
めの断面図である。
グラフィ工程を使用せず前記ビットライン電極に対して
自己整列されるストレージノードコンタクトホールを形
成するので、ミスアラインによるストレージノードとビ
ットライン電極との短絡を根本的に防止する。図１１は
本発明の他の実施例による半導体配線構造を説明するた
めの断面図である。
【００１９】図１１中、１で示す領域は通常の半導体メ
モリ装置でセルアレーのように平行配置された多数の配
線４００が相互近接しておりその間にコンタクトホール
が形成される領域であり、前述した一実施例で説明した
方法によってコンタクトホールを形成すればよい。２で
示す領域は周辺回路部のようにデザインルールが余裕が
あるところにコンタクトホール４８０が形成される領域
である。この場合、配線層４００の形成後、結果物全面
に、前記図９で説明した方法を参照して第３層間絶縁膜
（図９の４０５）を形成する。次いで、２で示す領域に
リソグラフィ工程を利用した従来のコンタクトホール形
成方法によってコンタクトホールが形成される部位４８
０を除いた部位にのみフォトレジスト８００を残す。こ
の際、前記１で示す領域にはフォトレジストが残らな
い。次に、前記フォトレジスト８００を食刻マスクとし
て使用して前記第３層間絶縁膜４０５を食刻することに
より、２で示す領域ではリソグラフィ工程によってコン
タクトホール４８０が形成され、１で示す領域ではコン
タクトホールが形成される部位４６０はスペーサ（図１
０Ａの４０５’）で取り囲まれたコトタクトホールが形
成され、残り部位は前記第３層間絶縁膜４０５で埋めら
れる。
モリ装置でセルアレーのように平行配置された多数の配
線４００が相互近接しておりその間にコンタクトホール
が形成される領域であり、前述した一実施例で説明した
方法によってコンタクトホールを形成すればよい。２で
示す領域は周辺回路部のようにデザインルールが余裕が
あるところにコンタクトホール４８０が形成される領域
である。この場合、配線層４００の形成後、結果物全面
に、前記図９で説明した方法を参照して第３層間絶縁膜
（図９の４０５）を形成する。次いで、２で示す領域に
リソグラフィ工程を利用した従来のコンタクトホール形
成方法によってコンタクトホールが形成される部位４８
０を除いた部位にのみフォトレジスト８００を残す。こ
の際、前記１で示す領域にはフォトレジストが残らな
い。次に、前記フォトレジスト８００を食刻マスクとし
て使用して前記第３層間絶縁膜４０５を食刻することに
より、２で示す領域ではリソグラフィ工程によってコン
タクトホール４８０が形成され、１で示す領域ではコン
タクトホールが形成される部位４６０はスペーサ（図１
０Ａの４０５’）で取り囲まれたコトタクトホールが形
成され、残り部位は前記第３層間絶縁膜４０５で埋めら
れる。
【００２０】前述した本発明の他の実施例によれば、相
互近接に隣接する配線がない領域でコンタクトホール形
成が必要な場合、リソグラフィ工程と一実施例の方法を
利用して容易にコンタクトホールを形成することができ
る。本発明は前記の実施例に限定されず、本発明の技術
的な思想を逸脱しない範囲内で当分野の通常の知識をも
つ人による多様な変形が可能なことはもちろんである。
互近接に隣接する配線がない領域でコンタクトホール形
成が必要な場合、リソグラフィ工程と一実施例の方法を
利用して容易にコンタクトホールを形成することができ
る。本発明は前記の実施例に限定されず、本発明の技術
的な思想を逸脱しない範囲内で当分野の通常の知識をも
つ人による多様な変形が可能なことはもちろんである。
【００２１】
【発明の効果】以上前述したように本発明によれば、半
導体メモリ装置のセルアレーのような多数の配線層が反
復されて形成され前記多数の配線層の間にコンタクトホ
ールが形成される領域では、前記配線層を、前記コンタ
クトホールが形成される部位は第１配線広さで狭く形成
され残り部位は前記第１配線広さより広い第２配線広さ
で形成されるように形成する。前記配線層に対して自己
整列方式でコンタクトホールを形成するのでミスアライ
ンによる短絡を防止しメモリセルの面積を縮小させ得
る。従って、高集積半導体メモリ装置を信頼性あるよう
に達成することができる。また、前記コンタクトホール
の形成時、リソグラフィ工程を使用しないので工程が極
めて経済的である。
導体メモリ装置のセルアレーのような多数の配線層が反
復されて形成され前記多数の配線層の間にコンタクトホ
ールが形成される領域では、前記配線層を、前記コンタ
クトホールが形成される部位は第１配線広さで狭く形成
され残り部位は前記第１配線広さより広い第２配線広さ
で形成されるように形成する。前記配線層に対して自己
整列方式でコンタクトホールを形成するのでミスアライ
ンによる短絡を防止しメモリセルの面積を縮小させ得
る。従って、高集積半導体メモリ装置を信頼性あるよう
に達成することができる。また、前記コンタクトホール
の形成時、リソグラフィ工程を使用しないので工程が極
めて経済的である。
【図１】従来の方法による半導体メモリ装置を示したレ
イアウト図である。
イアウト図である。
【図２】図１のＡＡ′による従来方法によって製造され
た半導体メモリ装置の断面図である。
た半導体メモリ装置の断面図である。
【図３】図１のＢＢ′線による従来方法によって製造さ
れた半導体メモリ装置の断面図である。
れた半導体メモリ装置の断面図である。
【図４】本発明による高集積半導体配線構造を説明する
ためのレイアウト断面図である。
ためのレイアウト断面図である。
【図５】本発明による高集積半導体配線構造を説明する
ためのレイアウト断面図である。
ためのレイアウト断面図である。
【図６】本発明による高集積半導体配線構造を説明する
ためのレイアウト断面図である。
ためのレイアウト断面図である。
【図７】本発明による配線構造を適用した半導体メモリ
装置のレイアウト図である。
装置のレイアウト図である。
【図８】本発明の一実施例による半導体メモリ装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体メモリ装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１０】本発明の一実施例による半導体メモリ装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１１】本発明の他の実施例による半導体配線構造を
説明するためのレイアウト図である。
説明するためのレイアウト図である。
１００ 半導体基板 １１０ 第１絶縁膜 ４００ ビットライン電極（配線） ４０２ 第２層間絶縁膜 ４０５ 第３層間絶縁膜 ４６０ ストレージノードコンタクトホールが形成さ
れる部位 ４７０ ストレージノードコンタクトホール
れる部位 ４７０ ストレージノードコンタクトホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 8934−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｄ
Claims (7)
- 【請求項１】 多数の配線と配線間に形成されたコンタ
クトホールを有する高集積半導体配線構造において、 前記配線は、コンタクトホールが形成される部位は第１
配線広さで形成され残り部位は前記第１配線広さより広
い第２配線広さで形成されることを特徴とする高集積半
導体配線構造。 - 【請求項２】 多数の配線は相互隣接し、平行に形成さ
れることを特徴とする請求項１記載の高集積半導体配線
構造。 - 【請求項３】 多数の配線と配線間に形成されたコンタ
クトホールを有する高集積半導体配線構造の製造方法に
おいて、 コンタクトホールが形成される部位は第１配線広さを有
し残り部位は前記第１配線広さより広い第２配線広さを
有する第１配線層を半導体基板上に形成する段階と、 前記第１配線層が形成された基板上に絶縁膜を形成する
段階と、 前記絶縁膜を食刻して前記第１配線広さの第１配線層部
位の間にコンタクトホールを形成する段階と、 前記コンタクトホールが形成された結果物上に第２配線
層を形成する段階を含むことを特徴とする高集積半導体
配線構造の製造方法。 - 【請求項４】 前記絶縁膜の厚さは前記第２配線広さの
第１配線層部位間の間隔の１／２以上に形成することを
特徴とする請求項３記載の高集積半導体配線構造の製造
方法。 - 【請求項５】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極および前記ゲート電極によって離隔
され前記半導体基板内に形成された第１および第２不純
物領域よりなったトランジスタを具備する半導体メモリ
装置の製造方法において、 前記トランジスタが形成された半導体基板上に、前記第
１および第２不純物領域の少なくとも一部分をそれぞれ
露出させる第１コンタクトホールを有する第１絶縁膜を
形成する段階と、 前記第１絶縁膜が形成された結果物上に、前記第１コン
タクトホール群を通じて前記第１および第２不純物領域
にそれぞれ接続される第１および第２パッド電極を形成
する段階と、 前記第１および第２パッド電極が形成された結果物上
に、前記第１および第２パッド電極をそれぞれ露出させ
る第２コンタクトホール群を有する第２絶縁膜を形成す
る段階と、 前記第２絶縁膜が形成された結果物上に、前記第２コン
タクトホールを通じて前記第２パッド電極に接続され、
第３コンタクトホールが形成される部位は第１広さで形
成され残り部位は前記第１広さより広い第２広さで形成
されるように多数のビットライン電極を形成する段階
と、 前記ビットライン電極群が形成された結果物上に第３絶
縁膜を沈積しこれを食刻して、前記第２広さのビットラ
イン電極部位の間は前記第３絶縁膜で埋立てると同時
に、前記第１広さのビットライン電極部位の側面には前
記第３絶縁膜よりなったスペーサを形成する段階と、 前記第３絶縁膜を食刻マスクとして使用して前記第２絶
縁膜を食刻することにより前記第１パッド電極を露出さ
せる前記第３コンタクトホールを形成する段階を具備す
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項６】 前記第３絶縁膜の厚さは前記第２広さの
ビットライン電極部位間の間隔の１／２以上に形成する
ことを特徴とする請求項５記載の半導体メモリ装置の製
造方法。 - 【請求項７】 前記第３絶縁膜を構成する物質として前
記第２絶縁膜を構成する物質とは異なる食刻率を有する
物質を使用することを特徴とする請求項５記載の半導体
メモリ装置の製造方法。
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