DE4232621C1 - Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur - Google Patents

Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur

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Description

Die Erfindung betrifft ein Herstellverfahren für ein selbstjustiertes Kontaktloch einer integrierten, Halb­ leiterschaltung mit auf einem Halbleitersubstrat isoliert ange­ ordneten Wortleitungen, wobei das Kontaktloch ein zwischen zwei Wortleitungen befindliches, tieferliegendes leitendes Gebiet mindestens teilweise freilegt, sowie eine Halbleiterstruktur mit isoliert auf einem Halbleitersubstrat angeordneten Wortleitungen und einem zwischen den Wortleitungen angeordneten tieferliegenden Gebiet.
Bei der Herstellung von integrierten Schaltungen ist es häufig notwendig, Kontakte zwischen verschiedenen leiten­ den Strukturen, beispielsweise einer oberen Leitbahn zu einem tieferliegenden leitenden Gebiet, herzustellen. Auf­ grund der zunehmenden Verkleinerung der lateralen Ausmaße aller Strukturen auf dem Halbleitersubstrat werden solche Kontakte bevorzugt selbstjustiert hergestellt, d. h. die tatsächliche Kontaktfläche wird nicht lithographisch, sondern durch schon vorhandene Strukturen definiert. In vielen Fällen kann aber auch bei der Herstellung eines selbstjustierten Kontaktlochs nicht völlig auf eine Fotolackmaske mit entsprechend aufwendiger Prozeßführung verzichtet werden, nur ist die Justierung dieser Fotolack­ maske relativ unkritisch.
Ein Beispiel dafür ist die Herstellung eines selbstju­ stierten Kontaktes zwischen einer Bitleitung und einem tieferliegenden S/D-Gebiet eines Transistors in einer DRAM-Schaltung. Das Kontaktloch ist dabei zwischen den mit einer Oxideinkapselung versehenen Wortleitung angeordnet.
Wie in dem Artikel von Küsters et al. , Symposion in VLSI Technology 1987, Japan, Seite 93-94 beschrieben, kann ein selbstjustiertes Kontaktloch dadurch hergestellt werden, daß nach der Oxideinkapselung eine Oxid/Nitrid/ Oxid-Dreifach-Schicht ganzflächig aufgebracht und unter Einsatz einer Fototechnik in mehreren Ätzprozessen, wobei die Nitridschicht als Ätzstop dient, über dem leitenden Gebiet wieder entfernt wird. Das Kontaktloch in der Foto­ maske ist dabei größer als die tatsächliche Kontaktfläche, die im wesentlichen durch die Oxideinkapselung definiert wird.
Ein Nachteil dieses sogenannten FOBIC-Prozesses ist, daß die notwendige Nitridschicht mechanische Spannungen her­ vorruft, die in der Nähe der Wortleitungen Versetzungen verursachen können. Ferner können Probleme bei der Struk­ turierung der Bitleitung in Relation zur Ätzkante der oberen Oxidschicht entstehen: Liegt die Bitleitungskante in etwa über dieser Ätzkante, können hochstehende Fila­ mente des Bitleitungsmaterials entstehen, die zu Kurz­ schlüssen führen können. Wird dagegen die Ätzkante nicht von der Bitleitung überlappt, erhält man eine ungünstige Topographie. Ein weiterer Nachteil ist, daß die obere Oxidschicht aufgrund des Naßätzprozesses nur mäßig dotiert werden kann, wodurch eine Planarisierung in einem späteren Verfließschritt eingeschränkt ist.
In Research Disclosure 32246, Feb. 91 ist ein Verfahren be­ schrieben, mit dem ein grabenförmiger Substratkontakt und eine Trenchisolation gleichzeitig hergestellt werden können.
Zu diesem Zweck wird zunächst in einem Substrat ein Graben mit einer geringen Breite und ein Graben mit einer größeren Breite hergestellt.
Daraufhin wird mittels einer konformen Abscheidung einer Schicht einer geeigneten Dicke der Graben mit der geringen Breite vollständig, der Graben mit der größeren Breite unvollständig gefüllt. Im Anschluß daran wird die Schicht anisotrop geätzt, bis das Substrat am Boden des Grabens mit der größeren Breite freigelegt ist.
Aufgabe der Erfindung ist es, eine einfache Realisierungsmöglichkeit für ein selbstjustiertes Kontaktloch zwischen zwei benachbarten Wortleitungen anzugeben.
Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 6 gelöst. Vorteilhafte Weiterbildungen sind Gegen­ stand von Unteransprüchen.
Die Erfindung beruht auf einem speziellen Design der das Kontaktloch definierenden Strukturen, also der Wort­ leitungen (Gateebene) beim oben erläuterten Beispiel des Bitleitungs-Kontaktlochs. In der Nähe des zu kontaktieren­ den leitenden Gebietes ist der Abstand zwischen den Struk­ turen vergrößert gegenüber den Bereichen, in denen kein Kontaktloch gebildet werden soll. Durch Anpassung der Schichtdicke einer auf den Strukturen und dem Halbleiter­ substrat abzuscheidenden Zwischenschicht an diese Abstände und durch den Einsatz eines anisotropen Ätzprozesses für die Zwischenschicht können selbstjustierte Kontaktlöcher sogar völlig ohne Fototechnik erzeugt werden. Die schmalen Abstände bleiben dabei vollständig mit der isolierenden Zwischenschicht aufgefüllt, während in den vergrößerten Zwischenräumen Spacer an den Seitenwänden der bahnförmigen Strukturen gebildet werden, die das selbstjustierte Kontaktloch umschließen.
Die Vorteile des Verfahrens liegen unter anderem in den gut verrundeten Flanken der Kontaktlöcher und der hoch­ gradigen Planarisierung der Oberfläche nach dem Verfahren. Gegenüber dem bekannten FOBIC-Verfahren ist die Anzahl der Prozeßschritte verringert, und die Nitridschicht entfällt.
Die Erfindung wird im folgenden anhand eines in den Figuren dargestellten Ausführungsbeispiels näher erläu­ tert. Es zeigen
Fig. 1 bis 2 einen Querschnitt durch ein Halbleitersub­ strat, an dem die Schritte einer Ausführungsform des Verfahrens verdeutlicht werden, wobei der Schnitt entlang der in Fig. 3 angegebenen Linie I-I verläuft, und
Fig. 3 eine Aufsicht auf eine Ausführungsform der mit dem Verfahren hergestellten Halbleiterstruktur.
Fig. 1: In einem Halbleitersubstrat befindet sich als zu kontaktierendes tieferliegendes leitendes Gebiet ein S/D- Gebiet 2 und die das Kontaktloch definierenden Wortleitungen 3a mit einer Oxideinkapselung 3b an ihren Seiten und Oberflächen. Durch ein (nicht dar­ gestelltes) Gateoxid sind die Wortleitungen 3a vom Halb­ leitersubstrat 1 isoliert. Zwischen benachbarten einge­ kapselten Wortleitungen 3 sind Zwischenräume, die über dem leitenden Gebiet 2 größer sind (Breite D1) als über einem nicht zu kontaktierenden Teil des Halbleitersubstrats 1 (Breite D0). Außerhalb dieser Aufweitungen D1 ist der Zwischenraum vorzugsweise überall so gering wie prozeß­ technisch möglich, hier also bestimmt durch die Fototech­ nik zur Herstellung der Wortleitungen 3a und die zur Iso­ lierung notwendige Schichtdicke der Oxideinkapselung 3b. In Richtung der Wortleitungen erstreckt sich die Aufwei­ tung über eine Länge L1, die vorzugsweise etwa dem Zwischenraum D1 entspricht oder etwas kleiner ist. Der bevorzugte Wert für L1 hängt unter anderem von der Aus­ dehnung des S/D-Gebietes 2 in Wortleitungsrichtung ab.
Nun wird ganzflächig eine isolierende Zwischenschicht 4 aufgebracht, die in diesem Ausführungsbeispiel eine Doppel­ schicht bestehend aus TEOS als unterer Teilschicht 4a und BPSG als oberer Teilschicht 4b ist. Die Dicke d4 der Zwi­ schenschicht 4 (gemessen an der Seitenwand der Oxideinkap­ selung) wird so gewählt, daß nur der schmale Zwischenraum D0, nicht aber der aufgeweitete Zwischenraum D1 vollständig aufgefüllt wird. Es ist also D0/2<d4D1/2 und d4L1/2 bei in etwa konformer Abscheidung der Zwischenschicht 4 ist dies die nominell abzuscheidende Schichtdicke.
Fig. 2: Anschließend wird die Zwischenschicht 4 ganzflächig anisotrop zurückgeätzt, bis das zu kontaktierende leitende Gebiet 2 mindestens teilweise freigelegt ist. In den schmalen Zwischenräumen verbleibt eine isolierende Auffül­ lung 4′′. Über den aufgeweiteten Zwischenräumen werden an den Seitenwänden der Oxideinkapselungen 3b isolierende Spacer 4′ gebildet, die die freigeätzte Kontaktfläche zu dem S/D-Gebiet 2 umschließen. Die isolierenden Spacer 4′ bilden also die Seitenwände des erzeugten selbstjustierten Kontaktlochs 5, sie bestehen in diesem Ausführungsbeispiel aus zwei nebeneinanderliegenden Teilspacern 4a′, 4b′.
Erkennbar kann die seitliche Oxideinkapselung 3b der Wortleitung 3a auch weggelassen werden, soweit sie nicht (z. B. zur Herstellung sog. LDD-Transistoren) anderweitig benötigt wird, denn die Isolation zwischen Kontaktloch und Wortleitung wird ebensogut durch die Spacer 4 gewähr­ leistet. In diesem Fall resultiert eine weitere Verringe­ rung der Anzahl der Prozeßschritte, und die bahnförmigen Strukturen werden allein von den Wortleitungen 3a darge­ stellt.
Das Kontaktloch 5 ist offenbar selbstjustiert zu den Wortleitungen, nicht jedoch zu einem Feldoxid, das die S/D-Gebiete von in Wortleitungsrichtung benachbarten Transistoren voneinander trennt. Die Aufweitungen zwischen den Wortleitungen müssen daher in Wortleitungsrichtung auf das S/D-Gebiet ausreichend gut justiert sein, was jedoch im allgemeinen ohne Schwierigkeiten möglich ist, da das Kontaktloch durch die umgebenden Spacer sehr klein, z. B. kleiner als die lithographisch mögliche Minimal­ dimension hergestellt werden kann.
Die Abmessungen und Schichtdicken d können beispielsweise folgendermaßen gewählt werden:
d3b = 0,2 µm
D0 = 0,4 µm
D1 = 1,0 µm
L1 = 0,6 µm
d4a = 100 nm
d4b = 250 nm.
Die Ausmaße des Kontaktlochs betragen dann mindestens etwa 0,3 µm Bitleitungsrichtung (d. h. senkrecht zu den Wortleitungen) und 0,4 µm in Wortleitungsrichtung.
Fig. 3: Die Aufsicht auf das Halbleitersubstrat zeigt das selbstjustiert hergestellte Kontaktloch 5 umgeben von dem BPSG-Spacer 4b′ sowie dem angrenzenden TEOS-Spacer 4a′. Die schmalen Zwischenräume D0 sind vollständig mit der isolierenden Auffüllung 4′′ aufgefüllt. Unter der Oxid­ einkapselung 3b ist die Lage der Wortleitungen 3a ge­ strichelt angedeutet. Die Form der Kontaktfläche wird im wesentlichen durch die Form der Aufweitung bestimmt und kann beispielsweise etwa hexagonal sein. Durch die Auf­ füllung der Spalte ist die Oberfläche nun bereits ohne einen speziellen Planarisierungsprozeß (z. B. ein Ver­ fließprozeß) relativ gut planarisiert.
In einer Weiterbildung des Verfahrens ist es möglich, gleichzeitig mit dem selbstjustierten Kontaktloch 5 auch konventionelle, d. h. lithographisch definierte Kontakt­ löcher herzustellen. Dies kann beispielsweise bei DRAM- Speichern vorteilhaft sein, wenn selbstjustierte Bit­ leitungskontakte im Zellenfeld und konventionelle Kontakte in der Peripherie erzeugt werden sollen. Es wird dann nach dem Aufbringen der Zwischenschicht 4 bzw. der BPSG-Schicht 4b eine Fotolackmaske erzeugt, die im Zellenfeld ganzflächig und in der Peripherie an den Stellen der Kontaktlöcher offen ist. Anschließend wird wie beschrieben isotrop geätzt, wobei im Zellenfeld die Zwischenschicht ganzflächig abgetragen wird. Mit einem Wärmebe­ handlungsschritt kann ein Verfließen des BPSG erreicht werden.
Durch diese Vorgehensweise werden maßhaltige Kontakt­ löcher in der Peripherie erzeugt, die durch das Ver­ fließen nach der Ätzung gut verrundet sind. Ferner kann in der Peripherie eine gute Planarisierung dadurch erzielt werden, daß ein hochdotiertes BPSG mit entsprechend guten Verfließeigenschaften eingesetzt wird. Der Niveauunter­ schied zwischen Zellenfeld und Peripherie, der bei DRAM- Speichern z. B. durch die nur im Zellenfeld vorhandenen Speicherkondensatoren (stacked capacitor) entsteht und die weitere Prozessierung erschweren kann, wird beim erfin­ dungsgemäßen Verfahren verringert, da die Zwischenschicht im Zellenfeld ganzflächig entfernt wird. Die Peripherie wird also relativ zum Zellenfeld um die Dicke d4 (zuzüglich einer eventuellen Überätzung) angehoben. Dies erleichtert die Strukturierung nachfolgender Ebenen.

Claims (8)

1. Herstellverfahren für ein selbstjustiertes Kontaktloch einer integrierten Halbleiterschaltung mit auf einem Halbleitersubstrat isoliert angeordneten Wortleitungen (3a), wobei das Kontaktloch (5) ein zwischen zwei Wortleitungen befindliches, tieferliegendes leitendes Gebiet (2) im Halbleitersubstrat mindestens teilweise freilegt, mit folgenden Schritten:
  • - Herstellen der Wortleitungen (3a) derart, daß der Zwischenraum zwischen zwei Wortleitungen über dem leitenden Gebiet (2) auf einer Länge L1 eine größere Breite D1 aufweist als über dem angrenzenden Halbleitersubstrat (1) mit der Breite D0,
  • - Aufbringen einer Zwischenschicht (4) mit Schichtdicke d4, wobei D1/2 d4 < D0/2 und L1/2 d4,
  • - anisotropes Ätzen der Zwischenschicht (4), bis das leitende Gebiet (2) mindestens teilweise freigelegt ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungen (3a) mit einer Isolationseinkapselung (3b) versehen werden.
3. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß als Zwischenschicht (4) eine Doppelschicht bestehend aus einer unteren TEOS-Schicht (4a) und einer oberen hochdotierten BPSG-Schicht (4b) verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß nach dem anisotropen Ätzen ein Wärmebehandlungsschritt durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor dem anisotropen Ätzen eine Fotolackmaske auf der Zwischenschicht (4) hergestellt wird, die ein erstes Gebiet aufweist, in welchem sie die Zwischenschicht (4) nicht bedeckt und in welchem die selbstjustierten Kontaktlöcher (5) hergestellt werden, und ein zweites Gebiet aufweist, in welchem sie die Zwischenschicht (4) im wesentlichen bedeckt und Kontaktlöcher definiert, und daß das anisotrope Atzen der Zwischenschicht unter Verwendung der Fotolackmaske durchgeführt wird, so daß gleichzeitig im ersten Gebiet selbstjustierte Kontaktlöcher und im zweiten Gebiet lithographisch definierte Kontaktlöcher hergestellt werden.
6. Halbleiterstruktur mit
  • - isoliert auf einem Halbleitersubstrat (1) angeordneten Wortleitungen (3a),
  • - einem zwischen den Wortleitungen (3a) angeordneten tieferliegenden leitenden Gebiet (2) im Halbleitersubstrat (1), wobei der Zwischenraum zwischen zwei Wortleitungen über einem leitenden Gebiet eine größere Breite D1 aufweist als über dem angrenzenden Halbleitersubstrat (1) mit der Breite D0,
  • - einem Kontaktloch (5) in dem vergrößerten Zwischenraum (D1), welches das leitende Gebiet (2) mindestens teilweise freilegt,
  • - einem isolierenden Spacer (4′) zwischen dem Kontaktloch (5) und den Seitenwänden der Wortleitungen (3a) und
  • - einer isolierenden Auffüllung (4′′) zwischen den Seitenwänden der benachbarten Wortleitungen (3a) mit dem Abstand D0.
7. Halbleiterstruktur nach Anspruch 6, dadurch gekennzeichnet, daß die Wortleitungen (3a) mit einer Isolationseinkapselung (3b) versehen, sind.
8. Halbleiterstruktur nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der isolierende Spacer (4′) und die isolierende Auffüllung (4′′) aus einer Doppelschicht, die eine TEOS-Schicht (4a) und eine BPSG-Schicht (4b) umfaßt, bestehen.
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