DE4238801C2

DE4238801C2 - Dynamischer Ram mit verbessertem Layout und Verfahren zum Anordnen der Speicherzellen eines dynamischen Ram

Info

Publication number: DE4238801C2
Application number: DE4238801A
Authority: DE
Inventors: Hee Gook Lee
Original assignee: Goldstar Electron Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1992-03-04
Filing date: 1992-11-17
Publication date: 2002-10-31
Anticipated expiration: 2012-11-18
Also published as: JPH05291532A; KR950011636B1; KR930020668A; US5457064A; US5378906A; DE4238801A1

Description

Die Erfindung betrifft einen dynamischen RAM, spezieller einen dynamischen RAM (DRAM) mit verbessertem Layout, mit dem wesentliche Elemente wirkungsvoll innerhalb einer be grenzten Fläche angeordnet werden können, geeignet für eine DRAM-Vorrichtung der Größenordnung Megabit oder größer. Sie betrifft ferner ein Verfahren zum Anordnen von Speicherzel len bei einem solchen DRAM.

Wie es wohlbekannt ist, hat sich der Integrationsgrad von DRAMs nach jeweils drei Jahren vervierfacht, und es scheint so, daß sich diese Tendenz fortsetzt. Obwohl sich die Kapa zität vervierfacht, zeigt die Vergrößerung der Chipfläche dank hochentwickelter Prozeßtechnologie nur etwa eine Ver doppelung.

Jedoch kann die Kapazität eines als Ort zum Speichern von Information (Millionen von Elektronen) in einer Zelle wir kenden Kondensators wegen der anschließenden Signalerzeugung nicht verringert werden. Die meisten der derzeitigen han delsüblichen Erzeugnisse sollen so ausgebildet sein, daß sie einen Wert von etwa 20 Femtofarad oder größer pro Zelle auf weisen. Um die Fläche pro Zelle zu verringern und dennoch die Kapazität des Kondensators beizubehalten, verwenden die meisten herkömmlichen DRAMs mit einem Integrationsgrad von 4 Megabit oder mehr dreidimensionale Kondensatoren.

Ein herkömmliches Verfahren zum Herstellen eines CMOS-DRAM mit 4 oder 16 Megabit unter Verwendung Stapelkondensatoren wird nun in Zusammenhang mit Fig. 5 beschrieben.

Bei diesem Verfahren wird in einem Siliziumsubstrat 1-1 zu nächst eine Wanne mit vorgegebenem Leitungstyp ausgebildet (bei CMOS eine p-Wanne und eine n-Wanne). Nachfolgend werden aktive Bereiche 1-3 und Feldbereiche 1-4 im Siliziumsubstrat 1-1 unter Verwendung eines verbesserten LOCOS(Local Oxida tion of Silicon = örtliche Oxidation von Silizium)-Verfah rens ausgebildet. Über den aktiven Bereichen 1-3 auf der gesamten Oberfläche des Siliziumsubstrats 1-1 wird ein Gate oxidfilm 1-5 so ausgebildet, daß er gleichförmige Dicke auf weist. Anschließend wird eine für Wortleitungen 1-6 dienende Polysiliziumschicht auf dem Gateoxidfilm 1-5 unter Verwen dung des wohlbekannten LPCVD(Low Pressure Chemical Vapor Deposition = CVD mit niedrigem Druck)-Verfahrens und des wohlbekannten anisotropen Trockenätzverfahrens hergestellt. Auf der gesamten Oberfläche des Siliziumsubstrats 1-1 wird ein Siliziumoxidfilm 1-7 (oder ein Nitridfilm oder ein ande rer isolierter Film) dann unter Verwendung eines CVD(Chemi cal Vapor Deposition = chemische Abscheidung aus der Dampf phase)-Verfahrens ausgebildet.

Erste Kontaktlöcher werden im isolierenden Film 1-7 über ersten Fremdstoffdiffusionsbereichen 1-8 ausgebildet, die in den aktiven Bereichen 1-3 von Schalttransistoren angeordnet sind, die jeweils in jeder Speicherzelle vorhanden sind und die elektrisch mit Stapelkondensatoren verbunden werden. Nachfolgend wird als Speicherelektrode 1-9, die eine von zwei Elektroden jedes Stapelkondensators ist und mit jedem zugehörigen Fremdstoffdiffusionsbereich 1-8 verbunden wird, eine Polysiliziumelektrode unter Verwendung des wohlbekann ten LPCVD-Verfahrens und des anisotropen Trockenätzungsver fahrens ausgebildet. Als isolierender Film für Stapelkonden satoren wird ein Oxidfilm 1-10 (Nitridfilm, Oxinitridfilm oder Mischfilm derselben) ausgebildet. Als plattenförmige Elektrode 1-11, die die andere Elektrode jedes Stapelkonden sators bildet, wird dann eine Polysiliziumelektrode unter Verwendung des wohlbekannten LPCVD-Verfahrens und des aniso tropen Trockenätzverfahrens ausgebildet. Ein anderer Oxid film (oder Nitridfilm oder Mischfilm derselben) wird eben falls als isolierender Film 1-12 unter Verwendung des CVD- Verfahrens hergestellt. Der isolierende Film 1-12 wirkt da hingehend, die Stapelkondensatoren elektrisch von Bitleitun gen oder anderen darauf ausgebildeten Metallverdrahtungen zu isolieren.

Zweite Kontaktlöcher werden auf dem isolierenden Film 1-12 oberhalb der zweiten Fremdstoffdiffusionsbereiche 1-13 aus gebildet, die in aktiven Bereichen 1-3 von Schalttransisto ren angeordnet sind, die jeweils in jeder Speicherzelle vor handen sind, und sie werden elektrisch mit Bitleitungen ver bunden. Als Kontaktfleckleiterschicht 1-14 für Bitleitungen wird eine andere Polysilizium(oder Polyzid)-Schicht auf den zweiten Kontaktlöchern ausgebildet. Diese Kontaktflecken schicht sollte ausgebildet sein, bevor der isolierende Film 1-12 abgeschieden wird. Nachfolgend wird ein Polyzid- oder Metallfilm für Bitleitungen 1-15 unter Verwendung des LPCVD- Verfahrens und des anisotropen Trockenätzverfahrens ausgebildet. Obwohl nicht dargestellt, werden im Fall des Hinzu fügens von Metallverdrahtungen zur oben beschriebenen Struk tur zusätzliche Oxidfilme (oder Nitridfilme oder Mischfilme derselben) unter Verwendung des CVD-Verfahrens hergestellt, um die Metallverdrahtungen gegenüber der darunterliegenden Struktur zu isolieren. In diesem Fall werden ebenfalls zu sätzliche Kontaktlöcher zum selektiven Anschließen von Bit leitungen, Wortleitungen, einer Kernschaltung oder periphe ren Schaltungen unter Verwendung des anisotropen Trockenätz verfahrens hergestellt.

Nachfolgend wird eine Metallverdrahtung zum wahlweisen Ver binden der Speicherkondensatoren mit der Kernschaltung oder den peripheren Schaltungen unter Verwendung einer durch Sputtern oder ein CVD-Verfahren erhaltenen Beschichtung und durch anschließendes Trockenätzen ausgebildet. Dabei wird im Fall des Verwendens einer doppelten Metallverdrahtung ein anschließender Prozeß ausgeführt, wie er zum Ausbilden einer doppelten Metallverdrahtung erforderlich ist. Dadurch werden alle Prozesse abgeschlossen. Mehrere andere Prozesse, wie Lithographie, Reinigen und andere Hilfsprozesse zum Verbes sern der Genauigkeit und Einfachheit beim Ausführen von Grundprozessen werden zusätzlich während des Ausführens der Grundprozesse ausgeführt.

Da sich der Trend zum weiteren Verringern der gesamten Chip fläche bei den Bemühungen zum Verbessern der Produktivität und der Kostenverringerung fortsetzt, könnte die Fläche pro Zelle im Fall von 16-Megabit-DRAMs oder 64-Megabit-DRAMs weiter verringert werden. Dabei ist es unter Verwendung des oben beschriebenen Verfahrens unmöglich, eine ausreichend große Kapazität eines Stapelkondensators zu erhalten. Selbstverständlich kann die Kapazität durch Vergrößern des Oberflächenbereichs des Kondensators erhöht werden, was durch Vergrößern der Höhe des dreidimensionalen Kondensators erzielt wird. Jedoch findet dieses Verfahren wegen Prozeß schwierigkeiten eine Grenze.

Demgemäß ist es erforderlich, ein Verfahren zum Herstellen eines Stapelkondensators anzugeben, das dazu in der Lage ist, die Oberfläche eines Kondensators zu erhöhen, ohne daß die Höhe vergrößert wird.

Fig. 6 ist ein Layoutdiagramm für einen DRAM, wie er durch ein Verfahren zum Erhöhen der Kapazität eines Stapelkonden sators erhalten wird. Dieses Layout ist im US-Patent 4,970,564 beschrieben.

Das Verfahren wird nun in Zusammenhang mit den Fig. 7A bis 7I erläutert.

Gemäß diesem Verfahren wird eine Wanne 3-2 mit vorgegebenem Leitungstyp (in CMOS, ein p-Wanne und eine n-Wanne) zunächst in einem Siliziumsubstrat 3-1 ausgebildet, wie in Fig. 7A dargestellt. Aktive Bereiche 3-3 und Feldbereiche 3-4 werden dann im Siliziumsubstrat 3-1 unter Verwendung eines verbes serten LOCOS-Verfahrens hergestellt. Danach wird ein Gate oxidfilm 3-5 auf den aktiven Bereichen ausgebildet. Wie in Fig. 7B dargestellt, werden dann eine für Wortleitungen 3-6 dienende Polysiliziumschicht und ein isolierender Film 3-7 zum Isolieren benachbarter Schichten gegeneinander auf dem Gateoxidfilm 3-5 unter Verwendung des wohlbekannten LPCVD- Verfahrens und des wohlbekannten anisotropen Trockenätzungs verfahrens ausgebildet. Über der gesamten Oberfläche des Si liziumsubstrats 3-1 wird ein Siliziumoxidfilm (oder ein Ni tridfilm oder ein anderer isolierender Film) unter Verwen dung des CVD-Verfahrens ausgebildet, der als ioslierender Film 3-8 dient.

Zweite Kontaktlöcher werden auf dem isolierenden Film 3-8 oberhalb der zweiten Fremdstoffdiffusionsbereiche 3-9 ausge bildet, die in aktiven Bereichen von Schalttransistoren an geordnet sind, die jeweils in jeder Speicherzelle vorhanden sind, und sie werden elektrisch mit Bitleitungen verbunden, wie in Fig. 7C dargestellt. Nachfolgend werden eine Polysi lizium(Polyzid)-Verdrahtung zum Herstellen von Bitleitungen 3-10 und darauf liegender isolierender Film 3-11 unter Ver wendung des LPCVD-Verfahrens und des Trockenätzverfahrens hergestellt, wie in Fig. 7B dargestellt. Die Bitleitungen 3-10 werden durch eine Schicht isoliert, die anschließend auf ihnen unter Verwendung eines herkömmlichen Verfahrens zum Ausbilden eines Seitenwandoxidfilms 3-12 ausgebildet wird, wie in Fig. 7E dargestellt. Nachfolgend wird ein ande rer isolierender Film 3-13 ausgebildet.

Auf dem isolierenden Film 3-13 werden erste Kontaktlöcher 3-19 oberhalb ersten Fremdstoffdiffusionsbereichen 3-14 aus gebildet, die in aktiven Bereichen 3-3 von Schalttransisto ren angeordnet sind, die jeweils in jeder Speicherzelle vor handen sind, wie in Fig. 7F dargestellt. Nachfolgend wird als Speicherelektrode 3-15, die eine von zwei Elektroden je des Stapelkondensators 3-21 ist und mit dem jeweils ersten Fremdstoffdiffusionsbereich 3-14 verbunden ist, eine Poly siliziumelektrode unter Verwendung des LPCVD-Verfahrens und des Trockenätzungsverfahrens ausgebildet, wie in Fig. 7G dargestellt. Als isolierender Film 3-16 für Stapelkondensa toren 3-21 wird ein Oxidfilm (oder Nitridfilm oder Mischfilm derselben) ausgebildet. Als plattenförmige Elektrode 3-17 jedes Stapelkondensators 3-21 wird dann eine Polysilizium elektrode unter Verwendung des LPCVD-Verfahrens und des Trockenätzverfahrens ausgebildet, wie in Fig. 7H darge stellt. Wie in Fig. 7I gezeigt, wird auch ein anderer Oxid film 3-18 (oder Nitridfilm oder Mischfilm derselben) als isolierender Film unter Verwendung des CVD-Verfahrens ausge bildet. Der Oxidfilm 3-18 dient dazu, die Stapelkondensatoren 3-21 gegenüber einer darauf ausgebildeten Metallverdrah tung zu isolieren.

Obwohl nicht dargestellt, werden dann zusätzliche Kontakt löcher an geeigneten Positionen ausgebildet. Auch wird eine Metallverdrahtung zum Anschließen von Schaltungen auf die Stapelkondensatoren durch Sputtern oder ein CVD-Verfahren aufgebracht und unter Verwendung des anisotropen Trockenätz verfahrens gemustert. Dabei wird im Fall des Verwendens einer doppelten Metallverdrahtung ein anschließender Prozeß ausgeführt, wie er zum Ausbilden einer solchen doppelten Metallverdrahtung erforderlich ist. So werden alle Prozesse abgeschlossen.

Mehrere andere Prozesse, wie Lithographie, Reinigen und an dere Hilfsprozesse zum Verbessern der Genauigkeit und Ein fachheit beim Ausführen der Grundprozesse, werden zusätzlich während des Ausführens der Grundprozesse ausgeführt.

Die Speicherzelle mit der oben angegebenen Struktur des Sta pelkondensators ist sehr vorteilhaft dahingehend, daß sie die Fläche des Kondensators dadurch erweitert, daß die erste Elektrode jedes Stapelkondensators selbst über jedem zweiten Kontaktloch liegen kann, das jede Bitleitung und den zweiten Diffusionsbereich des entsprechenden Schalttransistors ver bindet, da der Stapelkondensator nach dem Ausbilden sowohl der Bitleitungen als auch der Wortleitungen hergestellt wird. Demgemäß können Speicherzellen mit dieser verbesserten Struktur der Stapelkondensatoren mit Vorteil bei 16-Megabit- DRAMS oder DRAMs noch höherer Dichte verwendet werden.

In Fig. 6 entspricht der rechteckige Bereich "3-22" dem Be reich einer Speicherzelle. Nun werden wesentliche Elemente der Speicherzelle in Verbindung mit Fig. 8 beschrieben, die eine vergrößerte Darstellung eines Teils der Speicherzelle ist.

Unterhalb der Speicherelektrode 3-15 des Stapelkondensators 3-21 ist das erste Kontaktloch 3-19 angeordnet, das die Elektrode mit dem ersten Fremdstoffdiffusionsbereich 3-14 des Schalttransistors verbindet. Andererseits ist das zweite Kontaktloch 3-20, das die Bitleitung 3-10 mit dem zweiten Störstoffdiffusionsbereich 3-9 des Schalttransistors verbin det, an der unteren linken Seite des rechteckigen Bereichs 3-22 angeordnet. Zwischen dem ersten Kontaktloch 3-19 und dem zweiten Kontaktloch 3-20 ist die als Gate des Schalt transistors wirkende Wortleitung 3-6 vertikal angeordnet. In diesem Fall sollte die Wortleitung 3-9 sowohl vom ersten als auch vom zweiten Kontaktloch 3-19, 3-20 um einen geeigneten Abstand entfernt sein, um das Auftreten elektrischer Kurz schlüsse dazwischen zu verhindern. Die Wortleitung 3-6 muß geeignet gebogen sein, damit sie innerhalb des begrenzten rechteckigen Bereichs unter Einhalten der Bedingung angeord net werden kann, daß der geeignete Abstand aufrechterhalten wird. Andererseits ist die zum Eingeben und Ausgeben in der Speicherzelle zu speichernde Information verwendete Bitlei tung 3-10 rechtwinklig zur Wortleitung 3-6 angeordnet. Dem gemäß sind die gesamten aktiven Bereiche 3-3, in denen drei Bereiche des Schalttransistors, d. h. der erste Fremdstoff diffusionsbereich 3-14, der kanalbildende Bereich 3-23 und der zweite Fremdstoffdiffusionsbereich 3-9, angeschlossen sind, schräg in bezug auf die Bitleitung 3-10 und die Wort leitung 3-6 angeordnet. Es besteht kein Erfordernis dafür, daß die drei Bereiche in den aktiven Bereichen entlang einer Linie angeordnet sind. Es ist eine Anordnung mit gekrümmter oder gebogener Form möglich, um eine Prozeßtoleranz zu er zielen.

Im allgemeinen ist in allen Fällen mit einer Struktur mit gefalteten Bitleitungen eine andere Wortleitung 3-6 an der rechten Seite des ersten Kontaktlochs 3-19 innerhalb des rechteckigen Bereichs 3-22 parallel zur linken Wortleitung 3-6 angeordnet, wobei ein geeigneter Abstand vom ersten Kon taktloch 3-19 eingehalten wird. Die rechte Wortleitung 3-6 ist nicht direkt mit der Speicherzelle verbunden.

Die Positionen der zwei Wortleitungen 3-6 sollten so be stimmt sein, daß sie einen geeigneten Abstand von anderen Wortleitungen in benachbarten Speicherzellen einhalten, die links und rechts vom rechteckigen Bereich 3-22 anzuordnen sind. Auch müssen sie so positioniert werden, daß sie genau mit Wortleitungen in benachbarten Speicherzellen verbunden werden können, die über und unter dem rechteckigen Bereich 3-22 anzuordnen sind. Andererseits ist eine benachbarte, mit der Speicherzelle über dem rechteckigen Bereich 3-22 verbun dene Bitleitung parallel zur Bitleitung 3-10 im rechteckigen Bereich 3-22 angeordnet. Sowohl die erstere als auch die letztere Bitleitung sollten so angeordnet sein, daß sie einen geeigneten Abstand vom ersten Kontaktloch 3-19 einhal ten.

Wenn den oben genannten verschiedenen Anordnungsbedingungen und dem Layout von Fig. 8 Aufmerksamkeit geschenkt wird, um eine optimale Anordnung einer Speicherzelle zu erhalten, stellt sich heraus, daß die in Fig. 6 dargestellte Anordnung einer Speicherzelle folgenden Beschränkungen unterliegt:
Erstens weist das zweite Kontaktloch 3-20 für die Bitleitung 3-10 keine ausreichende Größe auf, da die Lücke zwischen be nachbarten Wortleitungen, in der die zweiten Kontaktlöcher 3-20 angeordet sind, schmal ist. Dies kann zu einer Be schränkung der Leistungsfähigkeit oder zu einer Beschränkung beim Erzielen einer hohen Ausbeute führen.

Zweitens ist, da ein selbstausrichtendes Ätzverfahren unter Verwendung eines Wortleitungsseitenwall-Ausbildungsprozesses im Fall des Ausbildens des zweiten Kontaktlochs 3-20 für die Bitleitung 3-10 verwendet wird, der Abstand zwischen der anschließend ausgebildeten Bitleitung 3-10 und der Wortlei tung 3-6 sehr klein. Im Ergebnis wird die Kapazität der Bit leitung 3-10 relativ groß, wodurch der Betrieb des Datenaus lesens negativ beeinflußt wird.

Drittens ist es, da der kanalbildende Bereich 3-23 des Schalttransistors einen Winkel von 45° in bezug auf die Wortleitung 3-6 (d. h. das Gate) bildet, schwierig, dessen Charakteristik durch ein Modell zu bestimmen. Wenn die An ordnung des Gates und der aktiven Bereiche geändert wird, kann die Transistorcharakteristik beeinflußt werden.

Wenn diese Beschränkungen berücksichtigt werden, scheint eine andere Speicherzellenanordnung gemäß dem Layout von Fig. 9 einen Vorteil dahingehend aufzuweisen, daß die vor stehend dargelegten Beschränkungen durch diese Anordnung be seitigt sind. Das Layout ist im US-Patent 5,014,103 be schrieben.

Fig. 9 zeigt ein Layout, bei dem vier Speicherzellen ange ordnet sind. In Fig. 9 bezeichnet das Bezugszeichen AR akti ve Bereiche, AR' den gebogenen Bereich jedes aktiven Be reichs AR, WL Wortleitungen, BH Bitleitungskontaktlöcher, BL Bitleitungen, SH Speicherelektrodenkontaktlöcher SE Spei cherelektroden, Z' den gebogenen Abschnitt jeder Wortlei tung, C_BH die Mitte jedes Bitleitungskontaktlochs und C_SH die Mitte jedes Speicherelektrodenkontaktlochs.

Wie in Fig. 9 dargestellt, ist der gebogene Abschnitt AR' jedes aktiven Bereichs AR unter der zugehörigen Wortleitung WL angeordnet. Der gebogene Abschnitt Z' jeder Wortleitung WL, die die Bitleitungen BL kreuzt, ist gekrümmt. Eine imaginäre Linie, die die Mitte C_BH jedes Bitleitungskontakt lochs BH und die Mitte C_SH des entsprechenden Speicherelek trodenkontaktlochs SH verbindet, steht senkrecht auf dem ge krümmten Abschnitt Z' jeder Wortleitung WL. Alle Speicher zellenmuster können dadurch ausgebildet werden, daß das in Fig. 9 dargestellte Layout wiederholt angeordnet wird.

In den beiden in den Fig. 6 und 9 dargestellten Zellenanord nungen sollten jedoch die Mitten der Bitleitungskontaktlö cher 3-20 und BH den unteren linken Eckpunkten P1 der recht eckigen Bereiche 3-22 bzw. 5-1 entsprechen. Dieser Grund kann leicht eingesehen werden, wenn die Anordnung der Spei cherzellen vorne, hinten, links und rechts bei einem Spei cherarray berücksichtigt wird.

Diese Technik hat jedoch eine Beschränkung betreffend effek tives Anordnung von Speicherzellen, wie in Fig. 10, was be schrieben wird.

Der Erfindung liegt die Aufgabe zugrunde, einen dynamischen RAM mit verbessertem Layout anzugeben, das dazu in der Lage ist, den Integrationsgrad dadurch zu erhöhen, daß wesentli che Teile wirkungsvoll innerhalb einer begrenzten Fläche an geordnet werden.

Diese Aufgabe wird durch die DRAMs mit den Merkmalen der un abhängigen Ansprüche 1 und 11 gelöst.

Eine andere Aufgabe der Erfindung ist es, ein Verfahren zum Anordnen der Speicherzellen eines DRAM anzugeben.

Das erfindungsgemäße Verfahren ist durch die Merkmale von Anspruch 24 gegeben.

Weitere Aufgabe und Erscheinungsformen der Erfindung gehen aus der folgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Zeichnungen hervor.

Fig. 1 ist eine Layoutdarstellung, die eine Anordnung von Speicherzellen gemäß einem Ausführungsbeispiel der Erfindung veranschaulicht;

Fig. 2 ist eine Ansicht, die einen Teil des in Fig. 1 darge stellten DRAM veranschaulicht;

Fig. 3 ist eine Layoutansicht, die einen Teil eines DRAM ge mäß einem anderen Ausführungsbeispiel der Erfindung veran schaulicht, bei dem die Breite jedes aktiven Bereichs ver größert ist;

Fig. 4 ist eine Layoutansicht, die einen Teil eines DRAM ge mäß einem anderen Ausführungsbeispiel der Erfindung veran schaulicht, bei dem die Länge jedes Bitleitungskontaktlochs vergrößert ist;

Fig. 5 ist ein Querschnitt durch eine herkömmliche Struktur eines DRAM mit Stapelkondensatoren;

Fig. 6 ist eine Layoutansicht eines DRAM mit einer Struktur mit gefalteter Bitleitung gemäß dem Stand der Technik, bei dem jeder Speicherzellenkondensator über jeder entsprechen den Bitleitung angeordnet ist;

Fig. 7A bis 7I sind Querschnitte, die ein Verfahren zum Her stellen des DRAM mit dem in Fig. 6 dargestellten Layout ver anschaulichen;

Fig. 8 ist eine vergrößerte Ansicht eines Teils des in Fig. 6 gezeigten DRAM;

Fig. 9 ist eine Layoutansicht eines DRAM mit gefalteter Bit leitungsstruktur gemäß einem anderen Stand der Technik, bei dem jeder Speicherzellenkondensator über jeder zugehörigen Bitleitung angeordnet ist;

Fig. 10(A) ist eine Ansicht zum Erläutern eines herkömmli chen Verfahrens zum Anordnen von Speicherzellen; und

Fig. 10(B) ist eine Ansicht zum Erläutern eines Verfahrens von Speicherzellen gemäß der Erfindung.

Fig. 10A zeigt, wie in den Fig. 6 und 9 dargestellte Spei cherzellen in einem Speicherarray zusammengefügt sind. Ein Bezugszeichen 6-1 kennzeichnet einen dem rechteckigen Be reich 3-22 von Fig. 6 oder dem rechteckigen Bereich 5-1 von Fig. 5 entsprechenden Bereich. Der Buchstabe F im rechtecki gen Bereich 6-1 kennzeichnet die Grundausrichtung des Mu sters. Das im rechteckigen Bereich 6-2 dargestellte, als in vertiertes F ausgebildete Zeichen "" bedeutet, daß der rechteckige Bereich 6-2 ein symmetrisches Spiegelbild des rechteckigen Bereichs 6-1 in bezug auf eine lange Kante des selben ist. Ähnlich bedeutet das im rechteckigen Bereich 6-3 seitlich gegenüber dem Bild des rechteckigen Bereichs 6-1 invertierte Zeichen "", daß der rechteckige Bereich 6-3 ein symmetrisches Spiegelbild des rechteckigen Bereichs 6-1 in bezug auf eine kurze Kante desselben ist. Schließlich bedeu tet der im rechteckigen Bereich 6-4 und seitlich gegenüber dem Bild des rechteckigen Bereichs 6-2 invertierte Zeichen "", daß der rechteckige Bereich 6-4 ein symmetrisches Spie gelbild des rechteckigen Bereichs 6-2 in bezug auf eine kurze Kante desselben ist.

Bei der in Fig. 10A dargestellten Anordnung kann die Verbin dung zwischen benachbarten Speicherzellen dann erzielt wer den, wenn die Mitte des zweiten Kontaktlochs für eine Bitleitung 8-3 am Eckpunkt 6-5 eines rechteckigen Bereichs an geordnet ist. Fälle der Erfindung, wie sie in den Fig. 1 und 2 dargestellt sind, können jedoch den Anordnungsbeschränkun gen von Fig. 8 genügen, ohne daß das Erfordernis dafür be steht, daß die Mitte des zweiten Kontaktlochs für die Bit leitung 8-3 im Eckpunkt 6-5 des rechteckigen Bereichs ange ordnet ist, was im Gegensatz zum Erfordernis für die Layouts der Fig. 6 und 9 steht.

Fig. 2 zeigt das Konzept der Erfindung dahingehend deutlich, daß zwei symmetrische Grundspeicherzellen das zweite Kon taktloch 8-4 für die Bitleitung 8-3 gemeinsam haben. Die er findungsgemäße Anordnung von Speicherzellenelementen wird nun im einzelnen unter Bezugnahme auf Fig. 2 beschrieben. Zunächst ist die Mittellinie 8-17 der Bitleitung 8-3 an den unteren Kanten der zwei rechteckigen Bereiche 8-9 und 8-18 angeordnet, die seitlich nebeneinander angeordnet sind. Da bei besteht kein Erfordernis dafür, daß die Mitte des Bit leitungskontaktlochs 8-4 auf der Mittellinie 8-17 der Bit leitung 8-3 angeordnet ist. Die Mitte des Bitleitungskon taktlochs 8-4 kann so angeordnet sein, daß sie von der Mit tellinie 8-17 der Bitleitung 8-3 um einen bestimmten Abstand a entfernt ist. In diesem Fall benötigt die Bitleitung 8-3 jedoch einen Vorsprung 8-12, damit sie das zweite Kontakt loch 8-4 voll abdeckt. Obwohl der Abstand b zwischen dem Vorsprung 8-12 und der benachbarten Bitleitung 8-19 kleiner ist als der Abstand c zwischen dem Abschnitt der Bitleitung 8-3 an anderen Stellen als dem Vorsprung 8-12 und der be nachbarten Bitleitung 8-19, kann diese Struktur bei tatsäch lichen Anwendungen nicht zu einem Kurzschlußproblem führen. Selbst wenn bei der Struktur die Möglichkeit besteht, daß sie zu einem Problem führt, kann dieses einfach dadurch um gangen werden, daß die benachbarte Bitleitung 8-19 so ausge bildet wird, daß ihr unterer Abschnitt leicht so gekrümmt ist, daß sie einen gekrümmten Abschnitt 8-1 aufweist, der dem Vorsprung 8-12 zugewandt ist.

Wie in Fig. 12 dargestellt, sind zwei benachbarte aktive Bereiche in fünf Bereiche 8-6, 8-7, 8-8, 8-10 und 8-11 un terteilt, und sie können infolge ihrer zusammengesetzten Form als Speicherzellen vom "Seemövenflügeltyp" bezeichnet werden. Der dem Körper einer Seemöve entsprechende aktive Bereich 8-8 ist so ausgebildet, daß er im wesentlichen das zweite Kontaktloch 8-4 überdeckt. In aktiven Bereichen 8-7 und 8-10, die den Innenflügelbereichen einer Seemöve ent sprechen, sind jeweils kanalbildende Bereiche von Schalt transistoren ausgebildet. Jeder kanalbildende Bereich ist mit einem vorgegebenen Winkel schräg in bezug auf die Wort leitung 8-5 ausgebildet. Gemäß der Erfahrung ist es am vor teilhaftesten, daß der Winkel derart bestimmt wird, daß der kanalausbildende Bereich parallel zu einer diagonalen Linie verläuft, die zwei Eckpunkte 8-13 und 8-14 des rechteckigen Bereichs 8-9 miteinander verbindet. Bei tatsächlichen Anwen dungen liegt der Winkel in der Größenordnung von 30°. Zwei Wortleitungen 8-5 und 8-15, die so angeordnet sind, daß sie die in Verbindung mit Fig. 8 erläuterten Anordnungsbegren zungen berücksichtigen, sind mit ihren in Fig. 2 dargestell ten, vorbestimmten Abschnitten so gebogen, daß sie vom er sten Kontaktloch 8-2, das daneben ausgebildet ist, maximalen Abstand einhalten. Aus demselben Grund ist auch die Breite des Wortleitungsabschnitts 8-16 variiert. Jede Wortleitung behält im kanalausbildenden Bereich eine vorbestimmte Breite bei, um eine Ausschaltcharakteristik beizubehalten. Anders gesagt, weist z. B. im Wortleitungsbereich 8-16 die Wortlei tung die durch den Prozeß erlaubte Minimalbreite auf, um den Abstand zum benachbarten ersten Kontaktloch 8-2 zu vergrö ßern.

In der Vergangenheit wurde ein Prozeß zum Abknicken oder Verbiegen der Wortleitungen 8-5 und 8-15 und zum Verändern der Breite derselben wegen einer Erhöhung der Datenmenge beim Erstellen einer Photoplatte als unerwünscht angesehen. Jedoch bestehen hier keine Schwierigkeiten, da bei Speicher zellen ein kleiner Block Daten verarbeitet und wiederholt verwendet werden kann. Auch besteht keine Schwierigkeit beim Herstellen einer Photoplatte unter Verwendung von Elektro nenstrahlanlagen.

An den Oberkanten der rechteckigen Bereiche 8-9 und 8-18 der Grundspeicherzellen ist eine Bitleitung einer benachbarten Speicherzelle angeordnet. Demgemäß ist die Position des er sten Kontaktlochs 8-2 für den ersten Diffusionsbereich so bestimmt, daß das erste Kontaktloch 8-2 von allen Wortlei tungen 8-5 und 8-15, die zu beiden Seiten angeordnet sind, und von den über und unter dem ersten Kontaktloch 8-2 ange ordneten Bitleitungen 8-19 und 8-3 einen gleichen Abstand einhält. Die Form des ersten Diffusionsbereichs in den äuße ren Flügelbereichen 8-6 und 8-11, die den beiden Enden der Seemöve entsprechen, sollte so entworfen sein, daß der erste Diffusionsbereich das erste Kontaktloch gut abdeckt und einen geeigneten Abstand zum benachbarten aktiven Bereich einhält.

Die Fig. 1 und 2 veranschaulichen ein Ausführungsbeispiel der Erfindung. Es können auch andere Formen ausgeführt wer den. Z. B. können Formen realisiert werden, die dadurch er halten werden, daß die Formen von Fig. 2 vertikal umgekehrt werden.

In Fig. 10B ist ein Verfahren zum erfindungsgemäßen Anordnen von Speicherzellen in einem Speicherarray dargestellt. In diesem Fall werden nur seitlich symmetrische Muster von Grundspeicherzellen verwendet, im Gegensatz zum Fall von Fig. 10A. Ein anderes Ausführungsbeispiel der vorliegenden Erfindung, das dieses Verfahren in der Praxis nutzt, ist in Fig. 1 dargestellt. Fig. 1 zeigt ein Beispiel, wie die Mög lichkeit eines Kurzschlusses durch Abbiegen der neben der Bitleitung 8-3 liegenden und dem Vorsprung 8-12 in der Nähe des zweiten Kontaktlochs 8-4 für die Bitleitung 8-3 zuge wandten Bitleitung 8-19 beseitigt werden kann. Gemäß diesem Ausführungsbeispiel ist das erste Kontaktloch 8-2 für den ersten Diffusionsbereich nicht an einer imaginären Linie 7-1 angeordnet, die das zweite Kontaktloch für zwei benachbarte Bitleitungen miteinander verbindet, die diagonal zu den bei den Seiten des ersten Kontaktlochs 8-2 angeordnet sind. Durch diese Anordnung weist die Erfindung ein Konzept auf, das sich von denen der Fig. 6 und 9 unterscheidet. Durch Verwenden dieser Anordnung ist es möglich, die Größe der zweiten Kontaktlöcher auszuweiten, wie dies in Fig. 4 darge stellt ist.

Unter Bezugnahme auf Fig. 3 kann festgestellt werden, daß dann, wenn es erforderlich ist, die Breite jedes Seemöven flügels unabhängig vom Abstand zwischen jedem Seemövenflügel und dem benachbarten aktiven Bereich vergrößert werden kann, wie in den Bereichen 8-7 und 8-10. Dies kann in den Fällen der Fig. 6 und 9 ebenfalls nicht erwartet werden.

Wie es aus der obigen Beschreibung ersichtlich ist, ver schafft die Erfindung die Möglichkeit, daß Kurzschlüsse ver mieden werden und Speicherzellen hoch integriert werden kön nen.

Claims

1. DRAM, gekennzeichnet durch
ein Halbleitersubstrat mit mehreren aktiven Bereichen (8-7, 8-10), die jeweils in jeder Speicherzelle angeordnet sind und einen ersten Fremdstoffdiffusionsbereich, einen zweiten Fremdstoffdiffusionsbereich für zwei benachbarte Speicherzellen gemeinsam und einen zwischen dem ersten und dem zweiten Fremdstoffdiffusionsbereich angeordneten, kanal bildenden Bereich aufweisen, wobei die ersten Fremdstoff diffusionsbereiche benachbarter aktiver Bereiche jeweils an Positionen angeordnet sind, die symmetrisch zum gemeinsamen zweiten Fremdstoffdiffusionsbereich liegen;
mehrere gleichmäßig voneinander beabstandete Wortleitungen (8-16), die auf dem Halbleitersubstrat ausgebildet sind, wobei jede Wortleitung sich schräg in bezug auf jeden kanal bildenden Bereich jedes entsprechenden aktiven Bereichs er streckt;
mehrere gleichmäßig beabstandete Bitleitungen (8-3), die auf dem Halbleitersubstrat ausgebildet sind und sich recht winklig zu den Wortleitungen erstrecken, wobei jede der Bit leitungen eine Mittellinie aufweist, die sich schräg in be zug auf den kanalbildenden Bereich jedes entsprechenden ak tiven Bereichs erstreckt;
mehrere Kondensatoren, von denen jeder in Längsrichtung zwischen benachbarten Bitleitungen und seitlich zwischen zwei benachbarten Wortleitungen angeordnet ist; und
eine isolierende Schicht mit ersten Kontaktlöchern (8-2) zum Anschließen der ersten Fremdstoffdiffusionsbereiche an die jeweiligen Kondensatoren, und zweiten Kontaktlöchern (8-4) zum Anschließen der zweiten Fremdstoffdiffusionsberei che an die entsprechenden Bitleitungen, wobei jedes der zweiten Kontaktlöcher zwischen jeweiligen ersten Kontaktlö chern zweier benachbarter Speicherzellen (8-9, 8-18) so an geordnet ist, daß eine imaginäre Linie, die sie verbindet, eine Linie ist, die abweichend von einer geraden Linie un ter einem vorgegebenen Winkel abgebogen ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß zwei benachbarte aktive Bereiche (8-7, 8-10) zusammen Seemöven flügelform aufweisen, mit einem Körper (8-8), der dem zwei ten Fremdstoffdiffusionsbereich entspricht, der den zwei be nachbarten aktiven Bereichen gemeinsam ist, mit inneren Flü gelabschnitten (8-7, 8-10), die jeweils den kanalbildenden Bereichen der zwei benachbarten aktiven Bereiche entspre chen, und mit äußeren Flügelabschnitten (8-6, 8-11), die je weils dem ersten Fremdstoffdiffusionsbereich der zwei be nachbarten aktiven Bereiche entsprechen.

3. DRAM nach Anspruch 2, dadurch gekennzeichnet, daß jeder erste jedem äußeren Flügelabschnitt (8-6, 8-11) des Seemö venflügels entsprechende erste Fremdstoffdiffusionsbereich eine schräge obere Kante aufweist, die den ihm benachbarten zwei benachbarten aktiven Bereichen zugewandt ist und unre gelmäßige Breite in solcher Weise aufweist, daß der erste Fremdstoffdiffusionsbereich von den zwei anderen ihm und einander benachbarten Bereichen einen vorgegebenen Abstand einhält.

4. DRAM nach Anspruch 2, dadurch gekennzeichnet, daß der Körper (8-8), die inneren Flügelabschnitte (8-7, 8-10) und die äußeren Flügelabschnitte (8-6, 8-11) des Seemövenflügels jeweils unterschiedliche Breite aufweisen.

5. DRAM nach Anspruch 2, dadurch gekennzeichnet, daß das Ende jedes äußeren Flügelabschnitts (8-6, 8-11) mit un gleichförmiger Breite jeweils oberhalb der zugehörigen Bit leitung (8-3) angeordnet ist.

6. DRAM nach Anspruch 3, dadurch gekennzeichnet, daß jeder äußere Flügelabschnitt (8-6, 8-11) eine sich schräg zur Mit tellinie der Bitleitung (8-3) erstreckende obere Kante und eine sich parallel zu dieser Mittellinie erstreckende untere Kante aufweist.

7. DRAM nach Anspruch 3, dadurch gekennzeichnet, daß die Erstreckungsrichtung der oberen Kante jedes äußeren Flügel abschnitts (8-6, 8-10) derjenigen des entsprechenden kanal bildenden Bereichs entgegengesetzt ist.

8. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Mitte jedes zweiten Kontaktlochs (8-4) auf der Mittellinie der entsprechenden Bitleitung (8-3) und die Mitte jedes er sten Kontaktlochs (8-2) in der Mitte des zugehörigen Konden sators angeordnet ist, und die Größe jedes ersten Kontakt lochs so bestimmt ist, daß es von den beiden Wortleitungen (8-16) und den zwei benachbart angeordneten Bitleitungen (8-3) einen vorgegebenen Abstand einhält.

9. DRAM nach Anspruch 8, dadurch gekennzeichnet, daß die Linie, die die Mitte jedes ersten Kontaktlochs (8-2) und die Mitte jedes zugehörigen zweiten Kontaktlochs (8-4) miteinan der verbindet, eine "V"-förmige Biegung mit einem vorgegebe nen Winkel aufweist.

10. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß sich jeder kanalbildende Bereich (8-7, 8-10) unter etwa 30° schräg zur zugehörigen Bitleitung (8-3) und unter etwa 60° zur zugehörigen Wortleitung (8-16) erstreckt.

11. DRAM, gekennzeichnet durch:
mehrere aktive Bereiche (8-7, 8-10), die jeweils in jeder Speicherzelle (8-9, 8-18) angeordnet sind und einen ersten Fremdstoffdiffusionsbereich (8-6, 8-11), einen zwei benach barten Speicherzellen gemeinsamen zweiten Fremdstoffdiffusionsbereich (8-8) und einen kanalbildenden Bereich (8-7, 8-10) aufweisen, der zwischen jeweils einem ersten und zwei ten Fremdstoffdiffusionsbereich ausgebildet ist und sich schräg zu einer als Gate wirkenden Wortleitung (8-16) und einer benachbart angeordneten Bitleitung (8-3) erstreckt, wobei die ersten Fremdstoffdiffusionsbereiche der zwei be nachbarten aktiven Bereiche an Positionen angeordnet sind, die jeweils symmetrisch zum gemeinsamen zweiten Fremdstoff diffusionsbereich liegen;
mehrere Bitleitungen (8-3), die rechtwinklig zu den Wort leitungen (8-16) stehen und jeweils einen Vorsprung (8-12) aufweisen, der sich vom Hauptabschnitt derselben in einer der Erstreckungsrichtung der Wortleitung entsprechenden Richtung erstreckt, wobei der Ort des Vorsprungs im zugehö rigen zweiten Fremdstoffdiffusionsbereich zwischen den je weiligen kanalbildenden Bereichen der zwei benachbarten Speicherzellen liegt, und in einem gewünschten Bereich ein abgebogener Abschnitt so ausgebildet ist, daß er die Bitlei tung vom Vorsprung der benachbarten Bitleitung beabstandet hält, um dadurch zu verhindern, daß ein Kurzschluß zwischen den zwei Bitleitungen auftritt;
mehrere Kondensatoren, von denen jeder kurze, sich zwi schen zwei benachbarten Bitleitungen erstreckende Kanten und lange, sich zwischen zwei benachbarten Wortleitungen er streckende Kanten aufweist, wobei die untere der langen Kan ten entlang der Hauptabschnittskante der entsprechenden Bit leitung angeordnet ist, von der ausgehend sich der Vorsprung erstreckt; und
mehrere Wortleitungen (8-16), von denen jede in einem ge wünschten Bereich einen abgebogenen Abschnitt aufweist, der so ausgebildet ist, daß er die Wortleitung von einem ersten Kontaktloch (8-2) zum elektrischen Verbinden jedes ersten Fremdstoffdiffusionsbereichs mit jedem entsprechenden Kon densator beabstandet hält, um dadurch einen Kurzschluß zu vermeiden, der dazwischen auftreten könnte.

12. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß der zweite Fremdstoffdiffusionsbereich (8-8) und das zweite Kon taktloch (8-4) in einem Abschnitt der zugehörigen Bitleitung (8-3) angeordnet sind, in dem der Vorsprung (8-12) vorhanden ist.

13. DRAM nach Anspruch 12, dadurch gekennzeichnet, daß die Mitte des zweiten Kontaktlochs (8-4) entlang der Mittellinie der Breite des Vorsprungs (8-12) verschiebbar ist, wobei die Richtung der Mittellinie dieselbe ist wie die Richtung des Vorsprungs und daß die Mittellinie rechtwinklig zur Mittel linie des Hauptabschnitts der Bitleitung (8-3) steht.

14. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß die Form des ersten Kontaktlochs (8-2) derjenigen des Kondensa tors ähnlich ist und die Form des zweiten Kontaktlochs (8-4) näherungsweise mit derjenigen des Bitleitungsvorsprungs (8-12) identisch ist.

15. DRAM nach Anspruch 14, dadurch gekennzeichnet, daß die Form des ersten Kontaktlochs (8-2) näherungsweise rechteckig ist und die Form des zweiten Kontaktlochs (8-4) näherungs weise kreisförmig ist.

16. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß der erste Fremdstoffdiffusionsbereich (8-6, 8-11), der zweite Fremdstoffdiffusionsbereich (8-8) und die kanalbildenden Be reiche (8-7, 8-10), die einen aktiven Bereich bilden, nicht in einer Linie angeordnet sind, um eine Prozeßtoleranz zu erhalten.

17. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß sich der kanalbildende Bereich (8-7, 8-10) unter etwa 30° schräg zur zugehörigen Bitleitung (8-3) und unter etwa 60° schräg zur zugehörigen Wortleitung (8-16) erstreckt.

18. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß der Vorsprung (8-12) jeder Bitleitung (8-3) sich nicht über die Linie hinaus erstreckt, die die Mitten der ersten Kontakt löcher (8-2) zweier benachbarter Speicherzellen (8-9, 8-18) miteinander verbindet, die das zweite Kontaktloch (8-4) ge meinsam haben.

19. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß jede Wortleitung in ihrem Abschnitt gleichförmige Breite auf weist, der in jedem zugehörigen kanalbildenden Bereich (8-7, 8-10) zweier zugehöriger, symmetrisch zueinander angeordne ter aktiver Bereiche vorhanden ist, um eine Ausschaltcharak teristik beizubehalten, und daß sie in ihrem, dem ersten Fremdstoffdiffusionsbereich (8-6, 8-11) jeder benachbarten Speicherzelle nächstliegenden Abschnitt einen abgebogenen Abschnitt mit einer Breite aufweist, die sich so verändert, daß sie von den benachbarten aktiven Bereichen der benach barten Speicherzellen einen vorgegebenen Abstand einhält.

20. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß die Mitte des ersten Kontaktlochs (8-2) der Mitte des zugehöri gen Kondensators entspricht.

21. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß die Richtung, unter der sich der kanalbildende Bereich (8-7, 8-10) erstreckt, näherungsweise parallel zu einer diagonalen Linie ist, die den unteren linken und den oberen rechten Eckpunkt einer zugehörigen Speicherzelle (8-9, 8-18) mitein ander verbindet.

22. DRAM nach Anspruch 21, dadurch gekennzeichnet, daß jede Speicherzelle innerhalb eines rechteckigen Bereichs (8-9, 8-18) ausgebildet ist, der dadurch festgelegt ist, daß die Mitten der Unterkanten von zwei zweiten diagonal nebeneinan der liegenden Kontaktlöchern (8-4) miteinander verbunden werden.

23. DRAM nach Anspruch 11, dadurch gekennzeichnet, daß der abgebogene Abschnitt jeder Bitleitung (8-3) eine dem oberen Abschnitt des Vorsprungs (8-12) der benachbarten Bitleitung ähnliche Form aufweist.

24. Verfahren zum Anordnen von Speicherzellen eines DRAM mit einem Halbleitersubstrat mit mehreren aktiven Bereichen, die jeweils in jeder Speicherzelle angeordnet sind und einen ersten Fremdstoffdiffusionsbereich, einen zweiten Fremd stoffdiffusionsbereich, der zwei benachbarten Speicherzellen gemeinsam ist, und einen zwischen dem ersten und dem zweiten Fremdstoffdiffusionsbereich angeordneten kanalbildenden Be reich aufweisen, wobei die ersten Fremdstoffdiffusionsberei che benachbarter aktiver Bereiche an Positionen angeordnet sind, die jeweils symmetrisch zum zweiten Fremdstoffdiffu sionsbereich liegen, mehreren gleichförmig beabstandeten Wortleitungen, mehreren gleichförmig beabstandeten Bitlei tungen, die rechtwinklig zu den Wortleitungen stehen und je weils einen Vorsprung aufweisen, mehreren Stapelkondensato ren, die jeweils eine Speicherelektrode aufweisen, und einer isolierenden Schicht mit mehreren ersten Kontaktlöchern, von denen jedes die Speicherelektrode jedes Stapelkondensators und jeden zugehörigen ersten Fremdstoffdiffusionsbereich elektrisch anschließt, und mehreren zweiten Kontaktlöchern, von denen jedes jede Bitleitung und jeden zugehörigen zwei ten Fremdstoffdiffusionsbereich elektrisch anschließt; da durch gekennzeichnet, daß das Verfahren folgende Schritte aufweist:
Auswählen der Positionen jedes Bitleitungsvorsprungs als Position jedes zweiten Fremdstoffdiffusionsbereichs in jedem zugehörigen aktiven Bereich;
Bestimmen der Position des ersten Fremdstoffdiffusionsbe reichs in einem von zwei benachbarten aktiven Bereichen in solcher Weise, daß sie einer von der Mittellinie jedes Bit leitungsvorsprungs in Längsrichtung der Speicherzelle um eine vorgegebene Entfernung und einen vorgegebenen Winkel beabstandeten Position entspricht;
Bestimmen der Position des ersten Fremdstoffdiffusionsbe reichs im anderen der zwei benachbarten aktiven Bereiche in solcher Weise, daß sie einer Position entspricht, die symme trisch zur Position des ersten Fremdstoffdiffusionsbereichs in bezug auf die Mittellinie jedes Bitleitungsvorsprungs liegt;
Bestimmen der Mitte jedes ersten Kontaktlochs und der Mit te jedes zweiten Kontaktlochs in solcher Weise, daß sie der Mitte jedes ersten Fremdstoffdiffusionsbereichs bzw. der Mitte jedes zweiten Fremdstoffdiffusionsbereichs entspre chen, und Bestimmen der Größe jedes ersten Kontaktlochs und der Größe jedes entsprechenden zweiten Kontaktlochs in sol cher Weise, daß die zwei Kontaktlöcher von allen zu ihnen benachbart liegenden Wortleitungen und Bitleitungen einen vorgegebenen Abstand einhalten; und
Bestimmen der Mitte des Stapelkondensators in solcher Wei se, daß sie der Mitte jedes entsprechenden ersten Kontakt lochs entspricht, um dadurch die Position jedes Stapelkon densators in einem Bereich festzulegen, der durch zwei be nachbarte Wortleitungen und zwei benachbarte Bitleitungen festgelegt wird.

25. Verfahren nach Anspruch 24, gekennzeichnet durch einen Schritt des Anordnens jedes ersten Kontaktlochs in solcher Weise, daß seine Mitte nicht auf einer Linie angeordnet ist, die die Mitten von zwei zweiten Kontaktlöchern miteinander verbindet, die diagonal zueinander benachbart angeordnet sind.

26. Verfahren nach Anspruch 24, gekennzeichnet durch den weiteren Schritt des Anordnens des Vorsprungs in solcher Weise, daß die Mitte des Bitleitungsabschnitts, von dem der Vorsprung vorsteht, an der vorsprungsseitigen Kante des Hauptabschnitts der Bitleitung angeordnet ist.

27. Verfahren nach Anspruch 26, gekennzeichnet durch den weiteren Schritt des Anordnens des Vorsprungs in solcher Weise, daß er sich nicht über eine Linie hinaus erstreckt, die die Mitten erster Kontaktlöcher zweier benachbarter Speicherzellen miteinander verbindet, die in seitlicher Sym metrie zueinander angeordnet sind.

28. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß der vorgegebene Winkel etwa 30° ist.