JP3008892B2

JP3008892B2 - 半導体装置

Info

Publication number: JP3008892B2
Application number: JP9138601A
Authority: JP
Inventors: 直記笠井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-28
Filing date: 1997-05-28
Publication date: 2000-02-14
Anticipated expiration: 2017-05-28
Also published as: CN1200571A; KR100267587B1; CN1096711C; KR19980087416A; JPH10335601A; US6034384A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリを含
む半導体装置において、パターンの重ね合わせ余裕度を
増大させるアレイパターン配置を採用した半導体装置に
関する。

【０００２】

【従来の技術】半導体メモリは、およそ３年間に記憶容
量（ビットを単位とする）が４倍に増大するようなペー
スでチップの開発が継続的に行われている。この進歩
は、主に加工技術の微細化とチップ面積増大によって実
現されてきた。３年に４倍の大容量化を１世代とする
と、各世代の半導体素子を構成するパターン寸法の加工
技術は世代ごとに約２／３に縮小され、チップ面積は世
代ごとに約１．５倍増大してきた。

【０００３】半導体メモリチップの主な構成要素は、情
報を蓄積するメモリセルが２次元のマトリクス状に配列
されたメモリセル部（一般に、１メモリセル＝１ビット
となる）と、任意のメモリセルから情報を読み書きする
ためのセンスアンプ回路部およびデコーダ部と、制御回
路および入出力回路部である。

【０００４】メモリ容量の大きさはメモリセルの数に対
応している。そして、チップの中で占有面積率が最も大
きなものがメモリセル部である。できるだけ多くのメモ
リセルを小さな面積のチップに配置することが望まし
く、そのためには、一つのメモリセルをできるだけ小さ
い面積に形成する必要がある。そこで、メモリセル部に
おいて、チップの中で最も小さな設計寸法を用いてパタ
ーンが配置される。また、メモリセル部は、複数のパタ
ーンを重ね合わせることで形成されているために、複数
の層の重ね合わせに対する寸法余裕も最も小さな値が設
定される。

【０００５】ところで、記憶容量（ビット数）がまだ小
さかった以前の半導体メモリでは、メモリセルはチップ
にひとかたまりの領域として半導体メモリチップ内に構
成されていた。しかし、記憶容量の増大した近年の半導
体メモリでは、ひとかたまりのメモリセル部によってチ
ップを構成しようとすると、メモリセルを縦方向および
横方向に接続する数が多くなり、配線、即ち、ビット線
およびワード線の長さが長くなる。また、前述のように
設計寸法が小さくされている上に、ビット数の増加によ
って配線幅寸法がさらに縮小される。その結果、配線抵
抗が増加して動作速度が遅くなる。さらに、一本のビッ
ト線に接続するメモリセルの増加によってメモリセルか
ら情報を読み出すための信号が小さくなる。これら二つ
の理由から、記憶容量の大きな半導体装置では、メモリ
セル部をひとかたまりの領域とはせず、メモリセル部を
複数に分割して配置している。

【０００６】例えば、Ｔ．Ｓａｅｋｉ等によって発表さ
れた１９９６年インターナショナル・ソリッド・ステイ
ト・サーキット・カンファレンス（Ｉｎｔｅｒｎａｔ
ＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔＣｏｎｆｅ
ｒｅｎｃｅ）予稿集第３７４頁〜第３７５頁に記載され
た２５６メガビット・ダイナミック・ランダム・アクセ
ス・メモリ（以降２５６ＭｂＤＲＡＭと記載する）で
は、図６に示すような２５６ＭｂＤＲＡＭチップが構成
されている。図６（ａ）に示すように、チップ短辺を二
等分するように中央に入出力・制御回路部３０１が配置
され、入出力・制御回路３０１のの両側にＹデコーダ部
３０２がそれぞれ配置されている。前記入出力・制御回
路部３０１およびＹデコーダ部３０２によって左右に分
割された二つの領域は、さらにチップ長辺方向に４分割
され、３つの分割領域のうち中央を除く上下２ヶ所の分
割領域には、Ｘデコーダ部３０３がそれぞれ配置されて
いる。即ち、２５６ＭｂＤＲＡＭチップは、入出力・制
御回路部３０１、Ｙデコーダ部３０２、およびＸデコー
ダ部３０３等によって、８つのアレイ部３０４に分割さ
れている。

【０００７】各アレイ部３０４は、繰り返しパターンに
よって構成されている。図面中で、アレイ部３０４内に
記されたＦ字は、アレイ部に配置されたパターンの方向
を示している。例えば、チップ右下のアレイ部を、パタ
ーンの方向が反転も回転もされていない正方向パターン
アレイ部３１１とすると、その左側のアレイ部は、正方
向パターンアレイ部３１１のパターンを前記入出力・制
御回路部３０１を中心として線対称に反転した左右反転
パターンアレイ部３１２である。また、正方向パターン
アレイ部３１１の上部のアレイ部は、前記正方向パター
ンアレイ部３１１のパターンを、前記Ｘデコーダ３０３
を中心として線対称に反転した上下反転パターンアレイ
部３１３である。そして、正方向パターンアレイ部３１
１の左上のアレイ部は、前記正方向パターンアレイ部３
１１のパターンを１８０度回転させた１８０゜回転パタ
ーンアレイ部３１４である。

【０００８】このような反転パターンを用いてチップの
パターン設計を行うことにより、パターン設計が簡易に
なる。例えば、Ｙデコーダ部３０２からアレイ部３０４
ヘ延長する配線の方向はチップ右側のアレイ部と左側の
アレイ部とで反対方向になっているが、一方のＹデコー
ダ３０２とアレイ部３０４との接続パターン設計を行え
ば、これを反転させることによって反対側のアレイ部の
パターンがとても簡単に形成できる。特に、ＣＡＤ（Ｃ
ｏｍｐｕｔｅｒＡｉｄｅｄＤｅｓｉｇｎ）を利用し
て設計を行う場合には、このような反転をとても簡単に
行うことが可能である。さらに、パターン修正する場合
には、基になる正方向パターンを修正すれば、反転パタ
ーンは同時に修正されるように設定することができるな
ど、実質的に全アレイ部の半分の設計を行うだけで済
む。このように設計の簡便さという点で効果的である。

【０００９】前記正方向パターンアレイ部３１１および
上下反転パターンアレイ部３１２の詳細な構成が、図６
（ｂ１）および（ｂ２）にそれぞれ示してある。アレイ
部３０４は、メモリセルが２次元のマトリクス状に配列
されたメモリセル部３２１と、メモリセル部３２１の左
右に配置されたセンスアンプ部３２２と、メモリセル部
３２１の上下に配置されたサブワードドライバ部（ワー
ドドライバ部）３２３と、センスアンプ部３２２とサブ
ワードドライバ部３２３の交差するクロス部３２４から
なる。縦軸がセンスアンプ部３２２で、横軸がサブワー
ドドライブ部３２３の格子状（マトリクス状）をなすよ
うに構成されている。

【００１０】正方向パターンアレイ部３１１および上下
反転パターンアレイ部３１２におけるメモリセル部３２
１のマスクパターンの詳細な構成が、それぞれ図１（ｃ
１）および（ｃ２）に示してある。素子領域とコンタク
トの位置関係をわかりやすくするために、ワード線、ビ
ット線３４１、容量下部電極３４４、容量上部電極３４
６、金属配線などのパターンはここには図示していな
い。２５６ＭｂＤＲＡＭは、ビット線上にキャパシタを
形成するＣＯＢ（ＣａｐａｃｉｔｏｒＯｖｅｒＢｉｔ
ｌｉｎｅ）構造を形成するために、露光時に用いられる
素子領域マスクパターン３２５の形状がＴ型になってい
る。Ｔ型の素子領域マスクパターン３２５の出っ張り部
分にビットコンタクトマスクパターン３２６が配置さ
れ、Ｔ型の長辺の両端に容量コンタクトマスクパターン
３２７が配置されている。なお、素子領域の最小パター
ン寸法と最小スペース寸法はそれぞれ０．２５μｍ程度
である。この最小設計寸法（０．２５μｍ）はメモリセ
ル部においてのみ適用されるもので、メモリセル部以外
の領域では０．３μｍ以上の値が最小設計寸法として用
いられている。

【００１１】図６（ｃ１）および（ｃ２）に示したマス
クパターンをマスクとし、ＫｒＦエキシマレーザー露光
装置を用いてウエハー上に製造されたメモリセル部３２
１の構造が図７に示してある。図７（ａ１）および（ａ
２）は、図６（ａ１）および（ａ２）に示した正方向パ
ターンアレイ部３１１および上下反転パターンアレイ部
３１３のメモリセル部拡大平面形状を示した図である。
図７（ｂ１）および（ｃ１）は、図７（ａ１）のＡ−Ａ
およびＢ−Ｂにおける断面構造を示した図である。図７
（ｂ２）および（ｃ２）は、図７（ａ２）のＡ−Ａおよ
びＢ−Ｂにおける断面構造を示した図である。これらの
図面には、Ｐ型シリコン基板３３１、フィールド酸化膜
３３２、第１Ｎ型拡散層３３６、ビットコンタクト３３
９およびその外抜き部（はみ出し部）３４０、ビット線
３４１、層問絶縁膜３３８、第２Ｎ型拡散層３３７、ゲ
ート酸化膜３３４、容量コンタクト３４２およびその外
抜き部（はみ出し部）３４３、容量下部電極３４４、容
量絶縁膜３４５、容量上部電極３４６等が示されてい
る。

【００１２】ＫｒＦエキシマレーザー露光は、現在半導
体集積回路の量産に用いられる光露光技術の中で、最も
微細なパターンを形成できる。しかし、０．２５μｍと
パターン解像度限界に近い寸法を用いてパターン形成し
ているために、近接効果によってマスクパターン形状を
忠実にウエハー上に再現することは困難である。一般的
には、露光によって、マスクパターンの形状の角が丸く
なった形状が得られる。例えば、ビットコンタクト３３
９および容量コンタクト３４２は円形になる。Ｔ型の素
子領域マスクパターン３２６を用いると、Ｔ型の突出部
の角がなめらかになって、角が丸まった平ベったい二等
辺三角形状の素子領域３３３が形成される。素子領域３
３３が形成された後に、ビットコンタクト３３９あるい
は容量コンタクト３４２が、素子領域に対して位置合わ
せを行った上で形成される。位置合わせが正確に行われ
れば、ビットコンタクト３３９あるいは容量コンタクト
３４２は、素子領域３３３の表面に形成された第１Ｎ型
拡散層３３６あるいは第２Ｎ型拡散層３３７からはみ出
すことなく形成される。

【００１３】

【発明が解決しようとする課題】しかし、実際の製造に
おいて、位置ズレは必ず生じる。図７には、ビットコン
タクト３３３および容量コンタクト３３９が、素子領域
３３３に対して、上方向に約０．１μｍの位置ズレ３５
１、３５２を生じた場合が示されている。位置ズレを生
じると、断面図に示すように、ビットコンタクト３３９
および容量コンタクト３４２が、フイールド酸化膜３３
２を突き破って第１Ｎ型拡散層３３６および第２Ｎ型拡
散層３３９の外側にはみ出して、Ｐ型シリコン基板３３
１上に接続される。ビットコンタクト３３９あるいは容
量コンタクト３４２が素子領域３３３上からはみ出さず
に形成されれば、メモリセル間の最短距離、即ち、フイ
ールド酸化膜によって分離された拡散層の最短距離は、
素子領域間の最短距離３６１（図７（ａ２）参照）とな
る。しかし、コンタクトが素子領域３３３からはみ出し
て形成された場合には、メモリセル間の最短距離は、は
み出した容量コンタクト３４２と隣の素子領域との最短
距離３６２ａ、３６２ｂ（図７（ａ１）、（ａ２）参
照）となり、素子領域問の最短距離３６１より小さな値
となる。この最短距離が短くなると、メモリセル間の電
気的な分離が困難になる。

【００１４】ビットコンタクト３３９の素子領域３３３
に対する縦方向の位置ズレ距離と、素子領域３３３から
ビットコンタクト３３９のはみ出し寸法との関係を図８
に示してある。前記従来例では、図７（ａ１）、（ａ
２）に示すように、１チップ内でパターンが上下に反転
した領域が混在するために、ビットコンタクト位置ズレ
が上方向でも下方向でも０．０６μｍ以上のズレを生じ
た場合には、正方向パターンアレイ部あるいは上下反転
パターンアレイ部のどちらかにおいて、必ずビットコン
タクト３３９が素子領域３３３からはみ出す結果にな
る。

【００１５】また、容量コンタクト３４２の素子領域３
３３に対する縦方向の位置ズレ距離に対するメモリセル
間の最小距離を図９に示している。前記従来例では、図
７（ａ１）、（ａ２）に示すように、１チップ内でパタ
ーンが上下に反転した領域が混在するために、正方向パ
ターンアレイ部あるいは上下反転パターンアレイ部のど
ちらかにおいて、容量コンタクト位置ズレが上方向でも
下方向でも少しでもズレを生じると、素子領域問の最短
距離３６１よりも必ず容量コンタクトと隣の素子領域の
距離３６２ａまたは３６２ｂが最小距離となってしま
う。以上のように、従来例には、アレイ部において、正
方向パターンアレイ部と反転パターンアレイ部が存在す
るために、位置ズレに対する余裕（許容量）が小さいと
いう課題がある。

【００１６】なお、このメモリセル部以外の領域におい
ても、素子領域に対するコンタクトの位置ズレは生じる
が、メモリセル部に比ベて位置ズレの余裕度を大きくと
ってパターン設計されているためにあまり問題になるこ
とはない。実質的にはメモリセル部におけるパターンの
位置ズレ量が、位置ズレを許容し得るか否かの判断基準
となる。

【００１７】そこで本発明の目的は、パターン設計を煩
雑にすることなく、位置ズレに対する余裕を大きくして
生産性を向上させることにある。

【００１８】

【課題を解決するための手段】本発明の特徴は、チップ
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
２次元マトリクス状に配列されている第１の領域と、該
第１の領域の外周を取り囲むように形成されている第２
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第２の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、全ての前記アレイ部において前記第
１の領域内の前記パターンは全て同一方向に配列されて
いることにある。

【００１９】また、本発明のもう一つの特徴は、チップ
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
２次元マトリクス状に配列されている第１の領域と、該
第１の領域の外周を取り囲むように形成されている第２
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第２の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、前記デコーダ回路部がＸデコーダ部
とＹデコーダ部とからなり、該デコーダ回路部のいずれ
か一方を介して隣り合う前記アレイ部の、前記第１の領
域内の前記パターン同士が、前記一方のデコーダ回路部
を中心として実質的に線対称に配列されており、他方の
前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第１の領域内の前記パターンが全て同一方向に配列
されていることにある。

【００２０】前記第１の領域は、記憶情報を保持するメ
モリセル部である。

【００２１】そして、前記第２の領域は、少なくともセ
ンスアンプ部およびワードドライバ部を含む。

【００２２】これによって、煩雑なデコーダ部とセンス
アンプ部あるいはサブワードドライバ部との接続におい
て反転パターンを用いて簡単に設計可能であるため、パ
ターン設計やパターン修正を容易に行うことができる。
また、設計寸法として小さな値を用いてパターン設計さ
れるメモリセルアレイ部だけを、パターン配列を全て同
一方向に、またはＸ軸、Ｙ軸のいずれかにのみ線対称な
２方向に配列することによって、位置ズレが生じた場合
のどちらか一方の方向に対して余裕が大きくなる。

【００２３】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２４】図１は、２５６ＭｂＤＲＡＭチップにおけ
る設計パターン配置を示し、図２はウェハー上における
メモリセル部のパターン形状を示している。まず、本発
明の半導体装置の第１の実施形態の構成の概略につい
て、図１（ａ）を参照して説明する。チップ短辺を二等
分するように、中央に入出力・制御回路部１０１が配置
され、入出力・制御回路部の両側にＹデコーダ部１０２
がそれぞれ配置されている。前記入出力・制御回路部１
０１およびＹデコーダ部１０２によって左右に分割され
た二つの領域は、さらに、チップ長辺方向に４分割さ
れ、３つの分割領域のうち中央を除く上下２ヶ所の分割
領域にはＸデコーダ部１０３がそれぞれ配置されてい
る。即ち、２５６ＭｂＤＲＡＭチップは、入出力・制御
回路部１０１、Ｙデコーダ部１０２、およびＸデコーダ
部１０３等によって、８つのアレイ部１０４に分割され
ている。

【００２５】各アレイ部１０４は、繰り返しパターンに
よって構成されている。図面中でアレイ部１０４内に記
されたＦ字は、後述するメモリセル部以外のアレイ部に
配置されたパターンの方向を示している。チップ右下の
アレイ部を、パターンの方向を反転も回転もしない正方
向パターンアレイ部１１１とすると、その左側のアレイ
部はセルアレイ以外左右反転パターンアレイ部１１２で
ある。具体的には、セルアレイ以外左右反転パターンア
レイ部１１２の中のメモリセル以外の領域を構成するパ
ターンの方向は、前記正方向パターンアレイ部１１１の
メモリセル部以外のパターンを、前記入出力・制御回路
部１０１を中心として線対称に反転したものである。そ
して、正方向パターンアレイ部１１１の上部のアレイ部
は、セルアレイ以外上下反転パターンアレイ部１１３で
ある。このセルアレイ以外上下反転パターンアレイ部１
１３の中のメモリセル部以外の領域を構成するパターン
は、正方向パターンアレイ部１１１のメモリセル部以外
の領域のパターンを、Ｘデコーダ１０３を中心として線
対称に反転したものである。そして、正方向パターンア
レイ部１１１の左上のアレイ部は、前記正方向パターン
アレイ部１１１のメモリセル部以外の領域のパターンを
１８０度回転させたセルアレイ以外１８０゜回転パター
ンアレイ部１１４である。このように、メモリセル以外
に関して、反転パターンを用いてチップのパターン設計
を行うことにより、前記従来例と同様にパターン設計が
簡易になる。特に、ＣＡＤを利用する場合にはとても簡
単に設計や修正を行うことができる。なお、メモリセル
部とそれ以外のアレイ部とを接続することは比較的簡単
であるため、製造工程はほとんど煩雑にはならない。

【００２６】一方、図１に示す８分割のアレイ部１０４
の中のメモリセル部１２１のパターンは、反転も回転も
されず全て同じ方向に配置してある。本実施形態では、
全て正方向パターンである。メモリセルの中のパターン
はチップ全領域で同じ方向に配置されている。ここで、
アレイ部３０４中のメモリセル部のパターン方向をメモ
リセル部以外のアレイ部のパターン方向Ｆと区別してわ
かりやすく表示するためにＰで示した。

【００２７】前記アレイ部１０４のうち、右下と右上の
アレイ部１１１、１１３のパターンの詳細な構成が、図
１（ｂ１）および（ｂ２）にそれぞれ示してある。アレ
イ部１０４は、メモリセルが２次元のマトリクス状に配
列されたメモリセル部１２１と、メモリセル部１２１の
左右に配置されたセンスアンプ部１２２と、メモリセル
部１２１の上下に配置されたサブワードドライバ部（ワ
ードドライバ部）１２３と、センスアンプ部１２２とサ
ブワードドライバ部１２３の交差する領域のクロス部１
２４とからなる。縦軸がセンスアンプ部１２２で、横軸
がサブワードドライブ部１２３の格子状（マトリクス
状）をなすように構成されている。

【００２８】図１（ｂ１）および（ｂ２）におけるセル
アレイ部１２１のマスクパターンの詳細な構成が、図１
（ｃ１）および（ｃ２）にそれぞれ示してある。素子領
域とコンタクトの位置関係をわかりやすくするために、
ワード線、ビット線、容量下部電極、容量上部電極、金
属配線などのパターンは図示していない。従来例と同様
に、素子領域マスクパターン１２５の形状がＴ型になっ
ている。Ｔ型の素子領域マスクパターン１２５の出っ張
り部分にビットコンタクトマスクパターン１２６が配置
され、Ｔ型の長辺の両端に容量コンタクトマスクパター
ン１２７が配置されている。なお、メモリセル部の素子
領域の最小パターン寸法と最小スペース寸法はそれぞれ
０．２５μｍ程度であり、メモリセル部以外の領域で
は、０．３μｍ以上である。

【００２９】図１（ｃ１）および（ｃ２）に示すマスク
パターンをマスクとし、ＫｒＦエキシマレーザー露光装
置を用いてウエハー上に製造されたメモリセル部１２１
の構造が図２に示してある。図２（ａ）は、図１（ｃ
１）または（ｃ２）に示したメモリセル部１２１の平面
形状を示した図である。図２（ｂ）および図２（ｃ）
は、図２（ａ）のＡ−ＡおよびＢ−Ｂにおける断面構造
を示した図である。これらの図面には、Ｐ型シリコン基
板１３１、フィールド酸化膜１３２、第１Ｎ型拡散層１
３６、ビットコンタクト１３９、ビット線１４１、層問
絶縁膜１３８、第２Ｎ型拡散層１３７、第２補助Ｎ型拡
散層１３７、ゲート酸化膜１３４、容量コンタクト１４
２、容量下部電極１４４、容量絶縁膜１４５、容量上部
電極１４６等が示されている。

【００３０】ＫｒＦエキシマレーザー露光装置は、現在
半導体集積回路の量産に用いられる光露光技術の中で最
も微細なパターンを形成できる。しかし、寸法が０．２
５μｍとパターン解像度限界に近い寸法を用いてパター
ン形成しているために、近接効果によってマスクパター
ン形状を忠実にウエハー上に再現することは困難であ
る。一般的には角が丸くなり、ビットコンタクト１３９
および容量コンタクト１４２は円形で、Ｔ型の素子領域
マスクパターン１２６を用いると、Ｔ部の角がなめらか
になって、角が丸まった平ベったい二等辺三角形状の素
子領域１３３が形成される。その後、ビットコンタクト
１３９あるいは容量コンタクト１４２が素子領域に対し
て位置合わせを行った上で形成される。

【００３１】位置合わせが正確に行われれば、ビットコ
ンタクト１３９や容量コンタクト１４２が、素子領域１
３３の表面の第１Ｎ型拡散層１３６や第２Ｎ型拡散層１
３７からはみ出すことなく形成されるが、実際の製造に
おいて、位置ズレは必ず生じる。

【００３２】図２には、ビットコンタクト１３９および
容量コンタクト１４２が、素子領域１３３に対して、上
方向に約０．１μｍの位置ズレ１５１、１５２を生じた
場合を示している。図２（ｂ）に示すように、ビットコ
ンタクト１３９は位置ズレを生じたにもかかわらず素子
領域１３３からはみ出すことはなかった。一方、図２
（ｃ）に示すように、容量コンタクト１４２はフィール
ド酸化膜１３２を突き破って第２Ｎ型拡散層１３７から
はみ出しているため、はみ出した領域のＰ型シリコン基
板１３１表面にはイオン注入もしくは容量コンタクト１
４２からの不純物のしみだしによって形成される第２補
助Ｎ型拡散層１４３が形成されている。容量コンタクト
１４２が素子領域１３３上からはみ出さずに形成してあ
れば、メモリセル間の最短距離、即ち、フイールド酸化
膜１３２によって分離された拡散層の最短距離は、素子
領域間の最短距離１６１によって決まる。しかし、容量
コンタクト１４２が素子領域１３３からはみ出して形成
されると、メモリセル間の最短距離は、容量コンタクト
１４２と隣の素子領域との最短距離１６２となり、素子
領域間の最短距離１６１より小さな値となる。この距離
が短くなると、メモリセル問の電気的な分離が困難にな
る。

【００３３】ビットコンタクト１３９の素子領域１３３
に対する縦方向の位置ズレ距離と素子領域１３３からビ
ットコンタクト１３９のはみ出し寸法との関係が、図３
に示してある。本実施形態では図１（ａ１）、（ａ２）
に示したように、１チップ内でメモリセル部１２１は同
じ方向に配置されているために、ビットコンタクト位置
ズレ１５１が、下方向に０．０６μｍ以上生じた場合、
ビットコンタクト１３９は、素子領域１３３からはみ出
す結果になる。しかし、たとえ上方向に０．２５μｍズ
レを生じてもビットコンタクト１３９が素子領域からは
み出すことはない。

【００３４】図４には、容量コンタクト１４２の素子領
域１３３に対する縦方向の位置ズレ１５２の距離とメモ
リセル間の最小距離との関係を示してある。本実施形態
では、図２（ａ１）、（ａ２）に示すように、上方向に
は少しでも位置ズレが生じると容量コンタクトと隣の素
子領域との最小距離は素子領域間の最短距離より小さな
値となる。一方、下方向ヘの位置ズレに対しては、０．
１２μｍまでは、容量コンタクトと隣の素子領域との最
小距離は素子領域間の最短距離より大きな値となる。

【００３５】即ち、従来例では、上方向もしくは下方向
どちらに少しでも位置ズレを生じると、容量コンタクト
と隣の素子領域との最小距離は素子領域問の最短距離よ
り小さな値となっていたが、本実施形態においては、下
方向の容量コンタクト位置ズレに対しては、０．１２μ
ｍのマージンがとれる。従って、従来よりも位置誤差が
許容でき、製造が簡単になる。

【００３６】次に、本発明の第２の実施形態について図
５を参照して説明する。

【００３７】本実施形態が第１の実施形態と異なる点は
以下の通りである。図５（ａ）に示す８分割のアレイ部
１０４のうち、右側の４カ所のアレイ部１１１、１１３
のメモリセル部１２１のパターンは、反転や回転を用い
ず全て同じ方向に配置され（本実施形態では正方向パタ
ーン）、左側の４カ所のアレイ部はセルアレイ以外左右
反転パターンアレイ部２１２と、セルアレイ以外１８０
゜回転パターンアレイ部２１４であり、そのメモリセル
部２２１のパターンは、右側の正方向バターンメモリセ
ル部を左右反転して配置されている。

【００３８】アレイ部１０４のうちの二つアレイ部のメ
モリセル部のパターンを、図５（ｂ１）および（ｂ２）
にそれぞれ示している。第１の実施形態と同様に、アレ
イ部は、メモリセル部１２１、２２１と、センスアンプ
部１２２、２２２と、サブワードドライバ部１２３、２
２３と、クロス部１２４、２２４とからなる。

【００３９】セルアレイ部１２１、２２１のマスクパタ
ーンは、図５（ｃ１）および（ｃ２）にそれぞれ示す通
り、素子領域マスクパターン１２５、２２５の形状がＴ
型で、ビットコンタクトマスクパターン１２６、２２６
と、容量コンタクトマスクパターン１２７、２２７が配
置されている。尚、メモリセル部の素子領域の最小パタ
ーン寸法と最小スペース寸法はそれぞれ０．２５μｍ程
度であり、メモリセル部以外の領域では、０．３μｍ以
上である。

【００４０】本実施形態でも、第１の実施形態と同様
に、上方向または下方向位置ズレをある程度許容するこ
とができ、従来よりも製造が簡単になる。また、第１の
実施形態ではチップのどの部位でも位置誤差の許容が上
下いずれかのみであったのに対し、本実施形態では部位
によって位置誤差が許容される方向が異なる。

【００４１】以上、二つの実施形態は２５６ＭｂＤＲＡ
Ｍであるが、これに限定するものではなく、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）、マス
クＲＯＭ（マスク・リード・オンリー・メモリ）、ＥＰ
ＲＯＭ（イレーサブル・プログラマブル・リード・オン
リー・メモリ）、ＥＥＰＲＯＭ（エレクトリカリー・イ
レーサブル・プログラマブル・リード・オンリー・メモ
リ）、フラッシュメモリにおいても適用できる。また、
前記メモリをチップ内に含むメモリとロジックが混載さ
れた半導体装置にも適用できる。

【００４２】第２の実施形態においてメモリセル部のパ
ターンが左右反転したアレイ部を含むを例を示したが、
これに限定するものではなく、チップレイアウトによっ
ては、上下反転したアレイ部を含む構成としてもかまわ
ない。

【００４３】

【発明の効果】以上説明したように本発明によれば、パ
ターン設計やパターン修正の容易さは維持したままで、
ある方向に対する位置誤差の許容量が従来より大きくな
り、位置合わせのマージンが拡大するため、製造コスト
を増加させることなく歩留まりが向上する。

【００４４】また、位置誤差が従来より許容される方向
は、一方向のみではなく、チップ内の部位によって異な
る方向の位置誤差を許容可能にすることもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるパターン配置
を示す平面図で、（ａ）は全体図、（ｂ１）、（ｂ２）
は部分拡大図、（ｃ１）、（ｃ２）はメモリセル部の露
光用パターンマスクのさらなる拡大図である。

【図２】本発明の第１の実施形態におけるウェハー上に
おけるメモリセル部のパターン形状を示す図で、（ａ）
は素子領域形成状態を示す図、（ｂ）は（ａ）のＡ−Ａ
線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。

【図３】第１の実施形態におけるビットコンタクトの素
子領域に対する縦方向の位置ズレ距離と、素子領域から
のビットコンタクトのはみ出し寸法との関係を示した図
である。

【図４】第１の実施形態における容量コンタクトの素子
領域に対する縦方向の位置ズレ距離と、メモリセル間の
最小距離との関係を示す図である。

【図５】本発明の第２の実施形態におけるパターン配置
を示す平面図で、（ａ）は全体図、（ｂ１）、（ｂ２）
は部分拡大図、（ｃ１）、（ｃ２）はメモリセル部の露
光用パターンマスクのさらなる拡大図である。

【図６】従来例におけるパターン配置を示す平面図で、
（ａ）は全体図、（ｂ１）、（ｂ２）は部分拡大図、
（ｃ１）、（ｃ２）はメモリセル部の露光用パターンマ
スクのさらなる拡大図である。

【図７】従来例におけるウェハー上におけるメモリセル
部のパターン形状を示す図で、（ａ１）、（ａ２）は素
子領域形成状態を示す図、（ｂ１）は（ａ１）のＡ−Ａ
線断面図、（ｂ２）は（ａ２）のＣ−Ｃ線断面図、（ｃ
１）は（ａ１）のＢ−Ｂ線断面図、（ｃ２）は（ａ２）
のＤ−Ｄ線断面図である。

【図８】従来例におけるビットコンタクトの素子領域に
対する縦方向の位置ズレ距離と、素子領域からビットコ
ンタクトのはみ出し寸法との関係を示した図である。

【図９】従来例における容量コンタクトの素子領域に対
する縦方向の位置ズレ距離と、メモリセル間の最小距離
との関係を示す図である。

【符号の説明】

１０１、３０１入出力・制御回路部１０２、３０２Ｘデコーダ部（デコーダ回路部）１０３、３０３Ｙデコーダ部（デコーダ回路部）１０４、３０４アレイ部１１１正方向パターンアレイ部１１２、２１２セルアレイ以外左右反転パターン
アレイ部１１３セルアレイ以外上下反転パターン
アレイ部１１４、２１４セルアレイ以外１８０゜回転パタ
ーンアレイ部１２１、２２１、３２１メモリセル部１２２、２２２、３２２センスアンプ部１２３、２２３、３２３サブワードドライバ部１２４、２２４、３２４クロス部１２５、２２５、３２５素子領域マスクパターン１２６、２２６、３２６ビットコンタクトマスク
パターン１２７、２２７、３２７容量コンタクトマスクパ
ターン１３１、３３１Ｐ型シリコン基板１３２、３３２フィールド酸化膜１３３、３３３素子領域１３４、３３４ゲート酸化膜１３５、３３５ゲート電極１３６、３３６第１Ｎ型拡散層１３７、３３７第２Ｎ型拡散層１３８、３３８層間絶縁膜１３９、３３９ビットコンタクト１４１、３４１ビット線１４２、３４２容量コンタクト１４３第２補助Ｎ型拡散層１４４、３４４容量下部電極１４５、３４５容量絶縁膜１４６、３４６容量上部電極１５１、３５１ビットコンタクト位置ズレ１５２、３５２容量コンタクト位置ズレ１６１、３６１素子領域間の最短距離１６２、３６２ａ、３６２ｂ容量コンタクトと隣の
素子領域との最短距離３４０ビットコンタクト外抜き部（はみ
出し部）３４３容量コンタクト外抜き部（はみ出
し部）

Claims

(57)【特許請求の範囲】

【請求項１】チップが繰り返しパターンによって構成
された複数のアレイ部に分割され、少なくとも一部のア
レイ部間の境界に半導体メモリを構成するデコーダ回路
部が配設されている半導体装置において、前記各アレイ部が、前記パターンが２次元マトリクス状
に配列されている第１の領域と、該第１の領域の外周を
取り囲むように形成されている第２の領域とからなり、前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第２の領域内の前記パターン同士が、前記デコーダ
回路部を中心として実質的に線対称に配列されており、全ての前記アレイ部において前記第１の領域内の前記パ
ターンは全て同一方向に配列されていることを特徴とす
る半導体装置。
【請求項２】チップが繰り返しパターンによって構成
された複数のアレイ部に分割され、少なくとも一部のア
レイ部間の境界に半導体メモリを構成するデコーダ回路
部が配設されている半導体装置において、前記各アレイ部が、前記パターンが２次元マトリクス状
に配列されている第１の領域と、該第１の領域の外周を
取り囲むように形成されている第２の領域とからなり、前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第２の領域内の前記パターン同士が、前記デコーダ
回路部を中心として実質的に線対称に配列されており、前記デコーダ回路部がＸデコーダ部とＹデコーダ部とか
らなり、該デコーダ回路部のいずれか一方を介して隣り
合う前記アレイ部の、前記第１の領域内の前記パターン
同士が、前記一方のデコーダ回路部を中心として実質的
に線対称に配列されており、他方の前記デコーダ回路部
を介して隣り合う前記アレイ部の、前記第１の領域内の
前記パターンが全て同一方向に配列されていることを特
徴とする半導体装置。
【請求項３】前記第１の領域が、記憶情報を保持する
メモリセル部である請求項１または２に記載の半導体装
置。
【請求項４】前記第２の領域が、少なくともセンスア
ンプ部およびワードドライバ部を含む請求項１〜３のい
ずれか１項に記載の半導体装置。