DE19750895C2

DE19750895C2 - Halbleitereinrichtung mit Speicherzellen und Herstellungsverfahren derselben

Info

Publication number: DE19750895C2
Application number: DE19750895A
Authority: DE
Inventors: Yoshiyuki Ishigaki; Hiroki Honda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-07-03
Filing date: 1997-11-17
Publication date: 2002-01-24
Anticipated expiration: 2017-11-18
Also published as: DE19750895A1; KR19990013268A; KR100348185B1; JPH1126604A; US6271569B1; TW353805B

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und ein Her stellungsverfahren derselben. Speziell betrifft sie eine Halbleitereinrichtung mit Speicherzellen und ein Herstellungsverfahren derselben.

Ein SRAM (statischer Direktzugriffsspeicher) ist als eine Art einer flüchti gen Halbleitereinrichtung bekannt. In dem SRAM sind die Speicherzellen an Kreuzungen zwischen Datenleitungen des komplementären Typs (Bitleitun gen) und Wortleitungen, die in einer Matrixform (d. h. in Zeilen und Spalten) angeordnet sind, angeordnet. Fig. 59 ist ein Ersatzschaltbild, das eine Spei cherzelle in einem SRAM zeigt. Fig. 60 zeigt ein planares Layout der Speicherzelle in dem SRAM. Mit Bezug zu Fig. 59 und 60 ist die Speicher zelle des SRAM aus zwei Zugriffstransistoren A1 und A2, zwei Treibertran sistoren D1 und D2 und zwei Lastelementen R1 und R2 hohen Widerstands gebildet.

Die zwei Lastelemente R1 und R2 hohen Widerstandes und die zwei Treiber transistoren D1 und D2 bilden eine Flip-Flop-Schaltung. Diese Flip-Flop- Schaltung bildet zwei kreuzverbundene Speicherknoten N1 und N2. Die Speicherknoten N1 und N2 weisen eine Bistabilität von High (N1) und Low (N2) oder ein Bistabilität von Low (N1) und High (N2) auf. Dieser bistabile Zustand wird solange gehalten, wie die Knoten mit einer vorbestimmten Stromversorgungsspannung versorgt werden.

Einer der Source-/Drainbereiche von jedem der Zugriffstransistoren A1 und A2 ist mit dem Speicherknoten N1 oder N2, der ein I/O-Anschluß der Flip- Flop-Schaltung ist, verbunden. Der andere Source-/Drainbereich von jedem der Zugriffstransistoren A1 und A2 ist mit der Bitleitung verbunden. Die Gateelektroden der Zugriffstransistoren A1 und A2 sind mit der Wortleitung verbunden. Die Wortleitung steuert das Einschalten/Ausschalten der Zu griffstransistoren A1 und A2.

Ein Drainbereich von jedem der Treibertransistoren D1 und D2 ist mit einem der Source-/Drainbereiche der Zugriffstransistoren A1 oder A2 verbunden. Die Sourcebereiche der Treibertransistoren D1 und D2 sind mit einer GND- Leitung (V_EE-Leitung) verbunden. Die Gateelektrode des Treibertransistors D1 ist mit dem Source-/Drainbereich des Zugriffstransistors A2 verbunden. Die Gateelektrode des Treibertransistors D2 ist mit dem Source-/Drain bereich des Zugriffstransistors A1 verbunden. Die Lastelemente R1 und R2 hohen Widerstandes sind mit dem entsprechenden Source-/Drainbereich der Zugriffstransistoren A1 und A2 verbunden. Die Lastelemente R1 und R2 ho hen Widerstands sind ebenfalls mit ihren anderen Enden mit einer Stromver sorgungsleitung (Vcc-Leitung) verbunden.

Bei einem Betrieb zum Schreiben eines Datenwertes wird eine Wortleitung (WL) derart ausgewählt, daß die Zugriffstransistoren A1 und A2 eingeschal tet werden. Entsprechend mit einem gewünschten Logikwert wird eine Span nung zwangsweise an das Bitleitungspaar angelegt, so daß die Flip-Flop- Schaltung in einen der vorhergehenden bistabilen Zustände gesetzt wird.

Zum Lesen eines Datenwertes werden die Zugriffstransistoren A1 und A2 eingeschaltet. Die Potentiale an den Speicherknoten N1 und N2 werden zu den Bitleitungen übertragen.

Heutzutage gibt es eine Tendenz, die durch die Speicherzellen in dem SRAM belegte Fläche zum Reduzieren der Kosten zu reduzieren, wie es ebenfalls bei anderen Einrichtungen gewünscht ist. Mit der Reduzierung der belegten Fläche der Speicherzellen wird jedoch die Verschlechterung der Wider standsfähigkeit gegen sog. Softerrors verfestigt. Der Softerror stellt das folgende Phänomen dar. Es werden Elektronen-Loch-Paare durch einfallende Alpha strahlen, die durch das Gehäusematerial hindurchgehen, und durch anderes erzeugt und die Elektronen werden zu den Speicherknoten der Speicherzellen hingezogen. Daher wird die Speicherinformation der Speicherzelle derart invertiert, daß ein zufälliger Fehler auftritt. Dieser Fehler wird Softerror ge nannt. So wie die durch die Speicherzelle belegte Fläche verringert wird, wird die Speicherkapazität des Speicherknotenabschnittes in der Speicher zelle verringert. Daher wird die Anzahl der Ladungen (Q = C × V), die in dem Speicherknotenteil angesammelt werden können, ebenfalls verringert. Die Reduzierung der angesammelten Ladungen in dem Speicherknotenabschnitt resultiert in einer Schwierigkeit, daß es wahrscheinlicher ist, daß ein Softer ror auftritt.

Fig. 61 zeigt ein planares Layout von polykristallinem Silizium und aktiven Bereichen in einer ersten Ebene oder Schicht der Speicherzellen, die in Fig. 60 gezeigt sind. Fig. 62 ist ein planares Layout von polykristallinem Silizi um in einer zweiten Ebene. Mit Bezug zu Fig. 61 und 62 werden zwei Spei cherzellen gezeigt, die symmetrisch in Bezug zu einer Linie sind und die entlang den Wortleitungen 105a und 105d angeordnet sind. Entsprechend dem Layout der polykristallinen Siliziumschichten 111a-111f in der zweiten Ebene weisen zwei Abschnitte 111a hohen Widerstandes von benachbarten Speicherzellen jeweils ein Ende auf, das mit einer gemeinsamen Vcc- Verbindung 111f verbunden ist. Daher ist ein Bereich, der durch die zwei Abschnitte 111a hohen Widerstandes und die Vcc-Verbindung 111f umgeben ist, an seinem einen Ende geschlossen und weist eine Sackgassenform auf. Es ist bekannt, daß das Muster in der Sackgassenform eine solche Schwie rigkeit erzeugt, daß ein Abschnitt eines Photoresists nahe dem geschlossenen Ende nicht ohne Schwierigkeit genau bemustert werden kann.

Genauer verursacht ein Muster mit einem stark geänderten Abschnitt, wie z. B. ein Muster, das an einem Ende geschlossen ist, eine Reduzierung der Auflösung eines optischen Fokusiersystemes, da das optische Fokusiersystem eine solche starke Änderung nicht übertragen kann. Wenn eine Bemusterung derart durchgeführt wird, daß eine Form mit einem starkgeänderten Ab schnitt, wie z. B. einem geschlossenen Abschnitt, erzeugt wird, weist daher der bemusterte Abschnitt 111a hohen Widerstandes eine übermäßig große Breite an einem Abschnitt, der ein stark geändertes Muster benötigt, auf, wie in Fig. 62 gezeigt ist. Genauer weist, wie in Fig. 62 gezeigt ist, der Ab schnitt 111a hohen Widerstandes nachteilig eine übermäßig große Breite W_HE nahe einem geschlossenen Ende auf, so daß ein ein Wider standswert des Abschnittes 111a hohen Widerstandes sich verringert.

Zum Lösen dieser obigen Schwierigkeit muß der Abschnitt 111a hohen Wi derstandes eine große Länge L_HR aufweisen. Wenn der Abschnitt 111a hohen Widerstandes eine große Länge L_HR aufweist, weist der Speicherknotenab schnitt 111c in der Speicherzelle der gleichen Größe eine kleinere Länge L_NODE auf. Als Ergebnis weist der Speicherknotenabschnitt 111c eine kleine re planare Fläche auf und weist daher eine kleinere Kapazität auf. Die klei nere Kapazität des Speicherknotenabschnittes 111e bedingt eine Schwierig keit, daß es wahrscheinlich ist, daß der Softerror auftritt, wie schon be schrieben wurde.

Bei dem Layout, das in Fig. 62 gezeigt ist, wird ein Abstand D1 zwischen den Speicherknotenabschnitten 111c der benachbarten Speicherzellen benö tigt und für diesen Zweck muß ein Abstand der Hälfte der minimal verarbeit baren Größe oder mehr mit Bezug zu der Grenze zwischen den benachbarten Speicherzellen eingehalten werden. Dies beschränkt einen zulässigen maxi malen Wert der Breite W_NODE des Speicherknotenabschnittes 111c. Dies ver hindert ebenfalls ein einfaches Erhöhen der Kapazität des Speicheknotenab schnittes 111c.

Entsprechend dem planaren Layout der Speicherzellen in dem SRAM, das in Fig. 60 bis 62 gezeigt ist, ist es schwierig, eine große Fläche für den Spei cherknotenabschnitt 111c vorzusehen, wie schon beschrieben wurde, und folglich ist es schwierig, die Kapazität des Speicherknotenabschnittes 111c zu erhöhen. Daher ist es schwierig, die Widerstandsfähigkeit gegen Soft errors zu erhöhen, wenn die Größe der Speicherzelle reduziert wird.

Wenn zwei benachbarte Speicherzellen symmetrisch mit Bezug zu einer Linie, wie in Fig. 61 gezeigt ist, angeordnet sind, muß ein geeigneter Ab stand D3 zwischen den Gateelektroden 105e der zwei Treibertransistoren der benachbarten Speicherzellen eingehalten werden. Als ein Ergebnis ist es schwierig einen Raum zwischen den benachbarten Speicherzellen zu reduzie ren.

Bei dem in Fig. 60 und 61 gezeigten planaren Layout sind der GND-Bereich 108d und eine Wortleitung 105d miteinander überlappend in einer Drauf sicht. Aufgrund diesem ist eine große parasitäre Kapazität zwischen der Wortleitung 105d und dem GND-Bereich 108d vorhanden, so daß eine große RC-Verzögerung auf der Wortleitung 105d auftritt.

Aus der US 5,536,674 ist eine Halbleitereinrichtung mit Speicherzellen be kannt, mit einer Erstverbindungsschicht, die auf einem Halbleitersubstrat gebildet ist und einen Verbindungsabschnitt hohen Widerstandes und einen Speicherknotenabschnitt aufweist, und einer Verbindungsschicht, die auf dem Speicherknotenabschnitt mit einem dielektrischen Film dazwischen ge bildet ist, bei der der Speicherknotenabschnitt der ersten Verbindungs schicht, die Verbindungsschicht und der dielektrische Film ein kapazitives Element des Speicherknotenabschnittes bilden, und die Mehrzahl von Spei cherzellen das gleiche Layout aufweisen und zueinander in einer Richtung einer Wortleitung benachbart sind.

Darüber hinaus ist aus J.R. Pfiester u. a., "A symmetric Vss cross-under bit cell technology for 64 Mb SRAMs", IEEE IEDM 94, Seiten 623-626 (1994) eine Halbleitereinrichtung mit Speicherzellen bekannt, die eine symmetri sche SRAM-Zelle bilden.

Aus der US 4,849,801 ist eine Halbleitereinrichtung mit Speicherzellen be kannt, bei der ein Kondensatorelement aus einem Speicherknotenabschnitt, einer GND-Verbindungsschicht und einem dielektrischen Film gebildet ist.

Es ist daher Aufgabe der Erfindung, eine Halbleitereinrichtung vorzusehen, die eine Widerstandsfähigkeit gegen einen Softerror verbessern kann, sogar wenn die Speicherzellen eine verringerte Größe aufweisen, dabei soll die Speicherkapazität eines Speicherknotenabschnittes erhöht werden und eine RC-Verzögerung auf einer Wortleitung verringert werden, ebenso soll ein Herstellungsverfahren für eine derartige Halbleitereinrichtung angegeben werden, das eine leichte Herstellung der Halbleitereinrichtung erlaubt, die den Softerror unterdrücken kann, sogar wenn Speicherzellen einer induzier ten Größe vorgesehen werden.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit den Merk malen des Anspruchs 1 oder durch ein Verfahren mit den Merkmalen des An spruchs 15.

Der Speicherknotenabschnitt der ersten Verbindungsschicht, die GND- Verbindungsschicht und der dazwischen vorgesehene dielektrische Film bil den das kapazitive Element des Speicherknotenabschnittes. Daher kann der Speicherknotenabschnitt eine bemerkenswert erhöhte Kapazität aufweisen, sogar wenn die Speicherzelle eine reduzierte Größe aufweist. Folglich kann eine Widerstandsfähigkeit gegen einen Softerror deutlich erhöht werden, so gar wenn die Speicherzelle eine reduzierte Größe aufweist. Da die erste Ver bindungsschicht, die den Verbindungsabschnitt hohen Widerstandes und den Speicherknotenabschnitt aufweist, symmetrisch um den Mittelpunkt der Speicherzelle angeordnet ist, kann eine gute Balance zwischen dem linken und dem rechten Inverter, die die Speicherzelle bilden, erhalten werden. Folglich kann ein Datenwert stabil gespeichert und gehalten werden. Da die Mehrzahl der Speicherzellen, die das gleiche Layout aufweisen, zueinander in der Richtung der Wortleitung benachbart sind, weist ein Muster keine Sackgassenform oder eine Form mit einem geschlossenen Ende auf und weist eine kontinuierlich offene Form auf. Dies verhindert eine Schwierigkeit beim Bemustern eines Photoresists im Gegensatz zu dem Fall des Bemusterns ei nes Photoresists mit einer Sackgassenform. Daher kann das Bemustern akku rat durchgeführt werden. Folglich kann ein solcher Nachteil verhindert wer den, daß ein Abschnitt hohen Widerstandes einen übermäßig breiten Ab schnitt aufweist und daher einen niedrigen Widerstandswert aufweist, in Ge gensatz zu dem Fall eines Musters mit einer Sackgassenform. In dem Fall, in dem eine Sackgassenform in dem Muster vorhanden ist, muß der Abschnitt hohen Widerstandes eine große Länge zum Verhindern der Verringerung des Widerstandswertes des Abschnittes hohen Widerstands aufweisen. Hier ist es jedoch nicht notwendig, eine Länge des Abschnittes hohen Widerstandes zu erhöhen, so daß es nicht notwendig ist, eine Länge des Speicherknotenab schnittes, der mit dem Abschnitt hohen Widerstandes verbunden ist, zu redu zieren. Daher kann eine Verringerung der Kapazität des Speicherknotenab schnittes effektiv verhindert werden.

Durch Verwenden des ersten Kontaktloches mit dem Durchmesser, der grö ßer ist als das Doppelte der Summe der Dicken der ersten Verbindungs schicht und des dielektrischen Filmes sind der Speicherknotenabschnitt und der dielektrische Film entlang der inneren Oberfläche des ersten Kontaktlo ches derart vorgesehen, daß das kapazitive Element des Speicherknotens entlang der inneren Seitenoberfläche des ersten Kontaktloches gebildet ist. Folglich kann der Speicherknotenabschnitt eine bemerkenswert erhöhte Ka pazität aufweisen. Durch Verwenden des ersten Kontaktloches mit dem Durchmesser, der kleiner ist als das Doppelte der Summe der Dicken der er sten Verbindungsschicht, des dielektrischen Filmes und der GND- Verbindungsschicht, kann die GND-Verbindungsschicht derart gebildet sein, daß sie das erste Kontaktloch mit der GND-Verbindungsschicht komplett füllt. Dadurch kann die obere Oberfläche der GND-Verbindungsschicht eine verbesserte Ebenheit aufweisen. Dies vereinfacht das Bemustern einer oberen Schicht, die in einem späteren Schritt gebildet wird.

Aufgrund der Struktur der Halbleitereinrichtung von Anspruch 2, bei der der erste und der zweite Dotierungsbereich, die den GND-Bereich bilden, unabhängig von dem UND- Bereich in der benachbarten Speicherzelle gebildet sind, ist es möglich, ei nen Fluß eines Spaltenstromes in der benachbarten Speicherzelle (d. h. einen Strom, der durch die benachbarte Speicherzelle fließt) in dem ersten und zweiten Dotierungsbereich zu verhindern. Daher ist es möglich, einen An stieg des Potentials an dem GND-Bereich zu unterdrücken, so daß das Po tential an dem GND-Bereiech stabilisiert werden kann.

Entsprechend der Struktur nach Anspruch 3 kann eine parasitäre Kapazität zwischen der Wortleitung und dem ersten und dem zweiten Dotierungsbe reich kleiner sein als die in der Struktur, die die Wortleitung überlappend mit dem ersten und dem zweiten Dotierungsbereich in einem planaren Layout aufweist. Daher kann eine RC-Verzögerung auf der Wortleitung reduziert werden.

Nach Anspruch 6 kann die GND-Verbindungsschicht in dem zweitem Kon taktloch derart gebildet werden, daß die GND-Verbindungsschicht das zweite Kontaktloch komplett füllt. Dadurch kann die obere Oberfläche der GND- Verbindungsschicht weiter geebnet werden. Dies vereinfacht die Bemuste rung einer oberen Schicht, die später gebildet wird.

Entsprechend der Struktur nach Anspruch 7 kann die Kapazität des Speicher knotenabschnittes durch Verwenden des dünnen elektrischen Filmes erhöht werden und der dielektrische Film an dem anderen Abschnitt kann eine ver besserte Funktion als ein Ätzstoppfilm aufgrund der erhöhten Dicke aufwei sen. Somit kann der dicke Abschnitt des dielektrischen Filmes effektiv als Ätzstopper dienen, wenn die auf dem dielektrischen Film gebildete GND- Verbindungsschicht bemustert wird. Dadurch kann ein solcher Nachteil, daß der dielektrische Film abgetragen wird und daß die erste Verbindungsschicht aufgrund eines Überätzens in dem Prozeß der Bemusterung der GND-Ver bindungsschicht gebrochen wird, effektiv verhindert werden.

Aufgrund der Struktur nach Anspruch 8 können nicht nur die obere Oberflä che und die Seitenoberfläche des Speicherknotenabschnittes sondern kann ebenfalls die untere Oberfläche davon als die Kapazität bzw. als der Konden sator verwendet werden. Dies kann eine Kapazität des Speicherknotenab schnittes erhöhen.

Entsprechend der Struktur nach Anspruch 10 ist die erste Verbindungs schicht, die den Speicherknotenabschnitt aufweist, aus der Zweischicht struktur, die die untere und obere Schicht aufweist, gebildet und die Seiten endoberflächen der unteren und oberen Schicht sind mit der GND-Verbin dungsschicht mit dielektrischen Film dazwischen bedeckt. Dadurch können die Seitenendoberflächen der unteren und oberen Schicht der ersten Verbindungsschicht als der Kondensator des Speicherknotenabschnittes verwendet werden. Da die Oberflächenfläche des Speicherknotenabschnittes um eine Größe entsprechend zu den Längen der Seitenendoberflächen der unteren und oberen Schicht erhöht ist, kann der Speicherknoten eine weiter erhöhte Ka pazität aufweisen. Dies erhöht die Widerstandsfähigkeit gegen Softerrors. Entsprechend der Struktur nach Ansprüchen 11 bis 13 kann die dünne obere Schicht den Widerstandswert des Verbindungsabschnittes hohen Widerstan des erhöhen und die Kapazität des Speicherknotens kann aufgrund der Seitenendoberflächen der dicken unteren Schicht und der dünnen oberen Schicht erhöht werden. Entsprechend der Struktur nach Anspruch 14 können die untere Schicht der ersten Verbindungsschicht und die Bitleitungszufüh relektrode gleichzeitig durch Bemustern der einzelnen Schicht gebildet wer den, so daß der Herstellungsprozeß vereinfacht werden kann.

Bei dem Herstellungsverfahren nach Anspruch 15 wird die GND-Ver bindungsschicht auf der ersten Verbindungsschicht, die den Speicherknoten abschnitt aufweist, mit dem dielektrischen Film dazwischen gebildet, wie oben beschrieben wurde. Dadurch bilden der Speicherknotenabschnitt, die GND-Verbindungsschicht und der dielektrische Film ein kapazitives Element des Speicherknotenabschnittes. Daher kann die Kapazität des Speicherkno tenabschnittes bemerkenswert erhöht werden. Da die erste Verbindungs schicht symmetrisch um den Mittelpunkt der Speicherzelle angeordnet wird, kann eine gute Balance zwischen dem linken und rechten Inverter, die die Speicherzelle bilden, eingehalten werden. Folglich können die Speicher- und Halteeigenschaften stabil sein. Da die Speicherzellen, die das gleiche Layout aufweisen, in der Richtung der Wortleitung benachbart sind, weist ein damit gebildetes Muster eine kontinuierlich offene Form auf. Dies vereinfacht die Bemusterung eines Photoresists verglichen mit dem Fall der Bemusterung eines Photoresists mit einer Sackgassenform. Folglich kann ein solcher Nachteil, daß ein übermäßig breiter Abschnitt an einem Abschnitt hohen Wi derstandes durch die Bemusterung gebildet wird, verhindert werden.

Durch Bilden der ersten GND-Verbindungsschicht vor dem Bilden des Kon taktloches nach Anspruch 16 kann der erste GND-Film den dielektrischen Film während dem Ätzen, das zum Entfernen eines natürlichen Oxidfilmes auf der Oberfläche des Substrates nach dem Bilden des Kontaktloches durch geführt wird, beschützen. Dadurch wird es möglich, eine Reduzierung der Filmdicke des dielektrischen Filmes zu verhindern, die durch das Ätzen ver ursacht werden kann, und daher kann die Kapazität des Speicherknotens stabil sein.

Aufgrund des Herstellungsverfahrens nach Anspruch 17, bei der der erste und zweite Dotie rungsbereich in jeder Speicherzelle unabhängig von dem ersten und zweiten Dotierungsbereich in der benachbarten Speicherzelle gebildet ist, fließt ein Strom nicht in den ersten und zweiten Dotierungsbereich der Speicherzelle von der benachbarten Speicherzelle, so daß ein Anstieg des GND-Potentials unterdrückt werden kann.

Es folgt die Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein planares Layout einer Speicherzelle in einem SRAM entsprechend einer ersten Ausführungsform;

Fig. 2 ein Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 1;

Fig. 3 ein planares Layout von 16 Speicherzellen, die jeweils die gleiche Struktur wie die der ersten Ausführungsform, die in Fig. 1 und 2 ge zeigt ist, aufweisen;

Fig. 4 ein planares Layout von 16 Speicherzellen, die jeweils die gleiche Struktur wie die der ersten Ausführungsform, die in Fig. 1 und 2 ge zeigt ist, aufweisen;

Fig. 5 ein planares Layout und speziell einen polykristallinen Siliziumfilm und einen aktiven Bereich in einer ersten Ebene in einer Struktur, die zwei Speicherzellen mit dem gleichen Layout, die jeweils die gleiche Struktur, wie die in Fig. 1 und 2 gezeigte, aufweisen, aufweist;

Fig. 6 ein planares Layout und speziell einen polykristallinen Siliziumfilm in einer zweiten Ebene in der Struktur, die zwei Speicherzellen mit dem gleichen Layout, die jeweils die gleiche Struktur, wie die in Fig. 1 und 2 ge zeigte, aufweisen, aufweist;

Fig. 7 ein planares Layout und speziell einen Herstellungsprozeß der Speicher zelle in dem SRAM der ersten Ausführungsform;

Fig. 8 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 7;

Fig. 9 ein planares Layout und speziell einen Herstellungsprozeß der Speicher zelle in dem SRAM der ersten Ausführungsform;

Fig. 10 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 9,

Fig. 11 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der ersten Ausführungsform;

Fig. 12 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 11;

Fig. 13 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der ersten Ausführungsform;

Fig. 14 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 13,

Fig. 15 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der ersten Ausführungsform;

Fig. 16 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 13,

Fig. 17 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer zweiten Ausführungsform;

Fig. 18 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 17;

Fig. 19 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 17;

Fig. 20 ein planares Layout der Speicherzelle in dem SRAM der zweiten Ausführungsform;

Fig. 21 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 20;

Fig. 22 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer dritten Ausführungsform;

Fig. 23 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 22;

Fig. 24 ein planares Layout der Speicherzelle in dem SRAM der dritten Ausführungsform;

Fig. 25 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 24;

Fig. 26 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer vierten Ausführungsform;

Fig. 27 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 26;

Fig. 28 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der vierten Ausführungsform;

Fig. 29 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 28;

Fig. 30 ein planares Layout der Speicherzelle in dem SRAM der vierten Ausführungsform;

Fig. 31 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 30;

Fig. 32 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer fünften Ausführungsform;

Fig. 33 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 32;

Fig. 34 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der fünften Ausführungsform;

Fig. 35 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 34;

Fig. 36 ein planares Layout der Speicherzelle in dem SRAM der fünften Ausführungsform;

Fig. 37 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 36;

Fig. 38 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer sechsten Ausführungsform;

Fig. 39 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 38;

Fig. 40 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 38;

Fig. 41 ein planares Layout der Speicherzelle in dem SRAM der sechsten Ausführungsform;

Fig. 42 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 41;

Fig. 43 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer siebten Ausführungsform;

Fig. 44 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 43;

Fig. 45 ein planares Layout der Speicherzelle in dem SRAM der siebten Ausführungsform;

Fig. 46 einen Querschnitt der Speicherzelle der siebten Ausführungsform der Linie 100-100 in Fig. 45;

Fig. 47 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einer achten Ausführungsform;

Fig. 48 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 47;

Fig. 49 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in einem SRAM der achten Ausführungsform;

Fig. 50 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 49;

Fig. 51 ein planares Layout der Speicherzelle in dem SRAM der achten Ausführungsform;

Fig. 52 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 51;

Fig. 53 ein planares Layout und speziell einen Herstellungsprozeß einer Speicherzelle in einem SRAM einer neunten Ausführungsform;

Fig. 54 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 53;

Fig. 55 ein planares Layout und speziell einen Herstellungsprozeß der Speicherzelle in dem SRAM der neunten Ausführungsform;

Fig. 56 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 55;

Fig. 57 ein planares Layout der Speicherzelle in dem SRAM der neunten Ausführungsform;

Fig. 58 einen Querschnitt der Speicherzelle entlang der Linie 100-100 in Fig. 57;

Fig. 59 eine Ersatzschaltung, die eine Speicherzelle in einem der Anmelderin bekannten SRAM zeigt;

Fig. 60 ein planares Layout, das einen polykristallinen Siliziumfilm und einen aktiven Bereich in einer ersten Ebene der Speicherzelle in dem der Anmelderin bekannten SRAM zeigt;

Fig. 61 ein planares Layout einer Struktur, bei der die in Fig. 60 gezeigten der Anmelderin bekannten Speicherzellen symmetrisch in Bezug zu einer Linie angeordnet sind; und

Fig. 62 ein planares Layout das einen polykristallinen Siliziumfilm in einer zweiten Ebene in der Struktur, die die der Anmelderin bekannte Speicherzellen, die symmetrisch bezüglich einer Linie angeordnet sind, aufweist, zeigt.

1. Ausführungsform

Mit Bezug zu Fig. 1 und 2 wird eine Querschnittsstruktur einer Speicherzelle in einem SRAM einer ersten Ausführungsform im folgenden beschrieben.

Es ist eine Speicherzelle mit einem P^--Wannenbereich 4 an einer Oberfläche eines N^--Siliziumsubstrates 1 in der ersten Ausführungsform vorgesehen. Es ist ein Feldisolierfilm 2 zur Elementtrennung in einem vorbestimmten Bereich einer Oberfläche des P^--Wannenbereiches gebildet. Es sind N⁺-Source- /Drainbereiche 8a, 8b, 8c und 8d, die voneinander um einen vorbestimmten Abstand angeordnet sind, in einem aktiven Bereich, der durch den Feldisolier film 2 umgeben ist, gebildet. Es sind N^--Source-/Drainbereiche 6, die zu den entsprechenden Kanälen benachbart sind, nahe den Seiten der N⁺-Source- /Drainbereiche 8a-8d gebildet. Die N^--Source-/Drainbereiche 6 und die N⁺- Source-/Drainbereiche 8a-8d bilden Source-/Drainbereiche einer LDD-Struktur (schwachdotierter Drain).

Es ist eine Wortleitung 5a auf dem Kanalbereich, der zwischen den Source- /Drainbereichen 8a und 8b angeordnet ist, mit einem Gateisolierfilm 30 da zwischen gebildet. Eine Gateelektrode 5b eines Treibertransistors ist auf dem Kanalbereich, der zwischen den N⁺-Source-/Drainbereichen 8b und 8c ange ordnet ist, mit einem Gateisolierfilm 30 dazwischen gebildet. Es ist eine Gateelektrode 5c eines Treibertransistors auf dem Kanalbereich, der zwischen den N^--Source-/Drainbereichen 8C und 8D angeordnet ist, mit einem Gateiso lierfilm 30 dazwischen gebildet. Es ist eine Wortleitung 5d auf dem Feldisolierfilm 2 mit einem Gateisolierfilm 30 dazwischen gebildet. Es sind Seiten wandoxidfilme 7 an Seitenoberflächen der Wortleitungen 5a und 5d sowie an Seitenoberflächen der Gateelektroden 5b und 5c gebildet. Die gesamte Ober fläche ist mit einem aus einem SiO₂-Film gebildeten Zwischenschichtisolierfilm 9 bedeckt. Es sind Kontaktlöcher 13a, 10a und 10c in vorbestimmten Bereichen des Zwischenschichtisolierfilmes 9 gebildet.

In dem Kontaktloch 13a ist eine Bitleitungskontaktanschlußfläche 14a, die in Kontakt mit dem N⁺-Source-/Drainbereich 8a ist und das Kontaktloch 13a füllt, gebildet. Entlang der inneren Seitenoberfläche des Kontaktloches 10a ist ein Speicherknotenabschnitt 11c, der in Kontakt mit dem N⁺-Source-/Drainbereich 8b und der Gateelektrode 5b ist, gebildet. Es ist ein Abschnitt 11a hohen Widerstandes kontinuierlich mit dem Speicherknotenabschnitt 11c gebildet. Es sind Vcc-Verbindungsabschnitte 11e und 11f, die den Abschnitt 11a hohen Widerstandes und den Speicherknotenabschnitt 11c fortsetzen, auf der oberen Oberfläche des Zwischenschichtisolierfilmes 9 gebildet. Der Speicherknotenab schnitt 11c, der Abschnitt 11a hohen Widerstandes und die Vcc-Verbindungs abschnitte 11e und 11f sind aus einem einzelnen polykristallinen Siliziumfilm mit einer Dicke von ungefähr 20,0 bis ungefähr 100,0 nm gebildet.

Ein dielektrischer Film 12 ist über der oberen Oberfläche des Speicherknoten abschnittes 11c, des Abschnittes 11a hohen Widerstandes und des Zwischen schichtisolierfilmes 9 gebildet. Der dielektrische Film 12 ist aus zwei Schichten gebildet, d. h. ein Siliziumnitridfilm (Si₃N₄) 12a und ein Siliziumoxidfilm (SiO₂ oder SiON) 12b. Es ist eine GND-Verbindung 14b, die das Kontaktloch 10a füllt und die einen Abschnitt aufweist, der in dem Kontaktloch 13c zum elek trischen Kontakt mit dem N⁺-Source-/Drainbereich 8d angeordnet ist, gebildet. Die Bitleitungskontaktanschlußfläche 14a und die GND-Verbindung 14b sind durch Bemustern eines einzelnen polykristallinen Siliziumfilmes mit einer Filmdicke von ungefähr 100,0 nm bis ungefähr 200,0 nm gebildet.

Es ist ein Zwischenschichtisolierfilm 16 über der Bitleitungkontaktanschluß fläche 14a, der GND-Verbindung 14b und dem dielektrischen Film 12 gebildet. Es ist ein Bitleitungskontaktloch 17a in einem Bereich des Zwischenschichtiso lierfilmes 16 gebildet, der oberhalb der Bitleitungskontaktanschlußfläche 14a angeordnet ist. Eine Bitleitung 18a erstreckt sich entlang der oberen Ober fläche des Zwischenschichtisolierfilmes 16. Die Bitleitung 18a weist einen Ab schnitt auf, der in dem Bitleitungskontaktloch 17a angeordnet ist und der in elektrischen Kontakt mit der Bitleitungskontaktanschlußfläche 14a ist. Die Bitleitung 18a ist aus einer ersten Metallverbindung, die aus Aluminium oder ähnlichem gebildet ist, gebildet. Obwohl Fig. 2 nur eine Bitleitung 18a zeigt, sind aktuell zwei parallele, voneinander beabstandete Bitleitungen 18a und 18b für eine Speicherzelle vorgesehen, wie in Fig. 1 gezeigt ist.

Wie oben beschrieben wurde, ist die Speicherzelle in dem SRAM der ersten Ausführungsform mit dem Speicherknotenabschnitt 11c, der entlang der inne ren Seitenoberfläche des Kontaktloches 10a gebildet ist, und ebenfalls mit dem dielektrischen Film 12, der die Oberfläche des Speicherknotenabschnittes 11c bedeckt, vorgesehen. Weiterhin bedeckt die GND-Verbindung 14b die Ober fläche des dielektrischen Filmes 12, der in dem Kontaktloch 10a angeordnet ist. Dadurch bilden der Speicherknotenabschnitt 11c, der dielektrische Film 12 und die GND-Verbindung 14b den Kondensator, der entlang der inneren Sei tenoberfläche des Kontaktloches 10a angeordnet ist. Als Ergebnis kann die Kapazität des Speicherknotenabschnittes 11c bemerkenswert erhöht werden. Folglich kann die Widerstandsfähigkeit gegen einen weichen Fehler bemer kenswert erhöht werden, sogar wenn die Speicherzellengröße reduziert wird.

Entsprechend der Struktur der ersten Ausführungsform, wie in Fig. 3 und 4 gezeigt ist, sind die Mehrzahl von Speicherzellen, die die gleiche Anordnung (Layout) aufweisen und die zueinander benachbart sind, entlang der Wortlei tungen 5a und 5d angeordnet. Dies kann einen Effekt bewirken, der im folgen den mit Bezug zu Fig. 5 und 6 beschrieben wird. Fig. 5 zeigt eine Anordnung der Wortleitungen und Gateelektroden, die aus der polykristallinen Silizium schicht der ersten Ebene gebildet sind. Fig. 6 zeigt eine Anordnung der Speicherknotenabschnitte, der Abschnitte hohen Widerstandes und des Strom versorgungsverbindungsabschnittes, die aus dem polykristallinen Silizium der zweiten Ebene gebildet sind. Wie in Fig. 5 und 6 gezeigt ist, sind die Speicher zellen, die das gleiche Layout aufweisen und die zueinander benachbart sind, entlang der Wortleitungen 5a und 5d angeordnet. Dadurch weist das Muster des polykristallinen Siliziums der zweiten Ebene kein geschlossenes Ende an dem Abschnitt hohen Widerstandes auf sondern weist eine kontinuierlich offene Form im Gegensatz zu dem in Fig. 61 und 62 gezeigten Stand der Technik auf. Dies vereinfacht das Bemustern eines Photoresists im Gegensatz zu dem in Fig. 62 gezeigten Stand der Technik.

Genauer weist das Muster entsprechend der Anordnung der Speicherzellen der ersten Ausführungsform, wie in Fig. 6 gezeigt ist, keine Sackgassenform auf sondern weist eine kontinuierlich offene Form auf, so daß eine nachteilige Verringerung der Auflösung verhindert werden kann. Folglich kann eine gute Bemusterung durchgeführt werden. Folglich können der Abschnitt 11a hohen Widerstandes sowie andere Abschnitte entsprechend dem Entwurf genau gebil det werden, ohne nachteilhafte Verringerung des Widerstandwertes des Ab schnittes hohen Widerstandes, wie schon in Verbindung mit Fig. 62 beschrieben wurde. Folglich ist es möglich einen Speicherknotenabschnitt 11c einer größe ren Fläche vorzusehen. Folglich kann die Verringerung der Kapazität des Speicherknotenabschnittes effektiv verhindert werden.

In der oben erwähnten Ausführungsform sind, wie in Fig. 6 gezeigt ist, die Speicherknotenabschnitte 11c und 11d sowie die Abschnitte 11a und 11b hohen Widerstandes symmetrisch um den Mittelpunkt der Speicherzelle angeordnet, so daß eine gute Balance zwischen einem linken und einem rechten Inverter, die die Speicherzelle bilden, eingehalten wird. Dies kann die Speicher- und Halteeigenschaften stabilisieren. In dieser Ausführungsform sind, wie in Fig. 6 gezeigt ist, die Speicherzellen des gleichen Layouts zueinander in der lateralen Richtung benachbart, so daß ein Abstand D2 zwischen dem Speicherknotenab schnitt 11c und dem Abschnitt 11b hohen Widerstands der benachbarten Speicherzellen gleich der minimal verarbeitbaren bzw. herstellbaren Größe sein kann. Es ist daher im Gegensatz zu dem in Fig. 62 gezeigten Stand der Technik nicht notwendig, einen Zwischenraum zwischen den Speicherknotenabschnitten 111c der benachbarten Speicherzellen durch Beschränken der Länge W_NODE des Speicherknotenabschnittes 111b einzuhalten. Daher kann der in Fig. 6 gezeigte Speicherknotenabschnitt 111c eine größe laterale Breite W_NODE als der des in Fig. 62 gezeigten Standes der Technik aufgrund der in Fig. 6 gezeigten Anord nung aufweisen. Daher ist es möglich, eine Fläche des Speicherknotenabschnit tes 11c zu erhöhen und daher kann die Kapazität des Speicherknotens erhöht werden.

Aufgrund der planaren Anordnung des aktiven Bereiches 3 in der in Fig. 5 ge zeigten ersten Ausführungsform kann der Treibertransistor den aktiven Bereich einer großen Breite WD aufweisen. Dies erhöht die Stromflußrate des Treiber transistors, so daß ein Konduktanzverhältnis (Stromverhältnis) zwischen dem Treibertransistor und dem Zugriffstransistor, was ein sogenanntes "Zellenverhältnis" ist, erhöht werden kann. Dadurch kann die Verstärkung des Inverters groß sein und ein Übergangsabschnitt der Inverterausgabe kann einen steilen bzw. hohen Gradienten aufweisen, so daß die Speicherzelle stabil arbei ten kann.

Entsprechend dem in Fig. 6 gezeigten Layout wird der Speicheknotenabschnitt 11c in der Speicherzelle von dem Speicherknotenabschnitt 11d in der benach barten Speicherzelle im Gegensatz zu der in Fig. 62 gezeigten Struktur ver schoben. Daher liegen sich der Abschnitt des Speicherknotenabschnittes 11c in der Speicherzelle und der Abschnitt des Speicherknotenabschnittes 11d in der benachbarten Speicherzelle, die voneinander durch den minimalen Abstand entfernt sind, über bzw. in einer reduzierten Fläche gegenüber. Folglich ist es möglich, eine Wahrscheinlichkeit eines Kurzschlusses zwischen dem Speicher knotenabschnitt 11c in der Speicherzelle und dem Speicherknotenabschnitt 11d in der benachbarten Speicherzelle z. B. aufgrund von feinen Fremdpartikeln, die eine elektrische Leitfähigkeit aufweisen, oder aufgrund eines durch eines Ent wicklungsfehlers eines Photoresists bedingten Bemusterungsfehlers zu reduzie ren, und daher können diese Fehler verhindert werden.

In dieser Ausführungsform stellt die in Fig. 1 gezeigte GND-Verbindung 14b eine Verbindung zwischen den longitudinal benachbarten Speicherzellen sowie eine Verbindung zwischen den lateral benachbarten Speicherzellen her. Daher kann das GND-Potential der Speicherzellen weiter stabilisiert werden, so daß der Speicherzellenbetrieb stabilisiert werden kann.

In dieser Ausführungsform ist der N⁺-Source-/Drainbereich 8d, der den GND- Bereich bildet, unabhängig in einer Speicherzelle gebildet, wie in Fig. 5 gezeigt ist, und der GND-Bereich in der benachbarten Speicherzelle ist ebenfalls unab hängig gebildet. Dadurch wird der GND-Bereich nicht gemeinsam durch die benachbarten Speicherzellen verwendet, so daß der Spaltenstrom der benach barten Speicherzelle (d. h. ein Strom, der durch die benachbarte Speicherzelle fließt) nicht in den N⁺-Source-/Drainbereich 8d, der den GND-Bereich bildet, fließt. Dadurch kann ein Anstieg des GND-Potentials effizient unterdrückt werden, so daß das GND-Potential stabilisiert werden kann.

In dieser Ausführungsform weist, wie in Fig. 2 gezeigt ist, das Kontaktloch 10a einen Durchmesser auf, der größer ist als das Doppelte der Summe der Dicke des Speicherknotenabschnittes 11c und der Dicke des dielektrischen Filmes 12 und der kleiner ist als das Doppelte der Summe der Dicke des Speicherknoten abschnittes 11c, der Dicke des dielektrischen Filmes 12 und der Dicke der GND-Verbindungsschicht 14b. Aufgrund dieser Struktur, bei der der Durch messer des Kontaktloches 10a größer ist als das Doppelte der Summe der Dicken des Speicherknotenabschnittes 11c und des dielektrischen Filmes 12, sind der Speicherknotenabschnitt 11c und der dielektrische Film 12 entlang der inneren Seitenoberfläche des Kontaktloches 10a gebildet. Folglich kann der Kondensator, der aus dem Speicherknotenabschnitt 11c, dem dielektrischen Film 12 und der GND-Verbindung 14b gebildet ist, entlang der inneren Seitenoberfläche des Kontaktloches 10a gebildet werden, so daß die Kapazität des Speicherknotenabschnittes 11c bemerkenswert erhöht werden kann. Weiterhin ist der Durchmesser des Kontaktloches 10a kleiner als das Doppelte der Summe der Dicken des Speicherknotenabschnittes 11c, des dielektrischen Filmes 12 und der GND-Verbindungsschicht 14b, so daß die GND-Verbindung 14b derart gebildet werden kann, daß das Kontaktloch 10a mit der GND-Ver bindung 14b gefüllt wird. Dadurch kann die obere Oberfläche der GND-Ver bindung 14b geebnet werden, was das Bemustern zum Bilden der oberen Schicht der GND-Verbindung 14b vereinfacht.

Der Durchmesser des in Fig. 2 gezeigten Kontaktloches 13c ist bemerkenswert kleiner als das Doppelte der Dicke der GND-Verbindung 14b. Dies erlaubt ein Bilden der GND-Verbindung 14b, die das Kontaktloch 13c komplett füllt. Folglich kann die obere Schicht leicht bemustert werden.

In dieser Ausführungsform überlappt die Wortleitung 5d nicht mit dem N⁺- Source-/Drainbereich 8d, der den GND-Bereich bildet, in einem planaren Lay out, wie in Fig. 2 und 5 gezeigt ist. Somit wird der Feldisolierfilm 2 nicht unterhalb der Wortleitung 5b gebildet. Daher kann die parasitäre Kapazität der Wortleitung 5d verglichen mit dem Fall, bei dem der N⁺-Source-/Drainbereich 8d unterhalb der Wortleitung 5d mit einem Gateisolierfilm dazwischen gebildet ist, reduziert werden. Folglich kann eine RC-Verzögerung auf der Wortleitung 5d reduziert werden.

Es ist wünschenswert, daß der in Fig. 2 gezeigte Zwischenschichtisolierfilm 9, der aus dem SiO₂-Film gebildet ist, eine möglichst große Filmdicke aufweist. Ein Anstieg der Filmdicke des Zwischenschichtisolierfilmes 9 resultiert in einem Längenanstieg des Speicherknotenabschnittes 11c, der entlang der Seitenoberfläche des Kontaktloches 10a gebildet ist, und folglich kann die Kapazität des Speicherknotenabschnittes 11c erhöht werden.

Mit Bezug zu Fig. 7 bis 16 wird nun die Beschreibung eines Herstellungspro zesses der Speicherzellen in dem SRAM der ersten Ausführungsform ange geben. Fig. 8, 10, 12, 14 und 16 sind Querschnittsansichten entlang der Linie 100-100 in Fig. 7, 9, 11, 13 oder 15. Wie in Fig. 7 und 8 gezeigt ist, wird ein Feldisolierfilm 2, der aus einem SiO₂-Film gebildet ist und eine Filmdicke von ungefähr 200,0 nm bis ungefähr 500,0 nm aufweist, auf dem N^- -Siliziumsubstrat 1 z. B. durch ein LOCOS-Verfahren (lokale Oxidation des Siliziums) gebildet. Der Feldisolierfilm 2 wird durch selektive thermische Oxi dation unter Verwendung des SiO₂-Filmes (nicht gezeigt) als ein Anschluß flächenfilm und des Si₃N₄-Filmes (nicht gezeigt), der darauf als eine Antioxita tionsmaske abgeschieden ist, gebildet.

Danach werden der Anschlußflächenfilm und der Si₃N₄-Film derart entfernt, daß der aktive Bereich 3 an der Oberfläche des N^--Siliziumsubstrates 1 freige legt wird. Danach wird eine P-Dotierung, wie z. B. Bor, in die Hauptoberfläche des N^--Siliziumsubstrates 1 unter den Bedingungen von ungefähr 200-700 KeV und ungefähr 1 × 10¹²-1 × 10¹³ cm^-2 implantiert. Weiter wird eine P-Dotierung, wie z. B. Bor, unter den Bedingungen von ungefähr 30-70 KeV und ungefähr 3 × 10¹²cm^-2 implantiert. Dadurch werden die Schwellenspannungen des Zugriffstransistors und des Treibertransistors eingestellt. In dieser Art wird ein P^--Wannenbereich 4 mit einer Dotierungskonzentration von ungefähr 10¹⁶- 10¹⁸/cm³ in der Hauptoberfläche des N^--Siliziumsubstrates 1 gebildet.

Wie in Fig. 9 und 10 gezeigt ist, wird die Oberfläche des N^--Siliziumsubstrates 1 derart thermisch behandelt, daß ein Gateisolierfilm 30, der aus dem SiO₂- Film gebildet ist und eine Filmdicke von ungefähr 4,0-10,0 nm (40-100 Å) auf weist, gebildet wird. Ein Gas von beispielsweise Phosphin (PH₃) wird derart geliefert, daß ein phosphordotierter Siliziumfilm, der eine Phosphorkonzen tration von ungefähr 1,0-8,0 × 10²⁰ cm^-3 und eine Dicke von ungefähr 50,0- 200,0 nm aufweist, auf dem Gateisolierfilm 30 durch ein LPCVD- Verfahren (chemisches Abscheiden aus der Gasphase mit niedrigem Druck) ab geschieden wird. Dieser phosphordotierte polykristalline Siliziumfilm bildet den polykristallinen Siliziumfilm in der ersten Ebene.

Der vorher erwähnte phosphordotierte polykristalline Siliziumfilm und der untenliegende Gateisolierfilm werden durch eine Photolithographietechnik und ein reaktives Ionenätzverfahren (RIE) bemustert. Dadurch werden die Wortlei tungen 5a und 5d, die Gateelektroden 5b und 5c der Treibertransistoren und der Gateisolierfilm 30 gebildet. Die Wortleitungen 5a und 5d sowie die Gateelektroden 5b und 5c können aus einer sogenannten Polyzidverbindung, die aus einem Metallsilizidfilm, wie z. B. ein Wolframsilizid-Film (WSi₂), und einem phosphordotierten polykristallinen Siliziumfilm gebildet ist, gebildet sein.

Danach wird Arsen (As) mit einer Dosis von 1,0-5,0 × 10¹³ cm^-2 in den sich drehenden Wafer implantiert und spezieller wird es mit einem Implantations winkel von 45° mit 30-70 KeV in die Oberfläche des N^--Siliziumsubstrates 1, das mit den Gateelektroden 5b und 5c sowie mit den Wortleitungen 5a und 5d maskiert ist, implantiert. Dadurch werden N^--Source-/Drainbereiche 6 mit einer Dotierungskonzentration von ungefähr 10¹⁷-10¹⁹/cm³ gebildet. Weiterhin wird ein SiO₂-Film (nicht gezeigt) mit einer Dicke von ungefähr 50,0-200,0 nm auf der gesamten Oberfläche durch das LPCVD-Verfahren abgeschie den und dann durch das RIE-Verfahren anisotrop geätzt. Dadurch werden die Seitenwandoxidfilme 7 mit einer Breite von ungefähr 50,0-200,0 nm auf den Seitenoberflächen der Wortleitungen 5a und 5b sowie auf den Seitenoberflächen der Gateelektroden 5b und 5c gebildet.

Danach wird Arsen (As) mit einer Dosis von ungefähr 1,0-5,0 × 10¹⁵ cm^-2 mit 50 KeV in die Hauptoberfläche des N^--Siliziumsubstrates 1, das mit den Gateelektroden 5b und 5c, den Wortleitungen 5a und 5d und dem Seiten wandoxidfilm 7 maskiert ist, implantiert. Dadurch werden N⁺-Source- /Drainbereiche 8a-8d gebildet. Die so gebildeten N⁺-Source-/Drainbereiche weisen eine Dotierungskonzentration von ungefähr 10²⁰-10²¹/cm³ auf. In dieser Art werden die Source-/Drainbereiche der LDD-Struktur, die aus den schwach dotierten N^--Source-/Drainbereichen 6 und den stark dotierten N⁺-Source- /Drainbereichen 8a-8d gebildet ist, gebildet.

Wie in Fig. 11 und 12 gezeigt ist, wird der Zwischenschichtisolierfilm 9, der aus einem SiO₂-Film gebildet ist und eine Dicke von ungefähr 100,0 nm bis ungefähr 1000 nm aufweist, auf der gesamten Ober fläche durch das LPCVD-Verfahren gebildet. Vorbestimmte Bereiche des Zwischenschichtisolierfilmes 9 werden selektiv durch die Photolithographie und das RIE-Verfahren derart entfernt, daß die Kontaktlöcher 10a und 10b, die die N⁺-Source-/Drainbereiche 8b und die Gateelektroden 5b und 5c teilweise frei legen, gebildet werden.

Natürliche Oxidfilme, die auf den freigelegten oberen Oberflächen der Gateelektroden 5b und 5c und den Oberflächen der Source-/Drainbereiche 8b gebildet sind, werden mit Flußsäure (HF) oder ähnlichem entfernt.

Danach wird ein polykristalliner Siliziumfilm (nicht gezeigt) mit eine Dicke von ungefähr 20,0-100,0 nm in der zweiten Ebene durch das LPCVD- Verfahren abgeschieden und wird dann durch die Photolithographie und das RIE-Verfahren bemustert. Danach werden Ionen von z. B. Phosphor (P) in den polykristallinen Siliziumfilm in der zweiten Ebene mit 30 KeV und einer Dosis von ungefähr 1,0 × 10¹² cm^-2 bis ungefähr 1,0 × 10¹⁴ cm^-2 implantiert.

Wie in Fig. 13 und 14 gezeigt ist, wird eine Bearbeitung derart durchgeführt, daß ein Photoresist 19, der in eine vorbestimmte Anordnung durch die Photo lithographie bemustert ist, gebildet wird. Unter Verwendung des Photoresists 19 als Maske wird eine Dotierung, wie z. B. Arsen (As), in den polykristallinen Siliziumfilm in der zweiten Ebene mit 20 KeV und einer Dosis von ungefähr 1,0 × 10¹⁴ bis ungefähr 1,0 × 10¹⁵ cm^-2 derart implantiert, daß die Speicherknoten abschnitte 11c und 11d sowie die Vcc-Verbindungsabschnitte 11e und 11f, die einen niedrigen Widerstandswert aufweisen, gebildet werden. Abschnitte, die mit dem Photoresist 19 bedeckt sind, werden nicht mit Arsen dotiert, so daß diese Abschnitte Abschnitte 11a und 11b hohen Widerstandes, die einen hohen Widerstandswert aufweisen, bilden. Die Abschnitte 11a und 11b hohen Wider stands weisen einen Widerstandswert von ungefähr 100 Megaohm (MΩ) pro Leitung bis ungefähr 10 Teraohm (TΩ) pro Leitung bzw. pro Länge (line) auf und die Abschnitte niedrigen Widerstands (Speicherknotenabschnitte 11c und 11d und Vcc-Verbindungsabschnitte 11e und 11f) weisen einen Flächenwider standswert von ungefähr 1 Kiloohm (KΩ) pro Fläche bzw. Einheitsfläche bis ungefähr 100 Kiloohm pro Fläche auf. Über die Speicherknotenabschnitte 11c und 11d sind die Gateelektroden 5b und 5c der Treibertransistoren mit den N⁺- Source-/Drainbereichen 8b verbunden.

Danach wird, wie in Fig. 15 und 16 gezeigt ist, ein Siliziumnitridfilm (Si₃N₄) 12a mit einer Dicke von ungefähr 5,0-20,0 nm durch z. B. das LPCVD-Verfahren abgeschieden. Bei einer Temperatur von ungefähr 750 bis ungefähr 900°C wird die Oberfläche des Siliziumoxidfilmes 12a in einer Wasserstoffatmosphäre derart oxidiert, daß ein Siliziumoxidfilm (SiO₂ oder SiON) 12b gebildet wird. Dadurch wird der dielektrische Film 12, der aus dem Siliziumnitridfilm 12a und dem Siliziumoxidfilm 12b gebildet ist, gebildet. Der dielektrische Film 12 kann aus einem Einschichtfilm, wie z. B. ein SiO₂-Film oder ein Si₃N₄-Film, anstatt dem Zweischichtfilm, der den Si₃N₄-Film 12a und den SiO₂-Film 12b aufweist, gebildet sein. Ein zusammengesetzter Film, der aus SiO₂/Si₃N₄/SiO₂-Filmen gebildet ist, oder ein anderer dielektrischer Film, der eine hohe dielektrische Konstante aufweist, können verwendet werden.

Danach wird eine Verarbeitung derart durchgeführt, daß direkte Bitleitungs kontaktlöcher 13a und 13b sowie direkte GND-Kontaktlöcher 13c und 13d durch die Photolithographie und das RIE-Verfahren gebildet werden.

Die Verarbeitung wird mit Flußsäure (HF) oder ähnlichem derart durchgeführt, daß natürliche Oxidfilme, die auf den N⁺-Source-/Drainbereichen 8a, die in den direkten Bitleitungskontaktlöchern 13a und 13b freigelegt sind, sowie auf den N⁺-Source-/Drainbereichen 8b, die in den direkten GND-Kontaktlöchern 13c und 13d freigelegt sind, gebildet sind, entfernt werden. Danach wird das LPCVD-Verfahren derart durchgeführt, daß der phosphordotierte polykri stalline Siliziumfilm (nicht gezeigt), der den polykristallinen Siliziumfilm der dritten Ebene bildet, gebildet wird. Der phosphordotierte polykristalline Sili ziumfilm, der so gebildet ist, weist eine Dicke von ungefähr 100,0-200,0 nm und eine Phosphorkonzentration von ungefähr 1,0-8,0 × 10²⁰ cm^-3 auf. Der phosphordotierte polykristalline Siliziumfilm wird durch die Photo lithographie und das RIE-Verfahren derart bemustert, daß die Bitleitungskontaktanschlußflächen 14a und 14c sowie die GND-Verbindung 14b gebildet werden.

In dieser Ausführungsform werden die Bitleitungskontaktanschlußflächen 14a und 14c sowie die GND-Verbindung 14b nur aus dem phosphordotierten polykristallinen Siliziumfilm gebildet. Alternativ können die Ausführungs formen eine sogenannte Polyzidverbindung, die aus einem Metallsilizidfilm, wie z. B. einem Wolframsilizidfilm, und einem phosphordotierten polykristallinen Siliziumfilm gebildet ist, verwenden.

Danach wird, wie in Fig. 1 und 2 gezeigt ist, der Zwischenschichtisolierfilm 16 gebildet und die Bitleitungskontaktlöcher 17a und 17b werden in vorbestimm ten Bereichen des Zwischenschichtisolierfilmes 16 durch einen Prozeß, der ähnlich zu dem für ein gewöhnliches LSI ist, gebildet. Es wird dann eine Ver arbeitung derart durchgeführt, daß die Bitleitungen 18a und 18b, die aus Alu miniumverbindungen gebildet sind und die elektrisch durch die Bitleitungskon taktlöcher 17a bzw. 17b mit den N⁺-Source-/Drainbereichen 8a verbunden sind, gebildet werden.

In der oben beschriebenen Art werden die Speicherzellen in dem SRAM der ersten Ausführungsform fertiggestellt.

2. Ausführungsform

Mit Bezug zuerst zu Fig. 21 wird eine Struktur einer zweiten Ausführungsform im folgenden beschrieben. Die Struktur der zweiten Ausführungsform weist im wesentlichen die gleiche Struktur wie die der ersten in Fig. 2 gezeigten Aus führungsform auf. Die Struktur der zweiten Ausführungsform ist jedoch mit einem SiO₂-Film 20, der die Vcc-Verbindungen 11e und 11f bedeckt, vorge sehen. Der SiO₂-Film 20 ist mit dem dielektrischen Film 12 bedeckt. Wie oben beschrieben wurde, bedecken der SiO₂-Film 20 und der dielektrische Film 12 den polykristallinen Siliziumfilm in der zweiten Ebene, d. h. die Vcc-Verbin dungen 11e und 11f, so daß der dielektrische Film 12 und der SiO₂-Film Ätzstoppfilme bilden, wenn während dem Ätzen zum Bemustern des dritten poly kristallinen Siliziumfilmes, der auf dem dielektrischen Film 12 gebildet ist, ein Überätzen auftritt. In diesem Fall kann die Entfernung des Ätzstoppfilmes durch das Überätzen effektiver verhindert werden als in dem Fall, bei dem nur der dielektrische Film 12 als der Ätzstoppfilm dient. Daher kann eine solche Schwierigkeit verhindert werden, daß der Ätzstoppfilm aufgrund dem Über ätzen verschwindet und dadurch der polykristalline Siliziumfilm in der zweiten Ebene bricht.

Mit Bezug zu Fig. 17 bis 19 wird im folgenden ein Herstellungsprozeß der Speicherzellen in der zweiten Ausführungsform beschrieben. Der Herstel lungsprozeß der Speicherzellen der zweiten Ausführungsform verwendet den gleichen Prozeß wie der der ersten Ausführungsform, der in Fig. 7 bis 14 ge zeigt ist. Danach wird, wie in Fig. 17 und 18 gezeigt ist, der SiO₂-Film mit einer Dicke von ungefähr 20,0-100,0 nm auf der gesamten Ober fläche abgeschieden. Ein Photoresist 21, das durch Photolithographie in eine vorbestimmte Anordnung bemustert ist, wird auf einem vorbestimmten Bereich auf dem SiO₂-Film 20, wie in Fig. 19 gezeigt ist, gebildet. Unter Verwendung des Photoresists 21 als Maske wird der SiO₂-Film 20 durch das RIE-Verfahren derart trockengeätzt, daß der in Fig. 19 gezeigte bemusterte SiO₂-Film 20 ge bildet wird. Danach wird der Photoresist 21 entfernt.

Ähnlich zu der schon beschriebenen ersten Ausführungsform wird der dielek trische Film 12, wie in Fig. 21 gezeigt ist, gebildet. Ein polykristalliner Sili ziumfilm in der dritten Ebene wird auf dem dielektrischen Film 12 gebildet und dann wird er bemustert. Dadurch werden die GND-Verbindung 14b und die Bitleitungskontaktanschlußfläche 14a gebildet. Während dem Atzen zum Be mustern der Bitleitungskontaktanschlußfläche 14a und der GND-Verbindung 14b dienen die beiden Filme, d. h. der SiO₂-Film 20 und der dielektrische Film 12, als die Ätzstoppfilme. Dadurch wird das Entfernen des Ätzstoppfilmes verglichen mit dem Fall der ersten Ausführungsform, bei dem nur der dielek tische Film 12 als der Ätzstoppfilm dient, unterdrückt. Folglich kann der Bruch der Vcc-Verbindungen 11e und 11f, die aus den polykristallinen Siliziumfilm in der zweiten Ebene gebildet sind, effektiv verhindert werden.

3. Ausführungsform

Mit Bezug zu Fig. 24 und 25 wird im folgenden eine Struktur einer dritten Ausführungsform beschrieben. Diese dritte Ausführungsform ist mit dem SiO₂- Film 20, der die Vcc-Verbindungen 11e und 11f, ähnlich zu der zweiten Aus führungsform, bedeckt, vorgesehen. In dieser dritten Ausführungsform wird eine GND-Verbindung 240b entlang der oberen Oberfläche, der Seitenober fläche und der unteren Oberfläche des Speicherknotenabschnittes 11c und des Abschnittes 11a hohen Widerstandes, die den polykristallinen Siliziumfilm in der zweiten Ebene bilden, mit dem dielektrischen Film 12 dazwischen gebildet. Dies erhöht die Oberflächenfläche des Kondensators, der aus dem Speicherkno tenabschnitt 11a, dem dielektrischen Film 12 und der GND-Verbindung 240b gebildet ist, verglichen mit der ersten und zweiten Ausführungsform. Folglich kann die Speicherknotenkapazität weiter erhöht werden und daher kann die Widerstandsfähigkeit gegen einen weichen Fehler weiter verbessert werden. Da die dritte Ausführungsform mit dem SiO₂-Film 20, ähnlich zu der schon be schriebenen zweiten Ausführungsform, vorgesehen ist, legt ein Überätzen, daß während dem Bemustern der GND-Verbindung 240b, d. h. des polykristallinen Siliziumfilmes in der dritten Ebene, auftritt, die Oberflächen der untenliegen den Vcc-Verbindungen 11e und 11f nicht frei und daher bricht es sie nicht.

Mit Bezug zu Fig. 22 und 23 wird im folgenden ein Herstellungsprozeß der dritten Ausführungsform beschrieben. Bei dem Herstellungsprozeß der dritten Ausführungsform werden Schritte ähnlich zu denen der zweiten Ausführungs form, die in Fig. 18 und 19 gezeigt sind, durchgeführt. Dann werden, wie in Fig. 22 und 23 gezeigt ist, der SiO₂-Film 20 und der Zwischenschichtisolierfilm 9, der aus dem SiO₂-Film gebildet ist, die mit einem Photoresist 21 maskiert sind, selektiv mit Flußsäure (HF) oder ähnlichem entfernt. Dadurch werden Hohlräume 9a und 9b in dem Zwischenschichtisolierfilm 9 derart gebildet, daß die Seiten- und Bodenoberfläche des Speicherknotenabschnittes 11c und des Abschnittes 11a hohen Widerstandes, die den polykristallinen Siliziumfilm in der zweiten Ebene bilden, freigelegt werden. Danach wird der Photoresist 21 entfernt. Dann wird die Struktur der in Fig. 25 gezeigten dritten Ausführungs form durch den Prozeß, der ähnlich zu denen der ersten und zweiten Ausfüh rungsform, die schon beschrieben wurden, ist, fertiggestellt. In dieser Ausfüh rungsform werden der dielektrische Film 12 und die GND-Verbindung 240b derart entlang der Seitenoberfläche, der unteren Oberfläche und der oberen Oberfläche des freigelegten Speicherknotenabschnittes 11c und des Abschnittes 11a hohen Widerstandes gebildet, daß der Speicherknotenabschnitt 11c eine bemerkenswert erhöhte Speicherkapazität aufweisen kann.

4. Ausführungsform

Bei der Struktur einer in Fig. 30 und 31 gezeigten vierten Ausführungsform weist der polykristalline Siliziumfilm in der dritten Ebene eine Zwei schichtstruktur auf. Dieser Zweischichtfilm wird derart bemustert, daß eine Bitleitungskontaktanschlußfläche, die aus den polykristallinen Siliziumfilmen 140a und 14a gebildet ist, und eine GND-Verbindung, die aus den poly kristallinen Siliziumfilmen 140b und 14b gebildet ist, gebildet werden. Auf grund der Zweischichtstruktur des polykristallinen Siliziumfilmes in der dritten Ebene wird der dielektrische Film 12 durch die untere Schicht des poly kristallinen Siliziumfilmes in der dritten Ebene während dem Betrieb des Ent fernens natürlicher Oxidfilme, die auf den Oberflächen der N⁺-Source- /Drainbereichen 8a und 8b in den Kontaktlöchern 13a und 13c gebildet sind, vor dem Bilden der oberen Schicht des polykristallinen Siliziumfilmes in der dritten Ebene geschützt. Daher ist es möglich die Dickenreduzierung des dielektrischen Filmes 12, die aufgrund des Prozesses des Entfernens der natür lichen Oxidfilme mit Flußsäure (HF) oder ähnlichem vor dem Abscheiden der oberen Schicht des polykristallinen Siliziumfilmes in der dritten Ebene auf treten kann, zu verhindern. Daher kann ein solcher Nachteil, daß der Ätz stoppfilm während dem Bemustern des polykristallinen Siliziumfilmes in der dritten Ebene verschwindet und daß dadurch der polykristalline Siliziumfilm in der zweiten Ebene gebrochen wird, verhindert werden. Es ist ebenfalls möglich die Filmdicke des dielektrischen Filmes 12 derart zu stabilisieren, daß die Speicherknotenkapazität stabilisiert werden kann.

Mit Bezug zu Fig. 26 bis 29 wird im folgenden ein Herstellungsverfahren der vierten Ausführungsform beschrieben. Bei dem Herstellungsverfahren der vier ten Ausführungsform wird ein Prozeß ähnlich zu dem der vierten Ausführungs form, der in Fig. 13 und 14 gezeigt ist, derart durchgeführt, daß die in Fig. 14 gezeigte Struktur gebildet wird. Dann wird, wie in Fig. 26 und 27 gezeigt ist, der dielektrische Film 12 gebildet. Ein phosphordotierter polykristalliner Sili ziumfilm 140, der die untere Schicht des polykristallinen Siliziumfilmes in der dritten Ebene bilden wird und der eine Filmdicke von ungefähr 10,0-50,0 nm (100-500 Å) aufweist und eine Phosphorkonzentration von ungefähr 1,0- 8,0 × 10²⁰ cm^-3 aufweist, wird auf dem dielektrischen Film 12 gebildet. Es wird ein Photoresist 22 in einem vorbestimmten Bereich auf dem phosphordotierten polykristallinen Siliziumfilm 140 durch Photolithographie gebildet. Der Zwischenschichtisolierfilm 9, der aus dem phosphordotierten polykristallinen Siliziumfilm 140, dem dielektrischen Film 12 und dem SiO₂-Film gebildet ist, wird durch z. B. das RIE-Verfahren mit einer aus einem Photoresist 22 gebilde ten Maske kontinuierlich geätzt. Dadurch werden, wie in Fig. 28 und 29 ge zeigt ist, direkte Bitleitungskontaktlöcher 13a und 13b sowie direkte GND- Kontaktlöcher 13c und 13d gebildet. Nach dem Entfernen der natürlichen Oxidfilme, die an den Oberflächen der Kontaktlöcher 13a-13d gebildet sind, mit Flußsäure (HF) oder ähnlichem wird der phosphordotierte polykristalline Siliziumfilm 14 auf der gesamten Oberfläche abgeschieden. Der so gebildete phosphordotierte polykristalline Siliziumfilm 14 weist eine Dicke von ungefähr 100,0-200,0 nm und eine Phosphorkonzentration von ungefähr 1,0-8,0 × 10²⁰ cm^-3 auf. Wie oben beschrieben wurde, bedeckt der phosphordo tierte polykristalline Siliziumfilm 140 den dielektrischen Film 12 während dem Prozeß des Entfernens der natürlichen Oxidfilme mit Flußsäure (HF) oder ähn lichem, bevor der phosphordotierte polykristalline Siliziumfilm 14 abgeschie den wird. Daher kann ein solcher Nachteil, daß die Filmdicke des dielektri schen Filmes 12 durch die Flußsäure (HF) oder ähnlichem reduziert wird, ver hindert werden. Folglich ist es möglich, einen solchen Nachteil, daß der polykristalline Siliziumfilm in der zweiten Ebene aufgrund der Reduzierung der Dicke des dielektrischen Filmes, wie oben beschrieben wurde, gebrochen wird, zu verhindern, und es ist möglich, den dielektrischen Film mit einer stabilen Dicke zu bilden.

Danach wird, wie in Fig. 29 gezeigt ist, ein Photoresist 23 in einem vorbe stimmten Bereich auf dem phosphordotierten polykristallinen Siliziumfilm 14 gebildet. Unter Verwendung des Photoresists 23 als Maske werden die phos phordotierten polykristallinen Siliziumfilme 14 und 140 derart bemustert, daß die Bitleitungskontaktanschlußfläche, die aus den phosphordotierten polykri stallinen Siliziumfilmen 140a und 14a gebildet ist, so wie die GND-Verbin dung, die aus den phosphordotierten polykristallinen Siliziumfilmen 14b und 140b gebildet ist, gebildet werden, wie in Fig. 31 gezeigt ist. Danach wird ein Prozeß ähnlich zu dem der schon beschriebenen ersten Ausführungsform derart durchgeführt, daß die Speicherzellen der in Fig. 30 und 31 gezeigten vierten Ausführungsform fertiggestellt werden.

5. Ausführungsform

Mit Bezug zu Fig. 36 und 37 weist eine Speicherzelle in einer fünften Ausfüh rungsform einen Speicherknotenabschnitt und einen Vcc-Verbindungsabschnitt auf, die jeweils eine Zweischichtstruktur aufweisen. Genauer ist der Speicher knotenabschnitt aus einem phosphordotierten polykristallinen Siliziumfilm 24c mit einer Dicke von ungefähr 50,0-100,0 nm und einem über liegenden polykristallinen Siliziumfilm 11c mit einer Dicke von ungefähr 20,0- 100,0 nm gebildet. Die Vcc-Verbindungen sind aus den phosphor dotierten polykristallinen Siliziumfilmen 24a bzw. 24b und den überliegenden polykristallinen Siliziumfilmen 11f, 11e gebildet. Die GND-Verbindung 14b bedeckt die obere Oberfläche und die Seitenoberfläche des Speicherknotenab schnittes, der aus dem phosphordotierten polykristallinen Siliziumfilm 24c und dem polykristallinen Siliziumfilm 11c gebildet ist. Daher kann der an der Seitenwand des Speicherknotenabschnittes gebildete Kondensator länger sein als der in der Struktur, bei der der Speicherknotenabschnitt nur aus dem polykristallinen Siliziumfilm gebildet ist. Dadurch kann der Speicherknotenab schnitt eine erhöhte Kondensatorkapazität aufweisen.

Entsprechend einem Herstellungsverfahren der Speicherzellen der fünften Ausführungsform wird ein Prozeß ähnlich zu dem der in Fig. 11 und 12 gezeig ten ersten Ausführungsform durchgeführt und dann werden die Kontaktlöcher 10a und 10b, wie in Fig. 32 und 33 gezeigt ist, gebildet. Danach werden natür liche Oxidfilme mit Flußsäure (HF) oder ähnlichem entfernt. Das LPCVD-Ver fahren wird derart durchgeführt, daß der phosphordotierte polykristalline Sili ziumfilm, der den polykristallinen Siliziumfilm in der zweiten Ebene bilden wird und der eine Dicke von ungefähr 50,0-100,0 nm und eine Phosphorkonzentration von ungefähr 1,0-8,0 × 10²⁰ cm^-3 aufweist, abgeschieden wird. Der so abgeschiedene polykristalline Siliziumfilm wird durch die Photo lithographie und das RIE-Verfahren derart bemustert, daß die Vcc-Verbindun gen 24a und 24b sowie die mit dem Speicherknoten verbundenen Verbindungen 24c und 24d gebildet werden.

Danach werden natürliche Oxidfilme mit Flußsäure (HF) oder ähnlichem ent fernt und danach wird der polykristalline Siliziumfilm in der dritten Ebene mit einer Dicke von ungefähr 20,0-100,0 nm durch das LPCVD-Ver fahren abgeschieden. Danach wird ein Photoresist 25 in einem vorbestimmten Bereich auf dem polykristallinen Siliziumfilm in der dritten Ebene, wie in Fig. 35 gezeigt ist, gebildet und dann wird ein Ätzen des polykristallinen Silizium filmes in der dritten Ebene, der mit dem Photoresist 25 maskiert ist, durch das RIE-Verfahren durchgeführt. Dadurch wird der bemusterte polykristalline Sili ziumfilm 11 der dritten Ebene, wie in Fig. 35 gezeigt ist, gebildet. Nach dem Entfernen des Photoresists 25 wird ein Prozeß ähnlich zu dem der bereits be schriebenen ersten Ausführungsform derart durchgeführt, daß die Speicherzel len der fünften Ausführungsform, die in Fig. 37 gezeigt ist, fertiggestellt wer den.

Bei der fünften Ausführungsform ist, wie oben beschrieben wurde, die Filmdicke des Speicherknotenabschnittes gleich zu der Summe der Dicken der Speicherknotenverbindung 24c (24d), die aus dem polykristallinen Siliziumfilm in der zweiten Ebene gebildet ist, und des Speicherknotenverbindungsabschnit tes 11c (11d), der aus dem polykristallinen Siliziumfilm in der dritten Ebene gebildet ist. Daher wird die Oberflächenfläche des Kondensators, der aus dem Speicherknotenabschnitt, dem dielektrischen Film 12 und der GND-Verbindung 14 gebildet ist, um ein Ausmaß entsprechend der Dicke der mit dem Speicher knoten verbundenen Verbindung 24c (24d) erhöht. Folglich kann die Kapazität des Speicherknotenabschnittes weiter erhöht werden. Da die Filmdicke der Vcc-Verbindung gleich zu der Summe der Dicken der Vcc-Verbindung 24a (24b) und des Vcc-Verbindungsabschnittes 11e (11f) ist, kann der Verbin dungswiderstand reduziert werden.

In dieser fünften Ausführungsform weist jedes Kontaktloch 10a und 10b einen Durchmesser auf, der größer ist als das Doppelte der Summe der Filmdicke der mit dem Speicherknoten verbundenen Verbindung 24c oder 24d und der Dicke des mit dem Speicherknoten verbundenen Abschnittes 11c und der kleiner ist als das Doppelte der Summe der Filmdicke der mit dem Speicherknoten verbun denen Verbindung 24c oder 24d, der Filmdicke des mit dem Speicherknoten verbundenen Abschnittes 11a oder 11c, der Filmdicke des dielektrischen Filmes 12 und der Filmdicke der GND-Verbindung 14b. Wie oben beschrieben wurde, weist jedes der Kontaktlöcher 10a und 10b einen Durchmesser auf, der größer ist als das Doppelte der Summe der Filmdicke der mit dem Speicherknoten ver bundenen Verbindung 24c oder 24d und der Dicke des mit dem Speicherknoten verbundenen Abschnittes 11a oder 11c. Dadurch werden die mit dem Speicher knoten verbundenen Abschnitte 11c und 11d und der dielektrische Film 12 entlang der inneren Wandoberflächen der Kontaktlöcher 10a und 10b gebildet. Dadurch ist es möglich, die Kapazität des Kondensators, der aus dem mit dem Speicherknoten verbundenen Abschnitt 11c, dem dielektrischen Film 12 und der GND-Verbindung 14 gebildet ist, bemerkenswert zu erhöhen. Weiterhin weist jedes der Kontaktlöcher 10a und 10b einen Durchmesser auf, der kleiner ist als das Doppelte der Summe der Filmdicke der mit dem Speicherknoten verbunde nen Verbindung 24c oder 24d, der Filmdicke des mit dem Speicherknoten ver bundenen Abschnittes 11a oder 11c, der Filmdicke des dielektrischen Filmes 12 und der Filmdicke der GND-Verbindung 14b. Dadurch kann die GND-Verbin dung 14b derart gebildet werden, daß die Kontaktlöcher 10a und 10b mit der GND-Verbindung 14b gefüllt werden. Dadurch wird die Oberfläche der GND- Verbindung 14b geebnet, so daß die Bitleitungen 18a und 18b auf der oberen Ebene leicht bemustert werden können.

Jedes der direkten GND-Kontaktlöcher 13c und 13d weist bevorzugt einen Durchmesser auf, der kleiner ist als das Doppelte der Filmdicke der GND-Ver bindung 14b. Entsprechend dieser Struktur können die direkten GND-Kontakt löcher 13c und 13d mit der GND-Verbindung 14b derart gefüllt werden, so daß die GND-Verbindung 14b weiter eine flache bzw. abgeflachte Oberfläche auf weist. Dies erlaubt ein leichtes Bemustern von z. B. Bitleitungen 18a und 18b in der oberen Ebene.

Es ist bevorzugt, die Filmdicke des polykristallinen Siliziumfilmes der zweiten Ebene, der die mit den Speicherknoten verbundenen Verbindungen 24c und 24d bildet, zu erhöhen. Durch Erhöhen der Filmdicke des polykristallinen Sili ziumfilmes in der zweiten Ebene kann die Kapazität des Speicherknotens um ein Ausmaß entsprechend zu der erhöhten Dicke erhöht werden.

6. Ausführungsform

Mit Bezug zu Fig. 41 und 42 verwendet eine Struktur einer Speicherzelle einer sechsten Ausführungsform eine Struktur ähnlich zu der der schon beschriebe nen fünften Ausführungsform und verwendet zusätzlich den SiO₂-Film 20 der zweiten Ausführungsform. Daher kann die sechste Ausführungsform beide Effekte der zweiten und fünften Ausführungsform erreichen.

Entsprechend einem Herstellungsprozeß der sechsten Ausführungsform wird ein Prozeß ähnlich zu dem der fünften Ausführungsform, der in Fig. 32 bis 35 gezeigt ist, durchgeführt. Danach wird der SiO₂-Film 20 mit einer Dicke von ungefähr 20,0-100,0 nm auf der gesamten Oberfläche, wie in Fig. 39 gezeigt ist, abgeschieden. Es wird ein Photoresist 21, der in Fig. 40 gezeigt ist, in einem vorbestimmten Bereich auf dem SiO₂-Film 20 durch die Photo lithographie gebildet und dann wird der SiO₂-Film 20 teilweise und selektiv durch das RIE-Verfahren unter Verwendung des Photoresists 21 als Maske entfernt. Dadurch wird der bemusterte SiO₂-Film 20, wie in Fig. 40 gezeigt ist, gebildet. Danach wird der Photoresist 21 entfernt. Durch einen Prozeß ähnlich zu dem der fünften Ausführungsform wird eine Speicherzellenstruktur der sechsten Ausführungsform, wie in Fig. 42 gezeigt ist, fertiggestellt.

In dieser sechsten Ausführungsform können der SiO₂-Film 20 und der dielek trische Film 12 beide als Ätzstopper während dem Bilden der GND-Verbindung 14b dienen. Daher verschwindet der Ätzstoppfilm nicht, sogar wenn während dem Bilden der GND-Verbindung 14b ein Überätzen auftritt, und daher können Nachteile, wie z. B. ein Bruch der VCC-Verbindung 11f, verhindert werden. Somit kann ein Effekt ähnlich zu dem der zweiten Ausführungsform erreicht werden.

7. Ausführungsform

Mit Bezug zu Fig. 45 und 46 verwendet eine Struktur der siebten Ausführungs form die Struktur der fünften Ausführungsform und zusätzlich die Struktur der dritten Ausführungsform. Genauer weist der Speicherknoten eine Zwei schichtstruktur auf, die aus der mit dem Speicherknoten verbundenen Verbin dung 24c und dem Speicherknotenabschnitt 11c gebildet ist, und der dielek trische Film 12 ist nicht nur auf der oberen Oberfläche und der Seitenober fläche des Speicherknotenabschnittes gebildet sondern ebenfalls auf der unteren Oberfläche davon. Diese Struktur kann die Speicherkapazität des Speicher knotenabschnittes erhöhen und dadurch kann die Widerstandsfähigkeit gegen einen weichen Fehler verbessert werden.

Entsprechend einem Herstellungsverfahren der Speicherzelle der siebten Aus führungsform wird zuerst ein Prozeß ähnlich zu dem der in Fig. 39 und 40 ge zeigten sechsten Ausführungsform durchgeführt. Danach werden der SiO₂-Film 20 und der Zwischenschichtisolierfilm 9, der aus dem SiO₂-Film gebildet ist, partiell und selektiv mit Flußsäure (HF) oder ähnlichem unter Verwendung des Photoresists 21 als Maske entfernt. Dadurch werden Hohlräume 9a und 9b derart gebildet, daß die äußere Seitenoberfläche und die untere Oberfläche der mit dem Speicherknoten verbundenen Verbindung 24c, die den Speicherknoten abschnitt bildet, freigelegt. Nach dem der dielektrische Film 12 entlang der freigelegten unteren Oberfläche und Seitenoberfläche, wie in Fig. 46 gezeigt ist, gebildet ist, werden die Hohlräume 9a und 9b mit der GND-Verbindung 240b gefüllt, so daß der Speicherknotenabschnitt eine bemerkenswert erhöhte Kapazität aufweisen kann. Somit kann ein Effekt ähnlich zu dem der dritten Ausführungsform erreicht werden. Der SiO₂-Film 20 kann eine solche Schwie rigkeit verhindern, daß der Ätzstoppfilm verschwindet und daß dadurch der polykristalline Siliziumfilm der zweiten Ebene während dem Ätzen zum Bemu stern der GND-Verbindung 240b gebrochen wird.

8. Ausführungsform

Mit Bezug zu Fig. 51 und 52 ist eine achte Ausführungsform eine Modifikation der schon beschriebenen fünften Ausführungsform. Bei der fünften Ausfüh rungsform weist die Vcc-Verbindung und der Speicherknotenabschnitt jeweils die Zweischichtstruktur auf. Bei der achten Ausführungsform ist jedoch jede der Vcc-Verbindungen 11e und 11f aus einer einzelnen Schicht gebildet und der Speicherknotenabschnitt weist eine Zweischichtstruktur auf, die aus der mit dem Speicherknoten verbundenen Verbindung 24c und dem Speicherknotenab schnitt 11c gebildet ist. Entsprechend der Struktur, bei der nur der Speicher knotenabschnitt die Zweischichtstruktur aufweist, wird die Länge der Seitenoberfläche an dem oberen Abschnitt des Speicherknotenabschnittes der Zweischichtstruktur erhöht und daher kann der Speicherknoten eine erhöhte Kapazität ähnlich zu der fünften Ausführungsform aufweisen.

Ein Herstellungsverfahren der achten Ausführungsform unterscheidet sich von dem der in Fig. 34 und 35 gezeigten fünften Ausführungsform darin, daß das Bemustern des polykristallinen Siliziumfilmes in der zweiten Ebene derart durchgeführt wird, daß nur die mit dem Speicherknoten verbundenen Verbindungen 24c und 24d gebildet werden, ohne die Vcc-Verbindungen 24a und 24b zu bilden. Danach werden die natürlichen Oxidfilme auf der oberen Oberfläche der mit dem Speicherknoten verbundenen Verbindungen 24c und 24d mit Fluß säure (HF) oder ähnlichem entfernt und dann wird das LPCVD-Verfahren derart durchgeführt, daß der polykristalline Siliziumfilm mit ungefähr 20,0- 100,0 nm in der dritten Ebene gebildet wird. Ein Photoresist 25 wird in einem vorbestimmten Bereich auf dem polykristallinen Siliziumfilm in der dritten Ebene durch Photolithographie, wie in Fig. 50 gezeigt ist, gebildet. Unter Verwendung des Photoresists 25 als Maske wird ein Trockenätzen auf dem polykristallinen Siliziumfilm in der dritten Ebene durch das RIE-Verfahren derart durchgeführt, daß der bemusterte polykristalline Siliziumfilm 11 in der dritten Ebene gebildet wird, wie in Fig. 50 gezeigt ist. Danach wird der Photoresist 25 entfernt und eine Dotierung wird in einen vorbestimmten Be reich des polykristallinen Siliziumfilmes in der dritten Ebene derart implantiert, daß die Vcc-Verbindungen 11e und 11f, der Speicherknotenabschnitt 11c und der Abschnitt 11a hohen Widerstandes gebildet werden, wie in Fig. 52 gezeigt ist. Danach wird ein Prozeß ähnlich zu dem der fünften Ausführungsform derart durchgeführt, daß die Speicherzelle der achten Ausführungsform, wie in Fig. 52 gezeigt ist, fertiggestellt wird.

9. Ausführungsform

Mit Bezug zu Fig. 57 und 58 entspricht eine Speicherzellenstruktur einer neunten Ausführungsform Modifikationen der fünften bis achten Ausführungs form. Genauer verwendet die neunte Ausführungsform den Speicherknotenab schnitt, der eine Zweischichtstruktur aufweist, die aus der mit dem Speicher knoten verbundenen Verbindung 24c und dem mit dem Speicherknoten verbun denen Abschnitt 11c besteht, ähnlich zu der fünften Ausführungsform. Ähnlich zu der achten Ausführungsform weist jede der Vcc-Verbindungen 11e und 11f eine Einschichtstruktur auf. Weiterhin verwendet die neunte Ausführungsform einen Bitleitungskontaktanschlußflächenabschnitt, der aus zwei Bitleitungskon taktanschlußflächen gebildet ist, d. h. eine erste Bitleitungskontaktanschluß fläche 24e, die aus der gleichen Verbindungsschicht wie die mit dem Speicherknoten verbundene Verbindung 24c gebildet ist, und eine zweite Bitleitungs kontaktanschlußfläche 14a, die aus der gleichen Schicht wie die GND-Verbin dung 14b gebildet ist. Es wird ein SiO₂-Film 50 an der Oberfläche des Zwischenschichtisolierfilmes 9 gebildet und ein dielektrischer Film 12 wird auf dem SiO₂-Film 50 gebildet.

Bei dieser neunten Ausführungsform wird die obere Seitenoberfläche des Speicherknotenabschnittes aus den Seitenoberflächen der beiden Schichten, d. h. der mit den Speicherknoten verbundenen Verbindung 24c und dem mit dem Speicherknoten verbundenen Abschnitt 11c, gebildet, so daß der Speicher knoten eine erhöhte Oberflächenfläche aufweist. Daher kann der Speicher knoten eine erhöhte Kapazität ähnlich zu den vorhergehenden Ausführungs formen aufweisen. Da der erste Bitleitungskontaktanschlußflächenabschnitt 24e aus der gleichen Schicht wie die mit dem Speicherknoten verbundene Verbin dung 24c gebildet ist und die zweite Bitleitungskontaktanschlußfläche 14a aus der gleichen Schicht wie die GND-Verbindung 14b gebildet ist, kann daher die obere Oberfläche des zweiten Bitleitungskontaktanschlußflächenabschnittes 14a im wesentlichen fluchtend mit der oberen Oberfläche der GND-Verbindung 14b, die auf dem Speicherknotenabschnitt angeordnet ist, sein. Daher kann die Ebenheit weiter verbessert werden.

Entsprechend einem Herstellungsverfahren der neunten Ausführungsform wird ein Prozeß ähnlich zu dem der in Fig. 32 und 33 gezeigten fünften Ausfüh rungsform zum Bemustern des polykristallinen Siliziumfilmes in der zweiten Ebene in einer solchen Art durchgeführt, daß die Bitleitungskontaktanschluß flächen 24e und 24f, die in Fig. 53 und 54 gezeigt sind, zusammen mit den mit den Speicherknoten verbundenen Verbindungen 24c und 24d gebildet werden. In diesem Prozeß werden die Vcc-Verbindungen 24a und 24b (siehe Fig. 33) im Gegensatz zu der fünften Ausführungsform nicht gebildet.

Wie in Fig. 55 und 56 gezeigt ist, wird der SiO₂-Film 50 mit einer Dicke von ungefähr 10,0-50,0 nm gebildet und dann werden nur vorbe stimmte Bereiche des SiO₂-Filmes 01422 00070 552 001000280000000200012000285910131100040 0002019750895 00004 0130350, die oberhalb der mit dem Speicherknoten verbundenen Verbindungen 24c und 24d angeordnet sind, entfernt. Da nach wird ein natürlicher Oxidfilm auf der oberen Oberfläche der mit dem Speicherknoten verbundenen Verbindung 24c mit Flußsäure (HF) oder ähn lichem entfernt. Nach dem Abscheiden des polykristallinen Siliziumfilmes mit einer Dicke von ungefähr 20,0-100,0 nm in der dritten Ebene durch das LPCVD-Verfahren wird ein Photoresist 25 auf einem vorbestimmten Bereich auf dem polykristallinen Siliziumfilm in der dritten Ebene gebildet. Unter Verwendung des Photoresists 25 als Maske wird ein Trockenätzen auf dem polykristallinen Siliziumfilm in der dritten Ebene durch das RIE-Verfahren derart durchgeführt, daß bemusterte polykristalline Siliziumfilme 11 (11a-11f) gebildet werden, wie in Fig. 56 gezeigt ist. Danach wird der Photoresist 25 entfernt. Durch einen Prozeß ähnlich zu der fünften Ausführungsform wird die Speicherzelle der neunten Ausführungsform fertiggestellt, wie in Fig. 57 und 58 gezeigt ist.

Die vorhergehende erste bis neunte Ausführungsform können beliebig mitein ander kombiniert werden.

Claims

1. Halbleitereinrichtung mit Speicherzellen, mit
einer ersten Verbindungsschicht (11), die auf einem Halbleitersubstrat (1) gebildet ist und einen Verbindungsabschnitt (11a, 11b) hohen Widerstandes und einen Speicherknotenabschnitt (11c, 11d) aufweist,
einer GND-Verbindungsschicht (14b, 140b), die auf dem Verbindungsabschnitt (11a, 11b) und dem Speicherknotenabschnitt der ersten Verbindungsschicht (11) mit einem dielektrischen Film (12) dazwischen gebildet ist, und mit einer zweiten Verbindungsschicht, die eine Gateelektrode (5b, 5c) aufweist und die auf dem Halbleitersubstrat (1) gebildet ist und unterhalb der ersten Verbindungsschicht (11) angeordnet ist, und einem auf der zweiten Verbindungsschicht und dem Halbleitersubstrat (1) gebildeten ersten Zwischenschichtisolierfilm (9), der unterhalb der ersten Verbindungsschicht (11) angeordnet ist und ein erstes Kontaktloch (10a) aufweist, wobei ein erster Leiter in dem ersten Kontaktloch (10a) die zweite Verbindungsschicht und das Halbleitersubstrat (1) mit der ersten Verbindungsschicht (11) verbindet,
bei der der Speicherknotenabschnitt (11c, 11d) der ersten Verbindungsschicht (11), die GND-Verbindungsschicht (114b, 140b) und der dielektrische Film (12) ein kapazitives Element des Speicherknotenabschnittes (11c, 11d) bilden,
die erste Verbindungsschicht (11) symmetrisch um den Mittelpunkt der Speicherzelle angeordnet ist und
die Mehrzahl von Speicherzellen das gleiche Layout aufweisen und zueinander in einer Richtung einer Wortleitung (5a, 5b) benachbart sind, und bei der das erste Kontaktloch (10a) einen Durchmesser aufweist, der größer ist als das Doppelte der Summe der Dicke der ersten Verbindungsschicht (11) und der Dicke des dielektrischen Filmes (12) und der kleiner ist als das Doppelte der Summe der Dicke der ersten Verbindungsschicht (11), der Dicke des dielektrischen Filmes (12) und der Dicke der GND-Verbindungsschicht (14b).

2. Halbleitereinrichtung nach Anspruch 1, wobei die Speicherzellen einen ersten und zweiten Source-/Drain-Dotierungsbereich (8d, Fig. 5), die mit der GND-Verbindungsschicht (14b, 140b) verbunden sind und einen GND-Bereich bilden, aufweisen,
wobei in jeder Speicherzelle der erste Dotierungsbereich (8d) und der zweite Dotierungsbereich (8d) voneinander getrennt gebildet sind und
der erste und der zweite Dotierungsbereich (8d, 8d) in jeder Speicherzelle getrennt von dem GND-Bereich in der benachbarten Speicherzelle gebildet sind.

3. Halbleitereinrichtung nach Anspruch 2, bei der sich der erste und der zweite Dotierungsbereich (8d) in einem planaren Layout nicht mit der Wortleitung (5a, 5d) überlappen.

4. Halbleitereinrichtung nach Anspruch 1, wobei die Speicherzellen einen ersten und zweiten Source-/Drain-Dotierungsbereich (8d, Fig. 5), die mit der GND-Verbindungsschicht (14b, 140b) verbunden sind und einen GND-Bereich bilden, bei der sich der erste und der zweite Dotierungsbereich (8d) in einem planaren Layout nicht mit der Wortleitung (5a, 5d) überlappen.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, bei der die erste Verbindungsschicht (11) zusätzlich zu dem Verbindungsab schnitt (11a, 11b) hohen Widerstandes und dem Speicherknotenabschnitt (11c, 11d) einen VCC-Versorgungsverbindungsabschnitt (11e, 11f) aufweist.

6. Halbleitereinrichtung nach Anspruch 5, bei der
der erste Zwischenschichtisolierfilm (9) ein zweites Kontaktloch (13c) aufweist, wobei ein zweiter Leiter in dem zweiten Kontaktloch (13c) die GND-Verbindungsschicht (14b) mit dem ersten und dem zweiten Dotierungsbereich (8d, 8d) verbindet, und
das zweite Kontaktloch (13c) einen Durchmesser aufweist, der kleiner ist als das Doppelte der Dicke der GND-Verbindungsschicht (14b).

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, bei der ein Abschnitt (12) des dielektrischen Filmes (12), der das kapazitive Element des Speicherknotenabschnittes (11c, 11d) bildet, eine Dicke aufweist, die kleiner ist als die des übrigen Abschnittes (12, 20).

3. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, bei der der dielektrische Film (12) einen sich erstreckenden Abschnitt aufweist, der zumindest auf der oberen Oberfläche, der Seitenoberfläche und der unteren Oberfläche des Speicherknotenabschnittes (11c, 11d) der ersten Verbindungsschicht (11) angeordnet ist.

9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, bei dem die GND-Verbindungsschicht eine Zweischichtstruktur (14b, 140b) aufweist.

10. Halbleitereinrichtung nach einem der Ansprüche 1 bis 9,
bei der die erste Verbindungsschicht eine untere Schicht (24c, 24d) in Kontakt mit dem Halbleitersubstrat (1) und der zweiten Verbindungsschicht und eine obere Schicht (11c, 11d), die auf der unteren Schicht gebildet ist, aufweist und
die GND-Verbindungsschicht (14b) Seitenendoberflächen der unteren und der oberen Schicht mit dem dielektrischen Film (12) dazwischen bedeckt.

11. Halbleitereinrichtung nach Anspruch 10, bei der die untere Schicht einen VCC-Versorgungsverbindungsabschnitt (24a, 24b) aufweist.

12. Halbleitereinrichtung nach Anspruch 10, bei der die obere Schicht einen VCC-Versorgungsverbindungsabschnitt (11e, 11f) aufweist.

13. Halbleitereinrichtung nach einem der Ansprüche 10 bis 12, bei der die obere Schicht den Abschnitt (11a, 11b) hohen Widerstandes aufweist und die untere Schicht dicker ist als die obere Schicht.

14. Halbleitereinrichtung nach einem der Ansprüche 10 bis 13, mit einer Bitleitungsverbindungselektrode (24e, 24f), die aus der gleichen Schicht wie die untere Schicht gebildet ist.

15. Herstellungsverfahren einer Halbleitereinrichtung mit Speicherzellen nach einem der Ansprüche 1 bis 14 mit den Schritten
Bilden einer ersten Verbindungsschicht, die auf einem Halbleitersubstrat (1) angeordnet ist, die einen Abschnitt (11a, 11b) hohen Widerstandes und einen Speicherknotenabschnitt (11c, 11d) aufweist und die um den Mittelpunkt der Speicherzelle symmetrisch ist,
Bilden einer GND-Verbindungsschicht (14b, 140b) auf dem Abschnitt (11a, 11b) hohen Widerstands und dem Speicherknotenabschnitt (11c, 11d) der ersten Verbindungsschicht mit einem dielektrischen Film (12) dazwischen, wobei der Speicherknotenabschnitt (11c, 11d), die GND-Verbindungsschicht (14b, 140b) und der dielektrische Film (12) ein kapazitives Element des Speicherknotenabschnittes (11c, 11d) bilden,
Bilden der Mehrzahl von Speicherzellen, die das gleiche Layout aufweisen und zueinander in einer Richtung einer Wortleitung (5a, 5d) benachbart sind.

16. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 15, bei dem
der Schritt des Bildens der ersten Verbindungsschicht und der GND- Verbindungsschicht die Schritte
Bilden eines Zwischenschichtisolierfilmes (9) auf dem Halbleitersubstrat (1), nacheinander Bilden der ersten Verbindungsschicht und des dielektrischen Filmes (12) auf dem Zwischenschichtisolierfilm (9) und danach Bilden einer ersten GND-Verbindungsschicht (140) auf dem dielektrischen Film (12), Bemustern der ersten GND-Verbindungsschicht (140), des dielektrischen Filmes (12) und des Zwischenschichtisolierfilmes (9) derart, daß ein Kontaktloch (13c) gebildet wird, das die Oberfläche des Halbleitersubstrates (1) erreicht, und
Bilden einer zweiten GND-Verbindungsschicht (14b), die das Kontaktloch (13c) füllt und die obere Oberfläche der ersten GND-Verbindungsschicht (140) bedeckt,
aufweist.

17. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 15 oder 16, weiter mit
den vor dem Bilden der ersten Verbindungsschicht auszuführenden Schritten des
Bildens eines ersten Dotierungsbereiches (8d) und eines zweiten Dotierungsbereiches (8b) in der Hauptoberfläche des Halbleitersubstrates (1) voneinander getrennt, wobei der erste und der zweite Dotierungsbereich (8d, 8d) einen GND-Bereich bilden, und
Bildens des ersten und des zweiten Dotierungsbereiches (8d, 8d) in jeder Speicherzelle derart, daß sie von dem ersten und zweiten Dotierungsbereich (8d, 8d) in der benachbarten Speicherzelle getrennt sind.