DE4210855C2

DE4210855C2 - Herstellungsverfahren für einen gestapelten Kondensator

Info

Publication number: DE4210855C2
Application number: DE4210855A
Authority: DE
Inventors: Kaoru Motonami; Yoshinori Okumura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-01
Filing date: 1992-04-01
Publication date: 1995-12-14
Anticipated expiration: 2012-04-02
Also published as: ITMI920773A0; JP2689031B2; KR920020728A; KR970000718B1; JPH04304670A; IT1259021B; US5280444A; US5393688A; ITMI920773A1; DE4210855A1

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für einen gestapelten Kondensator.

Eine Sorte von Halbleiterspeichereinrichtungen weist einen DRAM (Dynamic Random Access Memory - Dynamischer Direktzugriffsspei cher) auf, der den beliebigen Zugriff auf den Speicher und die beliebige Ausgabe von darin gespeicherter Information ermöglicht. Ein DRAM weist ein Speicherzellenfeld, das einen Speicherbereich darstellt, der eine Zahl von Informationsein heiten speichert, und periphere Schaltungen, die für die Ein gabe und Ausgabe nötig sind, auf. Wie in Fig. 34 gezeigt ist, weist ein DRAM 50 ein Speicherzellenfeld 51 zum Speichern von Datensignalen einer Speicherinformation, einen Zeilen- und Spaltenadreßpuffer 52 zum Empfangen eines Adreßsignales von einer Schaltung zum Auswählen einer Speicherzelle, die eine Einheitsspeicherschaltung darstellt, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Dekodieren des Adreßsignales zum Bezeichnen einer Speicherzelle, einen Auffrischleseverstärker 55 zum Verstärken und Lesen des in der bezeichneten Speicher zelle gespeicherten Signales, einen Dateneingangspuffer 56 und einen Datenausgangspuffer 57 zum Eingeben/Ausgeben von Daten und einen Taktgenerator 58 zum Erzeugen eines Taktsignales auf.

Das Speicherzellenfeld 51, das eine große Fläche auf einem Halbleiterchip belegt, weist eine Mehrzahl von Speicherzellen zum Speichern einer Einheitsspeicherinformation auf, die in Form einer Matrix angeordnet sind. Das in Fig. 35 gezeigte Äquivalent-Schaltdiagramm zeigt eine Anordnung 4 Bit von Speicherzellen, die in den Speicherzellenfeld 51 enthalten ist. Jede der dargestellten Speicherzellen ist, was gemeinhin eine Ein-Transistor-Ein-Kondensator-Speicherzelle genannt wird, die einen MOS-(Metalloxidhalbleiter)Transistor und einen damit ver bundenen Kondensator aufweist. Die Struktur solcher Speicher zellen ist sehr einfach, so daß der Grad der Integration von Speicherzellenfeldern leicht erhöht werden kann, indem diese benutzt werden, und sie werden daher weitverbreitet in DRAMs benutzt, die eine hohe Kapazität aufweisen.

Speicherzellen in DRAMs können in verschiedenen Typen gemäß der Struktur der Kondensatoren unterteilt werden. Ein typi scher gestapelter Kondensator, wie er z. B. in Fig. 36 gezeigt ist, ist in der JP-AS 60-2784 (1985) in etwa beschrieben. Wie in Fig. 36 gezeigt ist, weist die Speicherzelle einen Gatetran sistor zum Übertragen (Übertragungstransistor) und einen gestapelten Kondensator auf. Der Übertragungs transistor weist ein Paar von Source/Drain-Gebieten 6,6, die in der Oberfläche eines Halbleitersubstrates 1 gebildet sind, und eine Gateelektrode (eine Wortleitung) 4, die auf der Oberfläche des Siliziumsubstrates (1) gebildet ist, wobei eine Isolier schicht dazwischen vorgesehen ist, auf. Der gestapelte Kon densator weist eine untere Elektrode (Speicherknoten) 11, die sich von dem oberen Teil der Gateelektrode 4 zu dem oberen Teil eines Feldisolierfilmes 2 erstreckt und die einen Teil aufweist, der mit einer der Source/Drain-Bereiche 6,6 verbunden ist, eine dielektrische Schicht 12, die auf der Oberfläche der unteren Elektrode 11 gebildet ist, und eine obere Elektrode (eine Zellenplatte) 13, die auf deren Oberfläche gebildet ist, auf. Eine Bitleitung 15 ist auf dem oberen Teil des Kondensators gebildet, wobei eine isolierende Zwischenschicht 20 dazwischen vorgesehen ist, und die Bitleitung 15 ist über einen Bitleitungskontakt 16 mit dem anderen Source/Drain-Bereich 6 des Übertragungstransistors verbunden. Der wesentli che Punkt des gestapelten Kondensators ist der, daß die Fläche zwischen den gegenüberliegenden Elektroden des Konden sators vergrößert ist, indem sich der Hauptteil des Kondensa tors zu den oberen Teilen der Gateelektrode und des Feldiso lierfilmes erstreckt, damit die gewünschte Kapazität des Kon densators gegeben ist.

Die Kapazität eines Kondensators ist direkt proportional zu der Fläche zwischen den gegenüberliegenden Elektroden und umgekehrt proportional zu der Dicke der dielektrischen Schicht. Folglich ist es wünschenswert, daß die Fläche zwischen den gegenüberlie genden Elektroden eines Kondensators zum Vergrößern der Kapa zität des Kondensators vergrößert wird. Andererseits ist die Größe einer Speicherzelle gemäß einer hohen Integration eines DRAMs deutlich reduziert worden. Daher ist auch die flache für einen Kondensator zu belegende Fläche verkleinert worden. Es ist jedoch nicht angänglich, daß der Betrag der elektrischen Ladung reduziert wird, die in einer Speicherzelle eines Bits gespeichert wird, in Hinblick auf die Betriebszuverlässigkeit eines DRAMs als Speichereinrichtung. Damit derartige wider sprüchliche Bedingungen erfüllt werden können, sind verschie dene Typen von Verbesserungen für eine Struktur eines Konden sators vorgeschlagen, die die flache belegte Fläche eines Kondensators verringern können und trotzdem die Fläche zwi schen den gegenüberliegenden Elektroden vergrößern können.

Eine dem in Fig. 37 gezeigten Kondensator entsprechende Anordnung ist in etwa in der JP-OS 2-122560 dargestellt. Wie in Fig. 37 gezeigt ist, weist ein Übertragungstransistor 3 eine Gateelektrode 4, deren Äußeres mit einer isolierenden Schicht 22 bedeckt ist, ein Paar von Source/Drain-Bereichen 6,6 und einen Gateoxidfilm 5 auf. Ein gestapelter Kondensator 10 weist eine untere Elektrode 11, eine dielektrische Schicht 12 und eine obere Elektrode 13 auf. Die untere Elektrode 11 weist einen Basisteil 11a, der auf den Oberflächen der isolierenden Schichten 22, 22 gebildet ist, die die Gateelektroden (Wort leitungen) 4, 4 bedecken, und einen vorstehenden Teil 11b, der sich von der Oberfläche des Basisteiles 11a aufwärts erstreckt, auf. Die dielektrische Schicht 12 und die obere Elektrode 13 werden nacheinander auf der Oberfläche der unteren Elektrode 11 abgelagert. Der dargestellte gestapelte Kondensator benutzt die Oberfläche des vorstehenden Teiles 11b der unteren Elektrode 11 als Ladungsspeicherbereich. Der vorstehende Teil 11b macht es möglich, die Kapazität des Kondensators zu erhöhen, ohne daß die besetzte ebene Fläche des Kondensators vergrößert wird. Im folgenden wird das Herstellungsverfahren der in Fig. 37 gezeigten Einrichtung beschrieben.

Zuerst wird, wie in Fig. 38 gezeigt ist, eine polykristalline Siliziumschicht auf der gesamten Oberfläche eines Substrates gebildet, und dann werden dahinein Fremdatome eingebracht. Ein Ätzen wird unter Benutzung eines Resistmusters (Fotolackmuster) 30 als eine Maske zum Bilden einer unteren Elektrode 110a durchgeführt. Dann wird, wie in Fig. 39 gezeigt ist, das Resistmuster 30 entfernt, und eine polykristalline Silizium schicht 110b wird auf der gesamten Oberfläche gebildet. Fremd atome von einer niedrigen Konzentration werden von der unteren Elektrode 110a in die polykristalline Siliziumschicht 110b ein geführt.

Dann wird, wie in Fig. 40 gezeigt ist, ein anisotropes Ätzen auf der polykristallinen Siliziumschicht 110b und der unteren Elektrode 110a durch RIE (reaktives Ionenätzen) ausgeführt. Bei diesem Ätzverfahren wird zuerst anisotropes Ätzen auf der poly kristallinen Siliziumschicht 110b so durchgeführt, daß die polykristalline Siliziumschicht 110b nur auf den Seitenober flächen der unteren Elektrode verbleibt. Dann wird die untere Elektrode 110a sequentiell von der oberen Oberfläche geätzt. Das Ätzen wird beendet, wenn die untere Elektrode 110a bis auf eine vorbestimmte Dicke geätzt ist. Der Basisteil 11a und der vorstehende Teil 11b der unteren Elektrode 11 werden durch diese Schritte gebildet.

Dann werden, wie in Fig. 41 gezeigt ist, eine dielektrische Schicht 12 und eine obere Elektrode 13 auf der Oberfläche der unteren Elektrode gebildet.

Dabei werden der Basisteil 11a und der vorstehende Teil 11b der unteren Elektrode 11 bei dem gestapelten Kondensator durch ver schiedene Schritte gebildet. Dadurch wird eine Fuge an der Grenze zwischen des Basisteiles 11a und des vorstehenden Teiles 11b gebildet. Ein natürlicher Oxidfilm kann sich auf der Fuge nach der Bildung des Basisteiles 11a bilden. Daher gibt es einen Fall, bei dem die elektrische Leitung zwischen dem Basis teil 11a und dem vorstehenden Teil 11b durch den natürlichen Oxidfilm verhindert wird, so daß der vorstehende Teil 11b nicht als eine untere Elektrode des Kondensators funktioniert.

Die obere Oberfläche des vorstehenden Teiles 11b, auf der das anisotrope Ätzen ausgeführt worden ist, ist als flach in den Fig. 39 und 40 dargestellt. Nach der gegenwärtigen Erkennt nis ist jedoch die geätzte obere Oberfläche des vorstehenden Teiles 11b in einer Form gebildet, in der die innere Seiten kante scharf ausgebildet ist, wie es in Fig. 42 gezeigt ist. Wenn ein derartiger scharfer spitzer Teil gebildet wird, tritt eine elektrische Feldkonzentration in diesen Teil auf, wodurch ein Problem des dielektrischen Durchbruches der dielektrischen Schicht 12 auftreten kann.

Aus der DE 39 18 924 A1 ist ein Verfahren mit den Merkmalen a) und b) des Anspruches 1 bekannt. Die erste leitende Schicht wird im Laufe des Herstellungsverfahrens zu der unteren, mit dem Fremd atombereich verbundenen Kondensatorelektrode. Des weiteren werden auf der ersten leitenden Schicht in leitendem Kontakt damit sich von der Hauptoberfläche des Halbleitersubstrates weg erstreckende Bereiche gebildet, die zum Vergrößern der Oberfläche des Kondensa tors dienen. Dabei wird jedoch in der ersten leitenden Schicht kein Öffnungsbereich gebildet, der die erste isolierende Schicht erreicht.

Aus der genannten DE 39 18 924 A1 ist auch ein Verfahren mit den Merkmalen i) und ii) von Anspruch 4 bekannt. Dabei wird die erste leitende Schicht zu der unteren Kondensatorelektrode, die mit dem Fremdatombereich in Verbindung steht. In der ersten leitenden Schicht wird kein Öffnungsbereich gebildet.

Aus der genannten Druckschrift ist es ebenfalls bekannt, daß ent sprechend dem Merkmal h) und i) von Anspruch 1 bzw. den Merkmalen vi) und vii) von Anspruch 4 eine dielektrische Schicht auf der Oberfläche der ersten leitenden Schicht und eine zweite leitende Schicht auf der Oberfläche der dielektrischen Schicht gebildet wird.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen eines gestapelten Kondensators vorzusehen, bei dem die Herstellung des Kondensators mit hoher Kapazität ermöglicht wird.

Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen eines gestapelten Kondensators, der mit einem Fremdatombereich verbunden ist, der in der Hauptoberfläche eines Halbleitersubstrates gebil det ist, das die Schritte von Anspruch 1 oder die Schritte von An spruch 4 aufweist.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den zu gehörigen Unteransprüchen.

Bei dem Verfahren zum Herstellen des Kondensators kann die auf der Oberfläche der ersten leitenden Schicht gebildete Masken schicht entweder unter Benutzung eines Maskenmusters gebildet werden, daß unter Benutzung einer Lithographie gebildet ist, oder unter Benutzung eines Musters einer isolierenden Schicht, wobei eine isolierende Seitenwandschicht benutzt wird, die in selbstausgerichteter Weise durch ein anisotropes Ätzen gebildet wird. Im letzteren Fall können alle Schritte des Bildens eines konkaven Teiles in dem inneren Teil der ersten leitenden Schicht auf selbstausgerichtete Weise ausgeführt werden.

Insbesondere wird bei dem Verfahren zum Herstellen eines Kondensators eine dicke erste leitende Schicht, die die untere Elektrode des Kondensators wird, gebildet und dann wird der erste Teil ge bildet, in dem der nach oben offene Teil in dem inneren Teil der ersten leitenden Schicht auf selbstausgerichtete Weise gebildet wird, indem die isolierende Seitenwandschicht als Maske benutzt wird. Indem solche Schritte benutzt werden, ist es möglich, die ab schließende Anordnung der unteren Elektrode des Kondensators durch ein Ätzverfahren zu definieren. Es ist möglich, den Schritt des Ätzens wiederholt auszuführen. Als Resultat ist es möglich, eine Mehrzahl von Schritten auf der inneren Oberflä che oder der äußeren Oberfläche der ersten leitenden Schicht zu bilden, die die untere Elektrode darstellt.

Durch das Herstellungsverfahren ist es möglich, die Speicherkapazität für elektrische La dungen eines Kondensators zu vergrößern, indem die Fläche der Oberfläche der unteren Elektrodenschicht in einem gestapelten Kondensator vergrößert wird. Weiterhin ist es möglich, die Vollständigkeit der Bedeckung durch eine dielektrische Schicht in einem Kondensator zu erhöhen. Weiterhin ist es möglich, eine untere Elektrode eines gestapelten Kondensators in einstöckiger Weise zu bilden. Weiterhin ist es möglich, einen senkrecht her vorstehenden Teil des Kondensators zu bilden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Schnittansicht der Struktur einer Speicher zelle in einem DRAM;

Fig. 2 eine Draufsicht auf eine Struktur der in Fig. 1 dargestellten Speicherzelle;

Fig. 3 bis 19 Schnittansichten der Struktur der in Fig. 1 dargestellten Speicherzelle, wobei die aufeinan derfolgenden Schritte der Herstellung nach einer Ausführungsform der Erfindung der Spei cherzelle dargestellt werden;

Fig. 20 eine Schnittansicht einer Struktur einer anderen Spei cherzelle in einem DRAM;

Fig. 21 bis 25 Schnittansichten einer Struktur der in Fig. 20 dargestellten Speicherzelle, die aufeinander folgende Schritte des Herstellens nach einer anderen Ausführungsform der Erfindung der Speicher zelle darstellen;

Fig. 26 eine Schnittansicht einer Struktur einer Spei cherzelle in einem DRAM;

Fig. 27 bis 32 Schnittansichten der Struktur der in Fig. 26 dargestellten Speicherzelle, die die aufeinan derfolgenden Schritte des Herstellens nach einer weiteren Ausführungsform der Erfindung oder Spei cherzelle darstellen;

Fig. 33 ein Modelldiagramm eines Kondensators, das für einen Vergleichstest für die Kapazität eines Kondensators benutzt wird;

Fig. 34 eine Struktur eines DRAMs darstellendes Block schaltbild;

Fig. 35 ein Äquivalent-Schaltbild einer Speicherzelle in einem DRAM;

Fig. 36 eine Schnittansicht einer Struktur einer Spei cherzelle mit einem gestapelten Kondensator in einem DRAM herkömmlicher Weise;

Fig. 37 eine Schnittansicht einer Struktur einer Spei cherzelle in einem DRAM eines anderen herkömm lichen Beispieles;

Fig. 38 bis 42 Schnittansicht der Struktur der in Fig. 37 dargestellten Speicherzelle, die die aufeinan derfolgenden Schritte des Herstellens der Spei cherzelle darstellen.

Wie insbesondere in Fig. 2 gezeigt ist, ist eine Mehrzahl von sich parallel zueinander in die Zeilenrichtung erstreckenden Gateelektroden (Wortleitungen) 4, eine Mehrzahl von sich parallel zueinander in die Spaltenrichtung erstreckenden Bit leitungen 15 und eine Mehrzahl von in der Nachbarschaft von Kreuzungen von Wortleitungen 4 und Bitleitungen 15 angeordneten Speicherzellen auf der Oberfläche eines Halbleitersubstrates 1 gebildet.

Wie in Fig. 1 und 2 gezeigt ist, weist eine Speicherzelle einen Gatetransistor/Übertragungstransistor 3 und einen Konden sator 10 auf. Diese benachbart zueinander vorgesehenen Elemente sind getrennt und isoliert durch einen Feldisolierfilm 2. Der Übertragungstransistor 3 weist ein Paar von Source/Drain-Berei chen 6, 6, die in der Oberfläche eines Halbleitersubstrates 1 gebildet sind, und eine Gateelektrode (eine Wortleitung) 4, die auf der Oberfläche des Halbleitersubstrates 1 gebildet ist, wobei dazwischen ein Gateisolierfilm 5 vorgesehen ist, auf. Der Umfang der Gateelektrode 4 ist mit einer isolierenden Schicht 22 bedeckt, die eine obere isolierende Schicht 22a und isolie rende Seitenwandschichten 22b aufweist.

Eine Bitleitung 15 ist über einen Bitleitungskontakt 16 mit einem der Source/Drain-Bereiche 6 des Übertragungstransistors 3 verbunden. Die Bitleitung 15 ist auf einem Niveau niedriger als das Niveau des oberen Ende des Kondensators 10 gebildet, und ihr Umfang ist mit einer isolierenden Schicht bedeckt, die eine obere isolierende Schicht 20a und isolierende Seitenwandschich ten 20b aufweist.

Der Kondensator 10 weist eine untere Elektrode (ein Speicher knoten) 11, eine dielektrische Schicht 12 und eine obere Elektrode (eine Zellenplatte) 13 auf. Die untere Elektrode 11 kann in zwei Teile zur Erleichterung der Erläuterung unterteilt sein. Ein erster Teil 11a der unteren Elektrode 11 ist durch ein Kontaktloch 14 mit dem Source/Drain-Bereich 6 verbunden, der dem Source/Drain-Bereich gegenüberliegt, der mit der Bit leitung 15 durch einen Bitleitungskontakt 16 verbunden ist, und erstreckt sich auf dem oberen Teil der Wortleitung 4 oder der Bitleitung 15, wobei die isolierende Schichten 22a, 22b, 20a und 20b dazwischen vorgesehen sind. Ein zweiter Teil 11b der unteren Elektrode 11 steht von der Oberfläche des ersten Teiles 11a in einer ungefähr vertikal aufrechten Richtung in der Form einer vertikalen Wand hervor. Die obere Oberfläche des zweiten Teiles 11b und die Oberfläche eines dort vorgesehenen stufen förmigen Abschnittes 11c sind so gebildet, daß sie ungefähr parallel zu der Oberfläche des Substrates verlaufen und flach sind. Ein nach oben offener, im folgenden auch konkav genannter Teil 201 ist in dem mittleren Teil des zweiten Teiles 11b gebildet, indem ein im folgenden zu beschreibendes Ätzverfahren benutzt wird. Das heißt, der zweite Teil 11b ist so gebildet, daß er die Seitenwandoberfläche des konkaven Teiles 201 umgibt. Eine stufenförmige Oberfläche ist auf dem inneren Rand bzw. der inneren Seitenfläche des zweiten Teiles 11b gebildet. Der erste Teil 11a und der zweite Teil 11b der unteren Elektrode 1 sind einstöckig aus dem gleichen Mate rial gemacht. Folglich ist es möglich, die ganze untere Elektrode 11 vollständig als eine Elektrode für den Kondensator zu verwenden, im Gegensatz zu dem herkömmlichen Kondensator, bei dem der erste Teil (Basisteil) 11a und der zweite Teil (vorstehender Teil) 11b der unteren Elektrode 11 in unter schiedlichen Herstellungsschritten gebildet werden. Ein Ver gleich des Kondensators der oben beschriebenen Ausführungsform mit dem in Fig. 33 gezeigten Kondensator ergibt folgendes: Der Kondensator nach Fig. 33 weist einen Fugenteil 35 auf, der zwischen dem ersten Teil 11a und dem zweiten Teil 11b gebildet ist, während der Kondensator nach der obigen Ausführungsform einen ersten Teil 11a und einen zweiten Teil 11b aufweist, die jedoch miteinander einstückig gebildet sind. Wenn die dielek trische Schicht in einem Oxidfilm umgewandelt wird, hat sie eine Dicke t_eff von 4nm. Der zweite Teil 11b wird in zylindri scher Form gebildet. Als Resultat des Vergleichstestes ergab sich für den Kondensator nach Fig. 33:

c = 2,8 fF,

während die Kapazität des Kondensators gemäß der oben beschrie benen Ausführungsform

c = 21,6 fF

beträgt. Der Grund dafür ist, daß der Kondensator nach Fig. 33 einen den ersten Teil 11a und den zweiten Teil 11b trennenden Fugenabschnitt 35 aufweist, so daß der zweite Teil 11b nicht als untere Elektrode funktioniert. Dagegen ist der zweite Teil 11b des Kondensators gemäß der obigen Ausführungsform ein Teil der unteren Elektrode und funktioniert als solche. Der konkave Teil 201 des zweiten Teiles 11b kann jeder in gestuften Konfi guration gebildet werden, die durch ein Ätzverfahren gebildet wird. Es ist möglich, die gesamte äußere Randoberfläche und die innere Randoberfläche des zweiten Teiles 11b als Bereich für die Kapazität des Kondensators zu benutzen. Die Anordnung der äußeren Randoberfläche kann unabhängig von der inneren Rand oberfläche des zweiten Teiles oder der Anordnung der Oberfläche des ersten Teiles ausgebildet werden, so daß es leicht wird, die Kapazität des Kondensators einzustellen.

Ein Oxidfilm oder ein aus einem Oxidfilm und einem Nitridfilm oder ähnliches zusammengesetzter Film wird zum Bilden der di elektrischen Schicht 12 benutzt. Die obere Elektrode 13 ist aus polykristallinem Silizium oder ähnlichem gemacht. Eine isolie rende Zwischenschicht 23 ist auf der Oberfläche der oberen Elektrode 13 gebildet, und eine Verbindungsschicht 24 ist auf deren Oberfläche angeordnet.

Als nächstes werden die Herstellungsschritte nach einer ersten Ausführungsform anhand von Quer schnittsansichten der in Fig. 1 gezeigten Speicherzelle be schrieben.

Zuerst werden, wie in Fig. 3 gezeigt ist, ein Feldoxidfilm 2 zum Isolieren von Bauelementen und ein Kanalstoppbereich (nicht gezeigt) in vorbestimmten Bereichen auf einer Hauptoberfläche eines Siliziumsubstrates 1 gebildet.

Als nächstes werden, wie in Fig. 4 gezeigt ist, ein Wärmeoxi dationsfilm, eine durch ein CVD-(Chemisches Dampfabschei den)Verfahren gebildete polykristalline Siliziumschicht und eine isolierende Schicht wie ein Oxidfilm auf der Oberfläche des Siliziumsubstrates 1 gebildet. Eine Wortleitung 4, eine obere isolierende Schicht 22a und ein isolierender Gatefilm 5 werden unter Benutzung eines photolithographischen Verfahrens und eines Ätzverfahrens gebildet. Weiterhin wird ein Oxidfilm auf der gesamten Oberfläche unter Benutzung eines CVD-Verfah rens abgeschieden. Dann werden die isolierenden Seitenwand schichten 22b durch anisotropes Ätzen gebildet. Darauffolgend wird ein Ionenimplantationsverfahren mit n-Typ-Fremdatomen in die Oberfläche des Siliziumsubstrates 1 ausgeführt, wobei die mit den isolierenden Schichten 22a und 22b bedeckte Wortlei tung 4 als Maske benutzt wird, so daß ein Paar von Source-/Drain-Bereichen 6 gebildet wird.

Wie in Fig. 5 gezeigt ist, wird eine Leitungsschicht, z. B. eine dotierte polykristalline Siliziumschicht, eine Metall schicht oder eine Metallsilizidschicht auf der gesamten Ober fläche des Siliziumsubstrates 1 gebildet. Eine isolierende Schicht einschließlich eines Oxidfilmes, eines Nitridfilmes oder eines geschichteten Filmes aus einem Oxidfilm und einem Nitridfilm wird auf deren Oberfläche gebildet. Dann werden die isolierende Schicht und die Leitungsschicht unter Benutzung eines photolithographischen Verfahrens und eines Ätzverfahrens zum Bilden einer Bitleitung 15 und einer oberen isolierenden Schicht 20a bemustert. Eine isolierende Schicht wie ein Oxid film oder ein Nitridfilm wird auf der gesamten Oberfläche ab geschieden. Isolierende Seitenwandschichten 20b werden auf den Seitenwänden der Bitleitung 15 durch anisotropes Ätzen gebildet.

Wie in Fig. 6 gezeigt ist, wird eine polykristalline Silizium schicht 110 dick auf der gesamten Oberfläche des Siliziumsub strates 1 unter Benutzung eines CVD-Verfahrens abgeschieden.

Wie in Fig. 7 gezeigt ist, werden Öffnungsbereiche 30 in vor bestimmten Bereichen der polykristallinen Siliziumschicht 110 unter Benutzung eines photolithographischen Verfahrens und eines Ätzverfahrens gebildet. Die Öffnungsbereiche 30 untertei len die polykristalline Siliziumschicht 110 in unabhängige Be reiche 110a, die die untere Elektroden 11 der entsprechenden Kondensatoren werden.

Wie in Fig. 8 gezeigt ist, wird eine isolierende Schicht 111 wie ein Oxidfilm auf den Oberflächen der polykristallinen Si liziumschichten 110a und in den Öffnungsbereichen 30 unter Be nutzung eines CVD-Verfahrens gebildet.

Dann wird, wie in Fig. 9 gezeigt ist, die isolierende Schicht 111 zum Freilegen der Oberflächen der polykristallinen Sili ziumschichten 110a geätzt.

Wie in Fig. 10 gezeigt ist, werden die polykristallinen Sili ziumschichten 110a, die die unteren Elektroden werden, bis zu einer vorbestimmten Tiefe weggeätzt. Das Niveau der Oberfläche der polykristallinen Siliziumschicht 11a, die schließlich ge ätzt wird, wird das gleiche wie das Niveau der oberen Endober fläche der unteren Elektroden 11 des Kondensators. Zum Beispiel ist sie so gebildet, daß die in der Fig. 10 gezeigte Höhe L_A ungefähr 0,5 bis 1 µm beträgt. Bei dem Schritt des Ätzens werden isolierende Schichten 111a von den Oberflächen der polykristal linen siliziumschichten 110a hervorstehend zurückgelassen, indem selektiv geätzt wird.

Als nächstes wird, wie in Fig. 11 gezeigt ist, ein isolieren der Film 112 wie ein Oxidfilm auf den Oberflächen der isolie renden Schichten 111a und der polykristallinen Siliziumschich ten 110a durch Benutzen eines CVD-Verfahrens abgeschieden.

Wie in Fig. 12 gezeigt ist, wird ein anisotropes Ätzen auf der isolierenden Schicht 112 zum Stehenlassen von isolierenden Sei tenwandschichten 112a nur auf den Seitenwänden der isolierenden Schichten 111a ausgeführt. Die Länge L₁ der isolierenden Seitenwandschichten 112a, die die Oberfläche der polykristalli nen Siliziumschicht 110a bedecken, ist ungefähr gleich der Dicke der isolierenden Schicht 112 bei der Gelegenheit des Ab scheidens. Folglich ist es möglich, die Länge L₁ der isolie renden Seitenwandschichten 112a durch Einstellen der Dicke der isolierenden Schicht 112 während des Abscheidens einzustellen.

Dann werden wie in Fig. 13 gezeigt ist, die polykristallinen Siliziumschichten 110a unter Benutzung der isolierenden Schichten 111a und 112a als Masken zum Bilden eines konkaven Teiles 201a mit der Tiefe L₂ geätzt. Anisotropes Ätzen wie reaktives anisotropes Ätzen wird für dieses Ätzen benutzt.

Wie in Fig. 14 gezeigt ist, wird eine isolierende Schicht 113 wie ein Oxidfilm auf der gesamten Oberfläche unter Benutzung eines CVD-Verfahrens abgeschieden.

Dann werden, wie in Fig. 15 gezeigt ist, die isolierenden Sei tenwandschichten 113a nur auf den Seitenwänden der konkaven Teile der polykristallinen Siliziumschichten 110a belassen, indem ein anisotropes Ätzen auf der isolierenden Schicht 113 ausgeführt wird. Die Länge L₃ der isolierenden Seitenwand schichten 113a, die die Oberflächen der polykristallinen Sili ziumschichten 110a bedecken, ist ungefähr gleich der Dicke der isolierenden Schicht 113 während deren Abscheidung.

Dann wird, wie in Fig. 16 gezeigt ist, ein anisotropes Ätzen auf den polykristallinen Siliziumschichten 110a ausgeführt, indem die isolierenden Seitenwandschichten 113a als Maske zu diesem Zeitpunkt benutzt werden. Somit wird ein weiterer konka ver Teil 201b mit der Tiefe L₄ gebildet. Der Schritt des Bil dens des weiteren konkaven Teiles 101b ist ein optionaler Schritt.

Darauffolgend werden, wie in Fig. 17 gezeigt ist, die isolie renden Schichten 111a, 112a und 113a weggeätzt. Die unteren Elektroden 11 mit den konkaven Teilen 201 mit gestufter Ausbil dung auf ihren inneren Randoberflächen werden durch die oben beschriebenen Schritte gebildet.

Weiterhin wird, wie in Fig. 18 gezeigt ist, eine dielektrische Schicht 12 mit einem Oxidfilm, einem Nitridfilm oder einem zu sammengesetzten Film aus einem Oxidfilm oder einem Nitridfilm auf der Oberfläche der unteren Elektroden 11 gebildet. Eine obere Elektrode 13 mit polykristallinem Silizium wird auf ihrem Oberflächen gebildet.

Dann wird, wie in Fig. 19 gezeigt ist, die Oberfläche der obe ren Elektrode 13 mit einer isolierenden Zwischenschicht 23 be deckt. Verbindungsschichten 24 werden auf der Oberfläche der isolierenden Verbindungsschicht 23 unter Benutzung eines photo lithographischen Verfahrens und eines Ätzverfahrens gebildet. Die in Fig. 1 gezeigte Speicherzelle ist durch die oben be schriebenen Schritte vollendet.

Wie oben beschrieben wurde, werden die entsprechenden Längen L_A, L₁, L₂, L₃, L₄ und L_B der Speicherbereiche der unteren Elektroden 11, die in Fig. 19 gezeigt sind, durch entsprech enden unterschiedlichen Schritte des Herstellungsverfahrens de finiert. Es ist folglich möglich, leicht entsprechende Größen gemäß der notwendigen Kapazität des Kondensators auszuwählen.

Im folgenden wird ein weiterer Kondensator be schrieben. Bei einer unteren Elektrode 11 eines Kondensators der zweiten Ausführungsform wird der Eckteil der inneren Rand oberfläche des zweiten Teiles 11b, der eine vertikale Randform aufweist, in eine gekrümmte Oberfläche mit einer kleinen Krümmung gebildet. Eine dielektrische Schicht 12 wird entlang der inneren Randoberfläche gebildet. Die Vollständigkeit der Bedeckung durch die dünne dielektrische Schicht 12, die auf der inneren Randoberfläche des vertikalen Wandteiles 11b der unte ren Elektrode 11 gebildet ist, wird durch das Bilden der ge krümmten Oberfläche verbessert. Insbesondere ist es möglich, das Problem zu vermeiden, daß die Vollständigkeit der Bedeckung durch die dielektrische Schicht an den Winkelteilen verschlech tert wird, wodurch die Dicke des Films nicht gleichmäßig sein wird, indem nämlich gerade eine solche gekrümmte Oberfläche zur Vermeidung dessen gebildet wird.

Als nächstes wird das Herstellungsverfahren für den Kondensator beschrieben. Das Herstellungsverfahren gemäß Fig. 3 bis 13 der ersten Ausführungsform kann auch für diese zweite Ausführungsform angewendet werden. Die darauffolgenden Schritte werden im folgenden beschrieben.

Zuerst wird, wie in Fig. 21 gezeigt ist, eine isolierende Schicht 113 wie ein Oxidfilm unter Benutzung eines CVD-Verfah rens auf den Oberflächen der isolierenden Schichten 111a, 112a, die als Maskenschichten zum Ätzen gebildet sind, gebildet, und polykristalline Siliziumschichten 110a, die je einen konkaven Teil aufweisen, werden unter Benutzung dieser Maskenschichten gebildet.

Dann wird, wie in Fig. 22 gezeigt ist, ein anisotropes Ätzen auf der isolierenden Schicht 113 zum Bilden von isolierenden Seitenwandschichten 113a ausgeführt.

Wie in Fig. 23 gezeigt ist, wird die die untere Elektrode dar stellende polykristalline Siliziumschicht 110a durch isotropes Ätzen unter Benutzung der isolierenden Schichten 111a, 112a und 113a als Maske geätzt. Die polykristalline Siliziumschicht in dein Bereich, der nicht durch die isolierende Schicht bedeckt ist, und der Teil der polykristallinen Siliziumschicht, der unter der isolierenden Seitenwandschicht 113a liegt, werden durch das Ätzen entfernt.

Darauf folgend werden, wie in Fig. 24 gezeigt ist, die isolie renden Schichten 111a, 112a und 113a weggeätzt. Dieses beendet eine untere Elektrode 11 eines Kondensators.

Dann werden, wie in Fig. 25 gezeigt ist, eine dielektrische Schicht 12 und eine obere Elektrode 13 auf der Oberfläche der unteren Elektrode 11 gebildet.

Weiterhin wird, wie in Fig. 25 dargestellt ist, eine isolie rende Zwischenschicht 23 auf der Oberfläche der oberen Elek trode 13 gebildet. Ein Verbindungsmuster 24 einer vorgeschrie benen Konfiguration wird auf der Oberfläche der isolierenden Zwischenschicht 23 gebildet. Die in Fig. 20 gezeigte Speicher zelle wird durch die oben beschriebenen Schritte vervollstän digt.

Als nächstes wird ein noch weiterer Kondensator be schrieben. Der wesentliche Punkt liegt darin, daß eine untere Elektrode 11 eines Kondensators Stufenteile 11c, 11d aufweist, die auf der inneren Oberfläche und der äußeren Oberfläche des zweiten Teiles 11b gebildet sind, der vertikale Wandformen aufweist. Die Fläche zwischen gegenüberliegenden Elektroden des Kondensators wird zum Erhö hen der Kapazität des Kondensators erhöht, indem Stufenteile in den inneren und äußeren Oberflächen des zweiten Teiles 11b der unteren Elektrode 11 gebildet werden (Fig. 26).

Im folgenden werden die Hauptschritte des Herstellens der in Fig. 26 gezeigten Speicherzelle als dritte Ausführungsform beschrieben. Die in den Fig. 3 bis 7 gezeigten Schritte der Herstellung der ersten Ausführungsform sind auch für die dritte Ausführungsform an wendbar. Wie in Fig. 27 gezeigt ist, wird auf den Fig. 7 ge zeigten Schritt ein Resistmuster (Photolackmuster) 31 unter Be nutzung eines photolithographischen Verfahrens und eines Ätz verfahrens auf der Oberfläche der polykristallinen Silizium schicht 110a, die die untere Elektrode wird und von dem Öff nungsbereich 30 umgeben ist, gebildet. Dann wird, wie in Fig. 28 gezeigt ist, die polykristalline Siliziumschicht 110a bis auf eine vorbestimmte Dicke durch anisotropes Ätzen unter Be nutzung des Resistmusters 31 als Maske weggeätzt. Dieses be wirkt, daß konkave und konvexe Teile in der Oberfläche der polykristallinen Schicht 110a gebildet werden.

Wie in Fig. 29 gezeigt ist, wird eine isolierende Schicht 114 wie ein Oxidfilm auf der gesamten Oberfläche unter Benutzung eines CVD-Verfahrens abgeschieden.

Wie in Fig. 30 gezeigt ist, wird ein Resistmuster (Photolack muster) 32, das eine Öffnung nur in dem Bereich der unteren Elektrode aufweist, wo der konkave Teil gebildet werden soll, auf der Oberfläche der isolierenden Schicht 114 unter Benut zung eines lithographischen Verfahrens gebildet. Dann werden die isolierende Schicht 114 und die polykristalline Silizium schicht 110a unter Benutzung des Resistmusters 32 als Maske geätzt.

Darauffolgend werden, wie in Fig. 31 gezeigt ist, das Resist muster 32 und die isolierende Schicht 114 entfernt. Dieser Schritt beendet die untere Elektrode 11 eines Kondensators stufenförmige Oberflächen 11c, 11d sind auf der inneren und äußeren umlaufenden Oberfläche der unteren Elektrode 11 des Kondensators gebildet.

Dann werden, wie in Fig. 32 gezeigt ist, eine dielektrische Schicht 12 und eine obere Elektrode 13 auf der Oberfläche der unteren Elektrode 11 gebildet.

Die Oberfläche der oberen Elektrode 13 wird mit einer isolie renden Zwischenschicht 23 bedeckt, und dann wird eine Verbin dungsschicht 24 gebildet. Die oben beschriebenen Schritte be enden die in Fig. 26 gezeigte Speicherzelle.

Gemäß der ersten bis dritten Ausführungsform, die oben beschrieben wurden, wird eine einstückige untere Elektrode 11 mit Stufen auf der inneren und äußeren umlaufenden Oberfläche durch teilweises Entfernen einer dickgeformten polykristalli nen Siliziumschicht unter Benutzung eines Ätzverfahrens ge bildet. Gemäß der ersten und zweiten Ausführungsform wird die stufenförmige Konfiguration durch ein selbstausgerichtetes Verfahren unter Benutzung einer isolierenden Seitenwandschicht als Maske gebildet, die durch anisotropes Ätzen hergestellt sind. Folglich wird das Herstellungsverfahren durch Weglassen komplizierter Maskenschritte vereinfacht. Während der Fall, bei dem ein oder zwei Stufen auf der inneren umlaufenden Oberfläche der unteren Elektrode des Kondensators 11 gebildet sind, in den obigen Ausführungsformen beschrieben ist, ist es ebenfalls mög lich, mehr Stufenteile durch wiederholen des Ätzvorganges unter Benutzung des isolierenden Seitenwandfilmes als Maske zu bilden, indem es häufig wiederholt wird.

Weiterhin ist das Material für die untere Elektrode des Konden sators nicht auf polykristallines Silizium beschränkt, es kann eine Metallschicht oder ähnliches benutzt werden. Zusätzlich kann ein ferroelektrisches Material oder ähnliches für die dielektrische Schicht benutzt werden.

Wie oben beschrieben worden ist, kann durch die Struktur eines Kondensators in einem DRAM, der gemäß der obigen Ausführungs form gebildet ist, einen Kondensator realisieren, bei dem die Fläche zwischen gegenüberliegenden Elektroden vergrößert ist, indem der innere Teil einer unteren Elektrode, der von einer isolierenden Schicht hervorsteht, hohl gemacht wird, durch Ätzen zum Bilden eines konkaven Teiles zum Darstellen einer integral gebildeten unteren Elektrode.

Eine leitende Schicht, die die untere Elektrode des Kondensa tors darstellt, wird einstöckig durch ein Ätzverfahren unter Benutzung einer Ätzmaske so gebildet, daß es möglich ist, einen Kondensator mit erhöhter Kapazität in einem einfachen Herstel lungsverfahren herzustellen. Weiterhin wird eine isolierende Seitenwandschicht, die unter Benutzung von anisotropen Ätzen gebildet wird, als Ätzmaske benutzt, so daß es möglich ist, den Kondensator in selbstausgerichteter Weise herzustellen.

Claims

1. Verfahren zum Herstellen eines gestapelten Kondensators (10), der mit einem Fremdatombereich (6) verbunden ist, der in der Hauptoberfläche eines Halbleitersubstrates (1) gebildet ist, mit den Schritten:

a) Bilden einer ersten isolierenden Schicht (22a, 22b) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich des Fremdatombereiches (6), der darin gebildet ist, wobei eine Öffnung in der ersten isolierenden Schicht vorgesehen wird, die den Fremdatombereich (6) erreicht;
b) Bilden einer ersten leitenden Schicht (110a) auf der Oberflä che der ersten isolierenden Schicht (22a, 22b) und innerhalb der Öffnung;
c) Bilden eines Öffnungsbereiches (30) auf einem Umfang eines Bereiches der ersten leitenden Schicht (110a), die die untere Elektrode (11) eines gestapelten Kondensators (10) wird, so daß der Öffnungsbereich (30) die erste isolierende Schicht (22a, 22b) erreicht;
d) Bilden einer zweiten isolierenden Schicht (111a) in dem Öff nungsbereich (30);
e) Ätzen der ersten leitenden Schicht (110a) so, daß der obere Teil der zweiten isolierenden Schicht (111a) von der Oberflä che der ersten leitenden Schicht (110a) hervorsteht;
f) Bilden einer isolierenden Seitenwandschicht (112a) auf der Seitenoberfläche der zweiten isolierenden Schicht (111a), die von der Oberfläche der ersten leitenden Schicht (110a) hervor steht;
g) Ätzen der ersten leitenden Schicht (110a) unter Benutzung der isolierenden Seitenwandschicht (112a) als Maske zum Bilden eines ersten nach oben offenen Teiles (201a) in dem inneren Teil der ersten leitenden Schicht (110a);
h) Entfernen der zweiten isolierenden Schicht (111a) und der iso lierenden Seitenwandschicht (112a) und dann Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten lei tenden Schicht (110a);
i) Bilden einer zweiten leitenden Schicht (13) auf der Oberfläche der dielektrischen Schicht (12).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Schritt g) folgende Schritte durchgeführt werden:
Bilden einer dritten isolierenden Schicht (113) auf der Oberfläche der ersten leitenden Schicht (110a);
Bilden einer isolierenden Seitenwandschicht (113a) auf der inneren peripheren Seitenoberfläche des ersten nach oben offenen Teiles (201a) der ersten leitenden Schicht (110a) durch Ausführen eines anisotropen Ätzens auf der dritten isolierenden Schicht (113) und Ätzen der ersten leitenden Schicht (110a) unter Benutzung der iso lierenden Seitenwandschicht (113a) als eine Maske zum Bilden eines zweiten nach oben offenen Teiles (201b), der weiter aus der Boden oberfläche des ersten nach oben offenen Teiles (201a) ausgehöhlt ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt f) die Schritte aufweist:
Bilden einer isolierenden Schicht (113) auf den Oberflächen der ersten leitenden Schicht (110a) und der ersten isolierenden Schicht (22a, 22b) und
Bilden der isolierenden Seitenwandschicht (113a) auf der Seiten oberfläche der ersten isolierenden Schicht (22a, 22b), die von der Oberfläche der ersten leitenden Schicht (110a) hervorsteht, durch Ausführen eines anisotropen Ätzens auf der isolierenden Schicht (113).

4. Verfahren zum Herstellen eines gestapelten Kondensators (10), der mit einem Fremdatombereich (6) verbunden ist, der in einer Hauptoberfläche eines Halbleitersubstrates (1) gebildet ist, mit den Schritten:

i) Bilden einer ersten isolierenden Schicht (22a, 22b) auf der Hauptoberfläche des Halbleitersubstrates (1) einschließlich des Fremdatombereiches (6), der darin gebildet ist, wobei eine Öffnung dadurch vorgesehen ist, die den Fremdatombereich (6) erreicht;
ii) Bilden einer ersten leitenden Schicht (110a) auf der Oberflä che der ersten isolierenden Schicht (22a, 22b) und innerhalb der Öffnung;
iii) Bilden eines Öffnungsbereiches (30), der die erste isolierende Schicht (22a, 22b) erreicht, in einem vorbestimmten Bereich der ersten leitenden Schicht (110a), die die untere Elektrode (11) eines gestapelten Kondensators (10) wird;
iv) selektives Bilden einer Maskenschicht (31) auf der Oberfläche der ersten leitenden Schicht (110a), die durch den Öffnungsbe reich (30) umgeben ist;
v) Ätzen der ersten leitenden Schicht (110a) unter Benutzung der Maskenschicht (31) zum Ätzen als eine Maske zum Bilden eines ersten nach oben offenen Teiles (201) in der Oberfläche der ersten leitenden Schicht (110a);
vi) Bilden einer dielektrischen Schicht (12) auf der Oberfläche der ersten leitenden Schicht (110a) und
vii) Bilden einer zweiten leitenden Schicht (13) auf der Oberfläche der dielektrischen Schicht (12).

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt des Bildens einer Masken schicht (31) die Schritte aufweist:
Aufbringen eines Resists auf die Oberfläche der ersten leitenden Schicht (110a) und
Aussetzen des Resists einem photolithographischen Prozeß zum Bil den eines Resistmusters (31).