DE3888927T2

DE3888927T2 - Taktwiedergewinnungsanordnung.

Info

Publication number: DE3888927T2
Application number: DE3888927T
Authority: DE
Inventors: Ernest Eisenhardt Bergmann; Sherre Marie Staves
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1987-11-19
Filing date: 1988-11-09
Publication date: 1994-10-20
Anticipated expiration: 2008-11-10
Also published as: JPH01161936A; EP0317159A2; EP0317159B1; CA1288839C; US4821297A; EP0317159A3; KR910007714B1; KR890009115A; DE3888927D1; ES2050710T3

Description

Die Erfindung betrifft Taktwiedergewinnungsanordnungen Für verschiedene Arten digitaler Nachrichtenübertragungssysteme ist es erforderlich, daß der Empfänger mit den übertragenen Daten synchronisiert ist, um die Gültigkeit der empfangenen Daten sicherzustellen. In den meisten Fällen enthält der Empfänger zur Durchführung dieser Aufgabe Schaltungen, die als Taktwiedergewinnungsschaltungen bekannt sind. In der Vergangenheit sind viele unterschiedliche Taktwiedergewinnungsverfahren für Weitverkehrs- und Datenverbindungsanwendungen entwickelt worden. Die meisten dieser Taktwiedergewinnungsverfahren verwenden eine analoge Anordnung mit einer phasenstarren Schleife (PLL), die in typischer Weise einen Phasendetektor (zum Vergleich der Phase des empfangenen digitalen Datensignals mit der des Taktsignals), ein Tiefpaßfilter zur Umwandlung eines Fehlersignals vom Phasendetektor in eine Fehlerspannung und einen spannungsgesteuerten Oszillator (VCO) umfaßt, dessen Ausgangsfrequenz durch die erzeugte Fehlerspannung gesteuert wird. Die meisten analogen PLL-Schaltungen sind jedoch verhältnismäßig kompliziert und enthalten verschiedene Kondensatoren und Widerstände, die sich nicht leicht unter Bildung einer monolitischen Struktur integrieren lassen.
In der Vergangenheit sind außerdem auch Wiedergewinnungsverfahren mit einer digitalen phasenstarren Schleife verwendet worden. Eine solche Anordnung ist in der US-Patentschrift 3,983,468, ausgegeben an C.J. Malek am 28. September 1976, offenbart. Dort wird ein Oszillator, ein programmierbarer Frequenzteiler, ein Phasendetektor und ein Datenübergangsdetektor benutzt. Der Übergangsdetektor erzeugt einen Impuls definierter Breite bei jedem Datenübergang. Der Oszillator erzeugt ein Signal fester Frequenz, die durch den programmierbaren Frequenzteiler nachfolgend auf die gewünschte Taktfrequenz heruntergeteilt wird. Zur Synchronisierung der Phase des Taktsignals mit den Datenübergängen wird die Phase der Daten mit der Phase des Oszillators im Phasendetektor verglichen. Abhängig davon, ob die Taktphase der Datenphase vorausläuft oder nacheilt, wird das Teilerverhältnis des programmierbaren Teilers so eingestellt, daß die Taktphase zur Erzielung der Synchronisation vorläuft oder nacheilt. Ein Problem mit dem bekannten DPLL-Verfahren nach Malek besteht jedoch darin, daß die Einstellung der Taktphase bei jedem Datenübergang durchgeführt wird, wodurch eine Neigung zur Erzeugung eines übermäßigen Phasenzitterns im Taktausgangszyklus besteht.
In der US-Patentschrift 4,415,984 wird ein Regenerator zur Erzeugung eines Taktsignals aus einem ankommenden Datensignal und eines "rohen" Taktsignals beschrieben. Im einzelnen wird eine angezapfte Verzögerungsleitung zur Erzeugung mehrerer verzögerter Versionen des "rohen" Taktsignals benutzt. Die verzögerten Versionen werden dann zusammen mit dem ursprünglichen Takt zwischengespeichert, wobei die zwischengespeicherten Versionen als Nachschlagedaten für einen Nurlesespeicher (ROM) benutzt werden, der Codierungen enthält, die angeben, welches Taktsignal die optimale Phase liefert. Das Ausgangssignal des ROM wird dann zur zeitlichen Neuausrichtung des Datensignals benutzt.
Die US-Patentschrift 4,012,598 beschreibt einen Empfänger mit Schaltungen zur Erzeugung mehrerer verzögerter Datensignale unter Ansprechen auf jedes ankommende Datensignal und zur Abtastung und Speicherung einer Folge der letzten Abtastwerte. Eine Decodierlogik stellt Zustandsübergänge innerhalb der Folge fest, wobei deren Lage die Phase der Daten mit Bezug auf die Taktsignale angibt. Die Decodierlogik folgt der Phase der Daten beim Driften nach und wählt diejenigen Abtastwerte, die mit dem lokalen Empfängertakt in Phase sind.
Beim Stand der Technik verbleibt ein Bedarf nach einem Taktwiedergewinnungsverfahren, das unabhängig vom Typ der Codierung des ankommenden Datenstroms eine schnelle Bereitstellung des Takts ermöglicht.
Erfindungsgemäß wird eine Taktwiedergewinnungsanordnung gemäß Anspruch 1 geschaffen.
Ein Ausführungsbeispiel der Erfindung verwendet einen festen lokalen Takt (Quarzoszillator) zur Erzeugung einer Vielzahl von phasenverzögerten Taktimpulsen. Die ankommenden Daten werden an unterschiedlichen Stellen während des Taktintervalls abgetastet und die die Abtastwerte werden dann analysiert, um festzustellen, ob die Taktphase richtig ist oder eine Einstellung erfordert. Wenn alle Abtastwerte in ihrem Wert übereinstimmen, ist keine Phaseneinstellung erforderlich. Im anderen Fall wird die Phase vergrößert oder verkleinert, bis alle Abtastwerte übereinstimmen. Ein Abtastwert in der Mitte des Intervalls wird als zeitlich neu ausgerichtetes Datenausgangssignal definiert, weil der Mittenabtastwert mit hoher Wahrscheinlichkeit gültige Daten darstellt, und zwar unabhängig von der Höhe der Fehlausrichtung zwischen den Daten und dem Takt.
Bei einem Ausführungsbeispiel der Erfindung kann eine programmierbare Logikanordnung (PLA) zur Durchführung der Phaseneinstellung verwendet werden, wobei als Eingangsinformation der Wert der augenblicklichen Taktphase und die Datenabtastwerte benutzt werden. Aufgrund ihrer Konstruktion ist die PLA auch in der Lage, sich an ihren vorhergehenden Phaseneinstellbefehl zu "erinnern". Diese Eigenschaft kann benutzt werden, um zu verhindern, daß die Anordnung zwischen zwei Taktphasen hin- und herschwingt, und zwar als Ergebnis der Übertragung abwechselnder Erhöhungs- und Erniedrigungsbefehle. Zusätzliche Merkmale können bei diesen Verfahren vorgesehen werden, einschließlich der Möglichkeit, die Phase auf einem vorbestimmten Wert festzuhalten sowie die Möglichkeit, die Phase zwangsläufig eine bestimmte Einstellfolge durchlaufen zu lassen.
Nachfolgend wird die Erfindung anhand eines Beispiels und unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigen:
Fig. 1 das Blockschaltbild einer beispielhaften Anordnung nach der Erfindung;
Fig. 2 ein Zeitdiagramm für einen ankommenden Datenstrom, der in seiner Phase zum lokalen Takt ausgerichtet ist;
Fig. 3 in Form eines Satzes von Zeitdiagrammen die Schritte, die bei der Zurückschaltung der Phase des örtlichen Takts für eine Synchronisation mit den ankommenden Daten ausgeführt werden;
Fig. 4 in Form eines Satzes von Zeitdiagrammen einen ankommenden Datenstrom, der mit einer höheren Pate abgetastet wird, um den Phaseneinstellprozeß zu beschleunigen;
Fig. 5 das Blockschaltbild einer alternativen Anordnung zur Durchführung der Taktwiedergewinnung, bei der eine Verzögerungsleitung benutzt wird, die eine Anzapfung weniger als die Anordnung nach Fig. 1 benötigt.
Fig. 1 zeigt ein Beispiel für eine DPLL-Taktwiedergewinnungsanordnung 10 nach der Erfindung. Die Taktwiedergewinnungsanordnung 10 umfaßt eine erste und zweite angezapfte Verzögerungsleitung 12 bzw. 14, einen Bezugstaktgeber 16, einen Satz von Zwischenspeichern 18, eine Phasenentscheidungsschaltung 20 und einen Phasenwähler 22.
Der empfangene Datenstrom D wird als Eingangssignal an die erste Verzögerungsleitung 12 angelegt, die als Ausgangssignal drei getrennte Kurvenformen DD1, DD2 und DD3 erzeugt, die jeweils eine bestimmte, verzögerte Darstellung des Eingangssignals D darstellen. Die zweite angezapfte Verzögerungsleitung 14 erzeugt eine Vielzahl N von Bezugstaktsignalen, die je die gleiche Frequenz besitzen aber in der Phase um den Wert ΔΦ getrennt sind. Gemäß Fig. 1 wird das Ausgangssignal des Bezugstaktgebers 16, der ein Quarzoszillator sein kann, als Eingangssignal an die zweite Verzögerungsleitung 14 mit der Länge N angelegt, um die N Taktsignale zu erzeugen. Die Anzahl N der Anzapfungen bestimmt die erzielbare Auflösung zwischen benachbarten Phasenwerten. Beispielsweise wird mit N = 10 und einem Bezugstakt von 20 MHz jedes Ausgangstaktsignal um 5 ns in der Phase verschoben. Die Vielzahl N von Taktsignalen werden als getrennte Eingangssignale an den Taktwähler 22 angelegt, der als Ausgangssignal das Taktsignal mit der gewünschten Phase erzeugt.
Dieses Ausgangssignal wird gemäß Fig. 1 als Takteingangssignal für Zwischenspeicher 18 benutzt, wobei die restlichen Eingangssignale der Zwischenspeicher 18 die drei Kurvenformen DD1, DD2 und DD3 sind. Die Ausgangssignale der Zwischenspeicher 18, nämlich getaktete Logikwerte dieser Kurvenformen, werden auf diese Weise als zeitlich neu ausgerichtete Datenabtastwerte RD1, RD2 und RD3 definiert.
Mit der Verfügbarkeit von N unterschiedlichen Taktphasen verringert sich das Problem der Taktwiedergewinnung lediglich auf die Auswahl der richtigen Phase aus den angebotenen N Phasen. Diese Auswahl wird durch eine Phasenentscheidungsschaltung 20 bewirkt, die als Eingangssignale die zeitlich neu ausgerichteten Datenabtastwerte RD1, RD2 und RD3 sowie die augenblickliche Phase des Takts Φn aufnimmt und die Werte RD1, RD2 und RD3 vergleicht, um festzustellen, ob die augenblickliche Taktphase richtig ist oder einer Änderung bedarf (Zunahme oder Abnahme). Fig. 2 und 3 erläutern die Arbeitsweise der Schaltung 20.
Fig. 2 zeigt ein Zeitdiagramm ankommender Daten. Das Taktsignal wird durch die vertikalen Linien dargestellt. Die Lage von RD1, RD2 und RD3 für jedes Datenbit ist durch die entsprechende Bezugsangabe in Fig. 2 angegeben. Für dieses spezielle Beispiel kann RD1 das 10%-Intervall des Datenbit, RD2 das 50%-Intervall und RD3 das 90%-Intervall darstellen. Es können andere Intervallwerte für RD1 und RD3 benutzt werden, beispielsweise 25% bzw. 75%. Entsprechend den Lehren der vorliegenden Erfindung muß jedoch der mittlere Abtastwert bei oder nahe dem 50%-Intervall gewählt werden, da diese Position des Datenbit mit hoher Wahrscheinlichkeit den richtigen Datenbitwert unabhängig von der anfänglichen Fehlausrichtung des Takts darstellt. Daher wird RD2 als zeitlich neu ausgerichtetes Datenausgangssignal der Wiedergewinnungsanordnung 10 benutzt. Für den speziellen, in Fig. 2 dargestellten Fall sind die Datenabtastwerte RD1, RD2 und RD3 immer identisch, da die Phase des Takts richtig mit dem Datenstrom synchronisiert ist. Das heißt, die RD1-, RD2- und RD3-Eingangssignal der Entscheidungsschaltung 18 sind entweder "1-1-1" oder "0-0-0". Bei diesem Eingangssignal überträgt die Entscheidungsschaltung 20 ein Ausgangssignal "keine Änderung" an den Phasenwähler 22.
In den meisten Fällen ist der zu Anfang empfangene Datenstrom nicht in Phase mit dem Takt und es ist eine Einstellung erforderlich. Fig. 3 zeigt ein typisches Beispiel, bei dem die Taktphase dem Datenstrom vorauseilt. In Fig. 3 (a) besitzen beide Abtastwerte RD1 und RD2 den gleichen Logikwert "0". Es ist jedoch ein Datenbitübergang aufgetreten, bevor der dritte Abtastwert entnommen wird, so daß der Abtastwert RD3 den Logikwert "1" besitzt. Das demgemäß der Entscheidungsschaltung 20 angebotene Eingangssignal "0-0-1" führt zur Erzeugung eines Ausgangssignals "Verringern", das nachfolgend als Eingangssignal an den Wähler 22 gegeben wird. Der Wähler 22 führt dann eine -ΔΦ-Einstellung durch und liefert einen Takt mit modifizierter Phase an die Zwischenspeicher 18 und die Schaltung 20. Das Ergebnis dieser Einstellung für das nächste Datenbit ist in Fig. 3 (b) dargestellt, bei der die Phase um ΔΦ eingestellt worden ist. Obwohl die Fehlausrichtung kleiner ist, sind die Daten immer noch nicht synchron mit dem Takt und die neuen Eingangssignale für die Entscheidungsschaltung 18 sind "1-1-0". Dieses Eingangssignal der Schaltung 20 veranlaßt die Erzeugung eines weiteren Ausgangssignals "Erniedrigen" für den Wähler 22, wodurch sich eine weitere -ΔΦ-Verschiebung der Taktphase ergibt. Das Ergebnis dieser zweiten Einstellung ist in Fig. 3 (c) dargestellt. Die letzte Einstellung hat, wie dargestellt, bewirkt, daß der Takt richtig zu den Daten ausgerichtet ist, wobei RD1, RD2 und RD3 jetzt alle den gleichen Logikwert "0" besitzen. Bei diesem Eingangssignal "0-0-0" veranlaßt die Schaltung 20 jetzt den Wähler 22, die augenblickliche Taktphase festzuhalten, solange die abgetasteten Datenpunkte in ihrem Wert weiterhin übereinstimmen.
Die alternative Situation, bei der die Taktphase den Datenübergängen nacheilt, ist ebenfalls möglich. Beispielsweise kann der Abtastwert RD1 den Logikwert "1" haben, während beide Abtastwerte RD2 und RD3 den Logikwert "0" besitzen. Dieses Eingangssignal "1-0-0" der Entscheidungsschaltung 20 veranlaßt die Entscheidungsschaltung, ein Ausgangssignal "Erhöhen" zu erzeugen, das dann als Eingangssignal an den Wähler 22 angelegt wird. Dieser schaltet daraufhin die augenblickliche Taktphase um den Betrag ΔΦ weiter und überträgt ein Taktsignal mit dieser neuen Phase zurück zu den Zwischenspeichern 18 und der Schaltung 20.
Es sei darauf hingewiesen, daß sowohl für den Fall der "Erniedrigung" als auch den Fall der "Erhöhung" mehr als ein Taktzyklus erforderlich sein kann, um die volle Phaseneinstellung durchzuführen. Dies tritt dann auf, wenn die als erstes zur Benutzung gewählte Taktphase stark fehlausgerichtet zu den ankommenden Daten ist. Wenn im anderen Fall extrem kleine Phaseneinstellungen ΔΦ verwirklicht werden, steigt die Anzahl der erforderlichen Phasenkorrekturen entsprechend.
Die folgende Tabelle faßt die Vorgänge der Entscheidungsschaltung 20 unter Ansprechen auf die abgetasteten Dateneingänge zusammen. Eingangssignale Ausgangssignal halten erniedrigen erhöhen
Wie oben erläutert, ist die Größe ΔΦ der Phaseneinstellung eine Funktion der Anzahl N der Anzapfungen, die die angezapfte Verzögerungsleitung 14 bilden. Wenn die Anzahl der Anzapfungen ansteigt, nimmt die Größe der Phaseneinstellung ab. Durch Verringerung von ΔΦ besteht die Möglichkeit, eine genauere Ausrichtung der Taktphase zu den Daten zu erreichen. Dies macht jedoch die Verwendung einer längeren angezapften Verzögerungsleitung erforderlich und kann außerdem dazu führen, daß eine längere Zeitspanne erforderlich ist, um die Ausrichtung zu beenden.
Bei einem Ausführungsbeispiel der Erfindung können die erforderlichen Operationen der Phasenentscheidungsschaltung 20 durch eine programmierbare Logikanordnung (PLA) ausgeführt werden. Eine PLA besteht in bekannter Weise aus einer Anzahl von Logikgattern, die in jeder gewünschten Anordnung miteinander verbunden werden können, um eine Anzahl von Logikfunktionen auszuführen. Es gibt viele alternative Möglichkeiten, wie eine PLA ausgebildet werden kann, um die Phaseneinstellfunktion der vorliegenden Erfindung auszuführen. Jede dieser Möglichkeiten kann vom Fachmann routinemäßig verwirklicht werden und soll daher nicht im einzelnen beschrieben werden.
Bei Verwendung einer PLA zur Bestimmung der erforderlichen Phaseneinstellungen besteht die Möglichkeit, die verbleibende PLA-Kapazität zu benutzen, um zusätzliche Schutzfunktionen und Funktionsmöglichkeiten aufzunehmen. Im einzelnen kann es wünschenswert sein, auf irgendeine Weise sicherzustellen, daß die PLA eine und nur eine gültige Phase für das Taktsignal wählt. Im anderen Fall würde die PLA fortgesetzt in einem unzulässigen Zustand verbleiben. Um sicherzustellen, daß wenigstens eine Phase gewählt wird, kann vorgesehen sein, daß die PLA ein externes Rückstellsignal aufnimmt, das eine bestimmte Phase als Normalwert wählt. Diese Normalwertauswahl kann entsprechend der jeweiligen Programmierung der PLA entweder willkürlich oder fest sein. Das Rückstell-Eingangssignal wird durch einen Taktmonitor 24 erzeugt, der den Ausgangstakt des Phasenwählers 22 beobachtet. Solange der Phasenwähler 22 ein gültiges Taktsignal erzeugt, bleibt der Taktmonitor 24 inaktiv. Wenn jedoch das wiedergewonnene Takteingangssignal des Monitors 24 keinen gültigen Takt mehr darstellt (beispielsweise verschwindet das Taktsignal), so überträgt der Taktmonitor 24 ein Rückstellsignal an die PLA. Bei einem Ausführungsbeispiel kann der Taktmonitor 24 ein analoger (oder digitaler) Zeitgeber sein, der auf das Taktsignal anspricht und ein Ausgangssignal erzeugt, nach dem ein vorbestimmtes Zeitintervall abgelaufen ist, ohne daß ein gültiger Takt empfangen wird.
Wenn mehr als eine Taktphase gewählt worden ist, aufgrund eines unzulässigen Eingangssignals (beispielsweise "1-0-1"), so kann die PLA außerdem eine Logikanordnung enthalten, um alle Phasen mit Ausnahme einer gewählten Phase zu ignorieren. Beispielsweise kann die PLA einen Satz von Pegeln benutzen, die angeben, daß die früheste Phase gewählt wird. Es können auch andere, in gleicher Weise gültige Entscheidungsmerkmale (einschließlich einer willkürlichen Auswahl) benutzt werden.
Eine weitere, optionale externe Steuerung der PLA ist in Fig. 1 als "Zwang" bezeichnet. Das Eingangssignal "Zwang" veranlaßt, wie sein Name sagt, die Phaseneinstellung, die Eingangssignale RD1, RD2 und RD3 zu ignorieren und statt dessen eine Serie von extern zugeführten Phaseneinstellungen zu durchlaufen. Dieses Merkmal kann in Anwendungsfällen zweckmäßig sein, bei denen es erforderlich ist, daß der "empfangene" Takt mit dem Sendertakt ausgerichtet wird, wenn keine Daten übertragen werden. Ein weiteres optionales Eingangssignal "Halten" in Fig. 1 gibt der PLA ebenfalls die Möglichkeit, die abgetasteten Dateneingangssignale zu ignorieren. In diesem Fall veranlaßt die PLA den Phasenwähler 22, seine augenblickliche Taktauswahl beizubehalten. Diese Halte-Funktion kann in Anwendungsfällen benutzt werden, bei denen bekannter Unterbrechungen im Datenstrom auftreten und jede Entscheidung der PLA auf der Grundlage der Datenabtastwerte unzuverlässig wäre.
Die obige Beschreibung hat sich zwar auf die Verwendung von drei abgetasteten Datenwerten bezogen, es ist aber offensichtlich, daß jede beliebige Zahl von Abtastwerten (größer als drei) benutzt werden kann. Durch Vergrößerung der Zahl von Abtastwerten können weitere Informationen bezüglich des Signals gewonnen werden. Im einzelnen würde eine Erhöhung der Anzahl von Abtastwerten (auf beispielsweise 7) dazu behilflich sein, den genauen Punkt des Datenübergangs festzustellen und demgemäß die Zeitspanne verringern, die zur Ausrichtung der Taktphase mit den Daten erforderlich ist. Dies läßt sich unter Bezugnahme auf Fig. 4 erläutern, die zwei unterschiedliche Fälle unter Verwendung von sieben Datenabtastwerten darstellt. Fig. 4 (a) stellt den Fall dar, bei dem die Taktphase nahezu synchron mit den Daten ist und der Übergang des Datenwertes zwischen den Abtastwerten 6 und 7 auftritt. Da die Taktphase nahezu mit den Daten ausgerichtet ist, sind nur wenige Zyklen der PLA erforderlich, um die Ausrichtung durchzuführen, und zwar unabhängig von dem Phaseneinstellintervall ΔΦ. Im Gegensatz dazu zeigt Fig. 4 (b) einen Fall, bei dem die Phase des Takts in stärkerem Maße zu den Daten fehlausgerichtet ist, wobei der Übergang zwischen den Abtastwerten 3 und 4 auftritt. Die Information bezüglich des Ortes des Übergangs (d. h., der Abtastwert 3 ist logisch "0" und der Abtastwert 4 ist logisch "1") kann von der PLA benutzt werden, um den Wähler 22 anzuweisen, die Phase um M Einstellungen zu erhöhen/zu erniedrigen, wobei M größer als 1 ist. Beispielsweise kann die PLA den Wähler 22 anweisen, die Taktphase um drei Einstellintervalle zu erhöhen. Eine Durchführung dieser größeren Phaseneinstellung gibt die Möglichkeit, die Gesamtzeit zur richtigen Ausrichtung des Takts zu den Daten wesentlich zu verringern. Es ist offensichtlich, daß es mit größer werdender Anzahl von Abtastwerten für die PLA leichter wird, den Datenübergang genau festzustellen.
Man beachte, daß die Datenabtastwerte nicht gleichmäßigen Abstand haben müssen. Beispielsweise kann ein Ausführungsbeispiel der Erfindung eine Folge von fünf Abtastwerten benutzen, die 9, 19, 50, 80 und 85% des Intervalls darstellen. Ein weiteres Ausführungsbeispiel kann eine Folge von vier Abtastwerten (5, 10, 15, 20% des Intervalls) vor dem Mittelpunkt (50%) und nur zwei Abtastwerte (75 und 90%) nach dem Mittelpunkt benutzen. Die letztgenannte Folge von Abtastintervallen kann insbesondere wichtig für Fälle sein, bei denen die Übertragung von geräteabhängigen Rauschvorgängen (beispielsweise Zittern) mit größerer Wahrscheinlichkeit am Anfang des Datenbit auftreten. Eine asymmetrische Abtastung der Daten in diesen Fällen unterstützt dann die Phasenentscheidungsschaltung bei der Herstellung einer gültigen Taktphase. Neben der zeitlichen Neuausrichtung der Daten und der Bereitstellung eines wiedergewonnenen Takts gibt es weitere Verwendungen für die Datenabtastwerte. Beispielsweise wird das Vorhandensein einer Pulsbreitenverzerrung schnell dadurch offenbar, daß die Anzahl der Phasenkorrekturen in Verbindung mit ansteigenden Datenflanken abhängig von den Phasenkorrekturen fallender Flanken korreliert wird. Wenn die Intervalle in Verbindung mit fallenden Flanken Phasenkorrekturen mit entgegengesetztem Vorzeichen wie Intervalle in Verbindung mit ansteigenden Flanken erzeugen, dann ist eine Pulsbreitenverzerrung mit großer Wahrscheinlichkeit vorhanden. Außerdem kann die Höhe des Zitterns im Datenstrom ebenfalls aus den Datenabtastwerten festgestellt werden.
Ein Zittern, das als Versetzung der Datenübergangspositionen gegen ihre idealen Taktpositionen definiert ist, kann zur Eingabe fehlerhafter Datenbit-Abtastwerte in die Phasenentscheidungsschaltung führen. Diese Abtastwerte veranlassen dann die Phasenentscheidungsschaltung, eine unnötige Änderung der Taktphase zu verlangen. Durch Überwachung der Anzahl dieser Anforderungen, die nach Erzielung einer Taktausrichtung auftreten, kann eine Information bezüglich des Vorhandenseins von Zittern gewonnen werden. Weiterhin besteht die Möglichkeit, wenn mehr als drei Datenbit- Abtastwerte benutzt werden, bestimmte Eigenschaften des Zitterns (beispielsweise Gausssche Natur) festzustellen. Ein alternatives Ausführungsbeispiel 30 des Taktwiedergewinnungsverfahrens nach der Erfindung ist in Fig. 5 dargestellt. Dieses Ausführungsbeispiel benutzt eine unterschiedliche Taktanordnung, die zur Ausschaltung der zur Erzeugung der Datenabtastwerte benutzten, angezapften Verzögerungsleitung führt. Gemäß Fig. 5 werden zeitlich neu ausgerichtete Datenabtastwerte RD1, RD2 und RD3 durch Zwischenspeicher 32, 34 bzw. 36 gebildet, wobei jeder Zwischenspeicher auf einen Takt unterschiedlicher Phase anspricht. Diese Phasen Φn-y, Φn und Φn+x werden durch einen Phasenwähler 38 erzeugt. Ähnlich wie der Phasenwähler 22 erzeugt der Phasenwähler 38 ein Taktsignal mit der augenblicklich gewählten Phase Φn Zusätzlich erzeugt der Phasenwähler 38 ein Taktsignal mit einer Phase, die der augenblicklichen Phase um einen vorbestimmten Betrag Φn-y nacheilt sowie ein Signal mit einer Phase Φn-y, das der augenblicklichen Phase um einen vorbestimmten Betrag nacheilt, sowie ein Signal mit einer Phase Φn+x, das der augenblicklichen Phase um diesen vorbestimmten Betrag vorauseilt. Das nacheilende Taktsignal Φn-y wird, wie in Fig. 5 gezeigt, als Takteingangssignal an den Zwischenspeicher 32 angelegt, so daß als Ausgangssignal der zeitlich neu ausgerichtete Datenabtastwert RD1 erzeugt wird. Das Taktsignal Φn wird als Eingangssignal an den Zwischenspeicher 34 gegeben, um den zeitlich neu ausgerichteten Datenabtastwert RD2 zu erzeugen, wobei dieser Datenabtastwert als Datenausgangssignal der Wiedergewinnungsschaltung 30 benutzt wird. Schließlich wird das vorauseilende Taktsignal Φn+x als Takteingangssignal an den Zwischenspeicher 36 angelegt, um als Ausgangssignal den zeitlich neu ausgerichteten Datenabtastwert RD3 zu erzeugen. Ein weiteres Taktsignal Φn+q wird als Takteingangssignal an die Phasenentscheidungsschaltung 20 gegeben, wobei das Takteingangssignal Φn+q eines der drei zu den Zwischenspeichern 32, 34, 36 übertragenen Signale oder alternativ eine weitere, gewählte Taktphase sein kann.
Die abgetasteten Datenwerte RD1, RD2 und RD3 werden als Eingangssignale an die Phasenentscheidungsschaltung 20 angelegt, die auf die oben beschriebene Weise die augenblickliche Phasenbeziehung zwischen dem ankommenden Datenstrom und dem örtlich erzeugten Takt feststellt. Wie oben erläutert, kann der Taktmonitor 24 zusätzlich verwendet werden, um sicherzustellen, daß die Phasenentscheidungsschaltung 20 immer ein gültiges Taktsignal liefert. Außerdem kann die Entscheidungsschaltung 20 auch bei diesem Ausführungsbeispiel die Form einer PLA annehmen, die die gleichen äußeren Eingangssignale für die PLA, nämlich Rückstellen, Halten und Zwang benutzt, um zusätzliche Merkmale für die Taktwiedergewinnungsanordnung 40 bereitzustellen. Weiterhin kann offensichtlich das Ausführungsbeispiel nach Fig. 5 so abgeändert werden, daß eine größere Anzahl von Abtastwerten für jedes Datenbit erzeugt werden kann. Dies erfordert eine größere Zahl von Ausgangsleitungen des Wählers 38 und eine vergleichbare Zunahme für die Zahl der zugeordneten Zwischenspeicher.
Es sei darauf hingewiesen, daß zahlreiche andere Anordnungen vorhanden sind, die die zeitliche Neuordnung und die Taktwiedergewinnungsfunktionen der vorliegenden Erfindung ausführen können. Insbesondere kann das Taktwiedergewinnungsverfahren in Verbindung mit jedem Codierverfahren einschließlich, aber nicht eingeschränkt auf eine NPZ-, Manchester-Codierung usw.

Claims

1. Taktwiedergewinnungsanordnung zur Erzeugung eines zeitlich neu ausgerichteten Datenausgangssignals und eines Wiedergewonnenen Taktsignals aus einem ankommenden digitalen Datenstrom mit einer Dateneingangsleitung (D) zur Aufnahme des ankommenden Datenstroms, einer mit der Datenleitung verbundenen Datenabtasteinrichtung, die abhängig von dem wiedergewonnenen Taktsignal eine Vielzahl M getakteter Abtastwerte (RD1, RD2, RD3) jedes Datenbits aus dem ankommenden Datenstrom erzeugt, und einer Einrichtung (16, 14, 22, 38) zur Erzeugung des wiedergewonnenen Taktsignals mit einer vorbestimmten Frequenz und einstellbarer Phase, dadurch gekennzeichnet, daß die Vielzahl M von Abtastwerten wenigstens gleich Drei ist, daß ein getakteter Abtastwert sich etwa auf dem Mittelpunkt des Datenbits befindet und als das zeitlich neu geordnete Datenausgangssignal der Taktwiedergewinnungsanordnung definiert ist, daß sich wenigstens ein getakteter Abtastwert vor dem Mittelpunkt und wenigstens ein weiterer getakteter Abtastwert hinter dem Mittelpunkt befindet und

daß eine Taktphasen-Entscheidungseinrichtung (20) zum Vergleich der Logikwerte der Vielzahl N von getakteten Abtastwerten und zur Einstellung der Phase des wiedergewonnenen Taktsignals vorgesehen ist, wenn nicht alle getakteten Abtastwerte in ihrem Wert übereinstimmen.

2. Anordnung nach Anspruch 1 mit einer Taktüberwachungseinrichtung (24), die auf das wiedergewonnene Taktsignal anspricht und als Ausgangssignal ein Rückstellsignal erzeugt, wenn das wiedergewonnene Taktsignal nicht vorhanden ist, wobei die Taktphasen-Entscheidungseinrichtung unter Ansprechen auf das Rückstellsignal eine vorbestimmte Phase des Taktsignals unabhängig vom Wert der getakteten Abtastwerte liefert.

3. Anordnung nach Anspruch 2, wobei die Taktüberwachungseinrichtung eine analoge Zeitsteuerungsschaltung umfaßt.

4. Anordnung nach Anspruch 2, bei der die Taktüberwachungseinrichtung eine digitale Zeitsteuerungsschaltung umfaßt.

5. Anordnung nach Anspruch 1, 2, 3 oder 4, bei der die Taktphasen-Entscheidungseinrichtung eine programmierbare Logikanordnung umfaßt, die unter Ansprechen auf die Vielzahl M von getakteten Abtastwerten als Ausgangssignal ein Phasenentscheidungssignal zur Einstellung der Phase des wiedergewonnenen Taktsignals erzeugt.

6. Anordnung nach Anspruch 5, bei der die programmierbare Logikanordnung auf ein externes Haltesteuersignal anspricht, um eine vorbestimmte Taktphase des wiedergewonnenen Taktsignals unabhängig von der Vielzahl M getakteter Abtastwerte aufrechtzuerhalten.

7. Anordnung nach Anspruch 5 oder 6, bei der die programmierbare Logikanordnung auf ein externes Zwangssteuersignal anspricht, um eine vorbestimmte Folge von Taktphasen des wiedergewonnenen Taktsignals unabhängig von den Werten der Vielzahl M getakteter Abtastwerte einzustellen.

8. Anordnung nach einem der vorhergehenden Ansprüche, bei der die Datenabtasteinrichtung eine auf M-facher Länge angezapfte Verzögerungsleitung (12) aufweist, die unter Ansprechen auf den ankommenden digitalen Datenstrom als parallele Ausgangssignale eine Vielzahl M abgetasteter Datenbits erzeugt, und eine Vielzahl M von Zwischenspeichern (18) aufweist, die je auf ein entsprechendes Datenbit der Vielzahl N abgetasteter Datenbits und das wiedergewonnene Taktsignal ansprechen und als Ausgangssignal die Vielzahl M getakteter Abtastwerte erzeugen.

9. Anordnung nach einem der Ansprüche 1 bis 7, bei der die Einrichtung zur Erzeugung des wiedergewonnenen Taktsignals eine Einrichtung (38) zur Erzeugung weiterer M-1 Taktsignale umfaßt, wobei X Taktsignale Taktphasen enthalten, die dem wiedergewonnenen Taktsignal nachlaufen (X < M) und M-1-X Taktsignale Taktphasen enthalten, die dem wiedergewonnenen Taktsignal vorausgehen, und wobei die Datenabtasteinrichtung eine Vielzahl M von getakteten Zwischenspeichern (32, 34, 36) umfaßt, die auf den ankommenden digitalen Datenstrom ansprechen, und zwar jeder Zwischenspeicher auf ein entsprechendes Taktsignal, und die Vielzahl M von Zwischenspeichern als Ausgangssignal die Vielzahl M getakteter Abtastwerte erzeugt.

10. Anordnung nach einem der Ansprüche 1 bis 8, bei der die Einrichtung zur Erzeugung des wiedergewonnenen Taktsignals eine Takteinrichtung (16) zur Erzeugung eines Bezugstaktsignals mit der vorbestimmten Frequenz umfaßt, ferner eine Einrichtung (14) zur Ableitung einer Vielzahl N von Taktsignalen mit der vorbestimmten Frequenz aus dem Bezugstaktsignal, wobei benachbarte Taktsignale bezüglich ihrer Phase um 360º/N getrennt sind, und eine Einrichtung (22), die durch die Taktphasen-Entscheidungseinrichtung gesteuert wird, um eines der N Taktsignale als das wiedergewonnene Ausgangssignal auszuwählen.

11. Anordnung nach einem der vorhergehenden Ansprüche, bei dem M = 3.

12. Anordnung nach Anspruch 10, bei dem M > 3 ist und die Taktphasen-Entscheidungseinrichtung die Auswähleinrichtung so steuert, daß sie die Phase des wiedergewonnenen Taktsignals um mehr als jeweils einen Taktphasenabstand einstellt, und zwar als Funktion der Lage für die Änderung des Logikwertes zwischen benachbarten Datenbitabtastungen.