DE69123473T2

DE69123473T2 - Schaltungsanordnung zum Ableiten eines Bitsynchronisierungssignals mittels Rahmensynchronisation

Info

Publication number: DE69123473T2
Application number: DE69123473T
Authority: DE
Inventors: Mikio Nakayama
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-08
Filing date: 1991-03-07
Publication date: 1997-04-30
Anticipated expiration: 2011-03-08
Also published as: US5259004A; DE69123473D1; EP0445806A2; EP0445806A3; EP0445806B1; JP2512586B2; CA2037739A1; CA2037739C; JPH03258048A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Bitsynchronisations- Extraktionsschaltung, die zur Bitsynchronisation in einer dienstintegrierten Digitalnetz-(ISDN)-Leitungsschnittstelle verwendet wird, die an einer Referenzstelle S/T einer ISDN- Basisbenutzer-Netzschnittstelle angeschlossen ist, und betrifft insbesondere eine Bitsynchronisations- Extraktionsschaltung, die von einer Datenblockübertragungblock bzw. Rahmensynahronisation abhängt.
Die Bitsynchronisationsextraktion bzw. -ausblendung ist in einer ISDN-Leitungsschnittstelle enthalten, die in einem ISDN-Endgerät (TE) enthalten ist, das über die Referenzstelle S/T an einen Netzabschluß (NT) angeschlossen ist.
Im ISDN-Endgerät (TE) muß zum Ermöglichen einer glatten bidirektionalen Kommunikation das Übertragungssignal mit dem empfangenen Signal synchronisiert sein. Dafür erzeugt die Bitsynchronisations-Extraktionsschaltung ein Bit- Zeitgabesignal, das mit dem empfangenen Signal synchronisiert wird. Das Bit-Zeitgabesignal wird als Taktsignal für das Übertragungssignal verwendet.
Es ist erwünscht, daß in der Bitsynchronisations- Extraktionsschaltung die Zeitgabeextraktions-Signalschwankung so klein wie möglich ist, und daß die Bitzeitgabe beim Vorhandensein eines Leitungsrauschens stabil ist.
Gemäß der CCITT-Empfehlung muß die Bitzeitgabeextraktions- Signalschwankung im Übertragungssignal in bezug auf das empfangene Signal im Bereich von ±7 Prozent der Bitperiode sein.

2. Beschreibung des zugehörigen Standes der Technik

Herkömmlicherweise gibt es zwei Typen von Bitsynchronisations-Extraktionsschaltungen, d.h. einen Vorwählzähler bzw. einen voreingestellten Zähler und einen digitalen Phasenregelkreis (DPLL).
Der herkömmliche Vorwählzähler hat den Vorteil einer kurzen Zeit zur Ausbiendung der Bitsynchronisation, hat aber den Nachteil, daß er empfindlich gegenüber einem Leitungsrauschen ist und eine große Zeitgabeextraktions-Signalschwankung hat.
Ein herkömmlicher DPLL hat den Vorteil, daß er auch unempfindlich gegenüber Leitungsrauschen ist und geringfügige Zeitgabeextraktions-Signalschwankungen aufweist, hat aber den Nachteil, daß eine Bitsynchronisationsausblendung sehr lange dauert. Das bedeutet, daß der Korrekturbetrag bis zum Aufbau einer Bitsynchronisation im schlechtesten Fall 2,6 µs (5,2 µs/2) sein kann. Es gibt den Nachteil, daß es bis zur Einstellung einer Bitsynchronisation sehr lange dauert, weil die ihre Korrektur in Schritten von weniger als 0,36 µs (5,2 µs × 0,07) erfolgt. Wenn beispielsweise eine Korrektur in Schritten von 0,16 us durchgeführt wird, sind 16 Korrekturschritte (2,6 µs 0,16 µs) bis zum Aufbau der Bitsynchronisation nötig. Daher wären dann, wenn es acht Schutzstufen geben würde, Stellen für eine Anderung von Daten von 128 Bits (16 Schritte × 8 Stufen) nötig. Da es im minimalen Fall vier Stellen für eine Anderung von Daten in den 48 Bits eines Rahmens (250 µs) gibt, wäre die maximale Zeit zur Errichtung einer Synchronisation 8 ms (128 Bits/4 × 250 µs)
Das ISDN-Endgerät verwendet die durch die Bitsynchronisations-Extraktionsschaltung ausgeblendete bzw. extrahierte Bitzeitgabe zum Übertragen von Daten zur Leitung. Zum Sicherstellen der Beschränkung beim Übertragen von Daten, d.h. zum Sicherstellen einer Bitzeitgabesignalschwankung innerhalb von ±7 Prozent (0,36 µs), ist der letztgenannte DPLL-Betrieb verwendet worden, da die Beschränkung durch den ersteren nicht erfüllt werden kann.
IEEE International Conference on Communications 1987, Vol. 1, S. 596-600 zeigt ein spezielles Datenübertragungsblock- bzw. Rahmenformat zum Erreichen einer stabilen Zeitgabeausblendung. Es wird ein digitaler Phasenregelkreis verwendet, aber es gibt keinen Vorschlag für eine Sperreinrichtung zum Sperren einer Synchronisationseinrichtung im Vorwähl- bzw. Voreinstellungszählerbetrieb gemäß einer Rahmensynchronisations-Erfassungseinrichtung.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Bitsynchronisations-Extraktionsschaltung eines Typ mit einer Abhängigkeit von einer Rahmensynchronisation zu schaffen, bei der die Zeitgabeextraktions-Signalschwankung so klein wie möglich ist, und wobei die Bitzeitgabe beim Vorhandensein eines Leitungsrauschens stabil ist.
Die Beschränkung bezüglich der Bitzeitgabesignalschwankung ist eine Beschränkung für eine Datenübertragung vom ISDN- Endgerät Daher wird die Operation des DPLL für eine Bitsynchronisation während einer Operation von der Rahmensynchronisation abhängig gemacht.
Daher wird von der Tatsache Gebrauch gemacht, daß Daten nur zur ISDN-Leitung von dem ISDN-Endgerät übertragen werden, das an der ISDN-Benutzer-Netzschnittstelle angeschlossen ist, wenn eine Synchronisation der empfangenen Daten aufgebaut worden ist, und daß die Daten dann, wenn sie nicht synchronisiert sind, nicht übertragen werden.
Gemäß einem Aspekt der vorliegenden Erfindung ist eine von einem Rahmen abhängige Bitsyrichronisations- Extraktionsschaltung geschaffen, wie sie im Anspruch 1 gezeigt ist.
Es wird ermöglicht, die Bitsynchronisations-Extraktionszeit zu verkürzen, und nachdem eine Rahmensynchronisation aufgebaut worden ist, aufgrund der Widerstandsfähigkeit gegenüber einem Leitungsrauschen und den kleinen Zeitgabeextraktions-Signalschwankungen, eine Bitzeitgabe- Extraktionssignalschwankung, eine Beschränkung bei der Datenübertragung, von innerhalb von ±7 Prozent (0,36 µs) sicherzustellen.
Ein weiterer Aspekt der vorliegenden Erfindung schafft eine Bitsynchronisations-Extraktionsschaltung, wie sie im Anspruch 13 gezeigt ist. Es wird ermöglicht, die Bitsynchronisations- Extraktionszeit zu verkürzen, und dann, wenn eine Rahmensynchronisation aufgebaut worden ist, aufgrund der Widerstandsfähigkeit gegenüber einem Leitungsrauschen und den kleinen Zeitgabeextraktionssignalschwankungen, eine Bitzeitgabe-Extraktionssignalschwankung, eine Beschränkung bei einer Datenübertragung, von innerhalb von ±7 Prozent (0,36 µs) sicherzustellen.
Gemäß der vorliegenden Erfindung ist es durch Umschalten des Bitsynchronisations-Extraktionssystems in Abhängigkeit von der Rahmensynchronisation möglich, die Bitsynchronisations- Extraktionszeit zu verkürzen, und nach einen Aufbau der Rahmensynchronisation, aufgrund der Widerstandsfähigkeit gegenüber einem Leitungsrauschen und aufgrund der geringfügigen Zeitgabeextraktions-Signalschwankungen, eine Bitzeitgabe-Extraktionssignalschwankung, eine Beschränkung beim Übertragen von Daten, von innerhalb von ±7 Prozent (0,36 µs) sicherzustellen.
Die Beschränkung bezüglich der Bitzeitgabesignalschwankung ist eine Beschränkung für eine Datenübertragung. Daher wird die Operation des DPLL für eine Bitsynchronisation von der Rahmensynchronisation bei einer Operation abhängig gemacht.
Daher stellt ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung unter Verwendung der Tatsache, daß Daten nur zur ISDN-Leitung vom ISDN-Endgerät übertragen werden, das an der ISDN-Benutzer-Netzschnittstelle angeschlossen ist, wenn eine Synchronisation der empfangenen Daten aufgebaut worden ist, und daß die Daten dann, wenn sie nicht synchronisiert sind, nicht übertragen werden, die Zählereinheit zuvor ein und blendet eine Bitsynchronisation an einer Stelle einer Anderung des empfangenen Signals durch eine Anderungsstellen-Erfassungseinheit aus, wenn keine Rahmensynchronisation erfaßt wird (d.h. bis zum Empfang dreier aufeinanderfolgender Normalrahmen). Die Operation ist zu dieser Zeit dieselbe wie im Vorwählzählerbetrieb. Weiterhin vergleicht sie dann, wenn eine Rahmensynchronisation erfaßt wird, die Phasen der 192 kHz- Bitzeitgabe, die durch eine Teilung von der intern freilaufenden oszillationsschaltung und dem von NT empfangenen Signal erzeugt ist, und korrigiert die Bitzeitgabe durch die Phasendifferenz, wenn eine Rahmensynchronisation erfaßt wird. Diese Operation ist dieselbe wie im Betrieb des digitalen Phasenregelkreises.
Ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung weist eine Pseudorahmen-Synchronisationseinheit mit P als der Anzahl aufeinanderfolgender Normalrahmen zum Aufbau einer Rahmensynchronisation (P ≤ 2) und mit Q ≥ 2 als der Anzahl aufeinanderfolgender Fehlerrahmen für einen Verlust einer Rahmensynchronisation auf, und stellt die Zählereinheit zuvor ein und erfaßt eine Bitsynchronisation an der Stelle einer Anderung des empfangenen Signals durch eine Änderungsstellen-Erfassungseinheit, wenn keine Pseudorahmen- Synchronisation erfaßt wird (d.h. bis zum Empfang einer Anzahl von P normalen Datenübertragungsblöcken bzw. Rahmen). Die Operation ist zu dieser Zeit dieselbe wie im Vorwählzählerbetrieb. Weiterhin vergleicht sie die Phasen der 192 kHz Bitzeitgabe, die durch eine Teilung von der intern freilaufenden Oszillationsschaltung erzeugt wird, und des Signals, das vom NT empfangen wird, und korrigiert die Bitzeitgabe durch die Phasendifferenz, wenn eine Pseudorahmen-Synchronisation erfaßt wird. Die Operation zu dieser Zeit ist dieselbe wie im DPLL-Betrieb. Wenigstens ein Rahmen einer Zeit wird zwischen dem Aufbau einer Pseudorahmen-Synchronisation und eines Aufbaus einer Rahmensynchronisation sichergestellt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obige Aufgabe und die Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsbeispiele verglichen mit dem Stand der Technik unter Bezugnahme auf die beigefügten Zeichnungen klarer, wobei:
Fig. 1 ein Blockdiagramm ist, das den Systemaufbau der vorliegenden Erfindung auf dem industriellen Anwendungsgebiet zeigt;
Fig. 2 eine Ansicht des Rahmenaufbaus von Daten in einem ISDN-Netz der vorliegenden Erfindung auf dem industriellen Anwendungsgebiet ist;
Fig. 3 ein Blockdiagramm ist, das die ISDN- Leitungsschnittstelle als Hintergrund der vorliegenden Erfindung zeigt;
Fig. 4 eine erklärende Ansicht der Operation des Geräts der Fig. 3 ist;
Fig. 5 ein Blockdiagramm ist, das ein Beispiel der herkömmlichen Bitsynchronisations- Extraktionseinheit ist;
Fig. 6A bis 6E erklärende Ansichten der Operation des Geräts der Fig. 5 sind;
Fig. 7 ein Blockdiagramm ist, das ein weiteres Beispiel einer herkömmlichen Bitsynchronisations- Extraktionseinheit zeigt;
Fig. 8 eine erklärende Ansicht der Operation des Geräts der Fig. 7 im Falle eines Voreilens zeigt;
Fig. 9 eine erklärende Ansicht der Operation des Geräts der Fig. 7 im Falle eines Nacheilens bzw. einer Verzögerung ist;
Fig. 10 ein Blockdiagramm ist, das das Prinzip der vorliegenden Erfindung zeigt;
Fig. 11 ein Blockdiagramm einer Bitsynchronisations- Extraktionsschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 12 eine erklärende Ansicht der Operation der Schaltung der Fig. 11 ist;
Fig. 13A ein Schaltungsdiagramm einer Oszillationseinheit 21 in der Einheit der Fig. 11 ist;
Fig. 13B die Ausgangswellenform der in Fig. 13A gezeigten Oszillationseinheit 21 zeigt;
Fig. 14 ein Schaltungsdiagramm einer Phasenvergleichseinheit 24 in der Einheit der Fig. 11 ist;
Fig. 15 eine erklärende Ansicht der Operation der Einheit 24 im Fall eines Voreilens ist;
Fig. 16 eine erklärende Ansicht der Operation der Einheit 24 im Fall eines Nacheilens ist;
Fig. 17 ein Schaltungsdiagramm einer Stufenschutzeinheit 25 in Fig. 11 ist;
Fig. 18 eine erklärende Ansicht der Operation der Einheit 25 im Fall eines Voreilens ist;
Fig. 19 eine erklärende Ansicht der Operation der Einheit 25 im Fall eines Nacheilens ist;
Fig. 20 ein Schaltungsdiagramm einer Impulseinstelleinheit 22 in Fig. 11 ist;
Fig. 21 eine erklärende Ansicht der Operation der Einheit 22 im Fall eines Voreilens ist;
Fig. 22 eine erklärende Ansicht der Operation der Einheit 22 im Fall eines Nacheilens ist;
Fig. 23 ein Schaltungsdiagramm einer Zählereinheit 23 in Fig. 11 ist;
Fig. 24 eine erklärende Ansicht der Operation der Einheit 23 in Fig. 23 ist;
Fig. 25A ein Schaltungsdiagramm einer Änderungsstellen- Erfassungseinheit 26 in Fig. 11 ist;
Fig. 25B eine erklärende Ansicht der Operation der Einheit 26 in Fig. 25A ist;
Fig. 26 ein Schaltungsdiagramm einer Rahmensynchronisations-Erfassungseinheit 30 in Fig. 11 ist;
Fig. 27 eine erklärende Ansicht der Operation der Einheit 30 in Fig. 26 ist;
Fig. 28 ein Blockdiagramm einer Bitsynchronisations- Extraktionsschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 29 ein Schaltungsdiagramm einer Pseudorahmen- Synchronisations-Erfassungseinheit 40 in Fig. 28 ist; und
Fig. 30 eine erklärende Ansicht der Operation der Einheit 40 in Fig. 29 ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Für ein besseres Verstehen der vorliegenden Erfindung werden das technische Gebiet der vorliegenden Erfindung und der herkömmliche Stand der Technik zuerst unter Bezugnahme auf die Fig. 1 bis 9 beschrieben.
Der Aufbau eines Systems, das eine Referenzstelle S/T einer ISDN-Basis-Benutzer-Netzschnittstelle enthält, ist in Fig. 1 gezeigt. In der Figur ist ein mit einem Netz 60 verbundener Netzabschluß (NT) 61 mit einem ISDN-Endgerät (TE) 62 über die S/T-Stelle verbunden.
Der Rahmenaufbau eines Signals, das zwischen dem Netzabschluß (NT) 61 und dem ISDN-Endgerät (TE) 62 übertragen wird, ist in Fig. 2 gezeigt. Wie es in der Figur gezeigt ist, werden in der ISDN-Basis-Benutzer-Netzschnittstelle Daten in beiden Richtungen mit einer Geschwindigkeit von 192 kBit/s (Bitperiode ist 5,2 µs) übertragen, wobei 48 Bits als ein Rahmen (250 µs) verwendet werden.
Zum Ermöglichen einer Kommunikation zwischen dem ISDN- Endgerät (TE) 62 und dem Netzabschluß (NT) 61 müssen das ISDN-Endgerät (TE) 62 und der Netzabschluß (NT) 61 mit derselben Zeitgabe arbeiten. Jedoch ist der Takt 192 kHz, der durch eine Frequenzteilung durch den Oszillator beim ISDN- Endgerät (TE) 62 erzeugt wird, normalerweise außerhalb der Phase von der Zeitgabe des Signals, das vom Netzabschnitt (NT) 61 empfangen wird, so daß keine wechselseitige Kommunikation möglich ist.
Daher muß das Endgerät (TE) 62 die Funktion einer Bitsynchronisation aufweisen, um den durch eine Frequenzteilung durch den Oszillator erzeugten Takt von 192 kHz mit der Zeitgabe des empfangenen Signals sowohl bezüglich der Frequenz als auch der Phase übereinstimmen zu lassen.
Fig. 3 ist ein Blockdiagramm, das den Aufbau einer herkömmlichen ISDN-Leitungs schnittstelle im ISDN-Endgerät (TE) 62 zeigt. In der Figur ist 81 ein Empfänger, 82 ist eine Bitsynchronisations-Extraktionseinheit, 83 ist eine Rahmensynchronisations-Erfassungseinheit, 84 ist eine Rahmen- Auseinanderbauemheit, 85 ist eine Rahmen-Zusammenbaueinheit, 86 ist ein Flip-Flop und 87 ist ein Treiber.
Der Empfänger 61 empfängt Daten vom Netzabschluß (NT) 61 über die ISDN-Leitung.
Die Bitsynchronisations-Extraktionseinheit 82 blendet die Bitzeitgabe von 192 kHz vom Signal, das vom Netzabschluß (NT) 61 empfangen wird, für die Bitsynchronisation aus.
Die Rahmensynchronisations-Erfassungseinheit 83 hält die Rahmensynchronisation für aufgebaut, wenn ein normaler Rahmen von 48 Bit dreimal aufeinanderfolgend vom empfangenen Signal für eine Rahmensynchronisation empfangen wird.
Das ISDN-Endgerät (TE) 62 erzeugt dann, wenn es meint, daß eine Rahmensynchronisation aufgebaut worden ist, eine Rahmenzeitgabe von 4 kHz aus dem Rahmenaufbau und beginnt die Zerlegung bzw. ein Auseinanderbauen der empfangenen Daten, den Zusammenbau der zu sendenden Daten und das Senden des Signals. Weiterhin meint sie dann, wenn ein normaler Rahmen von 48 Bit nicht zweimal aufeinanderfolgend empfangen werden kann, daß ein Verlust einer Rahmensynchronisation erzeugt ist, und muß eine Signalübertragung sofort anhalten. Danach beginnt sie die Erfassung einer Rahmensynchronisation erneut.
Das ISDN-Endgerät (TE) 62 muß das Übertragungssignal mit der Bitzeitgabe synchronisieren, die durch die Bitsynchronisations-Extraktionseinheit 82 ausgebildet ist. Die Bitzeitgabeextraktions-Signalschwankung wird dann, wenn sie durch das Übertragungssignal beobachtet wird, auf innerhalb ±7 Prozent (0,36 us) der Bitperiode reguliert, so daß die Bitzeitgabe von 192 kHz, die mit einem Aufbau einer Bitsynchronisation ausgeblendet ist, innerhalb von ±7 Prozent (0,36 µs) des empfangenen Signals sein muß.
Die Operation der ISDN-Leitungsschnittstelle der Fig. 3 wird anhand von Fig. 4 erklärt. Das Signal (a), das vom Empfänger 81 empfangen wird, tritt in die Bitsynchronisations- Extraktionseinheit 82, die Rahmensynchronisations- Erfassungseinheit 83 und die Rahmen-Auseinanderbaueinheit 84 ein. Bei der Bitsynchronisations-Extraktionseinheit 83 wird ein Bitzeitgabesignal (b) von 192 kHz vorbereitet, das mit der Phase des empfangenen Signais synchronisiert ist und die gleiche Phase hat. Die Rahmensynchronisations- Erfassungseinheit 83 gibt dann, wenn sie aufeinanderfolgend drei normale Rahmen empfängt, "1" als Rahmensynchronisationssignal (c) aus, um zu zeigen, daß eine Rahmensynchronisation aufgebaut worden ist, und dann, wenn sie nicht aufeinanderfolgend zwei normale Rahmen empfangen kann, gibt sie "0" als das Rahmensynchronisationssignal (c) aus, um zu zeigen, daß es einen Verlust einer Rahmensynchronisation gegeben hat. Bei der Rahmen- Auseinanderbauemheit 84 wird das empfangene Signal in B1, B2 und D zerlegt, wenn eine Rahmensynchronisation aufgebaut wird. Bei der Rahmen-Zusammenbaueinheit 85 werden dann, wenn eine Rahmensynchronisation aufgebaut worden ist, B1, B2 und D in Rahmen zusammengebaut, und das Flip-Flop 86 wird dazu verwendet, die Phase an das Bitzeitgabesignal (b) von der Bitsynchronisations-Extraktionseinheit 82 anzupassen, die Übertragungsdaten zu erzeugen und sie durch den Treiber 87 nach außen zu senden.
Die vorliegende Erfindung betrifft die Bitsynchronisations- Extraktionseinheit 82 in der obigen ISDN-Benutzer- Netzschnittstelle.
In der Bitsynchronisations-Extraktionseinheit 82 ist es erwünscht, daß die Bitsynchronisations-Extraktionszeit so kurz wie möglich ist, daß die Zeitgabeextraktions- Signalschwankung so gering wie möglich ist, und daß die Bitzeitgabe in bezug auf ein Leitungsrauschen stabil ist.
Herkömmliche Bitsynchronisations -Extraktions einheiten kamen mit einem Vorwählzählerbetrieb und einem DPLL-Betrieb auf.
Der Vorwählzählerbetrieb wird unter Verwendung der Fig. 5 und der Fig. 6A-6E erklärt. In den Figuren erfaßt die Änderungsstellen-Erfassungseinheit 101 die Stelle einer Änderung der von der Leitung empfangen Daten a4 und erzeugt einen Impuls a9. Andererseits wird das Taktsignal a1 von der freilaufenden Oszillationseinheit 102 durch die Zähleinheit 103 aufgeteilt, um a2 herzustellen, und die die Bitzeitgabe erzeugende Zählereinheit 104 wird durch den Impuls von der Änderungsstellen-Erfassungseinheit 101 voreingestellt.
Genauer gesagt wird zum Erzeugen des Bitzeitgabesignals a3 (Fig. 6E) von αHz (α 192 × 10³), das mit dem empfangenen Signal synchronisiert ist, das freilaufende Signal a1 (Fig. 6A) von δHz (β = α × M × N, wobei M und N ganze Zahlen sind, z.B. M = 2 und N = 16 für β = 6,144 × 10&sup6;) durch die Oszillationseinheit 102 vorbereitet. Dieses Signal a1 wird durch die Zählereinheit 103 auf 1/M geteilt, um das Signal a2 (Fig. 6B) zu erzeugen, während das Signal a2 durch die Zählereinheit 104 auf 1/N geteilt wird. Die Änderungsstellen- Erfassungseinheit 101 erfaßt die Stelle einer Anderung p1 des empfangenen Signals und erzeugt den Impuls a9 (Fig. 6D) aus den Taktzeitgaben C1 und C2 durch das Signal al. Dieser Impuls a9 wird dazu verwendet, die Zählereinheit 104 voreinzustellen. Die Zählereinheit 104 beginnt, die 5,2 µs der Bitperiode von der Anstiegsflanke des Impulses a9 an zu zählen. Auf diese Weise wird ein Bitzeitgabesignal von α Hz erhalten, das mit den empfangenen Daten synchronisiert ist.
Dieses Vorwählzählersystem baut eine Bitsynchronisation sofort an der Stelle einer Anderung des empfangenen Signals auf, hat aber die Nachteile, daß die Bitzeitgabe sofort durch ein Leitungsrauschen beeinträchtigt wird, das in den empfangenen Daten enthalten ist, und es gibt eine große Zeitgabeextraktions-Signalschwankung aufgrund der Voreinstellung des Zählers 2.
Das DPLL-(Digitaler Phasenregelkreis)-System wird unter Verwendung der Fig. 7, der Fig. 8 und der Fig. 9 erklärt. Dieses System vergleicht die Phasen des Bitzeitgabesignals a3, das durch eine Frequenzteilung vom intern freilaufenden Oszillator 121 erzeugt wird, und die Daten, die von der Leitung empfangen werden, und verwendet die Phasendifferenz zum Korrigieren der Bitzeitgabe.
Genauer gesagt besteht die Bitsynchronisations- Extraktionseinheit des DPLL-Systems zum Erzeugen des Bitzeitgabesignals a3 von α Hz (α = 192 × 10³), das mit den empfangenen Daten a4 synchronisiert ist, aus einer Oszillationseinheit 121, die ein freilaufendes Signal a1 von β Hz (β = α × M × N, wobei M und N ganze Zahlen sind, z.B. wenn M = 2 und N = 16 gilt β = 6,144 × 10&sup6;) vorbereitet, einer Impulseinstelleinheit 122, die das Signal a1 auf 1/M teilt und weiterhin das Größer- oder Kleinerwerden des Impulses einstellt, einer Zählereinheit 123, die die Ausgabe a2 der Impulseinstelleinheit 122 auf LIN teilt und ein Bitzeitgabesignal a3 vorbereitet, das durch ein Bit mit den empfangen Daten a4 synchronisiert ist, einer Phasenvergleichseinheit 124, die die Phasen der empfangenen Daten a4 und das Bitzeitgabesignal a3 der Ausgabe der Zählereinheit 123 vergleicht und dann, wenn die Bitzeitgabe voreilt, einen Voreilimpuls a5 ausgibt, und dann, wenn die Bitzeitgabe nacheilt, einen Nacheilimpuls a6 ausgibt, und einer Stufenanzahlschutzeinheit 125, die zur Impulseinstelleinheit 122 ein Befehlssignal a7 zum kleiner werden ausgibt, wenn der Voreilimpuls a5 L-mal (z.B. L = 8) ohne Auftreten eines Nacheilimpulses a6 während jener Zeit kontinuierlich erzeugt wird, und ein Befehissignal a8 zum größer werden zur Impulseinstelleinheit 122 ausgibt, wenn der Nacheilimpuls a6 L-mal (z.B. L = 8) ohne einen in dieser Zeit auftretenden Voreilimpuls a5 kontinuierlich erzeugt wird.
Wenn die Phasen der empfangenen Daten a4 und des Bitzeitgabesignals a3, das von der Zählereinheit 123 ausgegeben wird, verglichen werden, und die Bitzeitgabe voreilt, wird ein Voreilimpuls a5 von der Phasenvergleichseinheit 124 erzeugt. Wenn der Voreilimpuls a5 L-mal (z.B. L = 8) kontinuierlich erzeugt wird, wird ein efehlssignal a7 zum kleiner werden zur Impulseinstelleinheit 22 ausgegeben, welche Impulseinstelleinheit 122 die Impulse verkleinert. Daher wird die Bitzeitgabe dann, wenn sie durch die Zählereinheit 123 auf 1/N geteilt ist, um genau 1/β (0,16µus, wenn β = 6,144 MHz) Sekunde eines Schritts, und die empfangenen Daten a4 werden angenähert. Durch ein Wiederholen davon paßt sich die Phase des Bitzeitgabesignals a3 nach und nach den empfangenen Daten a4 an.
Wenn ein Vergleichen der Phasen der empfangenen Daten a4 und des Bitzeitgabesignals a3 der Ausgabe der Zählereinheit 123 und die Bitzeitgabe verzögert wird, wird ein Verzögerungs- bzw. Nacheilimpuls a6 von der Phasenvergleichseinheit 124 erzeugt. Wenn der Nacheilimpuls a6 kontinuierlich L-mal (z.B. L = 8) erzeugt wird, wird ein Befehlssignal a8 zum größer werden zur Impulseinstelleinheit 122 ausgegeben, und die Impulse werden durch die Impulseinstelleinheit 122 vergrößert. Daher schaltet dann, wenn das Ausgangssignal a2 der Impulseinstelleinheit 122 durch die Zählereinheit 123 auf 1/N geteilt wird, das Bitzeitgabesignal a3 um genau 1/β (0,16 µs, wenn β = 6,144 MHz) eines Schritts weiter, und die Phase der empfangenen Daten wird angenähert. Durch Wiederholen davon paßt sich die Phase des Bitzeitgabesignals a3 nach und nach an die Phasen der empfangenen Daten a4 an.
Bei diesem Verfahren wird dann, wenn eine Bitsynchronisation erhalten wird und die Phasen dazu gebracht werden, übereinzustimmen, die Bitzeitgabe in bezug auf ein Leitungsrauschen stabil, und weiterhin werden Korrekturen in Schrittmengen durchgeführt, so daß das Zeitgabeextraktions- Signalschwanken 1/β Sekunden ist (bei diesem Beispiel 0,16 µs).
Auf diese Weise hatte der herkömmliche Vorwählzählerbetrieb den Vorteil einer kurzen Zeit für eine Ausblendung der Bitsynchronisation, hatte aber den Nachteil, daß er empfindlich gegenüber einem Leitungsrauschen ist und eine große Zeitgabeextraktions-Signalschwankung hat.
Weiterhin hatte der herkömmliche DPLL-Betrieb den Vorteil, daß er auch widerstandsfähig gegenüber einem Leitungsrauschen ist und eine geringe Zeitgabeextraktions-Signalschwankung aufweist, hatte aber den Nachteil einer langen Bitsynchronisations-Extraktionszeit. Das bedeutet, daß die Korrekturmenge bis zur Errichtung einer Bitsynchronisation im schlechtesten Fall 2,6 µs (5,2 µs/2) sein kann. Es gab den Nachteil, daß eine lange Zeit zum Aufbau einer Bitsynchronisation gebraucht wurde, weil die Korrektur davon in Schritten von weniger als 0,35 µs (5,2 × 0,07) erfolgt. Wenn beispielsweise eine Korrektur in Schritten von 0,16 µs durchgeführt würde, wären 16 Korrekturschritte (2,6 µs 0,16 µs) bis zum Aufbau einer Bitsynchronisation erforderlich. Daher wären dann, wenn es 8 Schutzstufen gäbe, Stellen einer Anderung von Daten von 128 Bits (16 Schritten × 8 Stufen) erforderlich. Da es im minimalen Fall vier Stellen einer Anderung von Daten in den 48 Bits eines Rahmens (250 us) gibt, wäre die maximale Zeit zum Aufbau einer Synchronisation 8 ms (128 Bits/4 × 250 µs).
Das ISDN-Endgerät verwendet die Bitzeitgabe, die durch die Bitsynchronisations-Extraktionsschaltung 82 ausgeblendet wird, zum Übertragen von Daten zur Leitung. Zum Sicherstellen der Beschränkung beim Übertragen von Daten, d.h. zum Sicherstellen einer Bitzeitgabesignalschwankung innerhalb von ±7 Prozent (0,36 µs) ist der letztere DPLL-Betrieb verwendet worden, da die Beschränkung durch den ersteren nicht erfüllt werden kann.
Nun werden im folgenden Ausführungsbeispiele der vorliegenden Erfindung beschrieben.
Fig. 10 ist ein Blockdiagramm des Prinzips der vorliegenden Erfindung. In der Figur ist eine Bitsynchronisations- Extraktion bzw. Ausblendung in einem ISDN-Endgerät gezeigt, das an eine Referenzstelle S/T einer ISDN-Basis-Benutzer- Netzschnittstelle angeschlossen ist, um eine Bitsynchronisation zwischen einem intern erzeugten Signal und einem empfangenen Signal zu erzeugen, wobei 1 eine Oszillationseinheit ist, die ein freilaufendes Signal erzeugt; 2 ist eine Zählereinheit, die das freilaufende Signal teilt und ein Bitsynchronisationssignal einer erwünschten Frequenz erzeugt; 3 ist eine Phasenvergleichseinheit, die die Phasen des Ausgangssignals der Zählereinheit und der empfangenen Daten vergleicht; 4 ist eine Impulseinstelleinheit, die die Anzahl von Impulsen des freilaufenden Signals gemäß der Phasendifferenz einstellt, die bei der Ausgabe der Phasenvergleichseinheit erhalten wird; 5 ist eine Anderungsstellen-Erfassungseinheit, die eine Stelle einer Anderung der empfangenen Daten erfaßt; und 6 ist eine Rahmensynchronisations-Erfassungseinheit, die die Rahmensynchronisation von den empfangenen Daten erfaßt. Wenn die Rahmensynchronisations-Erfassungseinheit 6 keine Rahmensynchronisation erfaßt, wird die Zählereinheit 2 auf die Stelle einer Anderung der empfangenen Daten durch die Änderungsstellen-Erfassungseinheit 5 voreingestellt, und die Bitsynchronisation wird ausgeblendet, und dann, wenn die Rahmensynchronisations-Erfassungseinheit 6 eine Rahmensynchronisation erfaßt, wird die Anzahl von Impulsen des freilaufenden Signals gemäß der Phasendifferenz geändert, die am Ausgang der Phasenvergleichseinheit 3 erhalten wird.
Anstelle der Rahmensynchronisations-Erfassungseinheit 6 kann eine Pseudorahmen-Synchronisations-Erfassungseinheit 7 von nicht mehr als zwei als Anzahl aufeinanderfolgender normaler Rahmen zum Aufbau einer Rahmensynchronisation und von wenigstens zwei als der Anzahl von aufeinanderfolgenden Fehlerrahmen für einen Verlust einer Rahmensynchronisation verwendet werden. In diesem Fall wird dann, wenn die Pseudorahmen-Synchronisations-Erfassungseinheit 7 keine Pseudorahmen-Synchronisation erfaßt, die Zählereinheit 2 durch die Änderungsstellen-Erfassungseinheit 5 auf die Stelle einer Änderung der empfangenen Daten voreingestellt, und die Bitsynchronisation wird ausgeblendet, und dann, wenn die Pseudorahmen-Synchronisations -Erfassungseinheit 7 eine Pseudorahmen-Synchronisation erfaßt, wird die Anzahl von Impulsen des freilaufenden Signals gemäß der Phasendifferenz geändert, die am Ausgang der Phasenvergleichseinheit 3 erhalten wird.
Fig. 11 ist ein Blockdiagramm, das den Aufbau einer Bitsynchronisations-Extraktionsschaltung vom Typ einer Rahmensynchronisationsabhängigkeit gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt, während Fig. 12 eine erklärende Ansicht der Operation der Schaltung der Fig. 11 ist.
In Fig. 11 ist die von einer Rahmensynchronisation abhängige Bitsynchronisationsschaltung in einer ISDN- Leitungsschnittstelle in einem ISDN-Endgerät (TE) enthalten. Zum Erzeugen eines Bitzeitgabesignals a3 von αHz (α = 192 × 10³), das mit den empfangenen Daten a4 synchronisiert ist, ist eine Oszillationseinheit 21 vorgesehen, die ein freilaufendes Signal von β Hz (β = α × M × N, wobei M und N ganze Zahlen sind, z.B. gilt, wenn M = 2 und N = 16, β = 6,144 × 106) vorbereitet; eine Impulseinstelleinheit 22, die das Signal al auf 1/M teilt und das Vergrößern oder Verkleinern von Impulsen einstellt; eine Zählereinheit 23, die die Ausgabe a2 der Impulseinstelleinheit 22 auf 1/N teilt und ein bitsynchronisiertes Bitzeitgabesignal a3 vorbereitet; eine Phasenvergleichseinheit 24, die die Phasen der empfangenen Daten a4 und des Bitzeitgabesignais a3 der Ausgabe der Zählereinheit 23 vergleicht und dann, wenn die Bitzeitgabe voreilt, einen Weiterschalt- bzw. Voreilimpuls a5 ausgibt, und dann, wenn die Bitzeitgabe verzögert wird bzw. nacheilt, einen Verzögerungs bzw. Nacheilimpuls a6 ausgibt; und einen Stufenschutzeinheit 25, die dann, wenn L Weiterschaltimpulse aS (z.B. L = 8) in einer Reihe erzeugt werden, ohne daß ein Nacheilimpuls a6 während jener Zeit auftritt, ein Verkleinerungsbefehlssignal a7 zur Impulseinstelleinheit 22 ausgibt, und dann, wenn L Nacheilimpulse (z.B. L = 8) in einer Reihe ohne ein Auftreten eines Voreilimpulses a5 während jener Zeit erzeugt werden, ein Vergrößerungsbefehlssignal aB zur Impulseinstelleinheit 22 ausgibt. Weiterhin ist sie mit einer Änderungsstellen- Erfassungseinheit 26 versehen, die eine Stelle einer Änderung der empfangenen Daten a4 erfaßt und einen Anderungsstellen- Erfassungsimpuls a9 ausgibt, mit einer Rahmensynchronisations-Erfassungseinheit 30, die die Rahmensynchronisation von den empfangenen Daten erfaßt und ein Rahmensynchronisationssignal alo ausgibt, mit einem Inverter 27, der das Rahmensynchronisationssignal a10 invertiert, und mit einem UND-Gatter, das die logische UND- Verknüpfung des Anderungsstellen-Erfassungsimpulses a9 von der Anderungsstellen-Erfassungseinheit 26 und der Ausgabe des Inverters 27 erhält.
Die Verbindung zwischen der Ausgabe der Zählereinheit 23 und einer Eingabe der Phasenvergleichseinheit 24 ist eine PLL- Rückkopplungsstrecke.
Wie es in Fig. 12 gezeigt ist, arbeitet die Schaltung der Fig. 11 im Vorwählzählerbetrieb, bevor eine Rahmensynchronisation aufgebaut ist, und danach im DPLL- Betrieb.
Im Vorwählzählerbetrieb, in dem das Rahmensynchronisationssignal a10 auf einem niedrigen Pegel ist, wird das Bitzeitgabesignal a3 von α Hz (α = 192 + 10³), das mit den empfangenen Daten a4 synchronisiert ist, durch Vorbereiten eines freilaufenden Signals a1 von β Hz (β = α × M × N, wobei M und N ganze Zahlen sind, z.B. gilt, wenn M = 2 und N = 16, β = 6,144 × 10³), durch Wählen des Signals a1 durch die Impulseinstelleinheit 22 auf 1/M und durch Teilen des Signais a2 durch die Zählereinheit 23 1/N erzeugt. Die Änderungsstellen-Erfassungseinheit 26 erfaßt eine Stelle einer Anderung des empfangenen Signals und erzeugt einen Impuls a9 durch das Taktsignal auf dieselbe Weise wie in der Vergangenheit. Der Impuls a9 läuft durch das UND-Gatter 28 und stellt die Zählereinheit 23 im voraus ein. Die Zählereinheit 23 beginnt, eine Bitperiode von 5,2 µs ab der Anstiegsflanke des Impulses a9 zu zählen. Auf diese Weise wird ein Bitzeitgabesignal von α Hz bitsynchronisiert mit den empfangenen Daten erhalten. Somit wird die Bitsynchronisation sofort bei einer Stelle einer Anderung der empfangenen Daten a4 aufgebaut.
Wenn dreimal normale Rahmen empfangen werden und das Rahmensynchronisationssignal a10 auf einen hohen Pegel gelangt, gelangt die Ausgabe des Inverters 27 auf einen niedrigen Pegel, der Anderungsstellen-Erfassungsimpuls a9 läuft nicht mehr durch das UND-Gatter 28, und es wird in den DPLL-(Digitaler Phasenregelkreis)-Betrieb eingetreten. In diesem Fall werden die Phasen des Zeitgabesignals a3, das durch eine Teilung von der intern freilaufenden Oszillationseinheit 21 erzeugt wird, und die Daten a4, die von der Leitung empfangen werden, durch die Phasenvergleichseinheit 24 verglichen, und die Phasendifferenz wird dazu verwendet, die Bitzeitgabe zu korrigieren. Genauer gesagt werden die Phasen der empfangenen Daten a4 und die Ausgabe der Zählereinheit 23, d.h. das Bitzeitgabesignal a3, verglichen, und dann, wenn die Bitzeitgabe voreilt, wird ein Voreilimpuls a5 von der Phasenvergleichseinheit 24 erzeugt. Wenn die Voreilimpulse a5 weiterhin für L Male (L = 8) erzeugt werden, wird ein Verkleinerungsbefehlssignal a7 zur Impulseinstelleinheit 22 ausgegeben, welche Impulseinstelleinheit 22 die Impulse reduziert. Daher wird die Bitzeitgabe dann, wenn sie durch die Zählereinheit 23 auf 1/N geteilt wird, um genau 1/β eines Schritts (0,15 µs, wenn β = 6,144 MHz) verzögert, und die empfangenen Daten a4 werden angenähert. Durch Wiederholen davon paßt sich die Phase des Bitzeitgabesignals a3 nach und nach den empfangenen Daten a4 an.
Weiterhin wird dann, wenn die Phasen der empfangenen Daten a4 und die Ausgabe der Zählereinheit 23, d.h. das Bitzeitgabesignal a3, verglichen werden und die Bitzeitgabe nacheilt, ein Nacheilimpuls a6 von der Phasenvergleichseinheit 24 erzeugt. Wenn eine Anzahl von L von Nacheilimpulsen a6 (z.B. L = 8) in einer Reihe erzeugt wird, wird ein Vergrößerungsbefehlssignal a5 zur Impulseinstelleinheit 22 ausgegeben, welche Impulseinstelleinheit 22 die Impulse vergrößert. Daher schreitet das Bitzeitgabesignal a3 dann, wenn ein Teilen des von der Einstelleinheit 22 ausgegebenen Signals a2 durch die Zählereinheit 23 auf 1/N erfolgt, um genau 1/β eines Schritts (0,16 µs, wenn β = 6,144 MHz) weiter, und die Phase der empfangenen Daten wird angenähert. Durch Wiederholen davon paßt sich die Phase des Bitzeitgabesignals a3 nach und nach der Phase der empfangenen Daten an.
Bei diesem Verfahren wird dann, wenn eine Bitsynchronisation errichtet ist und die Phasen übereinstimmen, die Bitzeitgabe in bezug auf ein Leitungsrauschen stabil, und da Korrekturen in den einzelnen Schritten durchgeführt werden, wird die Zeitgabeextraktions-Signalschwankung 1/β halbe (0,16 µs).
Wenn zwei Fehlerrahmen in einer Reihe empfangen werden, gelangt das Rahmensynchronisationssignal a10 auf einen niedrigen Pegel und das Verfahren kehrt noch einmal zum Vorwähizählerbetrieb zurück.
Gemäß dem vorgenannten durch die Fig. 11 und 12 erklärten Ausführungsbeispiel ist es durch Schalten des Bitsynchronisations-Extraktionssystems in Abhängigkeit von einer Rahmensynchronisation möglich, die Bitsynchronisations- Extraktionszeit zu verkürzen, und bei einem Aufbau einer Rahmensynchronisation aufgrund der Widerstandsfähigkeit gegenüber eines Leitungsrauschens und einer kleinen Zeitgabeextraktions-Signal schwankung eine Bitzeitgabe- Extraktionssignalschwankung, eine Beschränkung beim Übertragen von Daten, von innerhalb von ±7 Prozent (0,36 µs) sicherzustellen.
Fig. 13A ist ein Schaltungsdiagramm der Oszillationseinheit 21 in der in Fig. 11 gezeigten Schaltung und Fig. 13B zeigt eine Wellenforn des Oszillationssignals al von 6,144 MHz. Wie es in Fig. 13A gezeigt ist, ist die Oszillationseinheit 21 ein wohlbekannter Kristalloszillator, der aus einem Kristall 131, einem Widerstand 132, Kondensatoren 133 und 134 und Treibern 135 und 136 besteht.
Fig. 14 ist ein Schaltungsdiagramm der Phasenvergleichsschaltung 24 in der in Fig. 11 gezeigten Schaltung, Fig. 15 ist eine erklärende Ansicht der Operation der Einheit 24 im Fall eines Voreilens, und Fig. 16 ist eine erklärende Ansicht der Operation der Einheit 24 im Fall eines Nacheilens. Wie es in den Fig. 14 bis 16 gezeigt ist, wird eine Anderung des empfangenen Signals a4 in einem Flip-Flop vom D-Typ 141 in Antwort auf ein Ansteigen des Taktsignals a1 von der Oszillationseinheit 21 (zwischen-)gespeichert. Das Taktsignal al hat eine Frequenz von 6,144 MHz oder hat eine Periode ΔT von 0,16 µs. Die (zwischen-)gespeicherte Ausgabe des Flip-Flops 141 ist eine Eingabe zum D-Eingang eines Flip- Flops vom D-Typ 143 in Antwort auf ein Taktsignal, das durch Invertieren des Taktsignals a1 durch einen Inverter 142 erhalten wird. Die Ausgabe des Flip-Flops 141 wird durch einen Inverter 144 invertiert. Die Ausgabe des Inverters 144 und die Ausgabe des Flip-Flops 143 werden an die Eingänge eines NOR-Gatters 145 angelegt. Die Ausgabe des NOR-Gatters 145 und das Bitzeitgabesignal a3 werden an die Eingänge eines UND-Gatters 146 angelegt. Die Ausgabe des NOR-Gatters 145 und die Ausgabe eines Inverters 147, dessen Eingang mit den Bitzeitgabesignal a3 verbunden ist, werden an die Eingänge eines UND-Gatters 148 angelegt. Durch diesen Aufbau wird ein Impuls nach einer Anderung der empfangenen Daten a4 erzeugt. Wenn das Bitzeitgabesignal a3, das von der Zählereinheit 23 ausgegeben wird, auf einem hohen Pegel ist, wenn der Impuls vom NOR-Gatter 145 erzeugt wird, nämlich dann, wenn das Bitzeitgabesignal vor der Anderung der empfangenen Daten weitergeschaltet wird, wird das Voreilsignal a5 vom UND- Gatter 146 ausgegeben, wie es in Fig. 15 gezeigt ist. Gegensätzlich dazu wird dann, wenn das Bitzeitgabesignal a3 auf einem niedrigen Pegel ist, wenn der Impuls vom NOR-Gatter 145 erzeugt wird, nämlich dann, wenn das Bitzeitgabesignal a3 in bezug auf die Anderung des empfangenen Signals nacheilt, das Nacheilsignal a6 vom UND-Gatter 148 ausgegeben.
Fig. 17 ist ein Schaltungsdiagramm der Stufenschutzeinheit 25, Fig. 18 ist eine erklärende Ansicht der Operation der Einheit 25 im Fall eines Voreilens, und Fig. 19 ist eine erklärende Ansicht der Operation der Einheit 25 im Fall eines Nacheilens. Wie es in Fig. 17 gezeigt ist, enthält die Stufenschutzschaltung 25 zwei 1/8-Zähler 171 und 172, zwei Inverter 173 und 174 und zwei UND-Gatter 175 und 176. In dem Fall, in dem das Bitzeitgabesignal a3 vor dem empfangenen Signal a5 ist, nämlich dann, wenn das Voreilsignal a5 erzeugt wird, zählt der 1/8-Zähler 171 die Voreilimpulse a5 L Male, z.B. 8-mal in einer Reihe, und erzeugt dann ein Voreilschutzsignal b1. Der Voreilimpuls a5 bei der Erzeugung des Voreilschutzsignals b1 wird durch das UND-Gatter 175 geführt. Somit wird ein Verkleinerungssignal a7 am Ausgang des UND-Gatters 175 erhalten. In diesem Fall ist das Nacheilsignal a6 immer auf dem niedrigen Pegel, der durch den Inverter 173 invertiert wird und an den invertierten Rücksetzanschluß XRST des Zählers 171 angelegt wird.
In dem Fall, in dem das Bitzeitgabesignal a3 in bezug auf das empfangene Signal a4 nacheilt, nämlich dann, wenn der Nacheilimpuls a6 erzeugt wird, zählt der 1/8-Zähler 172 die Nacheilimpulse a6 L Male, z.B. 8-mal in einer Reihe, und erzeugt dann ein Nacheilschutzsignal b2. Der Nacheilimpuls a6 bei der Erzeugung des Nacheilschutzsignals b2 wird durch das UND-Gatter 176 geführt. Somit wird ein Vergrößerungssignal a8 am Ausgang des UND-Gatters 176 erhalten. In diesen Fall ist das Voreilsignal a5 immer auf dem niedrigen Pegel, welcher durch den Inverter 174 invertiert wird und an den invertierten Rücksetzanschluß XRST des Zählers 172 angelegt wird.
Fig. 20 ist ein Schaltungsdiagramm einer Impulseinstelleinheit 22 in der in Fig. 11 gezeigten Schaltung, Fig. 21 ist eine erklärende Ansicht der Operation der Einheit 22 im Fall eines Voreilens, und Fig. 23 ist eine erklärende Ansicht der Operation der Einheit 22 im Fall eines Nacheilens.
Das Taktsignal al von der Oszillationseinheit 21 wird an einen Eingang des Inverters 201 angelegt, und die Ausgabe des Inverters 201 wird an einen Taktanschluß CK eines Flip-Flops 202 angelegt, dessen D-Eingang mit einem invertierten Ausgang XQ verbunden ist und das einen nichtinvertierten Ausgang Q aufweist. Wenn der Ausgang Q des Flip-Flops 202 auf einem hohen Pegel ist, wird das Taktsignal al durch ein UND-Gatter 203 geführt, während dann, wenn der invertierte Ausgang XK auf einem hohen Pegel ist, das Taktsignal al durch ein UND- Gatter 204 geführt wird.
Das Verkleinerungssignal a7 von der Stufenschutzeinheit 25 wird an einen Taktanschluß eines Flip-Flops 213 angelegt, dessen D-Eingang auf eine Leistungsquelle nach oben gezogen ist. Der Q-Ausgang des Flipflops 213 ist mit einem D-Eingang eines Flip-Flops 215 verbunden, dessen Taktanschluß CK über einen Inverter 214 mit dem Ausgang eines ODER-Gatters 208 verbunden ist. Der invertierte Ausgang XQ des Flip-Flops 215 ist mit dem invertierenden Rücksetzanschluß XRST verbunden. Der Q-Ausgang des Flip-Flops 215 ist mit einem Eingang eines ODER-Gatters 216 verbunden. Der Ausgang des ODER-Gatters 216 ist mit einem Taktanschluß CK eines Flip-Flops 217 verbunden, dessen D-Eingang mit seinem invertierten Ausgang XQ verbunden ist. Der Q-Ausgang des Flip-Flops 217 ist mit einen Eingang eines UND-Gatters 205 und über einen Inverter 206 mit einem Eingang eines UND-Gatters 207 verbunden. Ein weiterer Eingang des UND-Gatters 205 ist mit dem Ausgang des UND-Gatters 203 verbunden. Ebenso ist ein weiterer Eingang des UND-Gatters 207 mit dem Ausgang des UND-Gatters 204 verbunden. Die Ausgänge der UND-Gatter2os und 207 sind mit den Eingängen der ODER-Gatter 208 verbunden. Der invertierte Ausgang XQ des Flip-Flops 217 ist mit dem Eingang eines UND-Gatters 209 und über einen Inverter 210 mit einen Eingang eines UND-Gatters 211 verbunden. Ein weiterer Eingang des UND-Gatters 207 ist mit dem Ausgang des UND-Gatters 203 verbunden. Ebenso ist ein weiterer Eingang des UND-Gatters 211 mit dem Ausgang des UND- Gatters 204 verbunden. Die Ausgänge der UND-Gatter 209 und 211 sind mit den Eingängen der ODER-Gatter 212 verbunden.
Das Vergrößerungssignal a8 von der Stufenschutzeinheit 25 wird an einen Taktanschluß eines Flip-Flops 218 angelegt, dessen D-Eingang auf eine Leistungsquelle gezogen ist. Der Q- Ausgang des Flip-Flops 218 ist mit einem D-Eingang eines Flip-Flops 220 verbunden, dessen Taktanschluß CK über einen Inverter 219 mit dem Ausgang des ODER-Gatters 212 verbunden ist. Der invertierte Ausgang XQ des Flip-Flops 220 ist mit dem invertierenden Rücksetzanschluß XRST des Flip-Flops 218 verbunden. Der Q-Ausgang des Flip-Flops 220 ist mit einem weiteren Eingang des ODER-Gatters 216 verbunden.
Wenn weder das Verkleinerungssignal a7 noch das Vergrößerungssignal a8 an die Schaltung 22 angelegt ist, wird das Taktsignal a1 mit einer Periode von ΔT abwechselnd durch die UND-Gatter 203 und 204 geführt. Daher läuft jeder andere Puls des Taktsignals durch die UND-Gatter 204 und 211 und das ODER-Gatter 212, so daß die Periode T1 des Ausgangssignals a2 ΔT × M (M = 2) ist.
Wenn das Verkleinerungssignal a7 an einen Taktanschluß CK des Flip-Flops 213 angelegt ist, nämlich dann, wenn das Bitzeitgabesignal a3 um eine Zeit t vor dem empfangenen Signal a4 ist, wie es in Fig. 21 gezeigt ist, wird das Taktsignal a1 jedesmal modifiziert, wenn das Verkleinerungssignal a7 einem Taktsignal a2 zugeführt wird, das eine Periode hat, die länger als die Periode t1 ist. Somit ist die Periode des Taktsignals a2 in diesem Fall T1 + AT. Diese Modifizierung wird durch die Flip-Flops 213, 215 und 217 ausgeführt. Demgemäß hat das Bitzeitgabesignal a3 eine Periode von T2 + ΔT. Als Ergebnis wird die Differenz zwischen der Anderungsstelle des empfangenen Signals a3 und der Anstiegszeit des Bitzeitgabesignals a3 auf ΔT verkürzt.
Wenn das Vergrößerungssignal a8 an einen Taktanschluß CK des Flip-Flops 218 angelegt wird, nämlich dann, wenn das Bitzeitgabesignal a3 in bezug auf das empfangene Signal a4 um eine Zeit t verzögert wird, wie es in Fig. 22 gezeigt ist, wird das Taktsignal a2 derart modifiziert, daß es eine verkürzte Periode von T1 - ΔT hat, so daß das Bitzeitgabesignal jedesmal modifiziert wird, wenn das Vergrößerungssignal aB angelegt wird, damit es eine verkürzte Periode T2 - ΔT hat, wie es in Fig. 22 gezeigt ist. Diese Modifikation wird durch die Flip-Flops 218, 220 und 217 ausgeführt.
Fig. 23 ist ein Schaltungsdiagramm der Zählereinheit 23. Wie es in der Figur gezeigt ist, weist die Zählereinheit 23 einen 1/16-Zähler 230 mit einem Taktanschluß CK, einem Voreinstellanschluß PRST und einem nichtinvertierten Ausgang Q auf.
Fig. 24 ist eine erklärende Ansicht der Operation der Zählereinheit 23 in Fig. 23. Der Zähler 230 zählt die Periode von 5,2 µs ab der voreingestellten Zeit. Nach der Periode von 5,2 µs wird das Bitzeitgabesignal a3 angehoben.
Fig. 25A ist ein Schaltungsdiagramm der Änderungsstellen- Erfassungseinheit 26 und Fig. 25B ist eine erklärende Ansicht der Operation der Einheit 26. Wie es in den Figuren gezeigt ist, wird nach einen Ansteigen des empfangenen Signals a4 ein Änderungsstellen-Erfassungsimpuls a9 in Antwort auf einen Anstieg des Signals a1 erzeugt.
Fig. 26 ist ein Schaltungsdiagramm der Rahmensynchronisations-Erfassungseinheit 30 und Fig. 27 ist eine erklärende Ansicht der Operation der Schaltung 30 in Fig. 26. Wie es in den Figuren gezeigt ist, weist die Rahmensynchronisations-Erfassungseinheit 30 ein Flip-Flop vom D-Typ 261 mit einem D-Eingang zum Empfangen des empfangenen Signals a4 auf. Das Bitzeitgabesignal a3 wird über einen Inverter 262 an einen Taktanschluß CK des Flip-Flops 261 angelegt. Die empfangenen Daten, die durch das Flip-Flop 261 (zwischen-)gespeichert werden, wird zu einer Rahmen- Erfassungseinheit 263 ausgegeben. Wenn die empfangenen Daten normal sind, wird ein normales Anzeigesignal b3 ausgegeben, während dann, wenn die empfangenen Daten fehlerhaft sind, ein Fehlersignal b4 ausgegeben wird. Das normale Signal b3 wird als Taktsignal an einen Taktanschluß CK eines 1/3-Zählers angelegt. Das normale Signal b3 wird auch über einen Inverter 268 an einen invertierten Rücksetzanschluß XRST eines 1/2- Zählers 267 angelegt. Das Fehlersignal b4 wird als Taktsignal an einen Taktanschluß CK des 1/2-Zählers 267 angelegt, und wird über einen Inverter 265 an einen invertierenden Rücksetzanschluß XRST des 1/3-Zählers 264 angelegt. Wenn der 1/3-Zähler das normale Signal b3 dreimal in einer Reihe zählt, wird ein Impuls b5 vom 1/3-Zähler 164 erzeugt. Der Impuls b5 wird an einen Taktanschluß CK eines Flip-Flops 266 angelegt, dessen D-Eingang auf eine Leistungsversorgung gezogen ist. Wenn der 1/2-Zähler das Fehlersignal b4 zweimal in einer Reihe zählt, wird ein Impuls b6 vom 1/2-Zähler 267 erzeugt. Der Impuls b6 wird über einen Inverter 269 an einen invertierenden Rücksetzanschluß XRST des Flip-Flops 266 angelegt. Durch diesen Aufbau wird ein Rahmensynchronisationssignal a10 ausgegeben, wenn das normale Signal b3 dreimal in einer Reihe empfangen wird. Das Rahmensynchronisationssignal alo bleibt auf seinem hohen Pegel, bis das Fehlersignal b4 zweimal in einer Reihe erzeugt wird.
Fig. 28 ist ein Blockdiagramm, das den Aufbau eines Systems einer von einer Rahmensynchronisation abhängigen Bitsynchronisations-Erfassungs- und -Extraktionsschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 28 unterscheidet sich von Fig. 11 dadurch, daß, während in Fig. 11 ein Rahmensynchronisationssignal a10 zum Schalten zwischen dem Vorwählzählerbetrieb und dem DPLL-Betrieb verwendet wurde, in Fig. 28 eine Pseudorahmen- Synchronisations-Erfassungseinheit 40 verwendet wird. Die anderen Teile des Aufbaus sind dieselben wie in Fig. 11 und die Elemente sind durch dieselben Bezugszeichen gezeigt.
Fig. 29 ist ein Schaltungsdiagramm einer Pseudorahmen- Synchronisations-Erfassungseinheit 40 in Fig. 28, und Fig. 30 ist eine erklärende Ansicht der Operation der Einheit 40 in Fig. 29. Fig. 29 unterscheidet sich von der Fig. 26 dadurch, daß, während es in Fig. 26 einen 1/3-Zähler 264 gibt, in Fig. 30 der 1/3-Zähler 264 nicht vorgesehen ist. Das Flip-Flop vom D-Typ 266 empfängt an seinem Taktanschluß CK direkt das normale Signal b3 von der Rahmen-Erfassungseinheit 263. Die anderen Teile des Aufbaus sind dieselben wie in Fig. 26 und die Elemente sind mit denselben Bezugszeichen gezeigt.
Wie es aus den Fig. 29 und 30 zu sehen ist, erfaßt die Pseudorahmen-Schronisations-Erfassungseinheit 40 Pseudorahmen mit nicht mehr als zwei als Anzahl P aufeinanderfolgender Rahmen zum Aufbauen einer Rahmensynchronisation und wenigstens zwei als Anzahl Q aufeinanderfolgender Fehlerrahmen für einen Verlust einer Rahmensynchronisation. Das bedeutet, daß dann, wenn einer oder zwei normale Rahmen in den empfangenen Daten erfaßt werden, eine Pseudorahmen- Synchronisation erfaßt wird. Wenn zwei oder mehr Fehlerrahmen während eines Aufbaus eines Pseudorahmens erfaßt werden, ist die Pseudorahmen-Synchronisation im Aus-Zustand. Bei diesem Ausführungsbeispiel sind P = 1 und Q = 2. Daher gelangt das Rahmensynchronisationssignal alo bei dem Ausführungsbeispiel der Fig. 11 auf einen hohen Pegel, wenn drei normale Rahmen empfangen werden, aber das Pseudorahmen- Synchronisationssignal all wird bei dem Ausführungsbeispiel sofort erzeugt, wenn ein normaler Rahmen empfangen wird. Selbst wenn ein normaler Rahmen empfangen wird, wird nicht vermutet, daß eine Rahmensynchronisation aufgebaut ist, bis drei in einer Reihe empfangen worden sind, so daß keine Zerlegung von Rahmen, kein Zusammenbauen von Rahmen oder keine Übertragung von Daten durchgeführt werden kann, aber dann, wenn das Pseudorahmen-Synchronisationssignal insgesamt auf einen hohen Pegel gelangt, gibt es eine Verschiebung vom Vorwählzählerbetrieb zum DPLL-Betrieb. Wenn zwei Fehlerrahmen in einer Reihe empfangen werden, wird vom DPLL-Betrieb zum Vorwählzählerbetrieb zurückgesprungen. Da es verglichen mit dem ersten Ausführungsbeispiel eine schnelle Verschiebung zum DPLL-Betrieb gibt, ist die Zeit des DPLL-Betriebs lang, und daher wird eine stabile Übertragung von Daten durchgeführt.
Wie es aus der obigen Erklärung klar wird, ist es gemäß der vorliegenden Erfindung durch Schalten zwischen dem Vorwählzählerbetrieb und dem DPLL-Betrieb in Abhängigkeit von einer Rahmensynchronisation möglich, die Bitsynchronisations- Extraktionszeit zu verkürzen, und, bei einem Aufbau einer Rahmensynchronisation, aufgrund der Widerstandsfähigkeit gegenüber einem Leitungsrauschen und aufgrund einer kleinen Zeitgabeextraktions-Signalschwankung eine Bitzeitgabeextraktions-Signalschwankung, eine Beschränkung beim Übertragen von Daten, von innerhalb von ±7 Prozent (0,36 µs) sicherzustellen.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt, sondern es sind verschiedene Modifikationen möglich. Beispielsweise kann die vorliegende Erfindung nicht nur auf die Bitsynchronisations-Extraktionsschaltung in einem ISDN- Anschluß angewendet werden, sondern auch auf andere Synchronisations-Aufbauschaltungen. Weiterhin ist selbst wenn die Rahmensynchronisations-Erfassungseinheit 30 nicht vorgesehen ist, die Kombination der Vorwählzählerbetriebseinheit und der DPLL-Betriebseinheit ohne die Rahmensynchronisations-Erfassungseinheit auch für eine schnelle Synchronisationserrichtung effektiv. Dies ist so, da der Zähler 23 gezwungen wird, in Antwort auf eine Anderung von empfangenen Daten voreingestellt zu werden, und die Ausgabe der Zählereinheit 23 wird schnell mit den empfangenen Daten synchronisiert, wenn es kein Leitungsrauschen gibt. Daher wird die Synchronisation durch den DPLL-Betrieb normalerweise innerhalb kurzer Zeit realisiert.
Bezugszeichen in den Ansprüchen dienen einem besseren Verstehen und sollen den Schutzumfang nicht beschränken.

Claims

1. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung in einem ISDN-Endgerät (TE), das mit einer Referenzstelle S/T einer ISDN-Basis-Benutzer- Netzschnittstelle verbunden ist, zum Aufbauen einer Bitsynchronisation zwischen einem intern erzeugten Signal und empfangenen Daten, wobei die Schaltung folgendes aufweist:

eine Vorwählzählerbetriebs- Synchronisationseinrichtung (21, 23, 26) zum Erzeugen eines ersten Bitzeitgabesignals, das mit empfangenen Daten durch Erfassen einer Anderungsstelle der empfangen Daten synchronisiert ist;

eine Digital-Phasenregelkreisbetriebs- Synchronisationseinrichtung (21, 22, 23, 24, 25) zum Erzeugen eines zweiten Bitzeitgabesignais, das mit den empfangenen Daten durch die Verwendung eines digitalen Phasenregelkreises zwischen dem zweiten Bitzeitgabesignal und den empfangenen Daten synchronisiert ist;

eine Rahmensynchronisations-Erfassungseinrichtung (30) zum Erfassen einer Rahmensynchronisation der empfangenen Daten; und

eine Sperreinrichtung (27, 28), die betriebsmäßig mit der Vorwählzählerbetriebs-Synchronisationseinrichtung und der Rahmensynchronisations-Erfassungseinrichtung verbunden ist, zum Sperren der Operation der Vorwählzählerbetriebs-Synchronisationseinrichtung, nachdem die Rahmensynchronisation durch die Rahmensynchronisations-Erfassungs einrichtung erfaßt ist.

2. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 1, wobei die Digital- Phasenregelkreisbetriebs-Synchronisationseinrichtung eine PLL-Schaltung mit einem PLL-Rückkopplungspfad aufweist, und wobei nachdem die Rahmensynchronisation erfaßt ist, das Signal auf dem PLL-Rückkopplungspfad mit den empfangenen Daten durch einen Phasenvergleich synchronisiert wird.

3. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 1, wobei die Vorwählzählerbetriebs-Synchronisationseinrichtung folgendes aufweist:

eine Oszillationseinrichtung (21) zum Erzeugen eines freilaufenden Signals;

eine Zählereinrichtung (23), die betriebsmäßig mit der Oszillationseinrichtung verbunden ist, zum Teilen des freilaufenden Signals, um das intern erzeugte Signal zu erzeugen; und

eine Anderungsstellen-Erfassungseinrichtung (26), die betriebsmäßig die empfangenen Daten empfängt und betriebsmäßig mit der Zählereinrichtung (23) verbunden ist, zum Erfassen einer Stelle einer Änderung der empfangenen Daten, um ein Anderungsstellensignal (a9) zu erzeugen;

wobei die Sperreinrichtung (27, 28) das Änderungsstellensignal (a9) durchläßt, damit es zur Zählereinrichtung (23) geführt wird, um die Zählereinrichtung (23) voreinzustellen, bevor die Rahmensynchronisation erfaßt wird.

4. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 1, wobei die Digital- Phasenregelkreisbetriebs-Synchronisationseinrichtung folgendes aufweist:

eine Oszillationseinrichtung (21) zum Erzeugen eines freilaufenden Signals;

eine Phasenvergleichseinrichtung (24), die betriebsmäßig die empfangenen Daten empfängt und betriebsmäßig mit der zählereinrichtung (23) verbunden ist, zum Vergleichen der Phase des intern erzeugten Signals und der Phase der empfangenen Daten; und

eine Impulseinstelleinrichtung (22), die betriebsmäßig zwischen der Oszillationseinrichtung (21) und der Zählereinrichtung (23) angeschlossen ist und betriebsmäßig mit der Phasenvergleichseinrichtung (24) verbunden ist, zum Einstellen der Anzahl von Impulsen des freilaufenden Signals gemäß der Phasendifferenz, die am Ausgang der Phasenvergleichseinrichtung (24) erhalten wird.

5. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 1, wobei die Vorwählzählerbetriebs -Synchronisations einrichtung und die Digital-Phasenregelkreisbetriebs- Synchronisationseinrichtung folgendes aufweist:

eine Oszillationseinrichtung (21) zum Erzeugen eines freilaufenden Signals;

eine Anderungsstellen-Erfassungseinrichtung (26), die betriebsmäßig die empfangenen Daten empfängt und betriebsmäßig mit der Zählereinrichtung (23) verbunden ist, zum Erfassen einer Stelle einer Änderung der empfangenen Daten, um ein Änderungsstellensignal (a9) zu erzeugen;

eine Phasenvergleichseinrichtung (24), die betriebsmäßig die empfangenen Daten empfängt, betriebsmäßig mit der Zählereinrichtung (23) verbunden ist, zum Vergleichen der Phase des intern erzeugten Signals und der Phase der empfangenen Daten; und

eine Impulseinstelleinrichtung (22, 25), die betriebsmäßig zwischen der Oszillationseinrichtung (21) und der Zählereinrichtung (23) angeschlossen ist und betriebsmäßig mit der Phasenvergleichseinrichtung (24) verbunden ist, zum Einstellen der Anzahl von Impulsen des freilaufenden Signais gemäß der Phasendifferenz, die am Ausgang der Phasenvergleichseinrichtung (24) erhalten wird;

wobei die Sperreinrichtung (27, 28) das Änderungsstellensignal (a9) durchläßt, damit es zur Zählereinrichtung (23) geführt wird, um die Zählereinrichtung (23) rückzusetzen, bevor die Rahmensynchronisation erfaßt wird.

6. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 5, wobei die Sperreinrichtung (27, 28) folgendes aufweist:

einen Inverter (27) mit einem Eingang, der mit dem Ausgang der Rahmensynchronisations-Erfassungseinrichtung (30) verbunden ist; und

ein UND-Gatter (28) mit einem ersten Eingang, der mit dem Ausgang der Änderungsstellen-Erfassungseinrichtung (26) verbunden ist, und mit einem zweiten Eingang, der mit dem Ausgang des Inverters (27) verbunden ist, wobei der Ausgang des UND-Gatters (28) mit einem Voreinstellanschluß (PRST) der Zählereinrichtung (23) verbunden ist.

7. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 6, wobei die Rahmensynchronisations-Erfassungseinrichtung (30) eine normale Rahmen-Zähleinrichtung (261, 263, 264) zum Zählen einer vorbestimmten Anzahl normaler Rahmen in einer Reihe aufweist, um ein Rahmensynchronisationssignal zu erzeugen, und eine Fehlerrahmen-Zähleinrichtung (261, 263, 267) zum Zählen von Fehlern einer vorbestimmten Anzahl von Rahmen in einer Reihe, um einen Verlust eines Rahmensynchronisationssignals zu erzeugen, wobei das Rahmensynchronisationssignal oder der Verlust eines Rahmensynchronisationssignals dem Eingang des Inverters (27) zugeführt wird.

8. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 7, wobei zum Erzeugen des Rahmensynchronisationssignals die normale Rahmen- Zähleinrichtung (261, 263, 264) eine Einrichtung zum dreimaligen Zählen in einer Reihe von normalen Rahmen aufweist.

9. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 7, wobei zum Erzeugen des Pseudorahmen-Synchronisationssignals die normale Rahmen-Zähleinrichtung (261, 263, 264) eine Einrichtung für ein Zählen von nicht mehr als zweimal in einer Reihe von normalen Rahmen aufweist.

10. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 5, wobei die Phasenvergleichseinrichtung (24) eine Voreilsignal- Erzeugungseinrichtung aufweist, um ein Voreilsignal (a5) zu erzeugen, wenn das intern erzeugte Signal (a3) vor den empfangenen Daten (a4) ist, und eine Nacheilsignal- Erzeugungseinrichtung, um ein Nacheilsignal (a6) zu erzeugen, wenn das intern erzeugte Signal (a3) den empfangenen Daten (a4) nacheilt.

11. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 10, wobei die Impulseinstelleinrichtung (22, 25) folgendes aufweist:

eine Impulseinstelleinheit (22), die betriebsmäßig zwischen der Oszillationseinrichtung (21) und der Zählereinrichtung (23) angeschlossen ist, und

eine Stufenzahlschutzeinheit (25), die betriebsmäßig zwischen der Phasenvergleichseinrichtung (24) und der Impulseinstelleinheit (22) angeschlossen ist, zum Erzeugen eines Verkleinerungssignals (a7), wenn das Voreilsignal (a5) eine vorbestimmte Anzahl von Malen in einer Reihe erzeugt wird, und zum Erzeugen eines Vergrößerungssignals (a8), wenn das Nacheilsignal (a6) eine vorbestimmte Anzahl von Malen in einer Reihe erzeugt wird.

12. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 5, wobei die Zählereinrichtung (23) einen 1/N-Teilungszähler (230) aufweist zum Zählen von N Bits, wobei N eine positive ganze Zahl ist, nachdem das Anderungsstellensignal (a9) von der Änderungsstellen-Erfassungseinrichtung (26) über die Sperreinrichtung an die Zählereinrichtung (23) angelegt ist.

13. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung in einem ISDN-Endgerät (TE), das mit einer Referenzstelle S/T einer ISDN-Basis-Benutzer- Netzschnittstelle verbunden ist, zum Aufbauen einer Bitsynchronisation zwischen einem intern erzeugten Signal und empfangenen Daten, wobei die Schaltung folgendes aufweist:

eine Oszillationseinrichtung (21) zum Erzeugen eines freilaufenden Signals;

eine Zählereinrichtung (23) zum Teilen des freilaufenden Signals, um das intern erzeugte Signal einer gewünschte Frequenz zu erhalten;

eine Phasenvergleichseinrichtung (24) zum Vergleichen der Phasen des intern erzeugten Signals, das von der Zählereinrichtung (23) ausgegeben wird, und der empfangenen Daten;

eine Impulseinstelleinrichtung (22) zum Einstellen der Anzahl von Impulsen des freilaufenden Signals gemäß der Phasendifferenz, die am Ausgang der Phasenvergleichseinrichtung (24) erhalten wird,

eine Anderungsstellen-Erfassungseinrichtung (26) zum Erfassen einer Stelle einer Anderung der empfangenen Daten;

eine Rahmensynchronisations-Erfassungseinrichtung (30) zum Erfassen der Rahmensynchronisation von den empfangenen Daten; und

eine Umschalteinrichtung (27, 28) zum Zwingen der Zählereinrichtung (6), daß sie an der Stelle einer Änderung der empfangenen Daten durch die Änderungsstellen-Erfassungseinrichtung (5) voreingestellt wird, um die Bitsynchronisation aufzubauen, bevor die Rahmen-Synchronisations-Erfassungseinrichtung (6) eine Rahmensynchronisation erfaßt, und zum Zwingen der Anzahl von Impulsen des freilaufenden Signals, daß sie sich gemäß der Phasendifferenz ändern, die am Ausgang der Phasenvergleichseinrichtung (3) erhalten wird, nachdem die Rahmensynchronisations-Erfassungseinrichtung (6) eine Rahmensynchronisation erfaßt.

14. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Unschalteinrichtung (27, 28) folgendes aufweist:

ein UND-Gatter (28) mit einem ersten Eingang, der mit dem Ausgang der Anderungsstellen-Erfassungseinrichtung (26) verbunden ist, und mit einem zweiten Eingang, der mit dem Ausgang des Inverters (27) verbunden ist, wobei der Ausgang des UND-Gatters (28) mit einem Voreinstellanschluß (PRST) der Zählereinrichtung (23) verbunden ist.

15. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 14, wobei die Rahmensynchronisations-Erfassungs einrichtung (30) eine Normalrahmen-Zähleinrichtung (261, 263, 264) aufweist, um eine vorbestimmte Anzahl normaler Rahmen in einer Reihe zu zählen, um ein Rahmensynchronisationssignal zu erzeugen, und eine Fehlerrahmen-Zähleinrichtung (261, 263, 267) zum Zählen von Fehlern in einer vorbestimmten Anzahl von Rahmen in einer Reihe, um einen Verlust eines Rahmensynchronisationssignals zu erzeugen, wobei das Rahmensynchronisationssignal oder das Fehlen eines Rahmensynchronisationssignals dem Eingang des Inverters (27) zugeführt wird.

16. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 15, wobei zum Erzeugen des Rahmensynchronisationssignals die normale Rahmen- Zähleinrichtung (261, 263, 264) eine Einrichtung zum Zählen normaler Rahmen dreimal in einer Reihe hat.

17. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 15, wobei zum Erzeugen des Pseudorahmen-Synchronisationssignals die Normalrahmen-Zähleinrichtung (261, 263, 264) eine Einrichtung zum Zählen normaler Rahmen von nicht mehr als zweimal in einer Reihe hat.

18. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Phasenvergleichseinrichtung (24) folgendes aufweist: eine Voreilsignal-Erzeugungseinrichtung zum Erzeugen eines Voreilsignals (a5), wenn das intern erzeugte Signal (a3) vor den empfangenen Daten (a4) ist, und eine Nacheilsignal-Erzeugungseinrichtung zum Erzeugen eines Nacheilsignals (a6), wenn das intern erzeugte Signal (a3) den empfangenen Daten (a4) nacheilt.

19. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 18, wobei die Impulseinstelleinrichtung (22, 25) folgendes aufweist:

eine Stufenzahlschutzeinheit (25), die betriebsmäßig zwischen der Phasenvergleichseinrichtung (24) und der Impulseinstelleinheit (22) angeschlossen ist, zum Erzeugen eines Verkleinerungssignals (a7), wenn das Voreilsignal eine vorbestimmte Anzahl von Malen in einer Reihe erzeugt wird, und zum Erzeugen eines Vergrößerungssignals (a8), wenn das Nacheilsignal eine vorbestimmte Anzahl von Malen in einer Reihe erzeugt wird.

20. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Zählereinrichtung (23) folgendes aufweist: einen 1/N- Teilungszähler (230) zum Zählen von N Bits, wobei N eine positive ganze Zahl ist, nachdem das Änderungsstellensignal (a9) von der Änderungsstellen- Erfassungseinrichtung (26) über die Sperreinrichtung an die Zählereinrichtung (23) angelegt ist.

21. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Rahmensynchronisations-Erfassungseinrichtung (30) drei als die Anzahl aufeinanderfolgender normaler Rahmen zum Aufbau einer Rahmensynchronisation für die empfangenen Daten hat.

22. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Pseudorahmen-Synchronisations-Erfassungseinrichtung (40) nicht mehr als zwei als die Anzahl aufeinanderfolgender normaler Rahmen zum Aufbau einer Rahmensynchronisation für die empfangenen Daten hat.

23. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Rahmensynchronisations-Erfassungseinrichtung (30) zwei als die Anzahl aufeinanderfolgender Fehlerrahmen für einen Verlust einer Rahmensynchronisation für die empfangenen Daten hat.

24. Rahmensynchronisationsabhängige Bitsynchronisations- Extraktionsschaltung nach Anspruch 13, wobei die Pseudorahmen-Synchronisations-Erfassungseinrichtung (40) wenigstens zwei als die Anzahl aufeinanderfolgender Fehlerrahmen für einen Verlust einer Rahmensynchronisation für die empfangenen Daten hat.