JPH0369238A - 復調データ識別判定装置 - Google Patents
復調データ識別判定装置Info
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- JPH0369238A JPH0369238A JP1205257A JP20525789A JPH0369238A JP H0369238 A JPH0369238 A JP H0369238A JP 1205257 A JP1205257 A JP 1205257A JP 20525789 A JP20525789 A JP 20525789A JP H0369238 A JPH0369238 A JP H0369238A
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- 238000001514 detection method Methods 0.000 claims description 24
- 230000008929 regeneration Effects 0.000 claims description 14
- 238000011069 regeneration method Methods 0.000 claims description 14
- 238000005070 sampling Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000011084 recovery Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、ディジタルデータによって変調された信号
を復調して、得られたベースバンド信号からディジタル
データを復元する復調データ識別判定装置に関するもの
である。
を復調して、得られたベースバンド信号からディジタル
データを復元する復調データ識別判定装置に関するもの
である。
第9図は従来の復調データ識別判定装置(以下、判定装
置という。)を示すブロック図である。図において、1
は前段の中間周波回路(図示せず)から出力された中間
周波信号(IP信号)、2はIF信号1を人力して検波
出力(ベースバンド信号)3に復調する検波復調回路、
4はベースバンド信号3を2値化して2値信号5を出力
する比較器、6は2(+!信号5をもとにディジタルデ
ータ9の同期クロックとなる再生クロック信号7を再生
するクロック再生回路、8は2値信号5からディジタル
データ9を確定するラッチ回路である。 第10図は、第9図に示した判定装置における判定タイ
くングを示すタイミング図である。図において、3は第
9図に示したベースバンド信号3をアイパターン形式で
示したもので、この波形を検波アイ出力と呼ぶことにす
る。またIQaは判定タイミングを示すものであり7.
この場合には、再生クロック信号7の立下がり部分に相
当する(立下がりエツジでデータラッチを行う場合)。 従って、Tはディジタルデータ9のビットレートの周期
に相当する。 次に動作について説明する。IF信号1は検波復調回路
2でアナログ信号であるベースバンド信号3に復調され
る。このベースバンド信号3は、比較器4において、適
当なしきい値で2値化される。そして、比較器4が出力
した2値信号5は、ラッチ回路8およびクロック再生回
路6に人力する。クロック再生回路6は、2値信号5を
もとに送信データのビットレートと同じ速度の再生クロ
ック信号7を出力する。この再生クロック信号7の立下
がりエツジは、第2図に示した検波アイ出力3のアイ開
口が最も大きな点と対応していることが望ましい。次に
、ラッチ@路8では、入力した2値信号5を再生クロッ
ク信号7の立下がりエツジでラッチして、ディジタルデ
ータ9として出力する。
置という。)を示すブロック図である。図において、1
は前段の中間周波回路(図示せず)から出力された中間
周波信号(IP信号)、2はIF信号1を人力して検波
出力(ベースバンド信号)3に復調する検波復調回路、
4はベースバンド信号3を2値化して2値信号5を出力
する比較器、6は2(+!信号5をもとにディジタルデ
ータ9の同期クロックとなる再生クロック信号7を再生
するクロック再生回路、8は2値信号5からディジタル
データ9を確定するラッチ回路である。 第10図は、第9図に示した判定装置における判定タイ
くングを示すタイミング図である。図において、3は第
9図に示したベースバンド信号3をアイパターン形式で
示したもので、この波形を検波アイ出力と呼ぶことにす
る。またIQaは判定タイミングを示すものであり7.
この場合には、再生クロック信号7の立下がり部分に相
当する(立下がりエツジでデータラッチを行う場合)。 従って、Tはディジタルデータ9のビットレートの周期
に相当する。 次に動作について説明する。IF信号1は検波復調回路
2でアナログ信号であるベースバンド信号3に復調され
る。このベースバンド信号3は、比較器4において、適
当なしきい値で2値化される。そして、比較器4が出力
した2値信号5は、ラッチ回路8およびクロック再生回
路6に人力する。クロック再生回路6は、2値信号5を
もとに送信データのビットレートと同じ速度の再生クロ
ック信号7を出力する。この再生クロック信号7の立下
がりエツジは、第2図に示した検波アイ出力3のアイ開
口が最も大きな点と対応していることが望ましい。次に
、ラッチ@路8では、入力した2値信号5を再生クロッ
ク信号7の立下がりエツジでラッチして、ディジタルデ
ータ9として出力する。
従来の判定装置は以上のように構成されているので、フ
ェージングや雑音によってベースバンド信号3の周波数
や位相に変動を生じる場合、つまり、検波アイ出力3に
横ゆらぎが生じた場合、また、再生クロック信号7に周
波数誤差や位相誤差が存在する場合等には、ラッチ回路
8が2値信号5をラッチするタイミングが最適点からず
れてしまい、その結果、雑音余裕が小さくなって誤り率
が高くなるなどの課題があった。なお、先行技術として
三菱電機技法VO1,61,N(19(19B?)、
P、28〜P’、31に示されたものがある。 この発明は上記のような課題を解消するためになされた
もので、ベースバンド信号からディジタルデータを識別
判定する際に、識別判定タイミングのゆらぎに起因して
生ずるデータ復号特性の劣化を軽減できるとともに、雑
音に対するデータ復号耐性を改善できる判定装置を得る
ことを目的とする。
ェージングや雑音によってベースバンド信号3の周波数
や位相に変動を生じる場合、つまり、検波アイ出力3に
横ゆらぎが生じた場合、また、再生クロック信号7に周
波数誤差や位相誤差が存在する場合等には、ラッチ回路
8が2値信号5をラッチするタイミングが最適点からず
れてしまい、その結果、雑音余裕が小さくなって誤り率
が高くなるなどの課題があった。なお、先行技術として
三菱電機技法VO1,61,N(19(19B?)、
P、28〜P’、31に示されたものがある。 この発明は上記のような課題を解消するためになされた
もので、ベースバンド信号からディジタルデータを識別
判定する際に、識別判定タイミングのゆらぎに起因して
生ずるデータ復号特性の劣化を軽減できるとともに、雑
音に対するデータ復号耐性を改善できる判定装置を得る
ことを目的とする。
請求項(1)記載の発明に係る判定装置は、復調したデ
ィジタルデータのデータ速度よりも速い速度の高速クロ
ック信号および送信データのビットレートと同じ速さの
再生クロック信号を発生するクロック再生回路と、前記
高速クロック信号を用いてベースバンド信号から作成し
た2値信号または量子化信号の複数のタイもングにおけ
る値の多数決をとって2値識別を行う多タイミング判定
手段とを備えたものである。 請求項(2)記載の発明に係る判定装置は、復調したデ
ィジタルデータのデータ速度よりも速い高速クロック信
号および送信データのピントレートと同じ速さの再生ク
ロック信号を発生し、かつ、進み信号および遅れ信号を
入力して、進み信号に応じて再生クロック信号の位相を
瞬時進める一方、遅れ信号に応じて再生クロック信号の
位相を瞬時遅らせるクロック再生回路と、前記高速クロ
ック信号を用いて、ベースバンド信号から作成した2値
信号または量子化信号の複数のタイミングにおける値の
多数決をとって2値識別を行うとともに、前記複数のタ
イミングの中央点のずれを検出した場合に、ずれに応じ
た前記進み信号または前記遅れ信号を出力する多タイミ
ング判定手段とを備えたものである。
ィジタルデータのデータ速度よりも速い速度の高速クロ
ック信号および送信データのビットレートと同じ速さの
再生クロック信号を発生するクロック再生回路と、前記
高速クロック信号を用いてベースバンド信号から作成し
た2値信号または量子化信号の複数のタイもングにおけ
る値の多数決をとって2値識別を行う多タイミング判定
手段とを備えたものである。 請求項(2)記載の発明に係る判定装置は、復調したデ
ィジタルデータのデータ速度よりも速い高速クロック信
号および送信データのピントレートと同じ速さの再生ク
ロック信号を発生し、かつ、進み信号および遅れ信号を
入力して、進み信号に応じて再生クロック信号の位相を
瞬時進める一方、遅れ信号に応じて再生クロック信号の
位相を瞬時遅らせるクロック再生回路と、前記高速クロ
ック信号を用いて、ベースバンド信号から作成した2値
信号または量子化信号の複数のタイミングにおける値の
多数決をとって2値識別を行うとともに、前記複数のタ
イミングの中央点のずれを検出した場合に、ずれに応じ
た前記進み信号または前記遅れ信号を出力する多タイミ
ング判定手段とを備えたものである。
請求項(1)記載の発明における多タイミング判定手段
は、ベースバンド信号から作成した2値信号または量子
化信号を入力して、入力した信号の複数のタイミングに
おける値の多数決で定まる値を復調されたディジタルデ
ータとして出力する。この結果、ベースバンド信号およ
び/または再生クロック信号のゆらぎの影響は軽減され
る。また、ランダムな雑音に対して、相対的に信号のレ
ベルが向上することになり、雑音に対する耐性は向上す
る。 請求項(2)記載の発明に係る多タイミング判定手段は
、入力した信号の複数のタイミングにおける値の多数決
で定まる値を復調されたディジタルデータとして出力す
るとともに、判定のタイミングの最適点からのずれを検
出して進み信号または遅れ信号を出力する。
は、ベースバンド信号から作成した2値信号または量子
化信号を入力して、入力した信号の複数のタイミングに
おける値の多数決で定まる値を復調されたディジタルデ
ータとして出力する。この結果、ベースバンド信号およ
び/または再生クロック信号のゆらぎの影響は軽減され
る。また、ランダムな雑音に対して、相対的に信号のレ
ベルが向上することになり、雑音に対する耐性は向上す
る。 請求項(2)記載の発明に係る多タイミング判定手段は
、入力した信号の複数のタイミングにおける値の多数決
で定まる値を復調されたディジタルデータとして出力す
るとともに、判定のタイミングの最適点からのずれを検
出して進み信号または遅れ信号を出力する。
以下、この発明の一実施例を図について説明する。第1
図において、61は再生クロック信号7を出力するとと
もに、再生クロック信号7のn倍の周波数のサンプルク
ロック10を出力するクロック再生回路、11は2値信
号5をサンプルクロック10により定まるタイミングで
サンプリングして、順次シフトするシフトレジスタ(多
タイミング判定手段)、12はシフトレジスタ11の所
定の段のタップから出力した3点判定信号、13は3点
判定信号12の多数決で定まる値を出力する多数決回路
(多タイミング判定手段)である。 また、第2図は第1図に示した判定装置における判定タ
イミングを示す図であり、14は3点識別判定タイごン
グである。3点識別判定タイミング14は第1図に示し
た3点判定信号12に対応するタイミングである。その
他のものは同一符号を付して第9図に示したものと同一
のものである。 次に動作について説明する。まず、IF信号1は、従来
の場合と同様に、検波復調回路2でベースバンド信号3
に変換され、さらに、比較器4で2値信号5に変換され
る。次に、クロック再生回路61は、送信データのビッ
トレートと同じ速度の再生クロック信号7を出力し、同
時に、再生クロック信号7のn倍の速さのサンプルクロ
ック10を出力する。このサンプルクロック10の周期
は、第2図に示した3点識別判定タイ逅ング14のタイ
ミング間隔を決定する。一方、2値信号5はシフトレジ
スタ11に入力する。シフトレジスタ11はサンプルク
ロック10によって2値信号5をサンプリングして、順
次シフトする。シフトレジスタ11の並列出力の一部で
ある3点判定信号12は、時系列の信号が出力されるの
で、これらを同時に取り扱うことは、複数点で識別判定
を行うことと同じである。多数決回路13は、3点判定
信号12を入力してそれらの多数決で定まる値をラッチ
回路8に出力する。そして、再生クロック信号7が、所
望の3サンプル(3点識別判定タイミング14に対応し
たサンプル)が3点判定信号12の位置までシフトされ
たタイミングの直後に立下がるように設定されていれば
、3点判定信号12の多数決で定まった値をラッチする
ことができる。このようにして、ラッチ回路8でラッチ
された値が、復調されたディジタルデータ9として出力
される。 以上のようにして、ベースバンド信号3の2値判定が最
適点を含む3点で行われたことになるので、ベースバン
ド信号3および/または再生クロック信号7のゆらぎを
吸収することができる。また、雑音の影響がキャンセル
される傾向となる。 第3図は、第1図に示したクロック再生回路6エをD
P L L (Digital PHase Lock
ed Loop)で構成した例を示すブロック図である
。このように構成した場合のクロック再生回路61の動
作を説明する。まず、エツジ検出回路611で2値信号
5の変化点を検出する。この検出はベースバンド信号3
のゼロクロス点を検出することと同等である。 次に、位相比較器612でゼロクロス点と再生クロック
信号7の立ち上がりエツジとの位相比較を行う。比較の
結果、ゼロクロス点の位相が進んでいる場合には1ea
d信号613aが、逆の場合にハlag信号613 b
がシーケンシャルループフィルタ614に対して出力さ
れる。シーケンシャルループフィルタ614はローパス
特性を有しているので、雑音による影響が除去される。 そして、1ead信号613aに応じて進み制御信号6
15aが、また、lag信号613bに応じて遅れ制御
信号615bが出力される。616は固定周波数信号を
出力する固定発振器であるが、パルス付加/除去回路6
17は、進み制御信号615aに応じて固定発振器61
6の出力信号に1個のパルスを付加する。また、遅れ制
御信号615bに応じて固定発振器616の出力信号か
ら1個のパルスを除去する。ここで、パルス付加/除去
回路617のかわりに可変分周器を設け、分周比を変え
るようにしてもよい。このパルス付加/除去回路617
または可変分周器の出力をサンプルクロック10として
用いる。さらに、この出力は分周器618で分周されて
位相比較器612に入力するとともに、再生クロック信
号7となる。ここで、再生クロック信号7の立下がりの
タイミングをラッチ回路8のラッチタイ〔ングに合わせ
るためには、再生クロック信号7のON区間とOFF区
間との比を不等にするように分周器61Bを構成すれば
よい。あるいは、ON区間とOFF区間との比は等しい
ままで、分周器618とラッチ回路8との間にシフトレ
ジスタ等を挿入して、再生クロック信号7をずらすよう
にしてもよい。 第4図は、この発明の他の実施例による判定装置を示す
ブロック図である。図において、15はベースバンド信
号3を1サンプル点がmビットで表わされるmビット量
子化信号に変換するA/Dコンバータ(多タイミング判
定手段)、16はmビット量子化信号である軟判定デー
タ、17は1段がmビットで構成されたシフトレジスタ
(多タイミング判定手段)、18はシフトレジスタ17
の所定のタップから出力される複数点軟判定データ(第
4図では3点軟判定データが例示されている。)、19
は加算器(多タイミング判定手段)、20は加算器19
が出力する加算値を所定のしきい値と比較する比較器(
多タイミング判定手段)である。 次に動作について説明する。この場合には、アナログ波
形のベースバンド信号3は、A/Dコンバータによって
、0〜21′−1の範囲の値をとる量子化信号である軟
判定データ16に変換される。 一方、ベースバンド信号3は比較器4で2値信号5に変
換される。そして、クロック再生回路61から、第1の
実施例と同様に、再生クロック信号7およびサンプルク
ロック10が出力される。本実施例の場合には、シフト
レジスタ17の各段はmビットで構成されていて、サン
プルクロック10に従って軟判定データ16をサンプリ
ングして順次シフトする。次に、シフトレジスタ17の
並列出力の一部である複数点軟判定データ18は、加算
器19で加算される。そして、加算値は、比較器20で
所定のしきい値と比較される。比較器2゜は加算値とし
きい値との大小関係に応じた2値信号を出力する。クロ
ック再生回路61は、所定の3サンプルが3点軟判定信
号18の位置までシフトされたタイミングの直後(必要
ならば、加算器19および比較器20による遅延を考慮
に入れて)に立下がるように設定されていれば、所望の
3サンプルによる判定結果がラッチ回路8でラッチされ
る。なお、3サンプル分の量子化値を加算した値を所定
のしきい値と比較することは、3サンプルの多数決をと
ることと等価であるから、本実施例によれば、第1の実
施例と同様の効果を得ることができる。また、A/Dコ
ンバータ15における変換タイミングは、サンプルクロ
ック1oを用いて定めることができる。 第5図はこの発明のさらに他の実施例による判定装置を
示すブロック図である。図において、21a〜21cは
それぞれ2種類のディジタル値で、それぞれのディジタ
ル値の一方は「0」に対応した値、他方はrl、に対応
した値である。また、22a〜22cは各ディジ9)L
t4fi21 a 〜21 cのうちの一方を出力する
データセレクタ(多タイごング判定手段)である。 次に動作について説明する。第1の実施例と同様に、2
値信号5はシフトレジスタ11に入力し、シフトレジス
タ11は3点判定信号(硬判定値)12を出力する。3
点判定信号12は、それぞれデータセレクタ22a〜2
2cのセレクト入力となっているので、データセレクタ
22a〜22cは3点判定信号12の値(「1」または
「O」)に応じてディジタル値21a〜21cのうちの
一方を出力する。その後は、第4図に示した第2の実施
例の場合と同様の処理が行われる。この場合には、ディ
ジタル値21a〜21cを適当な値に設定しておくこと
により、複数の判定点のそれぞれに任意の重み付けをし
た上で多数決判定を行うことができる。例えば、3つの
ディジタル値21a〜21Cの値をそれぞれ(1,−1
)、(2゜−2)、(1,−1)と設定すれば、3点の
うちの中央点に、他の点に比べて2倍の重み付けを施す
ことになる。 第6図はビット同期の追従を併せて行うことができる判
定装置を示したブロック図である。図において、62は
再生クロック信号7の位相を瞬時変化させることができ
るクロック再生回路、111は3組の3点判定信号12
a〜12cを並列出力するシフトレジスタ(多タイミン
グ判定手段)、13a〜13cはそれぞれ多数決回路(
多タイミング判定手段)、81は3つの多数決回路13
a〜13cのそれぞれの出力値をラッチするラッチ回路
、23はラッチ回路81の出力値を比較して判定タイミ
ングの進み/遅れを検出する検出回路(多タイミング判
定手段)、24aは進み信号、24bは遅れ信号である
。 次に動作について説明する。比較器4から出力された2
値信号5は、シフトレジスタ111およびクロック再生
回路62に入力する。シフトレジスタ11lは、クロッ
ク再生回路62が作成したサンプルクロック10を用い
て2値信号5をサンプリングして、順次シフトする。シ
フトレジスタ111の並列出力の一部である3組の3点
判定信号12a〜12cは、それぞれ多数決回路13a
〜13cに入力する。ここで、3組の3点判定信号12
a = I 2 cは、ベースバンド信号3において
、1ビツトに対応している幅のうちの前半、中央、後半
の3つの部分からサンプリングしたことになる。多数決
回路13a〜13cは、それぞれ3点判定信号12ax
12cの多数決によって定まる値を出力する。そして、
中央部に対応した多数決回路13bの出力値をラッチし
た値が、再生したディジタルデータ9としてラッチ回路
81から出力される。つまり、中央部で判定したデータ
をディジタルデータ9とする。同時に、3つの多数決回
路13a〜13cの出力値をラッチした3つの値が、ラ
ッチ回路81から検出回路23に出力される。検出回路
23は、3つの値にもとづいて、識別判定のタイミング
の進み/遅れを検出する。検出動作を、第7図に示した
例に従って具体的に説明する。第7図において、破線は
受信信号におけるデータ変化点と判定装置で認識してい
るデータ変化点とのずれの様子を示している。サンプル
クロック10は、再生クロック信号7に同期して生成さ
れているので、再生クロック信号7がベースバンド信号
3に対してずれると、ラッチ回路81のラッチタイミン
グにおける中央部に対応した3点判定信号12bは、検
波アイ出力3の実際の中央部には対応しなくなる。例え
ば、再生クロック信号7の周期が長くなると、ラッチ回
路81でラッチした3点判定信号12bに対応した値は
、第7図に示すように、真の中央部からずれたポイント
の3点のサンプル値となってしまう。この時、後部の3
点判定信号12aは、次のビットの影響を受ける(シフ
トレジスタ111では、12a→12b→12c方向に
シフトされるとする。)。 ずれの幅が大きければ、検出回路23が受は取る3つの
値のうち、前部に対応した値9cと中央部に対応した値
9とが同一で、後部に対応した値9aが異なる値となる
。この場合には、検出回路23は再生クロック信号7が
ベースバンド信号3に対して遅れていることを認識でき
る。従って、進み信号24aをクロック再生回路62に
出力する。 クロック再生回路62は、進み信号24aに従って再生
クロック信号の位相を瞬時進める。すると、サンプルク
ロック10もこれに同期して、瞬時、進み方向に変化す
るので、中央部に対応した3点判定信号12bは、検波
アイ出力3の実際の中央部からサンプリングする状態に
もどる。これとは逆に、検出回路23において、中央部
に対応した値9と後部に対応した値9aとが同一で、前
記に対応した値9Cが異なる場合には、遅れ信号24b
を出力する。再生クロック回路62は、遅れ信号24b
に従って、再生クロック信号7を瞬時遅らせる。再生ク
ロック信号7を瞬時進ませる、または遅らせる動作は、
第3図に示した進み制御信号615aと進み信号24a
とをOR接続し、遅れ制御信号615bと遅れ信号24
bとをOR接続することにより、第3図に示した回路構
成で実現できる。以上のようにして、再生したディジタ
ルデータ9の信頼性を向上することができるとともに、
ビット同期の追従を行うことが可能になる。 この検出回路23は、3つの値9a、9b、9cをアド
レス人力として、進み信号24aもしくは遅れ信号24
bまたはどちらも出力しないものをデータとしたROM
で簡単に構成できる。 なお、上記各実施例では、いずれもラッチ回路8.81
を多数決回路13.13a、 〜13cの後段に設けた
ものを示したが、多数決回路13゜13a〜13cの前
段に設けてもよい。第8図は、第1の実施例による判定
装置を、この考え方にもとづいて変形して構成した場合
の例を示している。 この構成による判定装置の動作は第1の実施例によるも
のとほぼ同じであるから、説明は省略する。 また、第1の実施例だけでなく、上記他の実施例につい
ても同じ考え方が適用できることは明らかである。 また、各実施例では、クロック再生回路61゜62で生
成したディジタルデータ9のビットレートのn倍のサン
プルクロック10を用いてサンプリングを行ったので、
複数点の判定信号12.12a〜12c、1Bはいずれ
も時間的に等間隔の信号であったが、サンプルクロック
10に換えて他のクロック信号を用いたり、シフトレジ
スタ11゜111.17の出力タップを不連続に設定す
ることによって不等間隔の信号としてもよい。
図において、61は再生クロック信号7を出力するとと
もに、再生クロック信号7のn倍の周波数のサンプルク
ロック10を出力するクロック再生回路、11は2値信
号5をサンプルクロック10により定まるタイミングで
サンプリングして、順次シフトするシフトレジスタ(多
タイミング判定手段)、12はシフトレジスタ11の所
定の段のタップから出力した3点判定信号、13は3点
判定信号12の多数決で定まる値を出力する多数決回路
(多タイミング判定手段)である。 また、第2図は第1図に示した判定装置における判定タ
イミングを示す図であり、14は3点識別判定タイごン
グである。3点識別判定タイミング14は第1図に示し
た3点判定信号12に対応するタイミングである。その
他のものは同一符号を付して第9図に示したものと同一
のものである。 次に動作について説明する。まず、IF信号1は、従来
の場合と同様に、検波復調回路2でベースバンド信号3
に変換され、さらに、比較器4で2値信号5に変換され
る。次に、クロック再生回路61は、送信データのビッ
トレートと同じ速度の再生クロック信号7を出力し、同
時に、再生クロック信号7のn倍の速さのサンプルクロ
ック10を出力する。このサンプルクロック10の周期
は、第2図に示した3点識別判定タイ逅ング14のタイ
ミング間隔を決定する。一方、2値信号5はシフトレジ
スタ11に入力する。シフトレジスタ11はサンプルク
ロック10によって2値信号5をサンプリングして、順
次シフトする。シフトレジスタ11の並列出力の一部で
ある3点判定信号12は、時系列の信号が出力されるの
で、これらを同時に取り扱うことは、複数点で識別判定
を行うことと同じである。多数決回路13は、3点判定
信号12を入力してそれらの多数決で定まる値をラッチ
回路8に出力する。そして、再生クロック信号7が、所
望の3サンプル(3点識別判定タイミング14に対応し
たサンプル)が3点判定信号12の位置までシフトされ
たタイミングの直後に立下がるように設定されていれば
、3点判定信号12の多数決で定まった値をラッチする
ことができる。このようにして、ラッチ回路8でラッチ
された値が、復調されたディジタルデータ9として出力
される。 以上のようにして、ベースバンド信号3の2値判定が最
適点を含む3点で行われたことになるので、ベースバン
ド信号3および/または再生クロック信号7のゆらぎを
吸収することができる。また、雑音の影響がキャンセル
される傾向となる。 第3図は、第1図に示したクロック再生回路6エをD
P L L (Digital PHase Lock
ed Loop)で構成した例を示すブロック図である
。このように構成した場合のクロック再生回路61の動
作を説明する。まず、エツジ検出回路611で2値信号
5の変化点を検出する。この検出はベースバンド信号3
のゼロクロス点を検出することと同等である。 次に、位相比較器612でゼロクロス点と再生クロック
信号7の立ち上がりエツジとの位相比較を行う。比較の
結果、ゼロクロス点の位相が進んでいる場合には1ea
d信号613aが、逆の場合にハlag信号613 b
がシーケンシャルループフィルタ614に対して出力さ
れる。シーケンシャルループフィルタ614はローパス
特性を有しているので、雑音による影響が除去される。 そして、1ead信号613aに応じて進み制御信号6
15aが、また、lag信号613bに応じて遅れ制御
信号615bが出力される。616は固定周波数信号を
出力する固定発振器であるが、パルス付加/除去回路6
17は、進み制御信号615aに応じて固定発振器61
6の出力信号に1個のパルスを付加する。また、遅れ制
御信号615bに応じて固定発振器616の出力信号か
ら1個のパルスを除去する。ここで、パルス付加/除去
回路617のかわりに可変分周器を設け、分周比を変え
るようにしてもよい。このパルス付加/除去回路617
または可変分周器の出力をサンプルクロック10として
用いる。さらに、この出力は分周器618で分周されて
位相比較器612に入力するとともに、再生クロック信
号7となる。ここで、再生クロック信号7の立下がりの
タイミングをラッチ回路8のラッチタイ〔ングに合わせ
るためには、再生クロック信号7のON区間とOFF区
間との比を不等にするように分周器61Bを構成すれば
よい。あるいは、ON区間とOFF区間との比は等しい
ままで、分周器618とラッチ回路8との間にシフトレ
ジスタ等を挿入して、再生クロック信号7をずらすよう
にしてもよい。 第4図は、この発明の他の実施例による判定装置を示す
ブロック図である。図において、15はベースバンド信
号3を1サンプル点がmビットで表わされるmビット量
子化信号に変換するA/Dコンバータ(多タイミング判
定手段)、16はmビット量子化信号である軟判定デー
タ、17は1段がmビットで構成されたシフトレジスタ
(多タイミング判定手段)、18はシフトレジスタ17
の所定のタップから出力される複数点軟判定データ(第
4図では3点軟判定データが例示されている。)、19
は加算器(多タイミング判定手段)、20は加算器19
が出力する加算値を所定のしきい値と比較する比較器(
多タイミング判定手段)である。 次に動作について説明する。この場合には、アナログ波
形のベースバンド信号3は、A/Dコンバータによって
、0〜21′−1の範囲の値をとる量子化信号である軟
判定データ16に変換される。 一方、ベースバンド信号3は比較器4で2値信号5に変
換される。そして、クロック再生回路61から、第1の
実施例と同様に、再生クロック信号7およびサンプルク
ロック10が出力される。本実施例の場合には、シフト
レジスタ17の各段はmビットで構成されていて、サン
プルクロック10に従って軟判定データ16をサンプリ
ングして順次シフトする。次に、シフトレジスタ17の
並列出力の一部である複数点軟判定データ18は、加算
器19で加算される。そして、加算値は、比較器20で
所定のしきい値と比較される。比較器2゜は加算値とし
きい値との大小関係に応じた2値信号を出力する。クロ
ック再生回路61は、所定の3サンプルが3点軟判定信
号18の位置までシフトされたタイミングの直後(必要
ならば、加算器19および比較器20による遅延を考慮
に入れて)に立下がるように設定されていれば、所望の
3サンプルによる判定結果がラッチ回路8でラッチされ
る。なお、3サンプル分の量子化値を加算した値を所定
のしきい値と比較することは、3サンプルの多数決をと
ることと等価であるから、本実施例によれば、第1の実
施例と同様の効果を得ることができる。また、A/Dコ
ンバータ15における変換タイミングは、サンプルクロ
ック1oを用いて定めることができる。 第5図はこの発明のさらに他の実施例による判定装置を
示すブロック図である。図において、21a〜21cは
それぞれ2種類のディジタル値で、それぞれのディジタ
ル値の一方は「0」に対応した値、他方はrl、に対応
した値である。また、22a〜22cは各ディジ9)L
t4fi21 a 〜21 cのうちの一方を出力する
データセレクタ(多タイごング判定手段)である。 次に動作について説明する。第1の実施例と同様に、2
値信号5はシフトレジスタ11に入力し、シフトレジス
タ11は3点判定信号(硬判定値)12を出力する。3
点判定信号12は、それぞれデータセレクタ22a〜2
2cのセレクト入力となっているので、データセレクタ
22a〜22cは3点判定信号12の値(「1」または
「O」)に応じてディジタル値21a〜21cのうちの
一方を出力する。その後は、第4図に示した第2の実施
例の場合と同様の処理が行われる。この場合には、ディ
ジタル値21a〜21cを適当な値に設定しておくこと
により、複数の判定点のそれぞれに任意の重み付けをし
た上で多数決判定を行うことができる。例えば、3つの
ディジタル値21a〜21Cの値をそれぞれ(1,−1
)、(2゜−2)、(1,−1)と設定すれば、3点の
うちの中央点に、他の点に比べて2倍の重み付けを施す
ことになる。 第6図はビット同期の追従を併せて行うことができる判
定装置を示したブロック図である。図において、62は
再生クロック信号7の位相を瞬時変化させることができ
るクロック再生回路、111は3組の3点判定信号12
a〜12cを並列出力するシフトレジスタ(多タイミン
グ判定手段)、13a〜13cはそれぞれ多数決回路(
多タイミング判定手段)、81は3つの多数決回路13
a〜13cのそれぞれの出力値をラッチするラッチ回路
、23はラッチ回路81の出力値を比較して判定タイミ
ングの進み/遅れを検出する検出回路(多タイミング判
定手段)、24aは進み信号、24bは遅れ信号である
。 次に動作について説明する。比較器4から出力された2
値信号5は、シフトレジスタ111およびクロック再生
回路62に入力する。シフトレジスタ11lは、クロッ
ク再生回路62が作成したサンプルクロック10を用い
て2値信号5をサンプリングして、順次シフトする。シ
フトレジスタ111の並列出力の一部である3組の3点
判定信号12a〜12cは、それぞれ多数決回路13a
〜13cに入力する。ここで、3組の3点判定信号12
a = I 2 cは、ベースバンド信号3において
、1ビツトに対応している幅のうちの前半、中央、後半
の3つの部分からサンプリングしたことになる。多数決
回路13a〜13cは、それぞれ3点判定信号12ax
12cの多数決によって定まる値を出力する。そして、
中央部に対応した多数決回路13bの出力値をラッチし
た値が、再生したディジタルデータ9としてラッチ回路
81から出力される。つまり、中央部で判定したデータ
をディジタルデータ9とする。同時に、3つの多数決回
路13a〜13cの出力値をラッチした3つの値が、ラ
ッチ回路81から検出回路23に出力される。検出回路
23は、3つの値にもとづいて、識別判定のタイミング
の進み/遅れを検出する。検出動作を、第7図に示した
例に従って具体的に説明する。第7図において、破線は
受信信号におけるデータ変化点と判定装置で認識してい
るデータ変化点とのずれの様子を示している。サンプル
クロック10は、再生クロック信号7に同期して生成さ
れているので、再生クロック信号7がベースバンド信号
3に対してずれると、ラッチ回路81のラッチタイミン
グにおける中央部に対応した3点判定信号12bは、検
波アイ出力3の実際の中央部には対応しなくなる。例え
ば、再生クロック信号7の周期が長くなると、ラッチ回
路81でラッチした3点判定信号12bに対応した値は
、第7図に示すように、真の中央部からずれたポイント
の3点のサンプル値となってしまう。この時、後部の3
点判定信号12aは、次のビットの影響を受ける(シフ
トレジスタ111では、12a→12b→12c方向に
シフトされるとする。)。 ずれの幅が大きければ、検出回路23が受は取る3つの
値のうち、前部に対応した値9cと中央部に対応した値
9とが同一で、後部に対応した値9aが異なる値となる
。この場合には、検出回路23は再生クロック信号7が
ベースバンド信号3に対して遅れていることを認識でき
る。従って、進み信号24aをクロック再生回路62に
出力する。 クロック再生回路62は、進み信号24aに従って再生
クロック信号の位相を瞬時進める。すると、サンプルク
ロック10もこれに同期して、瞬時、進み方向に変化す
るので、中央部に対応した3点判定信号12bは、検波
アイ出力3の実際の中央部からサンプリングする状態に
もどる。これとは逆に、検出回路23において、中央部
に対応した値9と後部に対応した値9aとが同一で、前
記に対応した値9Cが異なる場合には、遅れ信号24b
を出力する。再生クロック回路62は、遅れ信号24b
に従って、再生クロック信号7を瞬時遅らせる。再生ク
ロック信号7を瞬時進ませる、または遅らせる動作は、
第3図に示した進み制御信号615aと進み信号24a
とをOR接続し、遅れ制御信号615bと遅れ信号24
bとをOR接続することにより、第3図に示した回路構
成で実現できる。以上のようにして、再生したディジタ
ルデータ9の信頼性を向上することができるとともに、
ビット同期の追従を行うことが可能になる。 この検出回路23は、3つの値9a、9b、9cをアド
レス人力として、進み信号24aもしくは遅れ信号24
bまたはどちらも出力しないものをデータとしたROM
で簡単に構成できる。 なお、上記各実施例では、いずれもラッチ回路8.81
を多数決回路13.13a、 〜13cの後段に設けた
ものを示したが、多数決回路13゜13a〜13cの前
段に設けてもよい。第8図は、第1の実施例による判定
装置を、この考え方にもとづいて変形して構成した場合
の例を示している。 この構成による判定装置の動作は第1の実施例によるも
のとほぼ同じであるから、説明は省略する。 また、第1の実施例だけでなく、上記他の実施例につい
ても同じ考え方が適用できることは明らかである。 また、各実施例では、クロック再生回路61゜62で生
成したディジタルデータ9のビットレートのn倍のサン
プルクロック10を用いてサンプリングを行ったので、
複数点の判定信号12.12a〜12c、1Bはいずれ
も時間的に等間隔の信号であったが、サンプルクロック
10に換えて他のクロック信号を用いたり、シフトレジ
スタ11゜111.17の出力タップを不連続に設定す
ることによって不等間隔の信号としてもよい。
以上のように、この発明によれば復調データ識別判定装
置を、ベースバンド信号を複数のタイミングで2値判定
し、判定された複数の値の多数決で定まる値を復調ディ
ジタルデータとして出力するように構成したので、識別
判定のタイミングがゆらいでもデータが誤る率を軽減で
き、雑音に対するデータ復号特性を改善できるものが得
られる効果がある。さらに、識別判定のタイミングが最
適点からずれたことを自動的に検出して、自動的に最適
点に追従するように構成したので、常に最適の点で識別
判定でき、データ復号特性をさらに改善できるものが得
られる効果がある。
置を、ベースバンド信号を複数のタイミングで2値判定
し、判定された複数の値の多数決で定まる値を復調ディ
ジタルデータとして出力するように構成したので、識別
判定のタイミングがゆらいでもデータが誤る率を軽減で
き、雑音に対するデータ復号特性を改善できるものが得
られる効果がある。さらに、識別判定のタイミングが最
適点からずれたことを自動的に検出して、自動的に最適
点に追従するように構成したので、常に最適の点で識別
判定でき、データ復号特性をさらに改善できるものが得
られる効果がある。
第1図はこの発明の一実施例による復調データ識別判定
装置(判定装置)を示すブロック図、第2図は第1図に
示した判定装置における識別判定のタイミングを示すタ
イミング図、第3図は第1図に示したクロック再生回路
の一構成例を示すブロック図、第4図〜第6図はそれぞ
れこの発明の他の実施例による判定装置を示すブロック
図、第7図は第6図に示した判定袋装置におけるクロッ
ク追従の動作を説明するための説明図、第8図はこの発
明のさらに他の実施例による判定装置を示すブロック図
、第9図は従来の判定装置を示すブロック図、第10図
は従来の判定装置における識別判定のタイミングを示す
タイミング図である。 2は検波復調回路、4は比較器、61.62はクロック
再生回路、8.81はラッチ回路、11゜111はシフ
トレジスタ(多タイミング判定手段)、13.13a−
13cは多数決回路(多タイミング判定手段)、15は
A/Dコンバータ(多タイミング判定手段)、17はシ
フトレジスタ(多タイミング判定手段)、19は加算器
(多タイミング判定手段)、20は比較器(多タイ旦ン
グ判定手段L、22a〜22cはデータセレクタ(多タ
イミング判定手段)、23は検出回路(多タイミング判
定手段)。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許 出 願 人 三菱電機株式会社
装置(判定装置)を示すブロック図、第2図は第1図に
示した判定装置における識別判定のタイミングを示すタ
イミング図、第3図は第1図に示したクロック再生回路
の一構成例を示すブロック図、第4図〜第6図はそれぞ
れこの発明の他の実施例による判定装置を示すブロック
図、第7図は第6図に示した判定袋装置におけるクロッ
ク追従の動作を説明するための説明図、第8図はこの発
明のさらに他の実施例による判定装置を示すブロック図
、第9図は従来の判定装置を示すブロック図、第10図
は従来の判定装置における識別判定のタイミングを示す
タイミング図である。 2は検波復調回路、4は比較器、61.62はクロック
再生回路、8.81はラッチ回路、11゜111はシフ
トレジスタ(多タイミング判定手段)、13.13a−
13cは多数決回路(多タイミング判定手段)、15は
A/Dコンバータ(多タイミング判定手段)、17はシ
フトレジスタ(多タイミング判定手段)、19は加算器
(多タイミング判定手段)、20は比較器(多タイ旦ン
グ判定手段L、22a〜22cはデータセレクタ(多タ
イミング判定手段)、23は検出回路(多タイミング判
定手段)。 なお、図中、同一符号は同一、又は相当部分を示す。 特 許 出 願 人 三菱電機株式会社
Claims (2)
- (1)入力信号を復調してベースバンド信号を出力する
検波復調回路と、前記ベースバンド信号を2値化して2
値信号を出力する比較器と、送信データのビットレート
と同じ周波数の再生クロック信号を再生するとともに、
前記再生クロック信号よりも高速のクロック信号を発生
するクロック再生回路と、前記クロック信号を用いて前
記2値信号をサンプリングするとともに、サンプリング
して得た値のうち複数のサンプリングポイントに対応す
る複数の値の多数決判定を行って、前記多数決判定の結
果得られた値を出力する多タイミング判定手段と、前記
多タイミング判定手段が出力した値を、前記再生クロッ
ク信号によってラッチし、ラッチした値を復元されたデ
ィジタルデータとして出力するラッチ回路とを備えた復
調データ識別判定装置。 - (2)入力信号を復調してベースバンド信号を出力する
検波復調回路と、前記ベースバンド信号を2値化して2
値信号を出力する比較器と、送信データのビットレート
と同じ周波数の再生クロック信号を再生するとともに、
前記再生クロック信号よりも高速のクロック信号を発生
し、かつ、進み信号および遅れ信号を入力して、前記進
み信号に応じて前記再生クロック信号の位相を瞬時進め
る一方、前記遅れ信号に応じて前記再生クロック信号の
位相を瞬時遅らせるクロック再生回路と、前記クロック
信号を用いて前記2値信号をサンプリングするとともに
、サンプリングして得た値のうち、複数のサンプリング
ポイントに対応する複数の値の多数決判定を行って、前
記多数決判定の結果得られた値を出力し、かつ、前記サ
ンプリングポイントの中央点のずれを検出した場合に前
記進み信号または前記遅れ信号を出力する多タイミング
判定手段とを備えた復調データ識別判定装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1205257A JPH0369238A (ja) | 1989-08-08 | 1989-08-08 | 復調データ識別判定装置 |
US07/463,214 US5105447A (en) | 1989-08-08 | 1990-01-10 | Demodulated data recognition and decision device |
NO90900205A NO900205L (no) | 1989-08-08 | 1990-01-15 | Anordning for gjenkjennelse og bestemmelse av demodulertedata. |
DE69028260T DE69028260T2 (de) | 1989-08-08 | 1990-01-26 | Erkennungs- und Entscheidungseinrichtung für demodulierte Daten |
EP90101553A EP0412234B1 (en) | 1989-08-08 | 1990-01-26 | Demodulated data recognition and decision device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1205257A JPH0369238A (ja) | 1989-08-08 | 1989-08-08 | 復調データ識別判定装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0369238A true JPH0369238A (ja) | 1991-03-25 |
Family
ID=16503993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1205257A Pending JPH0369238A (ja) | 1989-08-08 | 1989-08-08 | 復調データ識別判定装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5105447A (ja) |
EP (1) | EP0412234B1 (ja) |
JP (1) | JPH0369238A (ja) |
DE (1) | DE69028260T2 (ja) |
NO (1) | NO900205L (ja) |
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1989
- 1989-08-08 JP JP1205257A patent/JPH0369238A/ja active Pending
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