DE69123893T2

DE69123893T2 - Synchrone Detektion von FSK-Signalen

Info

Publication number: DE69123893T2
Application number: DE69123893T
Authority: DE
Inventors: Eran Gluska; Israel Greiss
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1990-08-08
Filing date: 1991-08-01
Publication date: 1997-07-10
Anticipated expiration: 2011-08-02
Also published as: EP0470505A2; JPH04262648A; DE69123893D1; EP0470505A3; KR920005540A; EP0470505B1

Description

Die vorliegende Erfindung bezieht sich auf die Zeitlagewiedergewinnung in einem Datenkommunikationssystem und im einzelnen auf die Synchronerfassung eines Frequenzverschiebungsverschlüsselungssignals (FSK) in einem Modemempfänger.

Erörterung des Standes der Technik

Die Grundfunktion jedes Kommunikationssystems besteht darin, Information über einen Kommunikationskanal von einer Informationsquelle zu einem Bestimmungsort so schnell und so genau wie möglich zu übertragen.
Es gibt allgemeine Typen von Informationsquellen. Analoge Quellen, wie ein Telefonmikrophon, erzeugen ein kontinuierliches Signal. Digitale Quellen, wie ein digitales Datenverarbeitungssystem, erzeugen ein Signal, das aus einer Sequenz von Impulsen besteht.
Kommunikationskanäle, die dafür ausgelegt sind, Analogsignale zu übertragen (beispielsweise das Telefonnetz), haben Charakteristiken, die es ihnen schwierig machen, Digitalsignale zu übertragen. Um die Übertragung von digitalen Impulsströmen über einen Analogkanal zu ermöglichen, ist es notwendig, die digitalen Datenimpulse für das Modulieren einer Trägerwellenform zu verwenden, die mit dem analogen Übertragungskanal kompatibel ist.
Die Einrichtung, die die erforderliche Modulation ausführt, wird generell als ein "MODEM" bezeichnet. Der Ausdruck "MODEM" ist eine Abkürzung für Modulator/Demodulator, da ein Teil der Einrichtung typischerweise die Fähigkeit hat, nicht nur übertragene Signale zu modulieren, sondern auch empfangene Signale zu demodulieren, um die Digitaldaten aus der modulierten analogen Trägerwellenform wiederzugewinnen.
Bei der Übertragung durch den Übertragungskanal unterliegt die modulierle Trägerwellenform Verzerrungen, die sowohl durch das System selbst als auch durch Rauschkontamination eingeführt werden. Demgemäß ist eine der Aufgaben der Demodulationsempfängerfunktions des Modems, das von dem Übertragungskanal empfangene Signal zu filtern, um das Signal/Rausch-Verhältnis zu verbessern. Der Modemempfänger gewinnt auch Zeitlageinformation aus dem empfangenen Signal zurück, um Abtastpunkte für die Wiedergewinnung der Digitaldaten vorzusehen. Der Modemempfänger kann die Daten auch in anderer Weise konditionieren, um sie für zusätzliche Verarbeitung geeignet zu machen.
In einem konventionellen Modem werden die Signalfilterung, die Zeitlagewiedergewinnung und die Konditionlerungsaufgaben durch drei funktionelle Einheiten ausgeführt: Analog/Digital-Umsetzschaltungen ("Analogfrontende"), welche die empfangene modulierte Trägerwellenform in eine digitalisierte Replik umsetzen, einen digitalen Signalprozessor (DSP), der die Digitaldaten aus der digitalisierten Replik unter Anwendung eines wiedergewonnenen Zeitlagesignals entnimmt und eine Steuerfunktion für die Steuerung sowohl des Analogfrontendes als auch des DSP. Der DSP gewinnt die Daten zurück, indem er eine Signalkonditionierung und einen Datenwiedergewinnungsalgorithmus implementiert, der spezifisch für der Typ von empfangenen Daten ist.
Beispielsweise implementiert die DSP-Funktion in einem Faksimileübertragungsgerät-(Fax)-Modem einen Spezialzweckalgorithmus, der nur für das Wiedergewinnen digitaler Faxdaten verwendet werden kann. Im Falle eines Faxsystems sind die wiederzugewinnenden Daten eine digitale Bittabelle, die dem übertragenen Vorlagenbild entspricht und die komprimiert wurden ist, um effiziente Übertragung zu vereinfachen. Der von der Digitalsignalprozessorfunktion implementierte Algorithmus des empfangenden Faxgerätmodems ist ein spezieller Faxalgorithmus, der spezifisch für genaue Wiedergewinnung der komprimierten Bittabelle ausgelegt worden ist. Er kann nicht Digitaldaten in einem anderen Format als einer komprimierten Bittabelle wiedergewinnen, beispielsweise Stimmsendungsdaten oder Datenmodemanwendungen. Ein unterschiedlicher Digitalsignalprozessor für das Implementieren eines unterschiedlichen speziellen "Stimmpost"- oder 'Datenmodem"-Algorithmus wird für jeden dieser Anwendungsfälle benötigt.
Wie in Fig. 1 gezeigt, kann eine konventionelle Faxgerätarchijektur in zwei funktionelle Hauptblöcke unterteilt werden: ein spezieller Faxmodemblock 1 des oben beschriebenen Typs für die Wiedergewinnung einer komprimierten Bittabelle aus einer modulierten Trägerwellenform und einen Allgemeinzweck-Prozessorblock 2 für die Ausführung jener Aufgaben, die benötigt werden, um die komprimierte Bittabelle in einen entsprechenden Ausdruck umzusetzen.
Datenübertragungssysteme, die bei niedrigen Übertragungsraten, d.h. 1200 Baud oder weniger, arbeiten, verwenden typischerweise eine Modulationstechnik, die als Frequenzverschiebungsverschlüsselung (Frequency Shift Keying = FSK) bekannt ist. Bei der FSK-Technik werden die beiden Binärzustände durch zwei unterschiedliche Frequenzen repräsentiert und werden unter Verwendung von zwei frequenzabgestimmten Abschnitten erfaßt, von denen jeder auf eine der zwei Frequenzen abgestimmt ist. Die demodulierten Signale werden dann über die Dauer einer Bitperiode integriert, und eine binäre Entscheidung wird vorgenommen, basierend auf dem Ergebnis.
Ein gemeinsamer Nachteil konventioneller analoger FSK-Demodulatorschaltungen besteht darin, daß sie empfindlich gegenüber Schal- tungsparameteränderungen sind und ungeeignet sind für hochgradige Integration.
Konventionelle digitale FSK-Demodulatorsignalverarbeitung erfordert Analog/Digital-Umsetzer, hohen Leistungsumsatz und sehr hohe Systemkippfrequenzen, was zu erheblichen Ausgaben für RFI-Abschirmung führt.
Darüberhinaus sind konventionelle FSK-Modems asynchrone Modems, die verwendet werden, um asynchrone Daten über die Kommunikationsverburdung zu transferieren, üblicherweise mit Start- und Stoppbegrenzern. Wenn synchrone Daten über ein solches Modem zu übertragen sind, muß ein Bitsynchronisator (Fig. 2) zu dem Modem hinzugefügt werden, um bei exakter Zeitlage zu synchronisieren. Das Kombinieren des Modemempfängers und der Bitsynchronisationsfunktionen in Kaskade (d.h. asynchrone Erfassung und Zeitlage) ist ineffizient und führt zu verschlechtertem Verhalten.
EP-A-0 317 159 offenbart eine digitale Taktwiedergewinnungsanordnung einschließlich eines Referenztaktgebers, der eine Mehrzahl von Signalen mit unterschiedlichen Taktphasen liefert. Der empfangene Datenstrom wird abgetastet und mit dem Referenztakt getaktet, um eine Mehrzahl voll Abtastwerten für jedes Datenbit zu erzeugen. Die Logikwerte der Ablastwerte werden dann analysiert, um die Beziehung zwischen der laufenden Taktphase und dem Datenbitübergang zu bestimmen. Wenn alle Abtastwerte übereinstimmen, ist die Taktphase korrekt mit den Daten ausgefluchtet. Wenn die Taktphase den Daten entweder voreilt oder nacheilt, werden verschiedene Abtastwerte nicht übereinstimmen, und die Taktphase wird nachgestellt, bis alle Abtastwerte in Übereinstimmung sind. Der jeweilige Takt, der diesen Zustand bewirkt, wird demgemäß definiert als das wiedergewonnene Taktsignal. Dieses Dokument offenbart demgemäß ein Zeitlagewiedergewinnungsverfahren mit den Schritten der Abtastung des Basisbandsignals zum Erzeugen einer Mehrzahl von Bits in jedem Datensymbol unter Verwertung der Mehrzahl von Bits für das Erzeugen von Korrekturkommandos unter Anlegen der Korrekturkommandos zum Beschleunigen oder Verzögern des Abtastfensters. Die Abtastentscheidungen können T/2 innerhalb angemessener Auswahl der Taktphasen beabstandet sein.
Die vorliegende Erfindung, wie durch Anspruch 1 definiert, schafft ein Verfahren für die Zeitlagewiedergewinnung von Daten in einem Frequenzverschiebungsverschlüsselungssignal (FSK-Signal). In einer bevorzugten Ausführungsform erfolgt die Demodulation des FSK-Signals in der "komplexen Ebene" nach Multiplikation der Eingangsabtastwerte mit einem unverriegelten komplexen Träger in einem Abwärtskomplexumsetzer. Zwei Entscheidungsbits werden pro realem Bit erzeugt. Ein Bit ist die reale Entscheidung, das andere Bit ist ein Übergangsbit zwischen zwei Symbolen. Zum Erzeugen dieser Situation werden die letzten drei Entscheidungen berücksichtigt. Wenn ein Übergang von 0 auf 1 oder umgekehrt zwischen dem ersten und dem dritten Bit auftritt, dann hat das mittlere (zweite) Bit gleiche Wahrscheinlichkeit, 0 oder 1 zu sein. Wenn es 1 ist dann wird eine Zeitlagekorrektur ausgeführt, indem das Abtastfenster in Richtung des 0-Bit verschoben wird. Wenn es eine 0 ist, wird das Abtastfenster in Richtung des 1-Bits verschoben. Die Zeitlageentscheidung wird effizient implementiert, indem man drei Bits als einen Index für eine 8-Eingabe-Suchtabelle nimmt, die Beschleunigungs-, Verzögerungs- oder Keine-Operations-Richtungen erzeugt.
Ein besseres Verständnis der Merkmale und Vorteile der vorliegenden Erfindung ergibt sich unter Bezugnahme auf die folgende detaillierte Beschreibung mit begleitenden Zeichnungen, welche eine illustrative Ausführungsform wiedergeben, bei der die Prinzipien der Erfindung verwendet werden.
Fig. 1 ist ein Blockdiagramm zur Illustration der grundsätzlichen funktionellen Aufteilung eines konventionellen Faksimilesystems.
Fig. 2 ist ein Blockdiagramm zur Illustration eines konventionellen FSK-Modemempfängers mit einem zugefügten Bitsynchronisator für die Übertragung synchroner Daten.
Fig. 3 ist ein Blockdiagramm zur Illustration der grundsätzlichen funktionellen Aufteilung eines Datenverarbeitungssystems, das in Verbindung mit der vorliegenden Erfindung verwendbar ist.
Fig. 4 ist ein Blockdiagramm zur Illustration der primären funktionellen Einheiten eines Datenverarbeitungssystems gemäß der vorliegenden Erfindung.
Fig. 5 ist ein Blockdiagramm zur Illustration eines DSP-Moduls, verwendbar in einem Datenverarbeitungssstem, das in Übereinstimmung mit der vorliegenden Erfindung einsetzbar ist.
Fig. 6 ist eine Tabelle zur Illustration der Speicherorganisation eines komplexen Vektors zur Verwendung in einem DSP-Modul, anwendbar in Übereinstimmung mit der vorliegenden Erfindung.
Fig. 7 stellt eine Befehlssatzzusammenstellung für einen DSP- Modul dar, verwendbar gemäß der vorliegenden Erfindung.
Fig. 8 ist eine Tabelle zur Illustration der Handhabung von zyklischen Puffern für einen DSP-Modul, verwendbar gemäß der vorliegenden Erfindung.
Fig. 9 ist ein allgemeines Blockdiagramm zur Illustration der grundsätzlichen Architektur eines FSK-Modemempfängers, verwendbar für die sychrone Erfassung eines FSK-Signals gemäß der vorliegenden Erfindung.
Fig. 10 ist eine detailliertere Version des Blockdiagramms nach Fig. 9.
Fig. 11 ist ein Blockdiagramm zur Illustration eines Abwärtskomplexumsetzers, verwendbar in dem FSK-Modemempfänger nach Fig. 9 und 10.
Fig. 12 ist eine Graphik zur Illustration des Frequenzgangs eines Tiefpaßfilters für 300-bps-Empfang.
Fig. 13A-13G kombinieren sich zu einem Flußdiagramm, das die Implementierung eines synchronisierten 300-bps-FSK-Modemempfängers gemäß der vorliegenden Erfindung illustriert.
Fig. 14 ist eine Tabelle zur Illustration der Zeitwiedergewinnung gemäß dem Flußdiagramm der Fig. 13A-13B.
Fig. 3 zeigt ein Datenverarbeitungssystem 10, das zwei primäre funktionelle Elemente umfaßt: ein Analogfrontende 12 und eine integrierte Verarbeitungsplattform 14. Die integrierte Verarbeitungsplattform 14 umfaßt sowohl einen digitalen Signalprozessor-(DSP)-Modul 16 als auch einen Allgemeinzweckprozessor (General purpose processor = GPP) 18.
Das Analogfrontende 12 setzt ein von einem analogen Übertragungskanal, beispielsweise einer Telefonleitung, empfangenes moduliertes Eingangssignal in eine digitalisierte Replik des modulierten Eingangssignals im. Das Analogfrontende 12 kann unter Verwendung konventioneller handelsüblicher integrierter Schaltkreisprodukte, die für diesen Zweck zur Verfügung stehen, realisiert werden.
Wie oben erwähnt, umfaßt die integrierte Prozessorplattform 14 einen DSP-Modul 16, der digitale Daten aus dem Digitalsignal wiedergewinnt, das von dem Analogfrontende 12 erzeugt wird. Der DSP-Modul 16 umfaßt einen Verarbeitungsmechanismus, der in größeren Einzelheiten unten beschrieben wird, welcher das Digitalsignal konditioniert, wobei ein Algorithmus angewandt wird, der eine ausgewählte Sequenz von SDP-Operationen umfaßt.
Der Allgemeinzweckprozessor 18 steuert den DSP-Modul 16 und verarbeitet die Digitaldaten, die von dem DSP-Modul 16 erzeugt worden sind, zu einem gewünschten Endergebnis. Der Allgemeinzweckprozessor 18 kann irgendein konventioneller Mikroprozessor nach dem Stand der Technik sein.
Wie weiter in Fig. 3 gezeigt, wird zwar in vielen Anwendungen das Analogfrontende 12 verwendet, um ein moduliertes, über einen Analogkanal empfangenes Eingangssignal in ein entsprechendes Digitalsignal umzusetzen, es gibt jedoch eine wachsende Zahl von Anwendungen (beispielsweise ISDN und T1), bei denen ein digitales Eingangssignal von der integrierten Prozessorplattform 14 direkt von einer digitalen Quelle empfangen wird.
Gemäß Fig. 4 sind sowohl der DSP-Modul 16 als auch der Allgemeinzweckprozessor 18 mit einem internen Bus 20 verbunden, was sowohl dem DSP-Modul 16 als auch dem Allgemeinzweckprozessor 18 ermöglicht, mit einem Systemspeicher (nicht dargestellt) über eine konventionelle Busschnittstelleneinheit 24 für den Transfer von Steuer-/Statusinformation und Adressen/Daten dazwischen zu kommunizieren. Es versteht sich für Fachleute, daß der interne Bus 20 sowohl einen internen Adreßbus für die Handhabung von Adreßreferenzen durch sowohl den DSP-Modul 16 als auch den Allgemeinzweckprozessor wie auch einen internen Datenbus für die Handhabung von Befehl- und Datentransfers umfaßt.
Um Busbandbreite zu sparen, speichert der DSP-Modul 16 Operanden, verwendet beim Abarbeiten von DSP-Algorithmen, in einer internen RAM-Speichermatrix 22, auf die, wie weiter unten in größeren Einzelheiten beschrieben, auch der Allgemeinzweckprozessor 18 Zugriff nehmen kann. Das heißt, die interne Speichermatrix 22 dient als eine von beiden benutzte Ressource für den DSP-Modul 16 und den Allgemeinzweckprozessor 18. In der dargestellten Ausführungsform ist der interne Speicher als durch den DSP-Modul 16 zugreifbar und den Allgemeinzweckprozessor 18 über den internen Bus 20 zugreifbar dargestellt. Es versteht sich für Fachleute, daß andere Busstrukturen ebenfalls die gewünschte verteilte Zugreifbarkeit zu der internen Speichermatrix 22 bewirken würden. Beispielsweise könnte die interne Speichermatrix 22 als ein Zwei-Zugangs- Speicher ausgeführt sein.
Der DSP-Modul 16 kann Operandten von der internen Speichermatrix 22 und dem Systemspeicher parallel abrufen.
Der DSP-Modul 16 führt Vektoroperationen an komplexen Variablen aus, die für DSP-Anwendungen optimiert sind. Der Allgemeinzweckprozessor 18 behandelt den DSP-Modul 16 als eine speichertabellierte Eingabe/Ausgabe-Einrichtung, die einen reservierten Speicherraum einnimmt, in Schnittstelle mit dem DSP-Modul über einen Satz von speichertabellierten Registern.
Wie in Fig. 5 gezeigt, verwendet der DSP-Modul 16 die interne geteilte Speichermatrix 22, wie auch einen Multiplizierer/Akkumulator 26. Der DSP-Modul 16 enthält auch seinen eigenen internen Adreßgenerator 28 für den Systemspeicher und interne Operandenzugriffe, womit die Belastung ffir den Allgemeinzweckprozessor 18 verringert wird. Sowohl der Multiplizierer/Akkumulator 26 als auch der Adreßgenerator 28 sind in konventioneller Weise realisiert.
Beim Betrieb des Datenverarbeitungssystems 10 wählt der Allgemeinzweckprozessor 18 aus einem Basissatz von DSP-Operationen, um eine spezifische Sequenz von Operationen als DSP-Algorithmus zu definieren, der von dem DSP-Modul 16 für die Wiedergewinnung von Daten aus dem einlaufenden Digitalsignal auszuführen ist. Der Allgemeinzweckprozessor entnimmt dann Operanden, die für die Exekution des ausgewählten DSP-Algorithmus benötigt werden, und/oder Befehle und Daten, die kritisch sind für den Allgemeinzweckprozessor für die Steuerung des DSP-Moduls 16 oder für die Ausführung von Allgemeinzweckaufgaben, und lädt sie in die interne RAM-Matrix 22. Der Allgemeinzweckprozessor ruft dann die erste DSP-Operation in der ausgewählten Sequenz auf, indem er den entsprechenden Befehl an das Steuerregister des DSP-Moduls 16 ausgibt. Der DSP-Modul plaziert dann den Allgemeinzweckprozessor 18 in einen kontinuierlichen Wartezustand, während er die erste DSP-Operation unter Verwendung von Operanden ausführt, entnommen durch den Adreßgenerator 28 aus der RAM-Matrix 22 und dem Systemspeicher. Bei Beendigung der DSP- Operation löscht der DSP-Modul den kontinuierlichen Wartezustand, und der Allgemeinzweckprozessor 18 liest dann entweder den Status des DSP- Moduls 18 oder das Resultat der DSP-Operation oder fährt fort mit der Abarbeitung seines normalen Programmflusses, bei dem es sich entweder um das Aufrufen der nächsten DSP-Operation in der ausgewählten Sequenz durch Ausgabe des entsprechenden Befehls an das DSP-Modulsteuerregister oder die Ausführung einer Allgemeinzweckaufgabe handelt. Dieser Prozeß setzt sich fort, bis die ausgewählte Sequenz von DSP-Operationen vervollständigt ist. Der Allgemeinzweckprozessor kann dann den Inhalt der geteilten internen RAM-Matrix 22 herunterladen und einen neuen Satz von Operanden, Befehlen und Daten für weitere DSP-Operationen oder Allgemeinzweckverarbeitungsaufgaben entnehmen.
Wie weiter in Fig. 5 gezeigt, führt der DSP-Modul 16 komplexe arithmetische Berechnungen an zwei Vektoroperanden aus, die dem Multiplizierer/Akkumulator 26 an Zugang Y und Zugang D bereitgestellt werden. Ein Vektor wird der internen Speichermatrix 22 entnommen. Der andere Vektor ist entweder als ein Zirkularpuffer in dem Systemspeicher organisiert (in größeren Einzelheiten weiter unten beschrieben) oder wird der internen Speichermatrix 22 entnommen.
Der DSP-Modul 16 führt Vektoroperationen in einer zweistufigen Pipeline aus. Dies ermöglicht eine signifikante Verhaltensverbesserung, da das Aufrufen und die Exekution von Operanden für aufeinanderfolgende Vektorelemente gleichzeitig ausgeführt werden anstatt in einer strikt sequentiellen Weise. Der DSP-Modul 16 kann bis zu zwei Datenelemente gleichzeitig aufrufen, wobei er seinen Adreßgenerator 28 für den Systemspeicherzugriff und Zugriff auf die interne Matrix 22 für den zweiten Operanden verwendet. Während des Aufrufens von Operanden für ein Vektorelement führt der DSP-Modul 16 die Multiplikations-und Addieroperationen au dein vorhergehenden Vektorelement aus.
Der DSP-Modul 16 enthält sieben Register zusätzlich zu der RAM-Matrix 22. Auf diese Register wie auch auf die interne Speichermatrix 22 wird von dem Allgemeinzweckprozessor 18 als speichertabellierte Eingangs-/Ausgangskomponenten zugegriffen. Jede Speicherstelle in der internen Speichermatrix 22 ist 32 Bits weit und hält eine komplexe Zahl.
Wie oben erwähnt, ist die interne Speichermatrix 22 nicht darauf beschränkt, Filterkoeffizienten für einen spezifischen DSP-Algorithmus zu speichern. Sie kann auch als integrierter schneller O-Wartezustandspeicher für das Speichern von Befehlen und Daten verwendet werden, die von dem Allgemeinzweckprozessor 18 verwendet werden, wie auch für die Speicherung ausgewählter Operanden zur Verwendung durch den DSP-Modul 16 für die Verarbeitung einer Vielzahl von Datensignalformaten.
Die Speichermatrix 22 kann für Befehlsaufrufe mit nur einer Einschränkung verwendet werden: Befehle müssen in die Matrix 22 unter Verwendung von wortausgefluchteten Zugriffen geladen werden. Dies kann durch Bewegen des ausgefluchteten Doppelworts vom Systemspeicher zur Speichermatrix 22 erzielt werden. Daten können ebenfalls in der Speichermatrix 22 mit einer Einschränkung abgelegt werden: Speicherung von Daten in der Matrix 22 kann nur erfolgen, wenn alle Daten unter Verwendung ausgefluchteter Wort- oder Doppelwortzugriffe eingeschrieben werden.
Das Multipliziereingangsreglster Y ist ein 32-bit-Register, das einen komplexen Operanden hält. Das Multipliziereingangsregister Y ist in zwei aufeinanderfolgende Worte tabelliert, die als Y0 und Y1 bezeichnet werden.
Das Akkumlatorregister A ist ein 32-bit-Register, das ein komplexes Resultat hält. Das Register A ist in aufeinanderfolgende Worte tabelliert, ebenfalls mit A0 und A1 bezeichnet. Intern sind A0 und A1 32-bit-Register. Es sind jedoch nur Bits 15-30 (d.h. 16 Bits) sichtbar. Der Rest der Bits wird für einen höheren dynamischen Bereich und Zwischenberechnungen verwendet.
Die Wirkungsweise des DSP-Moduls 16 wird nun in größeren Einzelheiten beschrieben, wobei die folgenden Ausdrücke in der Betriebsbeschreibung verwendet werden:
C(i) Eine komplexe Eingabe in die interne Speichermatrix 22, wobei Eingabe (i) von dem Adreßgenerator 28 ausgewählt oder auf die direkt von CPU 18 zugegriffen werden kann;
D(i) Komplexe Daten von dem Systemspeicher, aufgerufen unter Verwending des Adreßgenerators 28;
Y Komplex-Multiplizier-Eingangsregister 30 in Fig. 4;
D(i)* Das komplexe Konjugat von D(i);
A Komplexe Akkumulatorregister.
Der DSP-Modul 16 führt die folgenden sechs Basisbefehle aus:
VCMAC Komplex-Vektormultiplizieren/Akkumulieren
VCMAG Komplex-Vektorgröße
VCMAD Komplex-Vektormultiplizieren/Addieren
VCMUL Komplex-Vektormultiplizieren
LOAD Einschreiben in C, Y, A oder DTL
STORE Lesen aus C, Y, A, ST oder CTL.
Die VDMAC-, VCMAD- und VCMUL-Befehle verwenden die folgenden Parameter:
D Vektorstartadresse im Systemspeicher
C Vektorstartadresse in internem RAM
Vektorlänge
Steuerbits.
Der VCMAG-Befehl verwendet nur die letzten drei Operanden.
Komplexe Zahlen sind in der internen Speichermatrix 22 als Doppeiworte organisiert. Jedes Doppelwort enthält zwei 16 bit aufweisende fraktionale Zweierkomplement-Festpunktganzzahlen. Das niedrigstellige Wort enthält den Realteil der Zahl. Das höchststellige Wort enthält den Imaginärteil der Zahl.
Die komplexen Vektoren, die von dem DSP-Modul 16 verwendet werden, bestehen aus Matrizen komplexer Zahler, gespeichert in aufeinanderfolgenden Adressen. Komplexe Vektoren müssen zu Doppelwortbegrenzung ausgefluchtet sein. Fig. 6 illustriert die Speicherorganisation eines Vektors D.
Indem auf Fig. 5 zurückgekommen wird, enthält die arithmetische Logikeinheit 26 des DSP-Moduls 16 einen 16x16-Multipliererer 26a und einen 32-bit-Addierer/Akkumulator 26b. Bits 15-30 (16 Bits) des Ergehnisses werden gerundet und können gelesen werden, indem man auf das Register A zugreift. Wenn ein Übertrag während einer Operation festgestellt wird, wird das Statusregisterübertragbit (ST) und entweder das OP0-Bit oder das OP1-Bit auf "1" gesetzt.
Wenn Daten in den Addierer/Akkumulator 26b geladen werden, werden die 16 Datenbits in Bits 15-30 geladen, die unteren Bits werden auf "0" gesetzt, während das Bit 31 denselben Wert wie das Bit 30 (Vorzeichenerstreckung) erhält. Ein Übertrag wird erkannt immer dann, wenn der Wert von Bit 30 von dem Wert des Bit 31 abweicht.
Jede DSP-Basisoperation oder auszuführender Befehl von dem DSP-Modul 16 wird durch zwei OP-Codebits gesteuert (OPC0 bzw. OPC1) sowie durch zwei Spezifikatoren (COJ bzw. CLR). COJ spezifiziert, ob der Operand am Zugang D des Multiplierers 26a vor der Multiplikation konjugiert werden muß. Das CLR-Bit wird verwendet, um den Befehlssatz auszudehnen. Bei VCMAC und VCMAG spezifiziert CLR, ob der Akkumulator 26b zu Beginn der Vektoroperation gelöscht werden muß. Bei VCMAD spezifiziert CLR, daß die Operation den Wert von C(i) ignorieren wird. Bei VCMUL indiziert CLR, daß der Wert von D(i) anstelle von 1+D(i) zu nehmen ist.
Fig. 7 gibt eine Zusammenfassung des Satzes von grundsätzlichen DSP-Operationen, die von dem DSP-Modul als eine Funktion von OPC1-, OPC0-, COJ- bzw. CLR-Bits in dem CTL-Register ausgeführt werden. In Fig. 7 repräsentiert "SIGMA" das Summationszeichen
Alle Operanden sind komplexe Zahlen. Demgemäß zerfällt A = SIGMA C(i)xD(i) in:
Der Akkumulator 26b, das Multipliziereingangsregister Y, die Register des externen Datenzeigers DPTR und des Koeffizientenzeigers CPTR werden als zeitweilige Register während Vektoroperationen benutzt. Werte, gespeichert in diese Register vor der Aktivierung des DSP-Moduls 16, werden zerstört. Wenn der Inhalt des Akkumulatorregisters A nach einer Operation des DSP-Moduls 16 als Anfangswert für die nächste Operation verwendet wird, muß im Gedächtnis behalten werden, daß die niedrigststelligen Bits einen von null abweichenden Wert haben können.
Wie oben angegeben, greift der DSP-Modul 16 auf Datenmatrizen in externem Speicher unter Verwendung des DPTR-Zeigers als eine Adresse zu. Die DS0- und DS1-Bits des CTL-Registers steuern die Größe der Matrix. Der DSP-Modul 167 ermöglicht eine bequeme Art der Handhabung von Datenmatrizen als ein FIFO. Nur die angemessene Zahl niedrigststelliger Bits des DPTR werden bei jedem Zugriff inkrementiert. Die oberen Bits bleiben konstant. Fig. 8 zeigt, welche Bits inkrementiert werden. Der Rest bleibt konstant.
Zusätzliche Information bezüglich des Datenverarbeitungssystems 10 kann man durch Bezugnahme auf die gleichzeitig anhängige Nr. 90120850.4 vom 31. Okt. 1990 "Integrated Digital Signal Processor/General Purpose CPU with Shared Internal Memory" erhalten, welche Anmeldung weiteren Hintergrund für die vorliegende Erfindung liefert.
In einigen Anwendungen kann das von dem Datenverarbeitungssystem 10 empfangene Signal ein Frequenzverschiebungsverschlüsselungssignal FSK sein. Die vorliegende Erfindung schafft Techniken für die Verwendung des Systems 10 für die Synchronisationszeitlagewiedergewinnung in einem FSK-Signal mit Baud-Begrenzungen.
Fig. 9 zeigt ein Blockdiagramm der grundsätzlichen Architektur eines synchronen FSK-Erfassungsmoduls 100 gemäß der Erfindung. Der Modul 100 besteht aus einem Abwärtskomplexumsetzer 102, einem Phasenkomparator 104 und Synchronisator 106, der Entscheidungs- und Zeitlagelogik enthält.
Das Eingangssignal zu dem Modul 100 wird zunächst in Digitalformat durch beispielsweise einen Impulscodemodulations-(PCM)-Coder/Decoder gebracht und dann in lineares Format expandiert. Die Abtastrate Fs beträgt 9600 Abtastwerte pro Sekunde. Alternativ kann das Eingangssignal direkt mit einer PCM-Verbindung oder einem linearen A/D-Umsetzer verbunden sein. Eingangsabtastwerte werden nur bei der Baud-Rate (300 mal/Sekunde) verarbeitet, wobei der Dezimationsfaktor 1:32 eine Hauptwirkungsgradverbesserung gegenüber konventionellen FSK-Demodulationstechniken darstellt.
Wie in Fig. 10 und in größeren Einzelheiten in Fig. 11 gezeigt, werden in dem Abwärtskomplexumsetzer 102 sechzehn Abtastwerte mit einem festen Komplexträger multipliziert zusammen mit den vorherigen sechzehn Abtastwerten, gefaltet durch die zweiunddreißig Anzapfungen endlicher Impulsreaktionsfilterkoeffizienten (FIR). Die dezimierten Ausgänge werden als C1.Re und C1.Im identifziert. Die beiden Tiefpaßfilter, Realfilter 108 und Imaginärfilter 110, werden durch das System 10 in einem komplexen FIR-Befehl VCMAC (oben beschrieben) ausgeführt. Sechzehn zusätzliche Abtastwerte treten ein (T/2), und ein anderer Ausgang (C2.Re, (C2.Im) wird berechnet.
Das Tiefpaßfilter ist ausgelegt, um die Bandbreite auf die Hälfte der Baud-Rate (150 Hz) zu reduzieren, und um Intersymbolinterferenz zu verhindern. Fig. 12 illustriert den Frequenzgang eines Tiefpaßfilters für 300 bps Empfang.
Demgemäß bearbeitet der Modul 100 jeweils 16 Abtastwerte auf den letzten 32 Abtastwerten und erzeugt zwei Entscheidungsbits pro Realbit. Ein Bit ist die Realentscheidung, und das andere ist ein Übergangsbit zwischen zwei Bauds. Um diese Situation zu erreichen, werden - wie in Fig. 10 gezeigt - die letzten drei Entscheidungen betrachtet. Wenn ein Übergang von von 0 zu 1 oder umgekehrt zwischen dem ersten und dem dritten Bit erfolgt, dann hat das mittlere Bit (das zweite) eine gleiche Wahrscheinlichkeit, 0 oder 1 zu sein. Wenn es eine 1 ist, wird die Zeitlagekorrektur durch Bewegen des Abtastfensters in Richtung des 0-Bit ausgeführt und umgekehrt.
Die Zeitlageentscheidung wird effizient implementiert, indem man die drei Bits als einen Index für eine 8-Eingabe-Suchtabelle verwendet, die Vorrücken-, Zurückrücken- und Keine-Handlung-Richtungen enthält.
Die Synchronisationslogik, gesteuert von den Vorrück-/Zurückrück-Signalen kann die Anzahl von Abtastwerten ändern, die von dem ersten Filter verarbeitet werden, um entweder sechzehn (Normal), fünfzehn (Verzögerung) oder siebzehn (Vorrücken) zu sein.
Wie oben erwähnt, vergleicht der Phasenkomparator 104 die beiden beabstandeten Komplexpunkte (T/2), (C1, C2). Wenn das Resultat positiv ist, wird eine Frequenz erfaßt. Wenn das Resultat negativ ist, wird die zweite Frequenz erfaßt.
Der Phasenkomparatorbetrieb wird mittels "Komplex-multiplizierkonjiigiert-" Befehlen ausgeführt, welche die beiden Komplexpunkte multiplizieren. Nur das imaginäre Ergebnis wird verwendet. Das Resultat sollte +/- 60º sein.
Fig. 13A-13G kombinieren sich zu einem detaillierten Flußdiagramm des synchronisierten FSK-Erfassungsbetriebes der vorliegenden Erfindung.
Das folgende Glossar definiert die Symbole und Ausdrücke, verwendet in Fig. 13A-13G:
Fig. 14 illustriert die Zeitlagewiedergewinnungsoperation.
Es versteht sich, daß verschiedene Alternativen bei den Ausführungsformen der hier beschriebenen Erfindung bei der Praktizierung der Erfindung verwendet werden können. Es ist beabsichtigt, daß die folgenden Ansprüche den Schutzumfang der Erfindung definieren und das Verfahren innerhalb des Schutzumfangs dieser Ansprüche dadurch abgedeckt wird.

Claims

1. Ein Verfahren für die Zeitlagewiedergewinnung von Daten in einem Frequenzverschiebungsverschlüsselungssignal (FSK) unter Verwendung von zwei Basisbandpunkten pro Symbol, welches Verfahren umfaßt:

(a) Abwärtsumsetzung des FSK-Signals in ein komplexes Basisbandssignal;

(b) Abtasten des komplexen Basisbandssignals bei einer Mehrzahl von Komplex-Punkten pro Symbolzeitperiode T zum Bereitstellen einer Mehrzahl voll Komplex-Abtastwerten;

(c) Multiplizieren mit konjugierten zwei Komplex-Punkten im Abstand von T/2 zum Bereitstellen eines Komplex-Resultats alle Halbsymbolperioden T/2;

(d) Verwenden des Vorzeichens des imaginären Teils des komplexen, Ergebnisses zum Bereitstellen eines entsprechenden Vorzeichenbits; und

(e) Verwenden des laufenden Vorzeichenbits und der beiden unmittelbar vorausgehenden Vorzeichenbits für das Erzeugen von Befehlen für das Beschleunigen oder Verzögern des Abtastfensters, das in dem Abtastschritt (b) verwendet wird.

2. Verwendung des Verfahrens nach Anspruch 1 in einem FSK-Modem.

3. Verwendung des Verfahrens nach Anspruch 1 in einem V.21-Modem.

4. Verwendung des Verfahrens nach Anspruch 1 in einem kombinieten QAM und FSK-Modem.