JPH01161936A - デジタルｐｌｌによるクロック回復装置 - Google Patents

デジタルｐｌｌによるクロック回復装置

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JPH01161936A
JPH01161936A JP63290358A JP29035888A JPH01161936A JP H01161936 A JPH01161936 A JP H01161936A JP 63290358 A JP63290358 A JP 63290358A JP 29035888 A JP29035888 A JP 29035888A JP H01161936 A JPH01161936 A JP H01161936A
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phase
data
signal
recovery device
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JP63290358A
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Ernest E Bergmann
アーネスト　アイゼンハート　バーグマン
Sherre M Staves
シェール　マリー　ステーブス
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 〔産業上の利用分野〕 本発明は、デジタル・フェイズ・ロック・ループ（以下
、ｒデジタルＰＬＬ」、若しくは、ｒＤＰＬＬＪと略す
）方式による、データ・クロック同期段溝に関し、特に
、受信データとクロックとの同期を速やかに達成し得る
、有用なりＰＬＬ応用機器に関する。
〔従来技術の説明〕
種々のデジタル・コミュニケーション・システムに於い
て、受信装置が用いられている。該受信装置では、受信
データの読み取りを確実に行うために、データと制御ク
ロックとを同期させることが必要とされる。
かかる要請に応えるべく、一般に、上記受信装置は、「
クロック回復回路」として知られる回路を有している。
従来、多種類のクロック回復機構（即ち「クロック回復
回路」を存する機構）が開発され、長距離データリンク
機器に応用されている。
かかる従来のクロック回復機構では、概して、アナログ
ＰＬＬ１ｕ置が利用されている。
該アナログＰＬＬ装置は、通常、位相検出器、ローパス
フィルタ、及び、電圧制御発振器（ｖＣＯ）を有する。
ここに、位相検出器は、基準クロックの位相と受信デー
タの位相とを比較し、位相差に対応する制御偏差信号（
エラーシグナル）を発生する。また、ローパスフィルタ
は、該制御偏差信号を、制御偏差電圧（エラーボルテー
ジ）に変換する。また、電圧制御発振器は、該制御偏差
電圧によって制御される周波数の信号を出力する。
しかし、アナログＰＬＬ回路は、一般に、構成が複雑で
ある。また、種々のコンデンサと抵抗部品とを有するた
め、一体構造に集積化することが困難である。
一方、デジタルＰＬＬによるクロック回復機構を利用す
る装置としては、例えば、１９７６年９月２８日に、Ｃ
，Ｊ、？レフ（Ｍａｌｅｋ）に対して発行された、米国
特許３９８１４９８号に開示されている装置がある。
上記装置では、発振器、プログラム可能な周波数分割器
（以下、ｒＰＦＤＪ、と略す）、位相検出器、及び、デ
ータ遷移検出器（データ・トランジンヨン・ディテクタ
）が用いられている。
ここに、データ遷移検出器は、データの遷移毎に、確定
幅のパルスを発生する。また、発振器は固定周波数の信
号を発生し、該信号は、ＰＦＤによって分割されて、所
望の周波数のクロック信号とされる。
位相検出器は、データの位相と発振器の位相とを比較す
る。これは、クロック信号の位相を、データ遷移に同期
させるためである。即ち、クロック位相が、データの位
１相に対して進んでいるか、又は、遅れているかに応じ
て、ＰＦＤの除数を、クロック位相が遅れるように、或
いは、進むように調整し、これにより、クロック位相と
データ遷移とを同期させるのである。
しかし、上記Ｃ，Ｊ、マレクによる装置は、りロック位
相の調整が、データの遷移毎に為されるため、クロック
出力サイクルに於いて、位相ジッタを生じ易いという問
題点を有する。
本発明は、上記先行技術の問題点に鑑み為されたもので
あり、受信データの符号化の態様にかかわらず、速やか
にクロックを同期させ得るクロック回復機構を提供する
ものである。
（発明の概要） 先行技術の前記問題点は、本発明によって、以下のよう
に解決される。
まず、基準クロック（水晶発振器）を用いて、位相遅れ
のある多数のクロックパルスを発生させる。また、上記
基準クロックのインターバルの各異なる位置で、受信デ
ータをサンプルする。該サンプルしたデータを分析し、
クロック位相が正確であるか、または、調整が必要であ
るか、を決定する。即ち、 サンプル値が、全て一致する場合は、位相調整は不要で
ある。逆に、いづれかのサンプル値が一致しない場合は
、全てのサンプル値が一致するまで、クロック位相をイ
ンクリメントまたはデクリメントして、位相調整を行う
。
また、前記インターバルの中央でのサンプル値。
を、タイミング修正データの出力信号として確定する。
これは、受信データとクロックとの非同期（ミスアライ
ンメント）の程度にかかわらず、上記中央でのサンプル
値が、妥当なデータである可能性が高いからである。
本発明の一実施例では、最新のクロック位相値と前記サ
ンプル値とを人力情報とするプログラム可能なロジック
アレイ　（以下、ｒＰＬＡＪ、と略す）にようて、位相
調整を行う。
また、ＰＬＡを、先の位相調整コマンドを記憶するよう
に設計してもよい。その場合には、２つのクロック位相
間における位相調整の振動を防止できる。位相調整の振
動とは、位相調整コマンドとして、インクリメントコマ
ンドとデクリメントコマンドとが交互に送信される結果
、位相が定まらなくなることをいう。
また、任意の所定値で位相をロック、即ち保持させる機
能、或いは、特定の調整の間、成る位相を強制する機能
、を付加してもよい。
以下、本発明の種々の特徴を、添付図面を参照しつつ、
より詳しく説明する。
〈以下、余白〉 （実施例の説明） 第１図は、本発明にかかるＤＰＬＬクロック回復装置の
構成例を示すブロック図である。
図示のように、クロック回復装置１０は、第１遅延回路
１２、第２遅延回路１４、基準クロック１６、ラッチ群
１８、位相決定回路２０、及び１／Ｎ位相セレクタ２２
、を有する。
受信データＤは第１遅延回路１２に入力する。
第１遅延回路１２は、受信データＤ基づき、該データＤ
の遅延波形として表され、かつ、相互に独立である３つ
のデータＤＤＩ、ＤＤ２、ＤＤ３を発生して出力する。
一方、第２遅延回路１４は、Ｎ　（Ｎは大きな正の整数
）個の独立なりロック信号を発生する。該Ｎ個のクロッ
ク信号の周波数は等しく、また、位相はΔφづつ異なる
。即ち、図示のように、基準クロック（例えば、水晶発
振器）１６からの信号が第２遅延回路１４に入力し、こ
れに基づき、Ｎ個のクロック信号が発生される。
また、上記タップ数Ｎによって、隣接するりロックの位
相差Δφが定まる。例えば、Ｎ＝１０．ｆ　（＝１／Ｔ
）＝２０　ＣＭＨ２Ｅ〈ｆ；クロック周波数、Ｔ；クロ
ック周期〉であれば、 Δφ工５（ｎＳ） となる。
上記Ｎ個のクロック信号は、各独豆に位相セレクタ２２
に入力する。位相セレクタ２２は、上記Ｎ個のクロック
信号から、所望の位相のクロック信号を選択して出力す
る。選択は、位相決定回路２０からのコマンドにしたが
って実行される。
また、位相セレクタ２２からの出力は、図示のように、
ラッチ群１８にクロック人力する。これにより、ラッチ
群１８には、前８己３つの遅延データＤＤＩ、ＤＤ２、
ＤＤ３がラッチされる。また、ラッチ群１８からは、上
記遅延データＤＤ１、ＤＤ２、ＤＤ３の論理レベル（上
記クロックによってラッチされた論理レベル）が出力さ
れ、タイミング修正データＲＤＩ、ＲＤ２、ＲＤ３、と
して、確定される。
以上のようにして、本発明の課題の解決は、与えられた
Ｎ個の位相から、適切な１つの位相を選択することに帰
着される。
上記選択は、位相決定回路２０によって実行される。即
ち１、位相決定回路２０は、タイミング修正データＲＤ
Ｉ、ＲＤ２、ＲＤ３、をサンプル人力するとともに、最
新のクロック位相φ。を入力する。さらに、該データＲ
ＤＩ、ＲＤ２、ＲＤ３のサンプル値を比較し、前記最新
のクロック位相φ。が、正しいか、或いは、修正（イン
クリメント、または、デクリメント）を必要とするかを
決定する。
第２図〜第４図に従い、位相決定回路２０の作用を詳述
する。
第２図は、受信データを示すタイムチャートである。図
中、クロックは、垂直線で示され、また、各データビッ
トでのＲＤＩ、ＲＤ２、ＲＤ３の位Ｉは、それぞれの符
号で示されている。
ＲＤｌ、ＲＤ２、ＲＤ３の位置は、例えば、それぞれ、
各データビット長の１０％、５０％、９０％の位置とし
て示される。これは、２５％、５０％、７５％の位置と
してもよい。
また、本発明では、中央に位置するデータのサンプリン
グは、データビット長の略５０％の位置で行う。なんと
なれば、該５０％の位置は、初期におけるクロックとデ
ータとの非同期にかかわらず、当該データビットの正確
な筐を示す可能性の高い位置だからである。このため、
ＲＤ２が、本クロック回ｔＩ装置１０のタイミング修正
データ出力として採用されている。
第２図には、特別な状態、即ち、クロック位相がデータ
と正確に同期し、ＲＤＩ、ＲＤ２、ＲＤ３のサンプル値
が、常に等しくなっている状態が示されている。即ち、
位相決定回路２０への人力であるＲ−ＤＩ、ＲＤ２、Ｒ
Ｄ３の値は、”　１−１−１”、または、”０−０−０
”のいづれかである。この場合、位相決定回路２０は、
位相セレクタ２２に対して、「更新不要（≠デクリメン
ト。
≠インクリメント）」のコマンドを送信する。
しかし、最初に受信されたデータが基準クロックと同期
することはほとんどなく、なんらかの調整が必要とされ
る。
第３図は、クロック位相が受信データの位相よりも進ん
でいる場合を示す。
第３図（ａ）に於いて、サンプル値ＲＤＩＳＲＤ２の論
理レベルは、ともに”０”である。しかし、第３番目の
データサンプル前にデータビットの遷移が生じているた
め、サンプル値ＲＤ３の論理レベルは、”１”となる。
このため、位相決定回路２０には、０−０−１”が入力
する。その結果、位相決定回路２０は、デクリメントコ
マンド（クロック位相をデクリメントすべき信号）を発
生し、位相セレクタ２２へ送信する。
位相セレクタ２２は、上記デクリメントコマンドに応じ
て、前回のクロック位相に対し、”−Δφ″変位した位
相のクロックを選択する。該選択された位相のクロック
は、ラッチ群１８、及び、位相決定回路２０へ送信され
る。
第３図（ｂ）は、上記調整結果を次のデータビット上に
表すものである。第３図（ｂ）では、りロック位相は、
”Δφ”調整されている。
図示のように、非同期の程度は減少したにもかかわらず
、データとクロックとは、未だ同期には至らず、位相決
定回路２０への新しいサンプル値人力は、”　１−１−
０”となる。
該新サンプル値人力により、位相決定回路２０は、再び
デクリメントコマンドを発生し、位相セレクタ２２へ出
力する。その結果、再び、−Δφ”変位された位相のク
ロックが選択される。
第３図（Ｃ）は、上記２番目の調整結果を示すものであ
る。
該２番目の調整により、クロックとデータは、正確に同
期する。即ち、最新のサンプル値ＲＤＩ、ＲＤ２、ＲＤ
３は、同一レベルである０−０−０”となる。
上記新サンプル値”０−０−０”が人力されると、位相
決定回路２０は位相セレクタ２２に対して、サンプル値
が同一である状態が維持される限り、現在のクロック位
相を維持、即ち、ホールドすべき信号（更新不要コマン
ド）を出力する。
第４図は、前記第３図の場合とは逆に、クロック位相が
、データ遷移に対して遅れる場合を示すものである。
第４図（ａ）では、ＲＤＩ、ＲＤ２、ＲＤ３の論理レベ
ルは、順に、”１−０−０″である。
上記サンプル値“　ｌ−０−０”の人力により、位相決
定回路２０は、インクリメントコマンドを発生して、位
相セレクタ２２へ出力する。
該インクリメントコマンドに応じて、位相セレクタ２２
は、最新のクロック位相を”Δφ”進め、該進めた位相
のクロック信号を、ラッチ群１８、及び、位相決定回路
２０へ送信する。
第４図（ｂ）は、上記圧の位相調整の結果を受信データ
上に示すものであり、関連するクロックサイクルに対す
る位相決定回路２０へのサンプル値人力は、”０−１−
１″となる。
第４図（Ｃ）、（ｄ）に示すように、受信データにクロ
ック位相を同期させるためには、さらに２つの位相調整
ステップが必要とされる。
第４図（Ｃ）に詳細に示すように、”Δφ”の位相調整
が、第４図（Ｃ）〜禽４図（ｄ）間で行われるためには
、２つのデータビットのサンプルが必要である。これは
、受信データに於いて、論理”０”レベルのデータが連
続しているため、第４図（Ｃ）での初回のサンプル値が
、”０−〇−〇”となっているためである。
下表は、サンプル値人力に対する位相決定回路２０の作
用を、要約して示すものである。
前述のように、位相調整角Δφの大きさは、第２遅延回
路１４のタップ数Ｎの関数である。即ち、タップ数Ｎを
増やすと、位相調整角Δφの大きさは、減少する。
泣ト目調整角Δφの大きさを減少させることにより、ク
ロック位相とデータとの同期精度を、より一層、高める
ことができる。しかし、その場合には、第２遅延回路と
して、より一層、大きな回路を必要とする。また、同期
までの所要時間も、より一層、長くなる。
本発明の一実施例に於いて、位相決定回路２０の前記機
能は、プログラマブル・ロジック・アレイ　（ＰＬＡ）
によって、実行される。
周知のように、ＰＬＡは、一連の論理機能を遂行するべ
く所望の構成に接続された複数の論理ゲートから成る。
本発明の位相調整機能を遂行させるべくＰＬＡを構成す
る方法としては、種々多数の方法がある。しかし、いづ
れの方法も、当該技術分野の専門家にとって実現が容易
であるため、その詳細については言及しない。
前記位相調整用にＰＬＡを使用する場合に、ＰＬ　Ａの
余剰キャパシティを利用し、その設計に、付加的な保護
及び機能を採り入れてもよい。
付加的な保護及び機能とは、例えば、前記クロツク信号
についての唯一の妥当な位相を、ＰＬＡに、確実に選択
させ得る手段である。さもなければ、ＰＬＡは、イリー
ガルステートに留まる。少なくとも１つの位相を確実に
選択させるために、ＰＬＡに、外部リセット信号を受は
付けさせることとする。外部リセット信号は、暗黙値に
よって特定位相を選択させるための信号である。また、
暗黙値による上記選択は、ＰＬＡのプログラミングによ
って規定されるものであり、ランダムとすることも、或
いは、固定的とすることも可能である。
上記リセット信号のＰＬＡへの人力は、クロックモニタ
２４によって実行される。クロックモニタ２４は、位相
セレクタ２２から出力されるクロック信号に対する監視
機能を有する。即ち、位相セレクタ２２が正当なりロッ
ク信号を発生している場合は、クロックモニタ２４は、
アクティブとはならない。しかし、クロックモニタ２４
に人力する回復クロック信号が、正当なりロックでなく
なった場合（もしくは、信号が人力しなくなった場合）
は、クロックモニタ２４からＰＬＡに対して、リセット
信号が送信される。クロックモニタ２４は、例えば、ア
ナログ（または、デジタル）タイマによって構成できる
。該タイマは、クロック信号の人力毎に計時を開始し、
所定時間、正当なりロック信号が人力しない場合に、上
記Ｐ　Ｌ　Ａへの出力信号を発生するタイマである。
例えば、サンプル値”ｌ−０−１”、のような不法な信
号入力に起因して、２以上のクロック位相が選択された
場合には、その対策として、ＰＬＡを、選択された特定
の１のクロック位相のみを採用し、他のクロック位相を
無視するように構成してもよい。例えば、上記２以上の
クロック位相の内、最先に選択されたクロック位相を選
択するようにする。或いは、上記２以上のクロック位相
の内、個のクロック位相を、ランダムに選択させること
としてもよい。その他、同等の選択基準を採用してもよ
い。
以下に、前記付加的な保護及び機能、の他の例を説明す
る。
まず、第１図中「フォース」としてＰＬＡに外部人力す
る信号について説明する。
該「フォース」入力は、その名が意味するように、サン
プル値ＲＤＩ、ＲＤ２、ＲＤ３の人力による位相調整を
無視させ、その代わりに、外部入力される位相調整手続
きを実行させる。
上記「フォース」人力は、送信側のクロックとの同期を
とるために、受信されるデータ中のクロック成分を必要
とする機器に於いて、データが送信されて来ない場合に
有用である。
次に、第１図中「ホールド」としてＰＬＡに外部入力す
る信号について説明する。
該「ホールド」入力も、サンプル値ＲＤＩ、ＲＤ２、Ｒ
Ｄ３の入力による位相調整を無視させる信号である。こ
の場合、ＰＬＡは、位相セレクタ２２に対して、最新に
選択されたクロック位相を維持すべきコマンドを送信す
る。
上記「ホールド」の機能は、受信データ中に既知の割り
込みがあり、該受信データのサンプル値に基づく位相調
整が、信頼できない場合に使用される。
以上の説明に於いて、受信データのサンプル値は、ＲＤ
Ｉ、ＲＤ２、ＲＤ３、である。即ち、サンプル数＝３、
の場合が説明されている。しかし、受信データのサンプ
ル数は「３」に限定されず、任意とすることができる。
上記サンプル数を増やすことにより、追加情報を得るこ
とができる。例えば、サンプル数を増やす（例：サンプ
ル数＝７）ことにより、データ遷移時刻の精密な検出が
容易となる。これにより、クロック位相とデータとの同
期達成までの所要時間が短縮される。
上記事情は、第５図によって説明される。同図には、サ
ンプル数＝７、とした場合の、２つの状態が示されてい
る。
第５図（ａ）は、クロック位相とデータとが同期に近づ
いた状態を示す図であり、データ値の遷移は、サンプル
６〜サンプル７、間で発生している。この場合、クロッ
ク位相がデータとの同期に近づいているため、前記位相
調整角Δφの値にかかわらず、同期達成までには、ＰＬ
Ａによる２〜３回の位相調整で足りる。
一方、第５図（ｂ）は、クロック位相とデータとの同期
から遠い状態を示す図であり、データ値の遷移は、サン
プル３〜サンプル４、間で発生している。該遷移位置情
報（サンプル３＝’０”。
サンプル４＝”１″）に基づき、ＰＬＡは、位相セレク
タ２２に対して、 ＭＸΔφ（Ｍ＞１） の位相調整を行うべきコマンド（インクリメントコマン
ド、または、デクリメントコマンド）を送信することが
できる。例えば、クロック位相を、３×Δφ 増加させるべきコマンドを、位相セレクタ２２に対して
送信することができる。これにより、クロックとデータ
との同期達成全所要時間が、大幅に短縮される。
以上より明らかなように、上記サンプル数を増やすほど
、ＰＬＡが、データ遷移時刻を精密に検出することが、
容易となる。
なお、データのサンプル間隔（データビット上に仮想さ
れるサンプル位置の間隔）は、均等でなくともよい。
例えば、データビット長の、９％、１９％、５０％、８
０％、８５％、の位置でサンプルしてもよい。或いは、
５％、１０％、１５％、２０％、５０％、７５％、９０
％、の位置としてもよい。
特に、後者のサンプル位置は、データ転送デバイスによ
る雑音（例ニジツタ雑音）が、データビットの初端付近
で発生し易いという特性に鑑み、重要である。かかる非
対称なデータサンプルは、位相決定回路が正当なりロッ
ク位相を決定する上で、助けとなる。
また、データのサンプル値を、データのタイミング修正
、及び、回復クロックの生成、以外の用途に、用いるこ
とができる。
例えば、データ立ち上がりエツジでの位相調整数を、デ
ータ立ち下がりエツジでの位相調整数と対照して処理す
ることにより、容易に、パルス幅の歪みを明らかにする
ことができる。
即ち、データ立ち下がりエツジ側における反対符号の位
相調整が、立ち上がりエツジ側よりも発生している場合
は、パルス幅の歪みが発生しているものと考えられる。
また、受信データ中のジッタの程度を、前記サンプル値
に基づき、以下のようにして調べることができる。
即ち、ジッタは、データの理想的なりロック位置からの
オフセットとして定義される。該ジッタに起因して、位
相決定回路に対して、誤データの送信される場合が発生
する。かかる場合、上記誤データを入力した位相決定回
路は、位相セレクタに対して、本来は不要であるクロッ
ク位相の変更を要求することとなる。
したがって、同期達成後に発生する上記要求数をモニタ
することによって、ジッタに関する情報を得ることがで
きる。
さらに、３以上のデータビットのサンプルを用いると、
ジッタの所定の特性（例ニガウス特性）を決定すること
ができる。
第６図は、本発明の他の実施例にかかるクロック回復機
構の構成を示すブロック図である。
本実施例では、第１図の実施例とは異なるクロッキング
調整を採用しているため、第１遅延回路１２　（第１図
参照）が、使用されていない。
第６図の回路３０では、タイミング修正データＲＤＩ、
ＲＤ２、ＲＤ３は、ラッチ３２．３４．３６、によって
、それぞれ生成される。ここに、ラッチ３２．３４．３
６は、それぞれ異なる位相のクロック、即ち、位相セレ
クタ３８によって生成され、それぞれ、φ。１、φ。、
φ、。×の位相ををするクロック、に応答する。
位相セレクタ２２　（第１図）と同様に、位相セレクタ
３８は、最新に選択された位相φ１のクロック信号を発
生する。さらに、位相セレクタ３８は、上記最新の位相
φ、よりも所定角度遅れた位相φ−７のクロック信号、
及び、上記所定角変進んだ位相φ。、Ｘのクロック信号
を生成する。
図示のように、上記位相φ。−７１，〉１、φＲ（−Ｘ
のクロック信号は、ラッチ３２．３４．３６に、それぞ
れクロック入力し、タイミング修正データＲＤＩ、ＲＤ
２、ＲＤ３を、出力させる。なお、　。
データＲＤ２は、本実施例回路３０の出力データとされ
る。
なお、クロック信号φ１，９　は、上記３つのクロック
信号（ラッチ３２．３４．３６へ人力するクロック信号
）のいづれか１つを使用してもよく、また、他のクロッ
ク位相でもよい。
ＲＤＩ、ＲＤ２、ＲＤ３のサンプル値は、位相決定回路
２０に人力する。該位相決定回路２０は前述した方法に
より、受信データとクロックとの最新の位相関係を決定
する。
また、前述のように、位相決定回路２０が、常に正当な
りロック信号を出力し得るように、クロックモニタ２４
を付加してもよい。
また、本実施例に於いても、位相決定回路２０をＰＬＡ
によって構成し、さらに、該Ｐ　Ｌ　Ａに対して、前記
と同様な外部入力（リセット、ホールド、フォース）を
与え、前記と同様に機能せしむることとしてもよい。
また、第６図の実施例に変更を加え、各データビットに
ついて、４以上のサンプル値を発生せしめてもよい。こ
の場合、位相セレクタ３８からの出力ライン数、及び、
対応するラッチ数を増加させなければならない。
本発明の機能、即ち、データのタイミング修正機能、及
びクロック回復機能を遂行するための装置としては、上
記実施例装置以外に、種々の実施例装置があることを理
解されたい。
また、クロック回復機構は、ＮＲＺ、マンチェスタ等（
但し、これらに限定されない）の、任意の符号化機構と
ともに使用され得るものである。
く以下、余白〉
【図面の簡単な説明】
第１図は本発明の一実施例にかかるクロック回復機構の
構成を示すブロック図、第２図はクロック位相と受信デ
ータとの同期状態を示すタイムチアート、第３図（ａ）
〜（Ｃ）はクロック位相が受信データより進んでいる場
合の調整方法を説明するタイムチ丁−ト、第４図（ａ）
〜（ｄ）はクロック位相が受信データより遅れている場
合の調整方法を説明するタイムチャート、第５図（ａ）
〜（ｂ）はデータのサンプル数を増やした場合の利点を
説明するタイムチ丁−ト、第６図は本発明の他の実施例
にかかるクロック回復機構の構成を示すブロック図であ
る。 ２０・・位相決定回路 ２２．３８・・位相セレクタ 出　願　人：アメリカン　テレフォン　アンドテレグラ
フ　カンパニー

Claims (15)

    【特許請求の範囲】
  1. （１）受信されるデジタルデータに応答して、タイミン
    グ修正されたデータ出力信号と、回復されたクロック出
    力信号と、を発生するクロック回復装置であって、 送信されて来るデータを受信するためのデータ入力ライ
    ン、 該データ入力ラインに接続され、前記回復されたクロッ
    ク出力信号に応答して、前記送信されて来るデータから
    各データビットのＭ個のサンプルを出力として生成する
    ためのデータサンプル手段であって、Ｍは少なくとも３
    であり、１のサンプルは前記データビットの略中央点に
    位置して前記クロック回復装置の前記タイミング修正さ
    れたデータ出力信号として確定され、少なくとも１のサ
    ンプルは前記中央点の前に位置し、少なくとも１の他の
    サンプルは前記中央点の後に位置するデータサンプル手
    段、 所定周波数のクロック出力信号を発生する基準クロック
    手段、 を有し、さらに、 前記基準クロック出力信号に応答して、前記所定周波数
    のＮ個のクロック信号を発生するためのクロック位相発
    生手段であって、隣接するクロック信号は、位相角に於
    いて、位相間隔Δφとして示されている３６０°／Ｎづ
    つ区別されているクロック位相発生手段、 前記データサンプル手段からの前記Ｍ個のデータビット
    サンプルと、前記クロック位相発生手段からの前記Ｎ個
    のクロック信号に応答して、前記回復されたクロック信
    号を出力として発生するためのクロック位相決定・選択
    手段であって、前記Ｍ個のデータビットサンプルの論理
    レベルを比較し得、該論理レベルの全ての値が一致しな
    い場合は、最新の前記回復されたクロック出力信号の位
    相を、前記中央点の後の少なくとも１のサンプルがその
    値に於いて他と異なっている場合は前記位相をデクリメ
    ントするように、また、前記中央点の前の少なくとも１
    のサンプルがその値に於いて他と異なっている場合は前
    記位相をインクリメントするようにして調整し得るクロ
    ック位相決定・選択手段、 を有することを特徴とするデジタルＰＬＬによるクロッ
    ク回復装置。
  2. （２）請求項１に於いて、 Ｍは３であるクロック回復装置。
  3. （３）請求項１に於いて、さらに、 前記回復されたクロック出力信号に応答して、該回復さ
    れたクロック信号が与えられない場合に出力としてリセ
    ット信号を発生するためのクロックモニタ手段であって
    、該リセット信号を、前記クロック位相決定・選択手段
    に入力せしめ、前記少なくとも３のデータビットサンプ
    ルの値にかかわらず、クロック信号の所定の位相を選択
    せしむるクロックモニタ手段、 を有するクロック回復装置。
  4. （４）請求項３に於いて、 前記クロックモニタ手段は、アナログタイミング回路を
    有するクロック回復装置。
  5. （５）請求項３に於いて、 前記クロックモニタ手段は、デジタルタイミング回路を
    有するクロック回復装置。
  6. （６）請求項１に於いて、 前記クロック位相決定・選択手段は、 前記Ｍ個のデータビットサンプルと、前記回復されたク
    ロック信号とに応答して、出力として位相決定信号を発
    生するプログラム可能なロジックアレイ手段、 前記クロック位相発生手段によって発生されたＮ個のク
    ロック信号と、前記プログラム可能なロジックアレイ手
    段によって発生された前記位相決定信号とに応答して、
    出力として、前記Ｎ個のクロック信号の内、前記クロッ
    ク位相決定信号によって決定されて選択された１つを発
    生する選択手段、 を有するクロック回復装置。
  7. （７）請求項６に於いて、 前記プログラム可能なロジックアレイ手段は、外部から
    のホールド制御信号に応答して、前記Ｍ個のデータビッ
    トサンプルの値にかかわらず、所定のクロック位相で、
    前記選択手段の出力を維持するクロック回復装置。
  8. （８）請求項６に於いて、 前記プログラム可能なロジックアレイ手段は、外部から
    のフォース制御信号に応答して、前記Ｎ個のデータビッ
    トサンプルの値にかかわらず、所定数のクロック位相の
    間、前記選択手段の出力を継続的に修正するクロック回
    復装置。
  9. （９）請求項１に於いて、 前記データサンプル手段は、 前記送信されて来るデジタルデータに応答して、前記Ｍ
    個のサンプルデータビットを、並列出力として生成する
    ためのＭ分岐遅延ライン、 それぞれが、前記Ｍ個のサンプルデータビットの内の１
    と、前記回復されたクロック信号とに応答して、出力と
    して、Ｍ個のデータビットサンプルを生成するためのＭ
    個のラッチ、 を有するクロック回復装置。
  10. （１０）請求項９に於いて、 Ｍは３であるクロック回復装置。
  11. （１１）請求項９に於いて、 Ｍは３より大きく、 前記クロック位相決定・選択手段は、１より大きいクロ
    ック位相間隔でクロック位相をインクリメントまたはデ
    クリメント調整し得、隣接するデータビットサンプル間
    で論理値の変わる位置を調整するクロック回復装置。
  12. （１２）請求項１に於いて、 前記データサンプル手段は、 Ｍ個のクロック信号を発生するための手段であって、１
    のクロック信号は前記回復されたクロック信号の位相を
    有し、Ｘ個のクロック信号は前記回復されたクロック位
    相より遅れているクロック位相を有し、ＸはＭより小さ
    く、Ｍ−１−Ｘ個のクロック信号は前記回復されたクロ
    ック位相より進んでいるクロック位相を有する、手段、 送信されて来るデジタルデータに応答するＭ個のラッチ
    であって、各ラッチはＭ個のクロック信号の分離された
    １個に応答し、出力としてＭ個のデータビットサンプル
    を生成する、ラッチ、を有するクロック回復装置。
  13. （１３）請求項１２に於いて、 Ｍは３であるクロック回復装置。
  14. （１４）請求項１２に於いて、 Ｍは３より大きく、 前記クロック位相決定・選択手段は、１より大きいクロ
    ック位相間隔でクロック位相をインクリメントまたはデ
    クリメント調整し得、隣接するデータビットサンプル間
    で論理値の変わる位置を調整するクロック回復装置。
  15. （１５）請求項１２に於いて、 Ｍ個のクロック信号を発生するための手段は、クロック
    位相決定・選択手段であるクロック回復装置。
JP63290358A 1987-11-19 1988-11-18 デジタルｐｌｌによるクロック回復装置 Pending JPH01161936A (ja)

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