WO2011016142A1 - クロック再生回路 - Google Patents
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Definitions
- the present invention relates to a clock recovery circuit used in high-speed serial communication.
- a clock recovery circuit that adjusts a clock signal to an optimum timing with respect to the data waveform is used in order to accurately receive an input data waveform.
- the clock recovery circuit compares the phase of the input data waveform with the phase of the internal clock signal, and adjusts the clock timing based on the result.
- a clock recovery circuit using a binary phase comparator that outputs a phase comparison result digitally is widely used.
- the clock is regenerated using a comparator (Alexander type).
- IEE Journal of Solid State Circuit, Volume 37, p. 1784 (JE Rogers and JR Long, “A 10-Gb / s CDR / DEMUX with In the clock recovery circuit shown in LC delay line VCO in 0.18- / spl mu / m CMOS, "Solid-State Circuits, IEEE Journal of, vol. 37, 2002, pp. 1781-1789.)
- the binary phase comparison is realized by using two sets of clocks (four-phase clocks) having a phase difference of 90 degrees at a half frequency.
- the clock frequency is reduced to 1 ⁇ 2 compared to the former clock recovery circuit, but the logical operation for the two sets of phase comparison results generated by the four-phase clock is not possible. I need it. Specifically, after taking the logical sum of two sets of phase comparison results, the flip-flop holds the data to obtain one set of phase comparison results (Early / Late). Therefore, there is a problem that a delay occurs until the phase comparison result is reflected in the actual clock control, and the performance of the feedback control is deteriorated. It is an object of the present invention to provide a clock recovery circuit that can operate at high speed using a multiphase clock and that does not cause feedback control performance deterioration due to a logical operation of a phase comparison result.
- a phase comparison result between input serial data and a clock signal is shaped using a clock signal or another clock signal having a certain phase difference from the clock signal, and after shaping
- a clock recovery circuit that controls the phase of the clock signal using the phase comparison result is obtained.
- serial data is sampled by a multi-phase clock signal and used as discrimination data, and discrimination data sampled by a clock signal having an adjacent phase among the discrimination data.
- an exclusive OR circuit that outputs a phase comparison result, an AND circuit that shapes the phase comparison result, a charge pump circuit that receives the shaped phase comparison result and outputs a control voltage, and the control
- a clock recovery circuit including a voltage controlled oscillator that is controlled by a voltage and outputs the multiphase clock is obtained.
- input serial data is converted into discrimination data sampled by multiphase clock signals each having a constant phase difference, and is sampled by clock signals having adjacent phase differences.
- the phase comparison result is obtained by exclusive OR of the discriminated data, and the phase comparison result is obtained using a clock signal having a phase opposite to that of the multiphase clock signal obtained by sampling the discriminated data compared as the phase comparison result.
- a clock recovery method for shaping and controlling the phase of the multiphase clock signal using the phase comparison result after shaping is obtained.
- a clock recovery circuit that can operate at high speed using a multiphase clock and that does not cause deterioration in performance of loop feedback control due to a logical operation of a phase comparison result.
- FIG. 1 is a block diagram showing an embodiment of the clock recovery circuit of the present invention.
- FIG. 2 is a timing chart showing the operation of the pulse filter used in the clock recovery circuit according to the embodiment of the present invention.
- FIG. 3 is a timing chart showing the relationship between the illegal pulse generated in the clock recovery circuit according to the embodiment of the present invention and the filter clock.
- FIG. 1 is a block diagram showing an embodiment of a clock recovery circuit of the present invention.
- FIG. 2 is a timing chart showing the operation of the pulse filter used in the clock recovery circuit
- FIG. 3 is a timing chart showing the relationship between the illegal pulse generated in the clock recovery circuit and the filter clock.
- 1 includes a phase comparison circuit 103, a pulse filter 107, a charge pump 109, and a VCO (Voltage Controlled Oscillator) 111.
- Serial data 101 is input to a phase comparison circuit 103 that is operated by a 10-phase clock 102.
- the discrimination circuit 104 inside the phase comparison circuit 103 samples the input serial data 101 at the rising edges of the 10-phase clock signals (clk0 to clk9) having different phases, and converts them into the discrimination results 105 (D0 to D9). .
- the 10-phase clock signals (clk0 to clk9) are clock signals having equal phase differences.
- the discrimination result sampled by the sample clock signal (clk0) is the discrimination result 105 (D0), and the number of subscripts (*) of the discrimination result 105 (D *) indicates the sampled clock signal (clk *).
- the phase comparison result 106 is also expressed in order corresponding to the subscript of the determination result input to the circuit, such as dn0 and up1.
- the exclusive OR circuit Based on the determination result 105, the exclusive OR circuit performs a phase comparison between the serial data 101 and the 10-phase clock 102, and outputs the result to the pulse filter 107 as the phase comparison result 106.
- Each exclusive OR circuit receives two discrimination results 105 sampled with clock signals of adjacent phases, and outputs a phase comparison result 106.
- adjacent discrimination results 105 are sequentially inputted as D0 and D1, D1 and D2,..., D9 and D0, and dn0, up1 as phase comparison results 106 ,..., Up9 are output.
- dn * of the phase comparison result is a down control signal that slows down the clock signal
- up * is an up control signal that speeds up the clock signal.
- phase comparison result 106 a down (dn) signal and an up (up) signal alternately as the phase comparison result 106 in the order in which the adjacent discrimination results 105 are input.
- the pulse filter 107 shapes the phase comparison result 106 using the 10-phase clock 102 and outputs the shaped phase comparison result 108 to the charge pump 109 at the subsequent stage.
- the phase comparison result 106 and the filter clock signal for shaping are input to the AND circuit for waveform shaping of the pulse filter 107, respectively, and the shaped phase comparison result 108 is output.
- the phase comparison result 106 (dn0) and the clock signal clk5 are input to one AND circuit, and the post-shaped phase comparison result 108 (pdn) is output.
- phase comparison result 106 (up1) and the clock signal clk6, the phase comparison result 106 (dn2) and the clock signal clk7,..., The phase comparison result 106 (up9) and the clock signal clk4 are sequentially ANDed.
- the post-shaping phase comparison results 108 (pup, pdn,..., Pup) are output.
- the post-shaping phase comparison result 108 (pup) is a control signal that speeds up the clock signal
- the post-shaping phase comparison result 108 (pdn) is a control signal that slows down the clock signal.
- the filter clock signal is a clock signal having a phase opposite to that of the sample clock signal used for the phase comparison result 106.
- clk0 and clk1 are clock signals obtained by sampling signals (discrimination results D0 and D1) whose phases have been compared with the phase comparison result 106 (dn0). Therefore, as the filter clock signal, a clock signal clk5 having a phase opposite to that of the clock signal clk0 that is one of the clocks used for the determination result D1 is used.
- phase comparison result 106 is sequentially input according to the phase difference of the 10-phase clock signal
- the filter clock signal is also input as clk6,..., Clk9, clk0,. To do.
- the shaped phase comparison result 108 is output to the charge pump 109 to control its operation.
- five charge pumps 109 are provided, and a pair of (pup) and (pdn) are input to each charge pump 109 as the post-shaping phase comparison result 108.
- the five charge pumps 109 provided have the same capacity, and their outputs are connected in common and become the VCO control voltage 110. By connecting the outputs in common, the VCO control voltage 110 is determined by the sum of the input post-shaping phase comparison results. Therefore, the combination of the post-shaping phase comparison results input to each charge pump 109 can be arbitrarily selected. As described above, the charge pump 109 controls the phase of the 10-phase clock 102 generated by the VCO 111 by controlling the VCO control voltage 110 based on the shaped phase comparison result 108.
- FIG. 2 is a timing chart showing the operation of the pulse filter 107 used in the clock recovery circuit according to the embodiment of the present invention.
- the timing chart shows the serial data 101, the determination result 105 (D1 and D2), the phase comparison result 106 (up1), the filter clock clk6, and the shaped phase comparison result 108.
- the serial data 101 is taken in by the discrimination circuit 104 by the clock signals clk0 to clk9 of the 10-phase clock 102, and is output to the exclusive OR as the discrimination result 105.
- the discrimination result 105 (D1) is a waveform obtained by discriminating the serial data 101 at the timing of the clock signal clk1 in the 10-phase clock 102
- the discrimination result 105 (D2) is discriminated by the clock signal clk2 in the 10-phase clock 102. It is a waveform.
- the phase comparison result 106 (up1) which is a signal for moving the clock signal to the left side (that is, speeding up the clock signal) Is generated.
- the discriminant value D1 and the discriminant value D2 are the same value, there is no serial data transition, so that the phase comparison result 106 is not originally output.
- an illegal pulse A is generated in the phase comparison result 106 as shown in FIG.
- the phase comparison result 106 (up1) shown in FIG. 2 has a pulse A and a pulse B that indicate a high level.
- the pulse A is not a transition of serial data but is caused by a phase difference between the clock signals clk1 and clk2, and is an illegal pulse A.
- the pulse B is due to the transition of serial data and is the original phase comparison result 106. Therefore, the pulse filter 107 removes the illegal pulse A by using the inputted 10-phase clock 102 as a filter clock.
- the filter clock signal is at a high level, the phase comparison result up1 is passed through and output to the subsequent stage.
- the filter clock signal is at a low level, the phase comparison result up1 is blocked and not output to the subsequent stage.
- a clock signal having a phase opposite to that of the clock signal used for the determination results 105 (D1) and (D2) is preferable.
- FIG. 3 is a timing chart showing an example of the relationship between the illegal pulse generated in the clock recovery circuit of the embodiment of the present invention and the filter clock.
- phase comparison result 106 (dn0, up1), and a filter clock. (Clk5, clk6).
- an illegal pulse is generated in the phase comparison result 106 (up1).
- the illegal pulse is generated in the section from the rising edge of the clock signal clk1 to the rising edge of the clock signal clk2.
- the actual generation timing of the irregular pulse is shifted to the right side of the timing between the clock signals clk1 and clk2 due to the delay of the circuit element.
- the illegal pulse is removed by using the clock signal clk6 as the filter clock of the phase comparison result 106 (up1). It can be seen that by using the clock signal clk6, the circuit can operate with a sufficient margin even if the generation timing of the illegal pulse is shifted to the right.
- the illegal pulse is removed using the antiphase clock signal clk6 of the clock signal clk1 of the clock signals clk1 and clk2 obtained by sampling the discrimination results 105 (D1) and (D2).
- Serial data 101 to the clock recovery circuit of the present invention is input to a phase comparison circuit 103 that operates with a 10-phase clock 102.
- the serial data 101 is sampled by the discrimination circuit 104 inside the phase comparison circuit 103 and converted into a discrimination result 105. Based on the determination result 105, the phase comparison between the serial data 101 and the 10-phase clock 102 is performed, and the result is input to the pulse filter 107 as the phase comparison result 106.
- the pulse filter 107 shapes the phase comparison result 106 using the 10-phase clock 102, and outputs the shaped phase comparison result 108 to the subsequent charge pump 109.
- the charge pump 109 controls the phase of the 10-phase clock 102 generated in the VCO 111 by controlling the VCO control voltage 110 based on the shaped phase comparison result 108.
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Abstract
本発明のクロック再生回路は、入力されるシリアルデータとクロック信号との位相比較結果を、クロック信号もしくはクロック信号と一定の位相差を持った別のクロック信号を用いて整形し、整形後の位相比較結果を用いてクロック信号の位相を制御することを特徴とする。
Description
本発明は、高速シリアル通信で用いられるクロック再生回路に関する。
シリアル通信の受信回路では、入力されるデータ波形を正確に受信するために、クロック信号をデータ波形に対して最適なタイミングに調整するクロック再生回路が用いられる。クロック再生回路では、入力されたデータ波形の位相と内部のクロック信号の位相とを比較し、その結果を元にクロックのタイミングを調整する。特に高速なシリアル通信では、位相比較結果をディジタルで出力するバイナリ型の位相比較器を用いたクロック再生回路が広く用いられている。
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット、第39巻、1573頁(Jri Lee,K.Kundert,and B.Razavi,“Analysis and modeling of bang−bang clock and data recovery circuits,”Solid−State Circuits,IEEE Journal of,vol.39,2004,pp.1571−1580.)に示されるクロック再生回路では、入力データレートと同じレートのクロック信号を用いて動作するバイナリ型の位相比較器(Alexander型)を用いてクロックを再生している。また、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット、第37巻、1784頁(J.E.Rogers and J.R.Long,“A 10−Gb/s CDR/DEMUX with LC delay line VCO in 0.18−/spl mu/m CMOS,”Solid−State Circuits,IEEE Journal of,vol.37,2002,pp.1781−1789.)に示されるクロック再生回路では、入力データレートの半分の周波数で、互いに90度位相の異なる2組のクロック(4相クロック)を用いてバイナリ型の位相比較を実現している。
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット、第39巻、1573頁(Jri Lee,K.Kundert,and B.Razavi,“Analysis and modeling of bang−bang clock and data recovery circuits,”Solid−State Circuits,IEEE Journal of,vol.39,2004,pp.1571−1580.)に示されるクロック再生回路では、入力データレートと同じレートのクロック信号を用いて動作するバイナリ型の位相比較器(Alexander型)を用いてクロックを再生している。また、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット、第37巻、1784頁(J.E.Rogers and J.R.Long,“A 10−Gb/s CDR/DEMUX with LC delay line VCO in 0.18−/spl mu/m CMOS,”Solid−State Circuits,IEEE Journal of,vol.37,2002,pp.1781−1789.)に示されるクロック再生回路では、入力データレートの半分の周波数で、互いに90度位相の異なる2組のクロック(4相クロック)を用いてバイナリ型の位相比較を実現している。
しかしながら、前者のクロック再生回路では、データレートと同じレートのクロックが必要になるため、通信の高速化に伴い回路の動作が困難になる。一方、後者の4相クロックを用いた構成では前者のクロック再生回路と比較してクロックの周波数が1/2に低減されるが、4相クロックにより生成した2組の位相比較結果に対する論理演算が必要になる。具体的には2組の位相比較結果の論理和をとったのちにフリップフロップでデータを保持することで、1組の位相比較結果(Early/Late)を得ている。そのため、位相比較結果が実際のクロック制御に反映されるまでに遅延が生じ、フィードバック制御の性能が劣化するという問題がある。
本発明は、多相クロックを用いて高速に動作可能で、かつ位相比較結果の論理演算に起因したフィードバック制御の性能劣化が起きないクロック再生回路を提供することにある。
本発明は、多相クロックを用いて高速に動作可能で、かつ位相比較結果の論理演算に起因したフィードバック制御の性能劣化が起きないクロック再生回路を提供することにある。
本発明の1つの観点によれば、入力されるシリアルデータとクロック信号との位相比較結果を、クロック信号もしくはクロック信号と一定の位相差を持った別のクロック信号を用いて整形し、整形後の位相比較結果を用いてクロック信号の位相を制御するクロック再生回路が得られる。
また、本発明の他の観点によれば、シリアルデータを多相クロック信号によりサンプルし、判別データとする判別回路と、前記判別データのうち隣り合う位相を有するクロック信号によりサンプルされた判別データ同士を比較し位相比較結果を出力する排他的論理和回路と、前記位相比較結果を整形する論理積回路と、整形された位相比較結果が入力され、制御電圧を出力するチャージポンプ回路と、前記制御電圧により制御され、前記多相クロックを出力する電圧制御発振器と、を備えたクロック再生回路が得られる。
さらに、本発明の他の観点によれば、入力されるシリアルデータを、それぞれ一定の位相差を有する多相クロック信号によりサンプルした判別データに変換し、隣り合う位相差を有するクロック信号によりサンプルされた判別データ同士の排他的論理和により位相比較結果をもとめ、前記位相比較結果として比較された判別データをサンプルした多相クロック信号とは逆位相を有するクロック信号を用いて、前記位相比較結果を整形し、整形後の位相比較結果を用いて前記多相クロック信号の位相を制御するクロック再生方法が得られる。
また、本発明の他の観点によれば、シリアルデータを多相クロック信号によりサンプルし、判別データとする判別回路と、前記判別データのうち隣り合う位相を有するクロック信号によりサンプルされた判別データ同士を比較し位相比較結果を出力する排他的論理和回路と、前記位相比較結果を整形する論理積回路と、整形された位相比較結果が入力され、制御電圧を出力するチャージポンプ回路と、前記制御電圧により制御され、前記多相クロックを出力する電圧制御発振器と、を備えたクロック再生回路が得られる。
さらに、本発明の他の観点によれば、入力されるシリアルデータを、それぞれ一定の位相差を有する多相クロック信号によりサンプルした判別データに変換し、隣り合う位相差を有するクロック信号によりサンプルされた判別データ同士の排他的論理和により位相比較結果をもとめ、前記位相比較結果として比較された判別データをサンプルした多相クロック信号とは逆位相を有するクロック信号を用いて、前記位相比較結果を整形し、整形後の位相比較結果を用いて前記多相クロック信号の位相を制御するクロック再生方法が得られる。
本発明によれば、多相クロックを用いて高速に動作可能で、かつ位相比較結果の論理演算に起因したループフィードバック制御の性能劣化が起きないクロック再生回路が得られる。
図1は、本発明のクロック再生回路の実施例を示すブロック図である。
図2は、本発明の実施例のクロック再生回路内部で用いられるパルスフィルタの動作を示すタイミングチャートである。
図3は、本発明の実施例のクロック再生回路内部で発生する不正パルスとフィルタ用クロックの関係を示すタイミングチャートである。
図2は、本発明の実施例のクロック再生回路内部で用いられるパルスフィルタの動作を示すタイミングチャートである。
図3は、本発明の実施例のクロック再生回路内部で発生する不正パルスとフィルタ用クロックの関係を示すタイミングチャートである。
以下、図面を参照して本発明を説明する。図1は本発明のクロック再生回路の実施例を示すブロック図である。図2はクロック再生回路内部で用いられるパルスフィルタの動作を示すタイミングチャートであり、図3はクロック再生回路内部で発生する不正パルスとフィルタ用クロックの関係を示すタイミングチャートである。
図1に示す本発明のクロック再生回路は、位相比較回路103、パルスフィルタ107、チャージポンプ109、VCO(電圧制御発振器;Voltage Controlled Oscillator)111から構成される。シリアルデータ101が、10相クロック102により動作する位相比較回路103に入力される。位相比較回路103内部の判別回路104は、入力されたシリアルデータ101を、それぞれ位相が異なる10相クロック信号(clk0~clk9)の立ち上がりエッジでサンプルし、判別結果105(D0~D9)に変換する。10相クロック信号(clk0~clk9)は、それぞれ等位相差を有するクロック信号である。サンプルクロック信号(clk0)でサンプルされた判別結果は判別結果105(D0)とし、判別結果105(D*)の添え字の数(*)はサンプルしたクロック信号(clk*)を示す。また位相比較結果106についても、dn0、up1のように、回路に入力された判別結果の添え字に対応して順に表すものとする。
この判別結果105を元にして、エクスクルーシブオア(排他的論理和)回路では、シリアルデータ101と10相クロック102の位相比較が行われ、その結果は位相比較結果106としてパルスフィルタ107に出力する。それぞれのエクスクルーシブオア回路には、隣り合う位相のクロック信号でサンプルされた2つの判別結果105が入力され、位相比較結果106を出力する。例えば図1に示すように、エクスクルーシブオア回路には、隣り合う判別結果105が順番にD0とD1、D1とD2、・・・、D9とD0と入力され、位相比較結果106として、dn0、up1、・・・、up9を出力する。ここで位相比較結果のdn*は、クロック信号を遅くするダウン制御信号であり、up*はクロック信号を早くするアップ制御信号である。これらは、隣り合う判別結果105が入力された順に、位相比較結果106として交互にダウン(dn)信号、アップ(up)信号を出力する。
パルスフィルタ107は、10相クロック102を用いて位相比較結果106を整形し、整形後位相比較結果108を後段のチャージポンプ109に出力する。パルスフィルタ107の波形整形用の論理積回路には、位相比較結果106と、整形するためのフィルタクロック信号とがそれぞれ入力され、整形後位相比較結果108を出力する。例えば、1つの論理積回路には位相比較結果106(dn0)と、クロック信号clk5とが入力され、整形後位相比較結果108(pdn)を出力する。同様にして順に、位相比較結果106(up1)とクロック信号clk6、位相比較結果106(dn2)とクロック信号clk7、・・・、位相比較結果106(up9)とクロック信号clk4とを、論理積回路に入力し、それぞれ整形後位相比較結果108(pup、pdn、・・・、pup)を出力する。ここで整形後位相比較結果108(pup)はクロック信号を早くする制御信号であり、整形後位相比較結果108(pdn)はクロック信号を遅くする制御信号である。
ここで、位相比較結果106と整形するために入力されるフィルタクロック信号の組み合わせは特に限定されないが、フィルタクロック信号としては、位相比較結果106に使用されたサンプルクロック信号の逆位相のクロック信号であることが好ましい。つまり位相比較結果106(dn0)で位相比較された信号(判別結果D0、D1)をサンプルしたクロック信号はclk0とclk1である。そこで、フィルタクロック信号としては判別結果D1に使用されたクロックのうちの1つであるクロック信号clk0の逆位相であるクロック信号clk5を使用する。このように使用されるサンプルクロック信号の逆位相であるクロック信号を使用することで、後述するような不正パルスの除去等が可能となり、回路の無駄な動作を少なくできる。また、位相比較結果106が10相のクロック信号の位相差に従って順に入力されることから、フィルタクロック信号も同様に、その位相差に従って順にclk6、・・、clk9、clk0、・・、clk4と入力する。
整形後位相比較結果108は、チャージポンプ109に出力され、その動作を制御する。図ではチャージポンプ109は5台備えられ、それぞれのチャージポンプ109には、整形後位相比較結果108として、一対の(pup)と、(pdn)とが入力されている。備えられた5台のチャージポンプ109は同等能力を有し、その出力は共通に接続され、VCO制御電圧110となる。出力が共通に接続されることで、入力された整形後位相比較結果の総和により、VCO制御電圧110が決まる。従って、それぞれのチャージポンプ109に入力される整形後位相比較結果の組み合わせは任意に選択することができる。このように、チャージポンプ109が整形後位相比較結果108を元に、VCO制御電圧110を制御することで、VCO111で発生する10相クロック102の位相を制御する。
本実施例の構成では、多相クロックを用いて高速に動作可能であり、位相比較結果に対して論理演算結果をフリップフロップで保持する必要がないため、高速にVCO111を制御することができる。
図2は本発明の実施例のクロック再生回路内部で用いられるパルスフィルタ107の動作を示すタイミングチャートである。タイミングチャートには、シリアルデータ101、判別結果105(D1及びD2)、位相比較結果106(up1)、フィルタ用クロックclk6、整形後位相比較結果108を示している。
シリアルデータ101は、判別回路104で10相クロック102のクロック信号clk0~9により取り込まれ、判別結果105として、エクスクルーシブオアに出力される。ここで判別結果105(D1)はシリアルデータ101を10相クロック102中のクロック信号clk1のタイミングで判別した波形であり、判別結果105(D2)は10相クロック102中のクロック信号clk2で判別した波形である。クロック信号clk1のタイミングとクロック信号clk2のタイミングとの間にシリアルデータ101が遷移した場合、判別結果105のD1とD2の波形が異なる。この判別結果105のD1とD2のエクスクルーシブオア(排他的論理和)をとることで、クロック信号を向かって左側に動かすため(すなわち、クロック信号を早める)の信号である位相比較結果106(up1)が発生される。
ここで判別値D1と判別値D2が同じ値の場合、シリアルデータの遷移は存在しないため、本来位相比較結果106は出力されない。しかしながら判別結果D1とD2が変化するタイミングは異なるため、図2示すような位相比較結果106には不正パルスAが発生する。図2に示す位相比較結果106(up1)では、ハイレベルを示すパルスAとパルスBを有している。パルスAは、シリアルデータの遷移ではなく、クロック信号clk1とclk2の位相差によるものであり、不正パルスAである。パルスBは、シリアルデータの遷移のよるものであり、本来の位相比較結果106である。
そこでパルスフィルタ107では入力される10相クロック102をフィルタ用クロックとして用いることで、この不正パルスAを除去する。フィルタ用クロック信号がハイレベルの区間では位相比較結果up1を通過させて後段に出力し、ローレベルの区間では位相比較結果up1を遮断して後段に出力しない。そのためのクロック信号としては、判別結果105(D1)と(D2)に使用されたクロック信号の逆位相のクロック信号が好ましい。つまり判別結果105(D1)と(D2)に使用されたクロック信号はclk1とclk2であり、ここでは、クロック信号clk1の逆位相であるクロック信号clk6が使用されている。このように逆位相であるクロック信号を使用することで、不正パルスAを除去することができる。このようにして、整形後位相比較結果108が得られる。
図3は、本発明の実施例のクロック再生回路の内部で発生する不正パルスとフィルタ用クロックの関係の一例を示すタイミングチャートである。図3には、クロックの位相(0~9、0)、最初のクロック信号clk0、シリアルデータ101、判別結果105(D0、D1、D2)、位相比較結果106(dn0、up1)、フィルタ用クロック(clk5、clk6)を示す。
前述したように、判別結果105(D1)と(D2)の変化するタイミングが異なるため位相比較結果106(up1)に不正パルスが発生する。不正パルスはクロック信号clk1の立ち上がりからクロック信号clk2の立ち上がりまでの区間で発生する。実際の不正パルスの発生タイミングは回路素子の遅延の影響により、クロック信号clk1とclk2との間のタイミングよりも右側にシフトする。本実施例では位相比較結果106(up1)のフィルタ用クロックにクロック信号clk6を用いて不正パルスを除去している。クロック信号clk6を用いることで仮に不正パルスの発生タイミングが右側にシフトしたとしても十分なマージンを持って回路が動作可能であることが分かる。このように判別結果105(D1)と(D2)をサンプルしたクロック信号clk1とclk2のうちのクロック信号clk1の逆位相クロック信号clk6を用いて、不正パルスを除去する。
本発明のクロック再生回路へのシリアルデータ101は、10相クロック102により動作する位相比較回路103に入力される。位相比較回路103内部の判別回路104によりシリアルデータ101はサンプルされ判別結果105に変換される。判別結果105を元にしてシリアルデータ101と10相クロック102の位相比較が行われ、その結果は位相比較結果106としてパルスフィルタ107に入力される。パルスフィルタ107は10相クロック102を用いて位相比較結果106を整形し、整形後位相比較結果108を後段のチャージポンプ109に出力する。チャージポンプ109は整形後位相比較結果108を元にVCO制御電圧110を制御することで、VCO111で発生する10相クロック102の位相を制御する。本実施例の構成では、位相比較結果を使って直接VCO制御電圧110を制御することで、位相比較結果に対する論理演算が不要となり、高速にVCO111を制御することができる。
本発明によれば、多相クロックを用いて高速に動作可能で、かつ位相比較結果の論理演算に起因したフィードバック制御の性能劣化が起きないクロック再生回路が得られる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
図1に示す本発明のクロック再生回路は、位相比較回路103、パルスフィルタ107、チャージポンプ109、VCO(電圧制御発振器;Voltage Controlled Oscillator)111から構成される。シリアルデータ101が、10相クロック102により動作する位相比較回路103に入力される。位相比較回路103内部の判別回路104は、入力されたシリアルデータ101を、それぞれ位相が異なる10相クロック信号(clk0~clk9)の立ち上がりエッジでサンプルし、判別結果105(D0~D9)に変換する。10相クロック信号(clk0~clk9)は、それぞれ等位相差を有するクロック信号である。サンプルクロック信号(clk0)でサンプルされた判別結果は判別結果105(D0)とし、判別結果105(D*)の添え字の数(*)はサンプルしたクロック信号(clk*)を示す。また位相比較結果106についても、dn0、up1のように、回路に入力された判別結果の添え字に対応して順に表すものとする。
この判別結果105を元にして、エクスクルーシブオア(排他的論理和)回路では、シリアルデータ101と10相クロック102の位相比較が行われ、その結果は位相比較結果106としてパルスフィルタ107に出力する。それぞれのエクスクルーシブオア回路には、隣り合う位相のクロック信号でサンプルされた2つの判別結果105が入力され、位相比較結果106を出力する。例えば図1に示すように、エクスクルーシブオア回路には、隣り合う判別結果105が順番にD0とD1、D1とD2、・・・、D9とD0と入力され、位相比較結果106として、dn0、up1、・・・、up9を出力する。ここで位相比較結果のdn*は、クロック信号を遅くするダウン制御信号であり、up*はクロック信号を早くするアップ制御信号である。これらは、隣り合う判別結果105が入力された順に、位相比較結果106として交互にダウン(dn)信号、アップ(up)信号を出力する。
パルスフィルタ107は、10相クロック102を用いて位相比較結果106を整形し、整形後位相比較結果108を後段のチャージポンプ109に出力する。パルスフィルタ107の波形整形用の論理積回路には、位相比較結果106と、整形するためのフィルタクロック信号とがそれぞれ入力され、整形後位相比較結果108を出力する。例えば、1つの論理積回路には位相比較結果106(dn0)と、クロック信号clk5とが入力され、整形後位相比較結果108(pdn)を出力する。同様にして順に、位相比較結果106(up1)とクロック信号clk6、位相比較結果106(dn2)とクロック信号clk7、・・・、位相比較結果106(up9)とクロック信号clk4とを、論理積回路に入力し、それぞれ整形後位相比較結果108(pup、pdn、・・・、pup)を出力する。ここで整形後位相比較結果108(pup)はクロック信号を早くする制御信号であり、整形後位相比較結果108(pdn)はクロック信号を遅くする制御信号である。
ここで、位相比較結果106と整形するために入力されるフィルタクロック信号の組み合わせは特に限定されないが、フィルタクロック信号としては、位相比較結果106に使用されたサンプルクロック信号の逆位相のクロック信号であることが好ましい。つまり位相比較結果106(dn0)で位相比較された信号(判別結果D0、D1)をサンプルしたクロック信号はclk0とclk1である。そこで、フィルタクロック信号としては判別結果D1に使用されたクロックのうちの1つであるクロック信号clk0の逆位相であるクロック信号clk5を使用する。このように使用されるサンプルクロック信号の逆位相であるクロック信号を使用することで、後述するような不正パルスの除去等が可能となり、回路の無駄な動作を少なくできる。また、位相比較結果106が10相のクロック信号の位相差に従って順に入力されることから、フィルタクロック信号も同様に、その位相差に従って順にclk6、・・、clk9、clk0、・・、clk4と入力する。
整形後位相比較結果108は、チャージポンプ109に出力され、その動作を制御する。図ではチャージポンプ109は5台備えられ、それぞれのチャージポンプ109には、整形後位相比較結果108として、一対の(pup)と、(pdn)とが入力されている。備えられた5台のチャージポンプ109は同等能力を有し、その出力は共通に接続され、VCO制御電圧110となる。出力が共通に接続されることで、入力された整形後位相比較結果の総和により、VCO制御電圧110が決まる。従って、それぞれのチャージポンプ109に入力される整形後位相比較結果の組み合わせは任意に選択することができる。このように、チャージポンプ109が整形後位相比較結果108を元に、VCO制御電圧110を制御することで、VCO111で発生する10相クロック102の位相を制御する。
本実施例の構成では、多相クロックを用いて高速に動作可能であり、位相比較結果に対して論理演算結果をフリップフロップで保持する必要がないため、高速にVCO111を制御することができる。
図2は本発明の実施例のクロック再生回路内部で用いられるパルスフィルタ107の動作を示すタイミングチャートである。タイミングチャートには、シリアルデータ101、判別結果105(D1及びD2)、位相比較結果106(up1)、フィルタ用クロックclk6、整形後位相比較結果108を示している。
シリアルデータ101は、判別回路104で10相クロック102のクロック信号clk0~9により取り込まれ、判別結果105として、エクスクルーシブオアに出力される。ここで判別結果105(D1)はシリアルデータ101を10相クロック102中のクロック信号clk1のタイミングで判別した波形であり、判別結果105(D2)は10相クロック102中のクロック信号clk2で判別した波形である。クロック信号clk1のタイミングとクロック信号clk2のタイミングとの間にシリアルデータ101が遷移した場合、判別結果105のD1とD2の波形が異なる。この判別結果105のD1とD2のエクスクルーシブオア(排他的論理和)をとることで、クロック信号を向かって左側に動かすため(すなわち、クロック信号を早める)の信号である位相比較結果106(up1)が発生される。
ここで判別値D1と判別値D2が同じ値の場合、シリアルデータの遷移は存在しないため、本来位相比較結果106は出力されない。しかしながら判別結果D1とD2が変化するタイミングは異なるため、図2示すような位相比較結果106には不正パルスAが発生する。図2に示す位相比較結果106(up1)では、ハイレベルを示すパルスAとパルスBを有している。パルスAは、シリアルデータの遷移ではなく、クロック信号clk1とclk2の位相差によるものであり、不正パルスAである。パルスBは、シリアルデータの遷移のよるものであり、本来の位相比較結果106である。
そこでパルスフィルタ107では入力される10相クロック102をフィルタ用クロックとして用いることで、この不正パルスAを除去する。フィルタ用クロック信号がハイレベルの区間では位相比較結果up1を通過させて後段に出力し、ローレベルの区間では位相比較結果up1を遮断して後段に出力しない。そのためのクロック信号としては、判別結果105(D1)と(D2)に使用されたクロック信号の逆位相のクロック信号が好ましい。つまり判別結果105(D1)と(D2)に使用されたクロック信号はclk1とclk2であり、ここでは、クロック信号clk1の逆位相であるクロック信号clk6が使用されている。このように逆位相であるクロック信号を使用することで、不正パルスAを除去することができる。このようにして、整形後位相比較結果108が得られる。
図3は、本発明の実施例のクロック再生回路の内部で発生する不正パルスとフィルタ用クロックの関係の一例を示すタイミングチャートである。図3には、クロックの位相(0~9、0)、最初のクロック信号clk0、シリアルデータ101、判別結果105(D0、D1、D2)、位相比較結果106(dn0、up1)、フィルタ用クロック(clk5、clk6)を示す。
前述したように、判別結果105(D1)と(D2)の変化するタイミングが異なるため位相比較結果106(up1)に不正パルスが発生する。不正パルスはクロック信号clk1の立ち上がりからクロック信号clk2の立ち上がりまでの区間で発生する。実際の不正パルスの発生タイミングは回路素子の遅延の影響により、クロック信号clk1とclk2との間のタイミングよりも右側にシフトする。本実施例では位相比較結果106(up1)のフィルタ用クロックにクロック信号clk6を用いて不正パルスを除去している。クロック信号clk6を用いることで仮に不正パルスの発生タイミングが右側にシフトしたとしても十分なマージンを持って回路が動作可能であることが分かる。このように判別結果105(D1)と(D2)をサンプルしたクロック信号clk1とclk2のうちのクロック信号clk1の逆位相クロック信号clk6を用いて、不正パルスを除去する。
本発明のクロック再生回路へのシリアルデータ101は、10相クロック102により動作する位相比較回路103に入力される。位相比較回路103内部の判別回路104によりシリアルデータ101はサンプルされ判別結果105に変換される。判別結果105を元にしてシリアルデータ101と10相クロック102の位相比較が行われ、その結果は位相比較結果106としてパルスフィルタ107に入力される。パルスフィルタ107は10相クロック102を用いて位相比較結果106を整形し、整形後位相比較結果108を後段のチャージポンプ109に出力する。チャージポンプ109は整形後位相比較結果108を元にVCO制御電圧110を制御することで、VCO111で発生する10相クロック102の位相を制御する。本実施例の構成では、位相比較結果を使って直接VCO制御電圧110を制御することで、位相比較結果に対する論理演算が不要となり、高速にVCO111を制御することができる。
本発明によれば、多相クロックを用いて高速に動作可能で、かつ位相比較結果の論理演算に起因したフィードバック制御の性能劣化が起きないクロック再生回路が得られる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
101 シリアルデータ
102 10相クロック
103 位相比較回路
104 判別回路
105 判別結果
106 位相比較結果
107 パルスフィルタ
108 整形後位相比較結果
109 チャージポンプ
110 VCO制御電圧
111 VCO
102 10相クロック
103 位相比較回路
104 判別回路
105 判別結果
106 位相比較結果
107 パルスフィルタ
108 整形後位相比較結果
109 チャージポンプ
110 VCO制御電圧
111 VCO
Claims (9)
- 入力されるシリアルデータとクロック信号との位相比較結果を、クロック信号もしくはクロック信号と一定の位相差を持った別のクロック信号を用いて整形し、整形後の位相比較結果を用いてクロック信号の位相を制御することを特徴とするクロック再生回路。
- 請求項1のクロック再生回路において、位相比較結果が、多相クロックによって動作する複数の判別回路から出力される判別結果同士の排他的論理和により得られることを特徴とするクロック再生回路。
- 請求項2のクロック再生回路において、前記位相比較結果が、隣り合う位相差を有するクロック信号によって動作する複数の判別回路から出力される判別結果同士の排他的論理和により得られることを特徴とするクロック再生回路。
- 請求項1のクロック再生回路において、位相比較結果の整形がクロック信号との論理積により行われることを特徴とするクロック再生回路。
- 請求項4のクロック再生回路において、位相比較結果を整形するクロック信号は、位相比較された信号をサンプルするために使用されたクロック信号とは逆位相であることを特徴とするクロック再生回路。
- 請求項1または請求項2のクロック再生回路において、並列に動作するチャージポンプにより制御される発振回路によりクロック信号が供給されることを特徴とするクロック再生回路。
- シリアルデータを多相クロック信号によりサンプルし、判別データとする判別回路と、
前記判別データのうち隣り合う位相を有するクロック信号によりサンプルされた判別データ同士を比較し位相比較結果を出力する排他的論理和回路と、
前記位相比較結果を整形する論理積回路と、
整形された位相比較結果が入力され、制御電圧を出力するチャージポンプ回路と、
前記制御電圧により制御され、前記多相クロックを出力する電圧制御発振器と、
を備えたことを特徴とするクロック再生回路。 - 前記論理積回路においては、前記位相比較結果として位相比較された信号をサンプルするために使用されたクロック信号の逆の位相を有するクロック信号を用いて入力される位相比較結果を整形することを特徴とする請求項7に記載のクロック再生回路。
- 入力されるシリアルデータを、それぞれ一定の位相差を有する多相クロック信号によりサンプルした判別データに変換し、
隣り合う位相差を有するクロック信号によりサンプルされた判別データ同士の排他的論理和により位相比較結果をもとめ、
前記位相比較結果として比較された判別データをサンプルした多相クロック信号とは逆位相を有するクロック信号を用いて、前記位相比較結果を整形し、
整形後の位相比較結果を用いて前記多相クロック信号の位相を制御することを特徴とするクロック再生方法。
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