JPH043399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は冗長ビット線を有する半導体記憶装置に関す
る。

【従来の技術】

近年、半導体製造工程のクリーン度は着実に向上してき
ている。しかしながら、半導体記憶装置に不良回路が生
じることは避けられず、このため半導体記憶装置には一
般に、生じた不良回路に代わって動作する冗長回路が設
けられている。例えば、従来、第４図に示すように、ヒ
ツト線群１２のうち製造段階でのテスト時に動作不良を
起こしたビット線（以下「不良ヒツト線」という。）１
２を冗長ビット線２２で置き換えるようにしたものがあ
る。ヒツト線群１２．・は、列デコーダｌＯによって制
御される第１のスイッチ１４を介してデータ線３０に接
続される一方、冗長ビット線２２は、冗長列デコーダ２
０によって制御される第２のスイッチ２４を介してデー
タ線３０に接続されている。なお、冗長ビット線２２は
、ビット線群１２．・・・が接続されている箇所と差動
増幅器４１の入力端子４２との間に接続されている。列
デコーダｌＯ１・・・は、それぞれヒユーズを有してお
り、設計上、このヒユーズが切断されているとき第１の
スイッチ＋４をオフ状態にする一方、このヒユーズが導
通状態にあるとき図示しないアドレスバスから受ける列
アドレス信号に基づいて第１のスイッチ１４のオンオフ
を制御するようになっている。上記ヒユーズは、製造段
階での動作テスト時に、不良ビット線１２につながる列
デコーダＩＯのものは切断され、正常に動作したヒツト
線（以下「正常ビット線」という。）１２につながる列
デコーダ１０のものは導通状態のままとされる。 したがって、製造完了後に、不良ヒツト線１２につなが
る列デコーダｌＯに対してこの不良ビット線１２を選択
することを表わす列アドレス信号が入力されたとき上記
不良ビット線１２はデータ線３０に導通されることがな
い。一方、正常ビット線１２につながる列デコーダ１０
に対してこの正常ビット線１２を選択することを表わす
列アドレス信号が入力されたとき上記正常ビット線１２
はデータ線３０に導通される。また、冗長列デコーダ２
０は、設計上、上記列デコーダＩＯのヒユーズと逆の働
きをするヒユーズを有している。すなわち、このヒユー
ズが切断されているとき上記アドレスバスから受けた列
アドレス信号に基づいて第２のスイッチ２４のオンオフ
を制御する一方、このヒユーズが導通状態にあるとき上
記列アドレス信号の内容に関わらず上記第２のスイッチ
２４をオフ状態にする。製造段階での動作テスト時には
、ビット線群１２．・・・のうちに不良ビット線Ｉ２が
ある場合、冗長列デコーダ２０のヒユーズは切断される
。同時に、冗長列デコーダ２０の列アドレス信号を検出
する部分に上記不良ビット線１２の列アドレスが書き込
まれ、冗長列デコーダ２０は上記不良ビット線１２の列
アドレスを記憶する。一方、ビット線群１２．・・・の
うちに不良ビット線が無い場合、上記ヒユーズは導通状
態のままとされる。製造完了後に、上記不良・ビット線
１２を選択することを表わす列アドレス信号を受けたと
き、冗長列デコーダ２０は、記憶している列アドレスに
基づいて第２のスイッチ２４をオンさせることを表わす
冗長信号を出力する。そして第２のスイッチ２４をオン
させて、冗長ビット線２２をデータ線３０に導通させる
。一方、正常ビット線１２を選択することを表わす列ア
ドレス信号を受けたとき、第２のスイッチ２４をオフさ
せることを表わす非冗長信号を出力して第２のスイッチ
２４をオフさせて、冗長ビット線２２とデータ線３０と
を非導通状態にする。なお、ビット線群１２、・のうち
に不良ヒツト線が無い場合、冗長ビット線２２とデータ
線３０とは非導通のままである。 このように、この半導体記憶装置は、列デコーダ１０．
・・・と冗長列デコーダ２０のそれぞれのヒユーズの働
きによって不良ヒツト線１２の代わりに冗長ビット線２
４がデータ線３０に導通されるようにしている。なお、
正常ビット線】２または冗長ビット線２２からデータ線
３０を介して差動増幅器４１にデータが伝えられた後、
差動増幅器４１によって増幅が行われる。

【発明が解決しようとする課題】

ところで、近年の半導体記憶装置の進歩は著しいものが
あり、ＲＡＭ、ＲＯＭその他のメモリとも３年に４倍づ
つ集積度を増してきている。そして、チップ面積を極力
増大させないように、半導体記憶装置の各構成回路の簡
略化が図られている。 上記冗長回路もその例外ではない。本発明者らは、上記
冗長回路について検討した結果、ビット線１２、・・の
すべてが不良ビット線１２となるのではないにもかかわ
らず、各列デコーダ１！にヒユーズを有しており、この
ためチップ面積を増大させている点に着目した。 そこで、この発明の目的は、冗長ヒツト線を有する半導
体記憶装置において、各列デコーダのヒユーズを省略で
き、したがってチップ面積を縮小できる半導体記憶装置
を提供することにある。

【課題を解決するための手段】

上記目的を達成するために、この発明は、第１図に例示
するように、差動増幅器４１につながるデータ線３０と
、このデータ線３０にそれぞれ第１のスイッチ１４を介
してつながるビット線群１２、・・・と、上記ビット線
群１２．・・・のうちいずれかのビット線１２を選択す
ることを表わす列アドレス信号を受けて、この列アドレ
ス信号に基づいて上記第１のスイッチ１４のオンオフを
制御する列デコーダ１１と、上記データ線３０の上記ビ
ット線群１２．・・・がつながる箇所よりも上記差動増
幅器４１側の箇所に第２のスイッチ２４を介してつなが
る冗長ビット線２２と、上記ビット線群１２・・・のう
ち製造段階でのテスト時に創作不良を起こした不良ビッ
ト線】２の列アドレスを記憶して、製造完了後に、この
記憶内容に基づいて、上記不良ヒツト線１２を選択する
ことを表わすクリアドレス信号を受けたとき上記第２の
スイッチ２４をオンさせる冗長信号を出力する一方、上
記ヒツト線群１２．・・・のうち不良ビット線１２以外
の正常ヒツト線１２を選択することを表わす列アドレス
信号を受けたとき上記第２のスイッチ２４をオフさせる
ことを表わす非冗長信号を出力する冗長列デコーダ２０
を備えて、上記不良ビット線１２を上記冗長ビット線２
２で置き換えて動作する半導体記憶装置において、上記
データ線３０の上記ビット線群１２．・・がつながる箇
所と上記冗長ヒツト線２２がつながる箇所との間に、上
記冗長列デコーダ２０によって制御され、上記冗長信号
を受けたときオフする一方、上記非冗長信号を受けたと
きオンする第３のスイッチ５０を有することを特徴とし
ている。

【作用】

この半導体記憶装置は次のように動作する。なお、ヒツ
ト線群１２．・・のうちに不良ビット線１２が存在し、
冗長列デコーダ２０は製造段階のテスト時に不良ビット
線１２の列アドレスを記憶しているものとする。 列アドレス信号が不良ビット線１２を選択することを表
わしている場合、冗長列デコーダ２ｏは第２のスイッチ
２４をオンさせることを表わす冗長信号を出力する。第
２のスイッチ２４はこの冗長信号を受けてオンする。一
方、第３のスイッチ５０はこの冗長信号を受けてオフす
る。したがって、第１のスイッチ１４がオンオフいずれ
の状態であるかに関わらず、上記第２のスイッチ２４に
つながる冗長ビット線２２だけが差動増幅器に導通する
。すなわち不良ビット線１２が冗長ビット線２２に置き
換えられる。この場合、上記不良ビット線１２につなが
る列デコーダ１１が上記列アドレス信号に基づいて第１
のスイッチ１４をオンさせても支障はない。選択されな
かった正常ビット線１２につながる列デコーダＩＩは、
従来通り各々選択されなかったヒツト線１２につながる
第１のスイッチ１４をオフするものとする。一方、列ア
ドレス信号が正常ヒツト線１２を選択することを表わす
場合、上記冗長列デコーダ２０は、逆に上記第２のスイ
ッチ２４をオフさせることを表わす非冗長信号を出力す
る。第２のスイッチ２４はこの非冗長信号を受けてオフ
する。したかって上記冗長ビット線２２はデータ線３０
に対して非導通状態になる。一方、上記第３のスイッチ
５０はこの非冗長信号を受けてオンする。この場合、上
記正常ビット線１２につながる列デコーダ１１は従来通
り第１のスイッチ１４をオンさせれば良い。 これにより、上記正常ビット線１２は上記第１のスイッ
チ１４および第３のスイッチ５０を介してデータ線３０
を通して上記差動増幅器４１に導通する。なお、選択さ
れなかったビット線＋２につながる列デコーダ１１は、
従来通り各々のビット線１２につながる第１のスイッチ
Ｉ４をオフさせれば良い。 このようにして、不良ビット線１２が冗長ビット線２２
に置き換えられる。その際、列デコーダ１１は、不良ビ
ット線、正常ビット線のいずれにつながっていたとして
も、つながっているビット線１２が選択されたとき第１
のスイッチ１４をオンし、つながっているビット線Ｉ２
が選択されなかったとき第１のスイッチ１４をオフさせ
れば良い。したがって、従来と異なり、各列デコーダｌ
ｌ内にこれらを不活性化するためのヒユーズを設ける必
要がなくなる。このヒユーズを省略することによって、
各列デコーダ１１のパターンを縮小でき、チップ面積を
縮小可能となる。

【実施例】

以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。 第２図および第３図に示すように、この半導体記憶装置
は、複数のビット線対１２ａ、Ｉ　２ｂ、・・・と、２
つの冗長ビット線対２２ａ、２２ｂと、データ線対３０
およびデータ線対６１と、各ビット線対１２ａ、１２ｂ
、・・・ごとに設けられた列デコーダｌｌａ。 １１ｂ、・・・と、各冗長ビット線対２２ａ、２２ｂに
それぞれ設けられた冗長列デコーダ２１ａ、２１ｂと、
データ線対６１につながる差動増幅器４１を備えている
。なお、これらの図にまたがるデータ線対６１は点Ｘ、
Ｙで接続されている。上記各ビット線対１２ａ、Ｉ２ｂ
、・・・とデータ線対３０との間に、それぞれ第１図に
示した第１のスイッチ１４としてＮチャネルトランジス
タ対＋４ａ、１４ｂ、・・・が設けられる一方、上記各
冗長ヒツト線対２２ａ、２２ｂとデータ線対６Ｉとの間
に、それぞれ第２のスイッチ２４としてＮチャネルトラ
ンジスタ対２４ａ、２４ｂが設けられている。各トラン
ジスタ対１４ａ。 １４ｂ、・・・：各トランジスタ対２４ａ、２４ｂは、
それぞれゲートに列デコーダ１１ａ、Ｉｌｂ、・・・；
冗長列デコーダ２４ａ、２４ｂの出力が供給されてオン
オフするようになっている。また、データ線対３０とデ
ータ線対６１との間に第３のスイッチ５０が設けられ、
さらにデータ線対６１と上記差動増幅器４Ｉの一対の入
力端子４２との間に第４のスイッチ３１が設けられてい
る。さらに、上記列デコーダｌｌａ、ｌｌｂ、・・・お
よび冗長列デコーダ２１ａ２１ｂの入力側にアドレスバ
ス８２か設けられる一方、出力側にデータ出力信号線８
３が設けられている。 列デコーダｌｌａ、ｌｌｂ、・・・は、いずれもナンド
（否定論理積）回路１１１と、ノア（否定論理和）回路
１１２と、ノット（否定論理）回路１１３と、上記デー
タ出力信号線８３とグランドとの間に直列に接続された
ＰチャネルトランジスタＩＩ４およびＮチャネルトラン
ジスタ１１５と、このＮチャネルトランジスタ１１５に
並列に設けられたＮチャネルトランジスタ１１６と、ノ
ット回路１１７からなっている。例えば、列デコーダｌ
ｌａは、アドレスバス８２からビット線対１２ａ、　１
２ｂ、・・・のうちいずれかのビット線対を選択するこ
とを表わす列アドレス信号を受けて、受けた列アドレス
信号をナンド回路１１１およびノット回路１１２によっ
てデコードする。上記列アドレス信号がこの列デコーダ
ｌｌａにつながるビット線対１２ａを選択することを表
わしている場合、ノット回路１１３を通してＰチャネル
トランジスタ１１４およびＮチャネルトランジスタ１１
５のゲートが“０“レベルになる。ここでデータ出力信
号線８３が“ビレベルになっているものとすると、Ｐチ
ャネルトランジスタ１１４がオン、Ｎチャネルトランジ
スタ１１５がオフとなって、この列デコーダｌｌａの出
力は“じレベルとなる。したがってトランジスタ対１４
ａはオンして、上記ビット線対１２がデータ線対３０に
導通ずる。 一方、上記列アドレス信号が上記ビット線対１２ａ以外
のビット線対を選択することを表わしている場合、上記
Ｐチャネルトランジスタ１１４およびＮチャネルトラン
ジスタ１１５のゲートは°ビレベルになる。ここで、上
の場合と同様に、データ出力信号線８３が“ビレベルに
なっているものとすると、Ｐチャネルトランジスタ１１
４がオフ、Ｎチャネルトランジスタ１１５がオンとなる
。したがってトランジスタ対１４ａはオフして上記ビッ
ト線対１２ａとデータ線対３ｏとは非導通状態になる。 なお、いずれの場合もデータ線８３を“ビレベルとした
ので、Ｎチャネルトランノスタ＋１６は、ノット回路＋
１７によってゲートに“０”ルベルが与えられてオフし
て、この列デコーダＩｌａの出力が“ｌ”レベルとなる
のを許容している。逆にデータ出力信号線８３が１０”
レベルのときはＮチャネルトランジスタ１１６がオンし
て、この列デコーダ１１の出力が“ビレベルとなるのを
禁止する。 各冗長列デコーダ２１ａ、２１ｂは、上記各列デコーダ
１１ａ、Ｉｌｂ、・・・の構成に加えて、活性化回路１
２０と、９つの列アドレス検出回路１２１と、出力をラ
ッチするＰチャネルトランジスタ１３３とを備えている
。例えば、冗長列デコーダ２１ａの活性化回路１２０は
、ヒユーズ９１と、ノット回路１２９と、Ｎチャネルト
ランジスタ！２８と、ノット回路１３０と、並列に接続
されたＰチャネルトランジスタ１３１およびＮチャネル
トランジスタ１３２からなっている。ヒユーズ９１は、
製造段階でのテスト時に、ビット線対１２ａ、１２ｂ。 ・・・のなかに不良ビット線対があったとき切断される
。以下の説明では、上記ビット線対１２ａが不良ヒツト
線対であるものとし、これに応じて列デコーダ２１ａの
ヒユーズ９１が既に切断されているものとする。ヒユー
ズ９１が既に切断されているものとすると、ノット回路
＋２９の出力側が“ｌ”レベルとなり、Ｎチャネルトラ
ンジスタ１２８によってこの“ルベルが保持される。ま
た、Ｎチャネルトランジスタ＋３２のゲートが“ビレベ
ルとなると共に、ノット回路１３０を通してＰチャネル
トランジスタ１３１のゲートが“０”ルベルとなって、
これらＮチャネルトランジスタ１３１ＳＰチヤネルトラ
ンジスタ１３２はともにオン状態となる。したがって、
この冗長列デコーダ２１ａは入力側から出力側へＮチャ
ネルトランジスタ１３１％Ｐチャネルトランジスタ１３
２を通して信号を伝えることができる。すなわち活性化
状態となっている。一方、９つの列アドレス検出回路１
２１は、いずれもヒユーズ９２と、ノット回路１２２と
、Ｎチャネルトランジスタ１２３と、エクスクル−シブ
・ノア（排他的否定論理和）回路１２４とからなってい
る。９つのヒユーズ９２は、上記活性化回路＋２０のヒ
ユーズ９１が切断される際に、上記不良ビット線対１２
ａの列アドレスに応じてこの列アドレスを表わすように
切断または残存されている。ヒユーズ９２の切断または
残存の状態に応じて、ノット回路１２２の出力側が”ル
ベルまたは“０”レベルとなり、Ｎチャネルトランジス
タ１２３によってこの状態が保持されている。言い換え
れば、列アドレス検出回路１２１は、ヒユーズ９１の切
断または残存の状態によって不良ビット線９２の列アド
レスを記憶していることになる。この列アドレス検出回
路１２１は、アドレスバス８２から列アドレス信号を受
けたとき、エクスクル−シブ・ノア回路１２４によって
、上記記憶している不良ビット線９２の列アドレスとの
一致、不一致を検出する。さらに、このエクスクル−シ
ブ・ノア回路１２４の出力をナンド回路１２５、ノア回
路１２６でデコードして、受けた列アドレス信号が上記
不良ビット線１２ａの列アドレスと一致しているときノ
ット回路１２７の出力を００”レベルにする一方、不一
致のときノット回路１２７の出力を“Ｉ゛レベルする。 ノット回路１２７の出力は、オン状態のＰチャネルトラ
ンジスタ＋３１およびＮチャネルトランジスタ１３２を
通してＰチャネルトランジスタ１３４およびＮチャネル
トランジスタ１３５のゲートに印加される。ここで、Ｐ
チャネルトランジスタ１３４、Ｎチャネルトランジスタ
１３５は、上記各列デコーダ１１ａ、Ｉｌｂ、・のＰチ
ャネルトランジスタ１１４、Ｎチャネルトランジスタ１
１５と同様に動作し、ゲートが“０”ルベルのときこの
冗長列デコーダ２１ａの出力を“ビレベル（冗長信号）
とする一方、ゲートが“ルベルのときこの冗長列デコー
ダ２１ａの出力を“０”レベル（非冗長信号）とする。 したがって、この冗長列デコーダ２１ａが受けた列アド
レス信号が上記不良ビット線１２ａの列アドレスと一致
している場合、トランジスタ対２４ａがオンして、冗長
ビット線対２２ａがデータ線対６１に導通する。一方、
この冗長列デコーダ２１ａが受けた列アドレス信号が上
記不良ビット線１２ａの列アドレスと不一致の場合、上
記トランノスタ対２４ａがオフして、上記冗長ヒツト線
対２２ａとデータ線対６１とが非導通状態になる。 なお、Ｎチャネルトランジスタ１３６、ノット回路１３
７は、各列デコーダＩＩａ、ｌｌｂ、・・・のＮチャネ
ルトランジスタ１１６、ノット回路１１７と同様に、こ
の冗長列デコーダ２１ａの出力が“ｌ”レベルとなるの
を許容する状態にある。 第３のスイッチ５０は、ノア回路１４０と、ノット回路
１４１と、データ線対３０とデータ線対６１との間に接
続された一対のＰチャネルトランジスタ１４２．１４５
と、これらのＰチャネルトランジスタ１４２，１４５に
それぞれ並列に接続されたＮチャネルトランジスタ１４
３．１４４とからなっている。ノア回路１４０は冗長列
デコーダ２１ａおよび２１Ｂの出力を受けて、冗長列デ
コーダ２１ａ、２１ｂの出力の両方またはいずれか一方
が“ｌ”レベル（冗長信号）であるとき“０”レベルを
出力する一方、冗長列デコーダ２１．ａ、２１ｂの出力
の両方が“０”レベル（非冗長信号）であるとき“ｌ”
レベルを出力する。Ｎチャネルトランジスタ＋４３およ
び＋４４はゲートにノア回路１４０の出力を受けて、ノ
ア回路＋４０の出力か“ビレベルであるときオンし、ノ
ア回路１４０の出力が“０”レベルであるときオフする
。Ｐチャネルトランジスタ１４２および１４４は、上記
ノア回路１４０の出力をノット回路１４１を通して受け
て、上記Ｎチャネルトランジスタ１４３．１４４と同様
に、ノア回路１４０の出力が“ビレベルであるときオン
し、ノア回路１４０の出力が“０”レベルであるときオ
フする。したがって、冗長列デコーダ２１ａ、２１ｂの
出力の両方またはいずれか一方が“１”レベルである場
合、Ｐチャネルトランジスタ１４２．１４５およびＮチ
ャネルトランジスタ１４３　１４４がいずれもオン状態
すなわち第３のスイッチ５０がオン状態となって、デー
タ線対３０とデータ線対６１とが導通する。一方、冗長
列デコーダ２１ａ、２１ｂの出力の両方が“０ルベルで
ある場合、上記Ｐチャネルトランジスタ１４２．１４５
およびＮチャネルトランジスタ１４３゜１４４がいずれ
もオフ状態すなわち第３のスイッチ５０がオフ状態とな
って、上記データ線対３０とデータ線対６１とが非導通
状態になる。 第３図Ｊこ示すようノこ、第４のスイッチ３１は、入力
端子８０と、ノット回路＋５１と、４つのＮチャネルト
ランジスタ＋５２と、この４つのＮチャネルトランジス
タ＋５２にそれぞれ並列に接続され、各Ｎチャネルトラ
ンジスタ１５２と対をなすＰチャネルトランジスタ１５
’３とからなっている。 この第４のスイッチ３１は、ブロック選択信号８０が“
０”レベルのとき、４つのトランジスタ対のうち左側の
２対のＰチャネルトランジスタ１５２およびＮチャネル
トランジスタ１５３がオンして、第２図に示した回路（
ブロック）につながるデータ線対６１を差動増幅器４１
に導通する。一方、ブロック選択信号８０が“ビレベル
のとき、右側の２対のＰチャネルトランジスタ１５２お
上びＮチャネルトランジスタ１５３がオンして、第２図
に示したのと同一構成の別のブロックがつながるデータ
線対６１を上記差動増幅器４１に導通する。ここでは、
ブロック選択信号は°０”であって、第２図に示したブ
ロックが選択されているものとする。 差動増幅器４１は、電源に接続された一対のＰチャネル
トランジスタ１６１．１６１と、このＰチャネルトラン
ジスタ１６１．１６１にそれぞれ接続されたＮチャネル
トランジスタ１６２，１６２と、このＮチャネルトラン
ジスタ＋６２　１６２の接続点とグランドとの間に接続
されたＮチャネルトランジスタ１６３とからなっている
。差動増幅器４１は、差動増幅器駆動信号８１が“１”
レベルが与えられたとき、Ｐチャネルトランジスタ１６
１ＳＮチャネルトランジスタがそれぞれプルアップトラ
ンジスタ、プルダウントランノスタとして働いて、入力
端子４２間のデータを差動増幅する。 この半導体記憶装置は、全体として次のように動作する
。 第２図に示すアドレスバス８２の列アドレス信号が不良
ビット線１２ａを選択することを表わしている場合、冗
長列デコーダ２．１ａ、２１ｂはそれぞれ“ｌ”レベル
、“０”レベルを出力する。この冗長デコーダ２１ａ、
２１ｂの出力を受けて、トランジスタ対２４ａがオンす
る一方、トランジスタ対２４ｂおよび第３のスイッチ５
０がオフする。したかって、冗長ビット線対２２ａたけ
がデータ線対６１に導通する。すなわち不良ヒツト線対
＋２ａが冗長ビット線２２ａに置き換えられる。そして
、冗長ビット線２２ａからデータ線対６１に伝えられた
信号を差動増幅器４１が差動増幅する。ここで、列デコ
ーダｌｌａが同時に上記アドレス信号を受けて“ｌ“レ
ベルを出力している。このため、トランジスタ対１４ａ
がオンして、不良ビット線対１２ａがデータ線対３０に
導通している。けれども、上記第３のスイッチ５０がオ
フしているので、不良ビット線対１２ａがデータ線対６
１に導通することはなく、悪影響を及ぼすことはない。 また、選択されなかった正常ビット線対１２ｂ、・・に
つながる列デコーダＩｌｂ、・・・は“０“レベルを出
力している。したがって、トランジスタ対１４ｂ。 ・・・はオフしており、正常ビット線対１２ｂ、・・・
とデータ線対３０とは非導通状態である。 一方、上記アドレスバス８２の列アドレス信号が例えば
正常ヒツト線対＋２ｂを選択することを表わしている場
合、冗長列デコーダ２１ａ、２１ｂはともに“０”ルベ
ルを出力する。この冗長列デコーダ２１ａ、２１ｂの出
力を受けて、トランジスタ対２４ａ、２４ｂがいずれも
オフする一方、第３のスイッチ５０がオンする。したか
って、冗長ヒツト線対２２ａ、２２ｂはいずれもデータ
線対６１と非導通状態となる。一方、データ線対３０と
データ線対６１とが導通状態となる。ここで列デコーダ
１１ｂが同時に上記列アドレス信号を受けて“ルベルを
出力している。したがってトランジスタ対１４ｂがオン
して、正常ビット線対１２ｂがデータ線対３０に導通す
る。これにより、正常ビット線対１２ｂがデータ線対３
０．オン状態の第３のスイッチ５０およびデータ線対６
１を介して差動増幅器４Ｉに導通することになる。そし
て、差動増幅器４１は正常ビット線対１２ｂからの信号
を差動増幅する。なお、この場合も、選択されなかった
ビット線対１２ａ、・・につながる列デコーダｌｌａは
°０”ルベルを出力している。したがってトランジスタ
対１４ａ、・はオフしており、選択されなかったビット
線対１２ａ、・・・とデータ線対３０とは非導通状態で
ある。 このようにして不良ビット線対１２ａを冗長ビット線対
２２ａて置き換えることができる。しかも、第３のスイ
ッチ５０の働きによって、不良ヒツト線対＋２ａにつな
がる列デコーダＩｌａは、正常ピント線対につながる列
のデコーダｌｌｂ、・・・と同様に、列アドレス信号に
基づいて“１”レベルまたは“０”ルベルを出力するこ
とが許される。したがって、各列デコーダ１２ａ、１２
ｂ、・・・内に、これらを不活性化するためのヒユーズ
を設ける必要がない。したがって、各列デコーダ１２ａ
、　１２ｂ、・・・のパターンを縮小でき、チップ面積
を縮小することができる。 なお、この実施例では簡単のため省略したが、実際の構
成では、データ線対３１．６１をバイアスするバイアス
回路と、これらデータ線対３１間。 データ線対６１問および差動増幅器４１の出力端子４３
間をそれぞれノヨートするショート回路が設けられる。

【発明の効果】

以上より明らかなように、この発明の半導体記憶装置は
、データ線のビット線群がつながる箇所と冗長ビット線
がつながる箇所との間に、冗長列デコーダによって制御
される第３のスイッチを設けて、列アドレス信号が不良
ビット線を選択することを表わすとき上記冗長列デコー
ダが出力する冗長信号によって上記第３のスイッチをオ
フする一方、列アドレス信号がビット線を選択すること
を表わすとき上記冗長列デコーダか出力する非冗長信号
によって上記第３のスイッチをオンさせるようにしてい
るので、各列デコーダのヒユーズを省略でき、したがっ
てチップ面積を縮小することができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の構成を概念的に示
すブロック図、第２図および第３図はこの発明の一実施
例の半導体記憶装置を示す回路図、第４図は従来の半導
体記憶装置の構成を示すブロック図である。 １１．１１ａ、Ｉ　ｌｂ−列デコーダ、１２・・・ビッ
ト線、１２ａ、１２ｂ　　ビット線対、１４・・第１の
スイッチ、 １４ａ、ｌ　４ｂ　２４ａ、２４ｂ ・Ｎチャネルトランジスタ対、 ２２・・冗長ヒツト線、 ２０．２１ａ、２　ｌｂ−冗長列デコーダ、２２ａ、２
２ｂ・・冗長ビット線対、 ２４・・・第２のスイッチ、 ３０．６１・・・データ線（データ線対）、４１・・・
差動増幅器、５０・・・第３のスイッチ、９１．９２・
・・ヒユーズ。

Claims (1)

【特許請求の範囲】
1. （１）差動増幅器につながるデータ線と、このデータ線
   にそれぞれ第１のスイッチを介してつながるビット線群
   と、上記ビット線群のうちいずれかのビット線を選択す
   ることを表わす列アドレス信号を受けて、この列アドレ
   ス信号に基づいて上記第１のスイッチのオンオフを制御
   する列デコーダと、上記データ線の上記ビット線群がつ
   ながる箇所よりも上記差動増幅器側の箇所に第２のスイ
   ッチを介してつながる冗長ビット線と、上記ビット線群
   のうち製造段階でのテスト時に動作不良を起こした不良
   ビット線の列アドレスを記憶して、製造完了後に、この
   記憶内容に基づいて、上記不良ビット線を選択すること
   を表わす列アドレス信号を受けたとき上記第２のスイッ
   チをオンさせる冗長信号を出力する一方、上記ビット線
   群のうち不良ビット線以外の正常ビット線を選択するこ
   とを表わす列アドレス信号を受けたとき上記第２のスイ
   ッチをオフさせることを表わす非冗長信号を出力する冗
   長列デコーダを備えて、上記不良ビット線を上記冗長ビ
   ット線で置き換えて動作する半導体記憶装置において、 上記データ線の上記ビット線群がつながる箇所と上記冗
   長ビット線がつながる箇所との間に、上記冗長列デコー
   ダによって制御され、上記冗長信号を受けたときオフす
   る一方、上記非冗長信号を受けたときオンする第３のス
   イッチを有することを特徴とする半導体記憶装置。