DE69322725T2

DE69322725T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69322725T2
Application number: DE69322725T
Authority: DE
Inventors: Yuji Minato-Ku Tokyo 103-01 Nakaoka
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1992-09-30
Filing date: 1993-09-30
Publication date: 1999-05-06
Anticipated expiration: 2013-10-01
Also published as: USRE36621E; JP2812097B2; KR940007887A; DE69322725D1; KR970000882B1; US5500820A; EP0591850A2; EP0591850B1; EP0591850A3; JPH06111575A

Description

Die vorliegende Erfindung betrifft eine Speichervorrichtung und insbesondere einen dynamischen Direktzugriffsspeicher, der mit hoher Geschwindigkeit und geringer Stromaufnahme arbeitet.
Eine Halbleiter-Speichervorrichtung ist im allgemeinen ausgestattet mit einer gemeinsamen Datenbusleitung zum Übertragen von Daten, die aus einer ausgewählten Speicherzelle ausgelesen werden (d. h. Lesedaten), und Daten, die in eine ausgewählte Speicherzelle geschrieben werden sollen (d. h. Schreibdaten), zwischen einem Eingangs/Ausgangspuffer-Abschnitt und einem inneren Schaltungsabschnitt, der ein Speicherfeld, einen Leseverstärker und einen Schreibverstärker aufweist. In dieser Schaltungskonfiguration benötigt die innere Schaltung Steuersignale, die eine Lesemodus- oder eine Schreibmodusoperation anzeigen.
Während die Datenbusleitung gemeinsam an den Schreibverstärker und den Leseverstärker gekoppelt ist, sind eine Einschreibeleitung zum Übertragen von Schreibdaten vom Schreibverstärker an das Speicherfeld und eine Ausleseleitung zum Übertragen von Lesedaten aus dem Speicherfeld an den Leseverstärker unabhängig ausgebildet. Da die Einschreibeleitung und die Ausleseleitung unabhängig voneinander vorgesehen sind, ist es möglich, Spaltenauswahlsignale schneller zu schicken und die Arbeitsgeschwindigkeit wird verbessert. Andererseits benötigt dieser Typ Vorrichtung Steuersignale, um den Schreibverstärker und den Leseverstärker unabhängig voneinander zu aktivieren, so daß ein Bereich zum Ausbilden der Steuersignalleitungen groß wird. Überdies ist es erforderlich, daß der Leseverstärker die Datenbusleitung ausreichend treibt, so daß die Arbeitsgeschwin digkeit verringert wird. Dies wird detaillierter unter Bezugnahme auf die Fig. 15 und 16 erläutert werden.
Fig. 15 zeigt einen Schaltplan einer bekannten Halbleiter- Speichervorrichtung. Diese Vorrichtung weist ein Speicherfeld 108, ein Datenbusleitungspaar 110, das wahre und komplementäre Leitungen RWBS und aufweist, einen Eingangspuffer 102, einen Ausgangspuffer 103, einen Schreibpuffer 109, eine Schreibverstärkerschaltung 104, einen Leseverstärker 105 und eine Schreibmodus-Steuerschaltung 101 auf. Während eines Lesemodus wird der Leseverstärker 105 durch ein Modussignal aktiviert und treibt die Datenleitungen , RWBS der Datenbusleitung 110, wahre und komplementäre Lesedatensignal zu schicken, die eine Amplitude aufweisen, die so groß wie die Potentialdifferenz zwischen den Hochpegel- und Tiefpegel-Stromversorgungsleitungen sind. Vor einer Schreibmodusoperation muß der Leseverstärker 105 durch das Signal W1 deaktiviert werden, um eine Kollision von Lesedaten und Schreibdaten auf der Datenbusleitung 110 zu verhindern. Während eines Schreibmodus wird der Schreibpuffer 109 durch den Tiefpegel des Signals aktiviert, um die Datenbusleitung 110 entsprechend Schreibdaten aus dem Eingangspuffer 102 zu treiben, und der Schreibverstärker 104 wird durch ein Steuersignal W2 aktiviert, um die Schreibdaten an das Speicherfeld 108 zu übertragen.
Fig. 16 zeigt ein Zeitdiagramm der Lese- und Schreibmodusoperationen der bekannten Vorrichtung. Die Operation im Diagramm beginnt mit dem Zustand, in dem ein (nicht gezeigtes) Reihenadreßhinweissignal sich von einem Hochpegel zu einem Tiefpegel bewegt hat, um ein Reihenadreßsignal abzurufen, so daß ein Potential der ausgewählten Wortleitung W einen Hochpegelzustand durch einen Reihendecodierer 108-1 annimmt und ein Abfühlverstärker 106 eine Potentialdifferenz zwischen einem Paar Bitleitungen B und entsprechend Daten verstärkt, die in einer ausgewählten Speicherzelle 107 gespeichert sind.
Zunächst wird die Lesemodusoperation beschrieben werden. Als Reaktion auf ein Spaltenadreßsignal zu einer Zeit, wenn ein (nicht gezeigtes) äußeres Spaltenadreßhinweissignal sich in einem "Hochpegelzustand" befindet, geht ein Spaltenauswahlsignal YSW durch einen Spaltendecodierer 108-2 vom "Tiefpegelzustand" zu einem "Hochpegelzustand". Wenn das Spaltenauswahlsignal YSW zum "Hochpegelzustand" geht, wird die Potentialdifferenz zwischen den Bitleitungen und B auf ein Paar Ausleseleitungen RO und und weiter auf den Leseverstärker 105 über N- Kanal-Transistoren QN&sub4;&sub0;&sub7; bis QN&sub4;&sub1;&sub0; übertragen. Der Leseverstärker 105 verstärkt die folglich übertragene Potentialdifferenz und gibt wahre und komplementäre Signale aus, die für die Lesedaten auf dem Datenleitungspaar 110 repräsentativ sind, wobei diese Signale eine Amplitude aufweisen, die so groß wie die Potentialdifferenz zwischen einer Hoch- und einer Tiefpegelstromversorgungsleitung ist. Im Lesemodus wird, wenn das äußere auf den aktiver Tiefpegel geändert wird, ein Schreibfreigabesignal auf dem Hochpegel gehalten. Folglich erzeugt die Modussteuerschaltung 101 ein Ausgabefreigabesignal OE mit einem aktiven Hochpegel, so daß der Ausgangspuffer 103 aktiviert wird, um ein Ausgangsdatensignal Dout als Reaktion auf die Signale auf dem Datenbusleitungspaar 110 zu erzeugen.
Als nächstes wir die Schreibmodusoperation beschrieben werden. In diesem Modus wechselt das Schreibfreigabesignal zum Tiefpegel im Gleichlauf mit der Änderung des Hinweissignals CAS zum Tiefpegel, wie in Fig. 16 gezeigt. Folglich wird der Eingangspuffer 102 entsprechend dem "Hochpegelzustand" des Signals WO aktiviert, um die Eingangsdaten Din zu speichern und sie an den Schreibpuffer 109 als Schreibdaten auszugeben.
Anschließend geh: das Steuersignal vom "Hochpegelzustand" zum "Tiefpegelzustand", um den Leseverstärker 105 in eine deaktivierten Zustand zu setzen, in dem die Ausgangsanschlüsse des Leseverstärkers 105 in einem hochohmigen Zustand sind. Zur selben Zeit wird der Schreibpuffer 109 aktiviert, um das Datenbusleitungspaar 110 entsprechend den Schreibdaten vom Eingangspuffer 102 zu treiben. Das Steuersignal W2 wird dann auf den Hochpegel geändert, um die Schreibverstärkerschaltung 44 zu aktivieren, die dadurch ein Hochpegelsteuersignal WSW erzeugt, und ein Paar Einschreibeleitungen WI und mit wahren und komplementären Signale zu versorgen, die die Schreibdaten anzeigen. Das Hochpegelsteuersignal WSW schaltet N-Kanal-Transistoren QN&sub4;&sub0;&sub3; und QN&sub4;&sub0;&sub4; EIN, so daß die wahren und komplementären Signale der Schreibdaten an das Bitleitungspaar /D übertragen werden. Die Daten werden so in die ausgewählte Speicherzelle 107 geschrieben.
Das Steuersignal ist ein einmaliges Signal, das einen "Tiefpegelzustand" nur während des Schreibmodus aufweist und in den "Hochpegelzustand" geht, wenn oder genau bevor die Schreibdaten sicher an eine Speicherzelle 107 übertragen werden. Anschließend geht das Steuersignal W2 und WSW in den "Tiefpegelzustand" und die Schreibmodusoperation ist beendet.
Wie aus der obigen Beschreibung hervorgeht, wird, da es erforderlich ist, daß der Leseverstärker 105 das Datenbusleitungspaar 101 mit den wahren und komplementären Lesedatensignalen treibt, die eine Amplitude aufweisen, die so groß wie die Differenz zwischen Hoch- und Tiefpegelstromversorgungsleitungen ist, die Stromaufnahme groß und Datenauslesegeschwindigkeit wird vermindert. Zusätzlich braucht der Leseverstärker 105 eine große Leistungsfähigkeit zum Treiben des Datenbusleitungspaares 110 und nimmt eine große Fläche ein. Überdies werden, betrachtet man eine Mehrbitkonstruktion wie eine 4-Bit oder 8- Bit, mehrere Leseverstärker und Schreibverstärker vorgesehen, und daher ist es erforderlich, daß die Steuersignal-Leitungen für und W2 verlängert werden. Das Besetzungsgebiet zum Ausbilden der Steuersignal-Leitungen wird dadurch groß gemacht, und die Streukapazität wird ebenfalls vergrößert. Desweiteren wird der Schreibverstärker 104 nach dem Deaktivieren des Leseverstärkers 105 im Datenschreibmodus aktiviert, und aus diesem Grund wird auch die Datenschreibarbeitsgeschwindigkeit erniedrigt. EP-A-257912 offenbart eine statische Halbleiter-Speichervorrichtung gemäß des Oberbegriffs des Anspruchs 1.
Daher ist es eine Hauptaufgabe der Erfindung, eine Halbleiter-Speichervorrichtung bereitzustellen, die eine kleine Stromaufnahme und eine verkleinerte Anzahl von Steuersignal-Leitungen aufweist, um eine Hochgeschwindigkeitsoperation zu erzielen und eine hohe Integrationsdichte aufzuweisem. Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
Eine Halbleiter-Speichervorrichtung, wie beschrieben, wird so gesteuert, daß ein Lesedatensignal, das durch eine Datenbusleitung übertragen wird, eine Amplitude aufweist, die kleiner als die Amplitude eines Schreibdatensignals ist, das durch die Datenbusleitung übertragen wird. Die Amplitude des Lesedatensignals wird durch erste und zweite Impedanzeinrichtungen definiert, die zwischen die Datenbusleitung und einer ersten bzw. einer zweiten Stromversorgungsleitung geschaltet sind. Die erste Impedanzeinrichtungen ist mit einem erste Ende der Datenbusleitung im Eingangs-Ausgangspuffer-Bereich verbunden und die zweite Impedanzeinrichtung ist mit einem zweiten Ende der Datenbusleitung im inneren Schaltungsbereich der Vorrichtung verbunden. Die Schreibdaten werden über die Datenbusleitung als ein komplementäres Signal übertragen, das eine größere Ampli tude als jene der Lesedaten aufweist. Das Speicherfeld nimmt das Signal auf der Datenbusleitung als ein Schreibdatensignal entsprechend seiner Amplitude auf. Das Speicherfeld ist mit einem Schreibsteuertor zum Ermitteln der Amplitude des komplementären Signal auf der Datenbusleitung ausgestattet.
Die Erfindung wird weiter unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild, das eine Speichervorrichtung gemäß einer ersten Ausführungsform der Erfindung beschreibt;
Fig. 2 eine Schaltungskonfiguration der Impedanzeinrichtung;
Fig. 3 eine Schaltungskonfiguration des Schreibpuffers;
Fig. 4 eine weitere Ausführungsform der Schaltungsgestaltung der Impedanzeinrichtung und des Schreibpuffers;
Fig. 5 eine Schaltung des Schreibsteuertores und der Impedanzeinrichtung;
Fig. 6 eine Schaltungskonfiguration des Leseverstärkers;
Fig. 7 ein Blockschaltbild des Speicherfeldes;
Fig. 8 eine detailliertere Konfiguration des Speicherfeldes;
Fig. 9 ein Zeitdiagramm, das eine Operation der Vorrichtung zeigt;
Fig. 10 ein Blockschaltbild der Speichervorrichtung einer zweiten Ausführungsform;
Fig. 11 eine Schaltung des Schreibsteuertores und der Impedanzeinrichtung;
Fig. 12 die Impedanzeinrichtung gemäß einer dritten Ausführungsform;
Fig. 13 die Verstärkerschaltung gemäß der dritten Ausführungsform;
Fig. 14 ein Zeitdiagramm, das eine Operation der Vorrichtung der dritten Ausführungsform beschreibt;
Fig. 15 einen Schaltplan einer Speichervorrichtung, die Modus- Steuersignalleitungen aufweist; und
Fig. 16 ein Zeitdiagramm der in Fig. 15 gezeigten Vorrichtung.
Auf Fig. 1 der Zeichnungen bezugnehmend, weist eine Halbleiter-Speichervorrichtung gemäß der ersten Ausführungsform der Erfindung ein Speicherfeld 9 und ein Datenbusleitungspaar 1 auf, das wahre und komplementäre Datenleitungen und RWBS aufweist. Ein Ende der Datenbusleitung 1 ist mit einem Schreibdatensteuertor 6 verbunden, das wiederum mit dem Speicherfeld 9 über ein Paar Einschreibeleitungen WI und verbunden ist, und ist auch mit einer Lesedatensteuerschaltung 3 verbunden, die wiederum mit dem Speicherfeld 9 über ein Paar Ausleseleitungen RO und verbunden ist und mit einer Masseleitung 8 verbunden ist. Ein weiteres Ende der Datenbusleitung 1 ist mit einem Schreibverstärker 5, einem Leseverstärker 4 und einer Datenbus-Ladesteuerschaltung 2 verbunden, die mit einer Stromversorgungs-(Vcc-)Leitung 7 verbunden ist. Der Ausgang des Schreibverstärkers 5 treibt das Datenleitungspaar 1 mit wahren und komplementären Signalen, die Schreibdaten anzeigen, die eine Amplitude zwischen den Potentialpegeln der Stromversorgungsleitungen 7 und 8 während eines Schreibmodus aufweisen. Zu dieser Zeit ist die Schaltung 2 deaktiviert. Der Schreibverstärker 5 hält seine Ausgangsanschlüsse während eines Lesemodus auf einem hochohmigen Zustand. Das Schreibdatensteuertor 6 reagiert auf die Amplitude der wahren und komplementären Schreibdatensignale auf der Datenbusleitung 1 und überträgt während eines Schreibmodus das Datensignal an das Speicherfeld 9 als Schreibdaten. In einem Lesemodus andererseits wird die Schaltung 6 automatisch als Reaktion auf die Signalpegel auf den Leitungen 1 deaktiviert, was später detailliert beschrieben werden wird. Die Impedanzeinrichtung 2 wird im Lesemodus aktiviert, um die Datenleitungen bzw. RWBS mit der Stromversorgungsleitung 7 mit einer vorherbestimmten Impedanz zu verbinden. Die Impedanzeinrichtung 3 reagiert aus die Lesedatensignale auf den Leitungen RI/ , um eine der Datenleitungen und RWBS mit der Stromversorgungsleitung 8 mit einer vorherbestimmten Impedanz zu verbinden, wobei die andere Datenleitung oder RWBS von der Masseleitung 8 getrennt wird. Daher nimmt der Hochpegel der Lesedatensignale, die auf der Datenbusleitung 1 erscheinen, den Vcc-Pegel an, wohingegen dessen Tiefpegel einen Zwischenpegel zwischen den Vcc- und Massepegeln annimmt, der durch die Impedanz der Schaltungen 2 und 3 bestimmt wird. Folglich weist das Lesedatensignal eine Amplitude auf, die kleiner als jene des Schreibdatensignals ist. Überdies sind die Impedanzen der Schaltungen 2 und 3 so ausgelegt, daß der Tiefpegel des Lesedatensignal nahe dem Vcc-Pegel ist.
Fig. 2 zeigt eine Schaltungskonfiguration der Ladesteuerschaltung 2, die ein NICHT-Glied INV&sub2;&sub1; und P-Kanal-Transistoren QP21 und QP22 aufweist, die wie gezeigt verbunden sind. Mit Ausnahme einer Periode eines Schreibmodus bleibt ein Steuersignal im "Hochpegel zustand" und die Transistoren QP21 und QP22 sind dadurch im leitenden Zustand, der einen vorherbestimmten Impedanzwert aufweist.
Der Schreibverstärker 5 ist grundsätzlich wie in Fig. 3 konstruiert. Wenn das Steuersignal sich im "Hochpegelzustand" befindet, werden alle Transistoren nichtleitend gemacht, so daß die Ausgangskonten N&sub3;&sub1; und N&sub3;&sub2; des Schreibpuffers 5 im hochohmigen Zustand bleiben. Wenn das Steuersignal W1 sich im "Tiefpegelzustand" befindet, um den Schreibmodus anzuzeigen, treibt der Schreibverstärker 5 das Datenbusleitungspaar 1, um darauf wahre und komplementäre Signale entsprechend Schreibdaten auszugeben.
Die Ladesteuerschaltung 2 kann, wie in Fig. 4 gezeigt, in den Schreibverstärker 5 eingebaut werden. Wenn das Steuersignal W1 sich im "Hochoegelzustand" befindet, gibt jede NCR-Schaltung NOR&sub4;&sub1;, NOR&sub4;&sub2;, NOR&sub4;&sub3; und NOR&sub4;&sub4; ein Tiefpegelsignal aus, so daß P- Kanal-Transistoren QP41 und QP42 sich in einem leitenden Zustand befinden und N-Kanal-Transistoren QN41 und QN42 Sich in einem nichtleitenden Zustand befinden. Wenn das Signal sich im "Tiefpegelzustand" befindet, arbeitet die Schaltung der Fig. 4 als ein Leseverstärker, um das Datenbusleitungspaar 1 entsprechend den Schreibdaten auf die gleiche Art zu treiben wie die Schaltung der Fig. 3. Die in Fig. 4 gezeigten Transistoren QP41, QN41, QP42 und QN42 und die in Fig. 3 gezeigten Transistoren weisen eine große Fähigkeit zum Treiben der Datenbusleitung 1 auf, so daß das Schreibdatensignal schnell übertragen wird.
Die Schaltungskonfigurationem des Schreibdatensteuertores 6 und der Lesedatensteuerschaltung 3 werden in Fig. 5 beschrieben. Das Schreibdatensteuertor 6 weist eine NAND-Torschaltung NAND&sub5;&sub1; auf, die erste und zweite Eingangsknoten aufweist, die jeweils mit den Datenleitungen und RWBS verbunden sind. Im Datenschreibmodus nimmt eine der Datenbusleitungen 1 einen Pegel an, der im wesentlichen gleich dem Vcc-Pegel ist, wohingegen die andere derselben einen Pegel annimmt, der im wesentlichen gleich dem Massepegel ist. Daher erzeugt die Torschaltung NAND&sub5;&sub1; eine Hochpegelausgangsgröße während eines Schreibmodus, so daß N-Kanal-Transistoren QN51 und QN52 curch zwei NICHT-Glieder eingeschaltet werden. Das Datenbusleitungspaar 1 wird folglich an das Einschreibeleitungspaar 51 gekoppelt.
Die Lesedatensteuerschaltung 3 weist wie gezeigt geschaltete N-Kanal-Transistoren QN53 und QN54 auf. Einer der Transistoren QN53 und QN54 wird durch das damit verbundene Lesesignal eingeschaltet und der andere derselben wird ausgeschaltet ge halten. Man beachte, daß Transistoren QP21 und QP22 (Fig. 2) während einer Periode abgesehen von der Schreibmodusperiode eingeschaltet sind. Folglich nimmt eine der Datenbusleitungen 1 den Pegel an, der im wesentlichen gleich dem Vcc-Pegel ist, und die andere derselben nimmt den Zwischenpegel zwischen den Vcc- und Massepegeln an, der durch die Impedanz der Transistoren QP21 (QP22) und QN53 (QN54) bestimmt wird. Dieser Zwischenpegel wird so bestimmt, daß er höher als der Schwellenpegel der Torschaltung NAND&sub5;&sub1; ist. Daher erzeugt das Tor NAND&sub5;&sub1; eine Tiefpegelausgangsgröße, um die Transistoren QN51 und QN52 während der Periode abgesehen vom Schreibmodus nichtleitend zu machen.
Während in dieser Ausführungsform die Schreibsteuerschaltung 6 die wahren und komplementären Schreibdatensignale an das Speicherfeld 9 ausgibt, ist es auch möglich, die Schreibdaten durch Verwendung einer einzelnen Signalleitung mit einem Übertragungstortransistor an das Speicherfeld 9 zu übertragen.
Das Schreibsteuertor 6 versorgt ferner während eines Schreibmodus über eine Steuerleitung 53 das Speicherfeld 9 zusätzlich zu dem Schreibdatensignal mit einem Steuersignal WSW.
In einem Lesemodus muß, wenn das Adreßsignal geändert wird und weitere Lesedaten, die einen von jenem der vorhergehenden Lesedaten unterschiedlichen logischen Wert aufweisen, an die Schaltung 3 aus dem Speicherfeld 9 übertragen werden, der Potentialpegel der Datenbusleitung 1 umgekehrt werden. Jedoch kann infolge der Amplitude des Lesedatensignals, die kleiner als die Potentialdifferenz zwischen den Stromversorgungsleitungen 7, 8 ist, die Umkehrung schnell und mit einer kleinen Stromaufnahme durchgeführt werden. Im einzelnen weisen die Transistoren QN53 und QN54 eine so kleine Fähigkeit oder eine so große Impedanz auf, daß sie die Datenleitungen und RWBS auf einen Potentialpegel treiben oder entladen, der nahe dem Pegel der Stromversorgungsleitung 7 ist. Daher weist zum Beispiel, wenn das Adreßsignal geändert wird und die Transistoren QN53 und QN54 entsprechend den letzten Lesedaten nichtleitend bzw. leitend werden, der Transistor QN54 eine Impedanz auf, die drei bis viermal so groß wie jene der Transistoren im Schreibpuffer 5 oder der in Fig. 4 gezeigten Schaltung ist, um den Potentialpegel der Datenleitung RWBS auf den vorherbestimmten Zwischenpegel herunter zu ziehen. Gleichzeitig wird die Datenleitung RWBS durch den in Fig. 4 gezeigten Transistor QP41 getrieben oder geladen, der in einem Eingangs-Ausgangspufferbereich der Vorrichtung ausgebildet ist und eine vergleichsweise große Größe und Fähigkeit zum Treiben der Datenleitung aufweist. Der Potentialpegel der Leitung wird daher schnell umgekehrt, wenn der Transistor QN53 nichtleitend wird. Folglich wird die Lesemodusoperation mit hoher Geschwindigkeit und mit sehr kleiner Stromaufnahme durchgeführt, und die Impedanzeinrichtung 3 kann in einem kleinen Gebiet ausgebildet werden, um die Größe der Vorrichtung zu reduzieren.
Nach der Lesemodusoperation wird, wenn das in Fig. 4 gezeigte Steuersignal vom "Hochpegelzustand" in den "Tiefpegelzustand" wechselt, was eine Schreibmodusoperation anzeigt, der in Fig. 4 gezeigte Schreibpuffer 5 zum Treiben der Datenleitungen urd RWBS entsprechend dem Schreibdatensignal aktiviert und gibt die Schreibdaten aus, die eine Amplitude aufweisen, die den Stromversorgungsleitungen 7, 8 entspricht. Wie oben beschrieben, weisen die Transistoren QP41, QN41, QP42 und QN42 eine große Fähigkeit zum Treiben der Datenleitungen und RWBS auf, so daß der Potentialpegel der Datenbusleitung 1 entsprechend dem Schreibdatensignal schnell umgekehrt und/oder verstärkt wird, selbst wenn der Transistor QN53 oder QN54 sich in einem leitenden Zustand befindet. Daher wird in dieser Spei chervorrichtung, die die Erfindung ausführt, die Datenkollision zwischen den neu eingegeben Schreibdaten und den Lesedaten des vorhergehenden Lesemodus auf der Datenbusleitung beseitigt, so daß Betriebsfehler verhindert werden. Überdies benötigt die Impedanzeinrichtung 3 zum Trennen des Speicherfeldes 9 von der Datenbusleitung 1 keine Steuersignale, die den Operationsmodus der Vorrichtung anzeigen, wenn eine Schreibmodusoperation beginnt. Selbstverständlich benötigt die Speichervorrichtung dieser Ausführungsform keine anderen Torschaltungen zum Trennen des Speicherfeldes 9 von der Datenbusleitung 1. Infolge dessen braucht die Speichervorrichtung keine anderen Steuersignalleitungen, die Informationen über den Operationsmodus der Vorrichtung an einen inneren Schaltungsbereich übertragen, der das Speicherfeld 9, das Schreibsteuertor 6 und die Impedanzeinrichtung 3 aufweist, als die Datenbusleitung 1.
Daher wird die Schaltungskonfiguration der Gestaltung der Vorrichtung vereinfacht und die Fläche der Vorrichtung verkleinert.
Ferner ist, als ein bevorzugter Schaltungsentwurf der Vorrichtung, der "Hochpegelzustand" und/oder "Tiefpegelzustand" der Datenleitungen , RWBS den Schreib- und den Lesedaten gemeinsam, die denselben logischen Wert aufweisen. Wenn zum Beispiel Schreibdaten, die einen logischen Wert "1" aufweisen, über die Datenbusleitung 1 übertragen werden, nimmt die Leitung RWBS eine "Hochpegelzustand" an, und wenn Lesedaten, die einen logischen Wert "1" aufweisen, übertragen werden, nimmt die Leitung RWBS auch einen, Hochpegelzustand" an. Entsprechend dieser Konfiguration wird, selbst wenn Daten kontinuierlich an die Impedanzeinrichtung 3 über tragen werden, die in einer bestimmten Speicherzelle des Speicherfeldes 9 gehalten werden, die gemäß den Adreßdaten ausgewählt wird, unabhängig davon, ob sie sich in einem Lese- oder Schreibmodus befindet, der Potentialpegel der Schreibdaten nie durch die Transistoren QN53, QN54 der Impedanzeinrichtung 2 geändert, und Schreibmodusoperationen werden sicher durchgeführt. Überdies fließen in dieser Konfiguration der Vorrichtung Ströme durch die Transistoren QN53, QN54 nicht gleichbleibend während des Schreibmodus, außer wenn Adreßdaten an das Speicherfeld 9 geändert werden, so daß die Stromaufnahme klein ist.
Fig. 6 zeigt eine Schaltung des Leseverstärkers 4, während die Potentialdifferenz zwischen den Leitungen , RWBS im Lesemodus wie oben beschrieben vergleichsweise klein ist, weist der Leseverstärker 4 drei Stufen von Verstärkern AMP&sub6;&sub1;, AMP&sub6;&sub2; und AMP&sub6;&sub3; auf. Jeder der Verstärker AMP&sub6;&sub1;, AMP&sub6;&sub2; verstärkt die Potentialdifferenz zwischen den Leitungen , RWBS unabhängig, und der Verstärker AMP&sub6;&sub3; verstärkt die Potentialdifferenz zwischen den beiden Ausgangssignalen der Verstärker AMP&sub6;&sub1;, AMP&sub6;&sub2;, während das Aktivierungssteuersignal SDE sich in einem "Hochpegelzustand" befindet und die Datenleitungen und RWBS die Potentialdifferenz als Lesedaten liefern.
Bezugnehmend auf die Fig. 7 und 8, wird nun die Konfiguration des Speicherfeldes 9 beschrieben. Das Speicherfeld 9 weist ein Zellenfeld 71, einen Reihendecodierer 72, einen Spaltendecodierer 73, einen Verstärkerbereich 74 und einen Signalleitungsbereich 75 auf, der mit Signalleitungen 51, 52, 53 ausgestattet ist, die in den Fig. 7 und 8 gezeigt werden. Im Zellenfeld 71 sind die Speicherzellen 82 in Reihen und Spalten angeordnet. Fig. 8 zeigt eine Schaltungskonfiguration, die einer der Spalten entspricht. Jede Speicherzelle 82 ist mit einem Bitleitungspaar /D und einer Wortleitung WL verbunden, die mit dem Reihendecodierer 72 verbunden ist. Das Bitleitungspaar /D wird selektiv mit der Einschreibebusleitung 51, die Datenlei tungen , WL einschließt, über Spaltenauswahl-Tortransistoren QN107, QN105 und Schreibschalttortransistoren QN105, QN106 entsprechend einem Spaltenauswahlsignal YSW aus dem Spaltenselektor 73 und einem Schreibschaltsteuersignal WSW von der Steuersignalleitung 53 verbunden. Die Bitleitungen /D sind ebenfalls mit den Gate-Elektroden der Transistoren QN111, QN112 verbunden. Ein Ende des Source-Drain-Weges jedes Transistors QN111, QN112 ist mit der Masseleitung 8 verbunden und das andere Ende wird mit der Auslesebusleitung 52, die die Datenleitungen , RO einschließt, über Spaltenauswahl-Tortransistoren QN109, QN110 entsprechend dem Spaltenauswahlsignal YSW verbunden. Die Potentialpegel des Datensignals auf den Bitleitungen /D werden daher jeweils an die Leitungen , RO mit einem umgekehrten Potentialpegel ausgegeben. In dieser Ausführungsform entsprechen die Bitleitungen und D jeweils den Tortransistoren QN51 und QN52 und den Transistoren QN53 und QN54, die in Fig. 5 gezeigt werden, um den Potentialpegel der Datenbusleitung 1, der einem bestimmten logischen Wert der Schreibdaten entspricht, mit jenem der Lesedaten in Einklang zu bringen, die denselben logischen Wert wie die Schreibdaten aufweisen, wie oben erwähnt.
Die Lesebusleitung 52 ist mit einer aktiven Lastschaltung 81 ausgestattet. Die Schaltung 81 arbeitet mit den Transistoren QN&sub1;&sub0;&sub9;-QN112 Zusammen, um die Potentialdifferenz zwischen den Bitleitungen /D an Ausleseleitungen 52 zu übertragen. Die Transistoren QP101, QP104 im Datenverstärker 81 arbeiten als Klemmtransistoren und begrenzen die Amplitude der auf der Busleitung 52 übertragenen Lesesignale, so daß der Potentialpegel der Busleitung 52 schnell umgekehrt werden kann, wenn das Datensignal geändert wird, und die Arbeitsgeschwindigkeit im Lesemodus hoch wird.
Als nächstes wird die Operation der Vorrichtung dieser Aus führungsform aufeinanderfolgend beschrieben. Fig. 9 ist ein Zeitdiagramm der Operation. Die Beschreibung wird mit der Bedingung beginnen, daß das (nicht gezeigte) Reihenadreßhinweissignal vom "Hochpegelzustand" in den "Tiefpegelzustand" gegangen ist, um eine der Wortleitungen WL auszuwählen und deren Potentialpegel anzuheben, wobei die Speicherzelle 82 dadurch mit der entsprechenden des Bitleitungspaares /D verbunden wird, um die Potentialdifferenz zwischen den Bitleitungen /D entsprechend den in der Speicherzelle 82 gespeicherten Daten zu erzeugen.
Zuerst wird die Lesemodusoperation beschrieben. Bei dieser Operation verbleibt das Schreibfreigabesignal auf dem Hochpegelzustand, selbst wenn das (nicht gezeigte) Spaltenadreßhinweissignal in den aktiven Tiefpegel wechselt. Die in Fig. 1 gezeigte Schreibsteuerschaltung WC hält dadurch das Steuersignal auf dem Hochpegel. Daher werden die Transistoren QP21 und QP22 in der Schaltung 2 leitend gemacht, wohingegen der Schreibpuffer 5 die Ausgangsknoten in einem hochohmigen Zustand hält. Andererseits sind in der in Fig. 4 gezeigten Schaltung die Transistoren QP41, QP42 in einem leitenden Zustand und die Transistoren QN41, QN42 sind in einem nichtleitenden Zustand. Nimmt man an, daß das Spaltenadreßsignal Ai das Spaltenauswahlsignal YSW bestimmt, dann werden die Transistoren QN107 bis QN110 leitend gemacht. Die wahren und komplementären Lesedatensignale auf dem Bitleitungspaar /D werden über die Transistoren QN109, QN110 an die Lesebusleitungen /RO in einer Art übertragen, wie oben erwähnt. Einer der Transistoren QN53 und QN54 wird dadurch eingeschaltet und der andere derselben wird ausgeschaltet. Die wahren und komplementären Signale, die die Lesedaten anzeigen, werden folglich zur Zeit t1 an die Datenbusleitungen 1 übertragen, wie in Fig. 9 gezeigt. Anschließend wird das Signal auf der Busleitung 1 durch den Leseverstärker 4 verstärkt und als das Datensignal /DO an den Ausgangspuffer OB ausgegeben. Unterdessen werde, entsprechend dem Übergang des Signals , die Ausgangspuffer mit dem Ausgabefreigabesignal OE in seinem Hochpegelzustand versorgt und geben die Lesedaten als Ausgangsdaten Dout entsprechend dem Signal /DO aus. Wenn das Signal auf den Hochpegel geschaltet wird, wird das Steuersignal OE auf den Tiefpegel geschaltet und der Ausgangspuffer OB hält den Ausgangsknoten im hochohmigen Zustand. Bei dieser Operation ist die Potentialdifferenz, die auf der Datenbusleitung 1 auftritt, so klein, daß die Torschaltung NAND&sub5;&sub1; in der Schreibtorschaltung den Unterschied nicht ermittelt und daß das Ausgangssignal der Torschaltung NAND&sub5;&sub1; oder das Steuersignal WSW im Tiefpegel bleibt. Daher wird Einschreibebusleitung 51 von den Signalleitungen, die den Lesedatenbus 1 übertragen, durch die Transistoren QN53, QN54, QN105, QN106 getrennt, und die parasitären Kapazitäten zu den Signalleitungen werden vermindert, um die Lesemodusoperation bei hoher Geschwindigkeit durchzuführen.
Die Schreibmodusoperation wird nachfolgend beschrieben. Gemäß Fig. 9 beginnt die Schreibmodusoperation ohne einen Übergang von Adreßdaten, nur um die Beschreibung zu vereinfachen. Wenn die Adreßdaten vor dem Schreibmodus geändert werden, wählen der Reihendecodierer 72 und der Spaltendecodierer 73 eine andere Speicherzelle 82 unter Verwendung der Wortleitung WL und des Spaltenauswahlsignals YSW. Wenn die äußeren Eingangssignale und einen Tiefpegel annehmen, gibt die Schreibsteuerschaltung WC (Fig. 1) ein Steuersignal WO mit aktivem Pegel an den in Fig. 1 gezeigten Eingangspuffer IB aus, um ihn zum Schalten auf das Eingangsdatensignal Din zu aktivieren. Der Eingangspuffer IB gibt dadurch das Schreibdatensignal an den Schreibpuffer 5 aus. Nachfolgend ändert die Schreibsteuerschaltung WC das Steuersignal auf den Tiefpegel, um die Schaltung 2 zu deaktivieren. Der Schreibverstärker 5 treibt dadurch die Datenbusleitungen 1 als Reaktion auf die Schreibdaten WD. Andererseits arbeiten in der wie in Fig. 4 gezeigten Schaltung die Transistoren QP41, QP42, QN41, QN42 um die Datenbusleitungen 1 zu treiben. Die Differenz zwischen den wahren und komplementären Signalen, die die Schreibdaten anzeigen, weisen dadurch eine große Amplitude auf, die sich zur Zeit t2 zu den Pegeln der Stromversorgungsleitungen 7 und 8 erstreckt, wie in Fig. 9 gezeigt. Die Torschaltung NAND&sub5;&sub1; im Schreibsteuertor 6 ermittelt die folglich große Potentialdifferenz zwischen den Datenleitungen und RWBS und gibt ein Hochpegelsignal an die Transistoren QN51, QN52 und ein Hochpegelsteuersignal WSW an die Transistoren QN105 urd QN106 aus, um die Einschreibebusleitungen 51 mit den Datenbusleitungen 1 zu verbinden. Die Schreibdatensignale werden dadurch an das Bitleitungspaar /D über die Spaltenauswahl-Transistoren QN107, QN108 und die Tortransistoren QN105, QN106 übertragen. Die so übertragenen Schreibdatensignale werden durch den Abfühlverstärker 83 verstärkt und dann in die Speicherzelle 82 geschrieben. Unterdessen überträgt die Auslesebusleitung 52 das Schreibdatensignal, das auf dem Bitleitungspaar /D erscheint, an die Schaltung 3. Jedoch entsprechen, wie oben beschrieben, die leitenden und/oder nichtleitenden Zustände der Transistoren QN53, QN54 den Potentialpegeln der Datenleitungen , RWBS, um durch die Transistoren QN53, QN54 in die Stromversorgungsleitung 8 während des Schreibmodus eindringende Ströme zu beseitigen. Wenn die Transistoren QN53, QNs4 den Pegeln der Leitungen , RWBS nicht in einer solchen Art entsprechen, kann, obwohl die Stromaufnahme der Vorrichtung zunimmt, die Schrei modusoperation sicher durchgeführt werden. Da die Impedanz der Transistoren QN53, QN54 so hoch ist, daß die Potentialpegel der Datenleitung oder KrgES, die sich in einem Hochpegelzustand befindet, auf einen Zwischenpotentialpegel vermindert wird, der nur etwas tiefer als der Pegel der Stromversorgungsleitung 7 ist. Daher ist die Potentialdifferenz zwischen dem Zwischenpegel und dem Pegel der Stromversorgungsleitung 8 ausreichend groß, um die Schreibdaten korrekt über die Datenbusleitung 1 zu übertragen.
Das Steuersignal ist ein einmaliges Signal, das in einer kurzen Periode während des Schreibmodus in einem Tiefpegelzustand ist und einen Hochpegelzustand annimmt, wenn oder genau bevor die Schreibdaten sicher an eine Speicherzelle 82 übertragen werden. Anschließend schaltet der Schreibpuffer 5 seine Ausgangsknoten in hochohmige Zustände und die Impedanzeinrichtung 2 liefert den Potentialpegel der Stromversorgung 7 an die Leitungen , RWBS, oder gemäß Fig. 4 werden die Transistoren QP41, QP42 leitend und die Transistoren QN51, QN42 werden nichtleitend. Die Potentialpegel der Leitungen , RWBS nehmen entsprechend den Schreibdaten zur Zeit t3 den Hochpegel der Stromversorgungsleitung 7 oder den Zwischenpegel an, wie in Fig. 9 gezeigt. Dann hört die Torschaltung NAND&sub5;&sub1; auf, ein Hochpegelsignal auszugeben und die Transistoren QN51, QN52, QN105, QN106 werden nichtleitend, um die Einschreibebusleitung 51 von der Datenbusleitung 1 und dem Bitleitungspaar /D zu trennen.
Fig. 10 zeigt ein Blockschaltbild der Speichervorrichtung gemäß der zweiten Ausführungsform der Erfindung. Die Speichervorrichtung ist mit mehreren Speicherfeldern 91, 92 ausgestattet. Nur zwei der Speicherfelder 91, 92 werden in Fig. 10 gezeigt, um die Beschreibung zu vereinfachen. Jedes Speicherfeld 91, 92 weist dieselbe Konfiguration wie jenes der ersten Ausführungsform auf. Die Vorrichtung ist auch mit einem Bankselektor 100 zum Ausgeben von Bankauswahlsignalen BS1, BS2 ausge stattet. Die Schaltungskonfigurationen oder Funktionen der Datenbusleitung 1, der Impedanzeinrichtung 2, des Schreibpuffers 5 und des Leseverstärkers 4 sind ebenfalls dieselben wie jene der ersten Ausführungsform. Fig. 11 zeigt ein Schreibsteuertor 61 und eine Impedanzeinrichtung 31, von denen jede mit dem Speicherfeld 91 verbunden ist. Das Bankauswahlsignal, das vom Bankselektor 100 ausgegeben wird, nimmt einen Hochpegel an, wenn das Speicherfeld 91 entsprechend einem Adreßdatensignal ausgewählt wird. In diesem Zustand, in einem Lesemodus, sind die Transistoren QN305, QN307 in leitenden Zuständen und jeder der Transistoren QN306, QN308 wird entsprechend Lesedaten leitend. Die Datenleitungen , RWBS weisen den Potentialpegel der Stromversorgungsleitung 7 oder einen Zwischenpotentialpegel auf, der durch das Impedanzverhältnis der Impedanzeinrichtungen 2 und 31 bestimmt wird. Die Impedanz der Impedanzeinrichtung 31 wird durch die Transistoren QN305 und QN306 oder die Transistoren QN307 und QN308 bestimmt. In dieser Ausführungsform ist es für die Impedanzeinrichtung 31 wünschenswert, eine große Impedanz aufzuweisen, so daß die Fläche, die durch die Impedanzeinrichtung 8 besetzt wird, klein und nahezu dieselbe wie jene der ersten Ausführungsform sein kann. Unterdessen werden die Transistoren QN301 QN302 mit dem Hochpegelsignal BS1 an den Gate- Elektroden versorgt. Jedoch sind, wegen der Potentialpegel der Leitungen , RWBS, von denen beide nahe dem Pegel der Stromversorgungsleitung 7 sind, die Transistoren QN301, QN302 in nichtleitenden Zuständen und die Lesedaten werden ohne jede Behinderung durch den Potentialpegel der Knoten QN111, QN112 übertragen. Vorzugsweise weisen die Transistoren QN302 vergleichsweise hohe Schwellenspannungen auf. Während eines Lesemodus werden die Knoten QN111, QN112 durch die Transistoren QP301, QP302 auf einem Hochpegel gehalten, so daß die Torschaltung NAND&sub5;&sub1;&sub1; ein Tiefpegelsignal ausgibt, das einen Lesemodus anzeigt.
In einem Schreibmodus weisen die Leitungen , RWBS entsprechend den Schreibdaten den hohen oder tiefen Potentialpegel der Stromversorgungsleitung 7 oder 8 auf, so daß jeder der Transistoren QN301, QN3O2, der einer der Leitungen , RWBS entspricht, die den tiefen Potentialpegel aufweist, in den leitenden Zustand schaltet. Daher gibt die Torschaltung NAND&sub5;&sub1;&sub1; ein Hochpegelsignal aus, um eine Schreibmodusoperation anzuzeigen. Die Transistoren QP301, QP&sub3;&sub0;&sub2; schalten in den nichtleitenden Zustand, so daß die Schreibdaten korrekt übertragen werden. In diesem Fall fließt zum Beginn des Schreibmodus infolge davon, daß die Transistoren QP301, QP302 in leitenden Zuständen sind, ein eindringender Strom zu einer der Leitungen , RWBS, die sich auf einem Tiefpegel befindet. Jedoch ist es ausreichend für die Transistoren QP301, QP302, eine kleine Treiberfähigkeit zum Aufrechterhalten der Knoten QN111, QN112 aufzuweisen. Daher ist der Strom so klein, daß die Schreibmodusoperation sicher durchgeführt wird.
Nun wird die dritte Ausführungsform der Erfindung beschrieben. Die Speichervorrichtung dieser Ausführungsform ist mit einer Impedanzeinrichtung 33, wie in Fig. 12 gezeigt, und einem Leseverstärker 43, wie in Fig. 13 gezeigt, ausgestattet. Andere Elemente sind fast dieselben wie in der ersten oder zweiten Ausführungsform. Die Impedanzeinrichtung 33 weist nahezu dieselbe Konfiguration wie jene der zweiten Ausführungsform auf, außer dem Gate-Elektrodeneingangssignal der Transistoren QN123, QN124, das ein Adreßübergangsimpulssignal ATD2 ist. Die Impedanzeinrichtung 33 arbeitet daher auf dieselbe Weise wie jene der ersten Ausführungsform, d. h. nur wenn die Adreßdaten geändert werden. Folglich wird der Strom, der von der Stromversorgungs leitung 7 zur Stromversorgungsleitung 8 durch die Impedanzeinrichtungen 2 und 33 während des Lesemodus fließt, extrem vermindert. Der Leseverstärker 43 arbeitet auch nur dann als ein Verstärker, wenn die Adreßdaten geändert werden und das Lesedatensignal so schaltet, daß das Ausgangsdatensignal /DO kontinuierlich ausgegeben wird.
Fig. 14 ist ein Zeitdiagramm der Lesemodusoperation dieser Vorrichtung. Am Anfang wird die Datenleitung , RWBS durch die Impedanzeinrichtung 2 auf dem Hochpegel gehalten. Wenn das Adxeßsignal ADD geändert wird, schaltet das Steuerimpulssignal ATD1 auf seinen Hochpegel, so daß der Leseverstärker 43 deaktiviert wird und die Ausgangssignale , DO miteinander verbunden werden und auf den Hochpegel infolge der Ausgleichsschaltung 131 schalten. Danach wird das Steuerimpulssignal SDE mit dem Hochpegel an den Verstärker 43 geliefert, um die Datenleitungen , RWBS mit dem Flipflop-Abschnitt FF des Verstärkers 43 zu verbinden. Nachfolgend schaltet das Signal ATD1 in den Tiefpegel und die Leitungen , RWBS werden voneinander getrennt. Unterdessen wird das Steuersignal ATD2 an die Impedanzeinrichtung 33 geliefert und das Lesedatensignal wird über die Datenbusleitung 1 übertragen. Das Lesedatensignal wird an den Eingangs/Ausgangsknoten N&sub5;, N&sub6; des Flipflop-Abschnitts FF angelegt. Daher verstärkt, wenn das Signal SDE in den Tiefpegel schaltet, der Flipflop-Abschnitt FF das Datensignal und schaltet es unabhängig von den Leitungen , RWBS, nachdem jene vom Flipflop-Abschnitt FF getrennt sind. Nachdem die Lesedaten zum Flipflop-Abschnitt FF übertragen werden, schaltet das Signal ATD2 auf der Tiefpegel, um eine Stromaufnahme zu beseitigen. Die Schreibriodusoperation dieser Vorrichtung kann auf dieselbe Weist durc hgeführt werden, wie im Fall der ersten oder zweiten Ausführungsform.
In den oben erwähnten Ausführungsformen kann die Speichervorrichtung die Leseoperation bei hoher Geschwindigkeit mit kleiner Stromaufnahme durchführen, aufgrund der kleinen Amplitude des Lesedatensignals und der kurzen Periode, es zu übertragen. Ferner benötigt die Vorrichtung keine Signalleitungen zum Anzeigen des Operationsmodus, das heißt, Lesen oder Schreiben, und besetzt daher nur eine kleine Fläche.
Die obige Beschreibung erläutert die Erfindung, wobei die höhere Amplitude vorzugsweise die Schreibmodusoperation anzeigt. Die Erfindung ist jedoch auch anwendbar, wenn die höhere Amplitude die Lesemodusoperation anzeigt.

Claims

1. Halbleiter-Speichervorrichtung mit:

(a) einem Speicherfeld (9); und

(b) einer Datenbusleitung (1), die mit dem Speicherfeld zum Übertragen von Lese- und Schreibdaten verbunden ist,

(c) wobei die Datenbusleitung erste und zweite komplementäre Datenleitungen (RWBS, ) aufweist;

(d) Einrichtungen (2, 3) zum Anlegen einer ersten Potentialdifferenz über die ersten und zweiten Datenleitungen entsprechend aus dem Speicherfeld (9) gelesenen Daten; und

(e) Einrichtungen (5) zum Anlegen einer zweiten Potentialdifferenz, die von der ersten Potentialdifferenz verschieden ist, über die ersten und zweiten Datenleitungen, entsprechend Daten, die in das Speicherfeld (9) geschrieben werden sollen;

gekennzeichnet durch:

(f) Einrichtungen (6) zum Ermitteln der Potentialpegel auf den ersten und zweiten Datenleitungen und zum Anlegen der Potentialpegel an das Speicherfeld als Schreibdaten, wenn eine Potentialdifferenz zwischen den Potentialpegeln auf den ersten und zweiten Datenleitungen so ermittelt wird, daß sie die zweite Potentialdifferenz ist.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, wobei die erste Potentialdifferenz kleiner als die zweite Potentialdifferenz ist.

3. Vorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch

(a) eine erste Impedanzeinrichtung (2), die zwischen einem ersten Ende der Datenbusleitung (1) und einer ersten Stromversorgungsleitung (7) geschaltet ist, die einen ersten Potentialpegel aufweist; und

(b) eine zweite Impedanzeinrichtung (3), die zwischen einem zweiten Ende der Datenbusleitung (1) und einer zweiten Stromversorgungsleitung (8) geschaltet ist, die einen zweiten Potentialpegel aufweist, wobei

(c) die erste Impedanzeinrichtung (2) eine ersten und eine zweite Datenleitung ( , RWBS) der Datenbusleitung (1) mit der Stromversorgungsleitung (7) verbindet,

(d) die zweite Impedanzeinrichtung (3) die erste Datenleitung der Datenbusleitung (1) mit der zweiten Stromversorgungsleitung (8) entsprechend den Lesedaten verbindet,

(e) die erste Datenleitung auf einem Zwischenpegel zwischen dem ersten und zweiten Potentialpegel gehalten wird,

(f) die zweite Datenleitung auf dem ersten Potentialpegel gehalten wird, und

(g) die Lesedaten über die Datenbusleitung (1) als ein Signal übertragen werden, das die erste Potentialdifferenz aufweist.

4. Vorrichtung nach Anspruch 3, die ferner einen Schreibpuffer (5) aufweist, der mit dem ersten Ende der Datenbusleitung (1) verbunden ist, wobei der Schreibpuffer (5) entsprechend den Schreibdaten eine erste und eine zweite Datenleitung der Datenbusleitung (1) auf dem ersten bzw. zweiten Potentialpegel hält, um die Schreibdaten über die Datenbusleitung (1) als ein Signal zu übertragen, das die zweite Potentialdifferenz aufweist.

5. Vorrichtung nach Anspruch 3 oder 4, gekennzeichnet durch ein Schreibsteuertor (6), das zwischen dem Speicherfeld (9) und dem zweiten Ende der Datenbusleitung (1) geschaltet ist, wobei das Schreibsteuertor (6) Potentialpegel der ersten und zweiten Datenleitungen ( , RWBS) ermittelt und das Signal, das die zweite Potentialdifferenz aufweist, von der Datenbusleitung (1) zum Speicherfeld (9) überträgt.

6. Vorrichtung nach Anspruch 3, 4 oder 5, die ferner einen Leseverstärker (4) zum Verstärken des Signals aufweist, das die erste Potentialdifferenz aufweist, die am ersten Ende der Datenbusleitung (1) auftritt.

7. Vorrichtung nach einem der Ansprüche 3 bis 6, gekennzeichnet durch

(a) mehrere Speicherfelder (91, 92),

(b) mehrere Schreibsteuertore (61, 62),

(c) mehrere zweite Impedanzeinrichtungen (31, 32), und

(d) einem Bankselektor (100),

wobei jedes der Speicherfelder (91, 92) mit einem der Schreibsteuertore (61, 62) und einer der zweiten Impedanzeinrichtungen (31, 32) ausgestattet ist; und die Datenbusleitung (1), die erste Impedanzeinrichtung (2), der Leseverstärker (4) und der Bankselektor (100) jedem der Speicherfelder entsprechen.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jede der zweiten Impedanzeinrichtungen (31, 32) die erste Datenleitung mit der zweiten Stromversorgungsleitung (8) entsprechend den Lesedaten verbindet, während ein Steuersignal (BS1) von dem Bankselektor (100) daran geliefert wird, jedes der Schreibsteuertore (61, 62) die Potentialpegel der ersten und zweiten Datenleitungen ( , RWBS) ermittelt und die Schreibdaten an ein entsprechendes der Speicherfelder überträgt, während das Steuersignal (BS1) daran geliefert wird.

9. Vorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die zweite Impedanzeinrichtung (3) angepaßt ist, um die erste Datenleitung mit der zweiten Stromversorgungsleitung (8) zu verbinden, während ein Steuerimpuls (ATD2) daran geliefert wird, die Lesedaten über die Datenbusleitung (1) während einer kurzen Periode übertragen werden, die dem Steuerimpuls (ATD2) entspricht, und der Leseverstärker (4) die Lesedaten schaltet und nach der kurzen Periode weiterhin ein Ausgangsignal ( ) ausgibt.