DE3889097T2

DE3889097T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE3889097T2
Application number: DE3889097T
Authority: DE
Inventors: Akira C O Patent Div Yamaguchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-07
Filing date: 1988-12-30
Publication date: 1994-07-28
Anticipated expiration: 2008-12-31
Also published as: EP0323648A2; EP0323648B1; KR890012312A; DE3889097D1; EP0323648A3; US5036491A; JPH01178193A; KR920008055B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung bzw. -anordnung des wahlfreien bzw. Direktzugriffstyps, die durch eine Vielzahl von Anschlüssen unabhängig Lese- und Schreibvorgänge ausführt.
Eine Halbleiterspeicheranordnung des Direktzugriffstyps, bei der die Lese- und Schreibvorgänge durch zwei Anschlüsse unabhängig durchgeführt werden, ist als 2-Port- RAM bzw. 2-Anschluß-RAM bekannt. Ein Teilbereich, der eine einzelne Speicherzelle in dem 2-Anschluß-RAM beinhaltet, ist in Fig. 1 schematisch verdeutlicht. Einige Inverter, die auf eine Rücken-an-Rücken-Weise verbunden sind, bilden das Flipflop (F/F) 11, das Ein-Bit-Komplementärdaten zurückhält. Die Transfergates 12 und 13 sind am Knoten N1, der ein Element der Komplementärdaten zurückhält, gekoppelt. Die Transfergates 14 und 15 zwischenverbinden am Knoten N2, der das andere zurückhält. Zwei Paare von Bitleitungen BL0 and , und BL1 und sind bereitgestellt. Das Transfergate 12 ist zwischen der Bitleitung BL0 und Knoten N1 verbunden. Ähnlich ist das Transfergate 13 zwischen der Bitleitung BL1 und dem Knoten N1 verbunden. Das Transfergate 14 ist zwischen der Bitleitung und dem Knoten N2 verbunden. Das Transfergate 15 ist zwischen der Bitleitung und Knoten N2 verbunden. Die Gates der Transfergates 12 und 14 sind mit Wortleitung WL0 zusammenverbunden; die Gates der Transfergates 13 und 15 sind mit Wortleitung WL1 zusammenverbunden.
Wenn in der obigen Speicherzelle Wortleitung WL0 getrieben ist, sind die Transfergates 12 und 14 leitend, und die Knoten N1 und N2 von F/F 11 sind mit den Bitleitungen BL0 bzw. gekoppelt. Zu dieser Zeit sind die in F/F 11 zurückgehaltenen Daten auf das Bitleitungspaar BL0 und ausgelesen, oder die Daten auf diesem Bitleitungspaar sind in das F/F 11 geschrieben. Wenn Wortleitung WL1 getriebn ist, sind die Transfergates 13 und 14 leitend, und die Knoten N1 und N2 des F/F 11 sind mit den Bitleitungen BL1 bzw. gekoppelt. Zu dieser Zeit sind die in F/F 11 zurückgehaltenen Daten auf das Bitleitungspaar BL1 und ausgelesen, oder die Daten auf diesem Bitleitungspaar sind in das F/F 11 geschrieben.
Kombinationen von Lese- und Schreibvorgängen, die für den 2-Anschluß-RAM, der eine Reihe von solchen Speicherzellen beinhaltet, die in einer Matrixweise angeordnet sind, möglicherweise ausgeführt werden, sind so wie in Fig. 2 gezeigt. Die Betriebsmodi bzw. -arten des RAM können in drei kategorisiert werden: Modus 1, in dem weder Anschluß 0 noch Anschluß 1 gewählt ist; Modi 2, 3, 7, 8, in denen entweder Anschluß 0 oder Anschluß 1 gewählt ist; Modi 4, 5 und 6, in denen sowohl Anschluß 0 und Anschluß 1 gewählt sind. Anschluß 0 zeigt eine Anschlußstelle, die mit dem Bitleitungspaar BL0 und verbindet, durch das Daten in die Speicherzelle geschrieben und aus ihr gelesen sind. Anschluß 1 gibt eine Anschlußstelle an, die mit dem Bitleitungspaar BL1 und verbindet, durch das Daten in die Speicherzelle geschrieben und aus ihr gelesen sind. Wenn ein Anschluß gewählt ist, dient in jedem Betriebsmodus eines der Bitleitungspaare BL0, und BL1, als Last bzw. Verbraucher, und kein Problem tritt auf. Wenn die Wortleitungen WL0 und WL1, die mit Speicherzellen in einer Zeile verbinden, beide getrieben sind und zwei Anschlüsse gleichzeitig gewählt sind, dienen beide Bitleitungspaare BL0, und BL1, als eine Last, und ein Problem tritt auf. Das Problem folgt. Vor dem Lese- oder Schreibvorgang sind die Bitleitungspaare BL0, und BL1, durch eine Vorladungseinrichtung (nicht gezeigt) auf einen Hoch- bzw. "H"-Pegel vorgeladen. Danach ist eine der Wortleitungen WL0 und WL1 getrieben, so daß ein Paar von Transfergates, die mit den Knoten N1 und N2 verbunden sind, z.B. Transfergates 12 und 14, leitend sind, so daß die Knoten N1 und N2 mit den Bitleitungen BL0 bzw. verbunden sind. Betrachten wir einen Lesevorgang der Speicheranordnung. Es ist angenommen, daß, wenn das F/F 11 solche Daten speichert, dieser "H"-Pegel bei Knoten N1 und der Niedrig-bzw. "L"-Pegel bei Knoten N2 ist, die Transfergates 12 und 14 leitend sind und die Knoten mit den Bitleitungen BL0 und verbunden sind. Nachdem die Knoten mit den Bitleitungen BL0 und verbunden sind, ändert sich das Potential auf der Bitleitung BL0 von "H" in "L". Bei einem Schaltungsaufbau ist die Treibfähigkeit der Inverter des F/F 11 z.B. aufgrund der Annahme gewählt, daß eine solche Potentialänderung in Bitleitungen bei einer vorbestimmten Rate durchgeführt wird, wobei die Bitleitungen jeweils mit den Knoten N1 und N2 verbinden. In einer Situation, bei der zwei Anschlüsse gewählt sind und zwei Bitleitungen mit den Knoten N1 und N2 verbunden sind, müssen jedoch zwei Bitleitungen im "H"-Pegel bei dem in "L"-Pegel gesetzten Knoten im F/F 11 entladen werden. Eine Rate der Potentialänderung in beiden Bitleitungen von "H" auf "L" ist niedriger als die in einer einzigen Leitung. Wenn in einer solchen Situation eine Last variiert bzw. sich verändert, variieren bzw. ändern sich auch die Lesekennlinie der Speicheranordnung und die Schreibkennlinie.
Das zum Stand der Technik gehörende Patent US-A-4 104 719 beschreibt eine Speichergerät zum Einsatz in einem Datenverarbeitungssytem, und das eine Reihe von Mehrfachzugriffmodulen beinhaltet, die alle aus einer Vielzahl von Datenbitzellen gebildet sind. Auf jedes Modul wird durch mehrfache unabhängige Kanäle zugegriffen, und jeder Kanal ist in der Lage, eine andere Anforderung während desselben Speicherzyklus zu bedienen. Jeder unabhängige Kanal ist durch eine Treibleitung mit einer Datenbitspeicherzelle gekoppelt, und jede Treibleitung ist unter Strom setzbar, um einen Schlatmechanismus zum Verbinden einer Lese-Schreib-Bitleitungsschaltung mit der Zelle zu schließen. Einzelne Zellen haben ihre eigenen unabhängigen Bitleitungsschaltungen und Schlatmechanismen. Daher können mehrere Anforderungen für ein Auslesen aus einer einzigen Zelle gleichzeitig bedient werden, und einer besondere Schaltunsanordnung ist beschrieben zum Lösen von Konflikten, die bei Situationen mit gleichzeitigen Auslese- oder Schreibanforderungen, die an eine einzige Zelle adressiert bzw. gerichtet sind, entstehen.
Ferner beschreibt das zum Stand der Technik gehörende Dokument "IBM Technical Disclosure Bulletin", Band 30, Nr. 7, Dezember 1987, Seite 300 und 321, eine Mehranschluß-Zellenschaltung, die gleichzeitige Adressierung vermeidet, wenn zwei oder mehrere Anschlußadressen auf dieselbe Zelle zugreifen. Zu diesem Zweck sind Leseadressen an eine Vergleicheinrichtung gespeist, die als Reaktion auf eine Übereinstimmung ein Sperrsignal liefert. Das Sperrsignal dient zum Deaktivieren eines Decodierers für einen bestimmten Anschluß. Dies stellt sicher, daß beim Vorkommen einer gemeinsamen Adresse an beiden Eingängen nur eine einziger Anschluß gewählt ist.
Eine Aufgabe der vorliegenden Erfindung ist die Bereitsellung einer Halbleiterspeicheranordnung, die Lese- und Schreibvorgänge durch eine Vielzahl von Anschlüssen unabhängig durchführt und selbst dann stabile Lese- und Schreibkennlinien aufrechterhält, wenn eine Vielzahl von Anschlüssen gleichzeitig gewählt sind.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine Halbleiterspeicheranordnung nach Anspruch 1 vor. Eine Speicherzellenanordnung aus einer Vielzahl von Speicherzellen, die in einer Matrixweise angeordnet sind, umfaßt eine Vielzahl von Gruppen von Wählleitungen zum Auswählen der in der Speicherzellenanordnung in Zeilen angeordneten Speicherzellen, eine Vielzahl von Gruppen von Datenleitungspaaren, die alle mit einer Vielzahl von in Zeilen angeordneten Speicherzellen verbunden sind, eine Vielzahl von Wählleitungstreibschaltung zum Auswählen der Wählleitungen in den jeweiligen Gruppen von Wählleitungen als Reaktion auf Adreßsignale, die jeweils an die Wählleitungstreibschaltungen angelegt sind, wobei die Anzahl der Wählleitungstreibschaltungen gleich der der Gruppen von Wählleitungen ist, eine Adreßkoinzidenz-Erkennungsschaltung zum Erkennen einer Koinzidenz bzw. Übereinstimmung der Adreßsignale, die an die Vielzahl von Wählleitungstreibschaltungen geliefert sind, und eine Steuereinrichtung zum Wählen einer der Vielzahl von Wählleitungstreibschaltungen und Verbieten, daß der Rest der Vielzahl von Wählleitungstreibschaltungen für Auswahl und Treiben betrieben ist.
Diese Erfindung kann anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiligenden Zeichnungen vollständiger verstanden werden; es zeigen:
Fig. 1 einen Schaltplan, der eine Speicherzelle zeigt, die in einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung benutzt ist;
Fig. 2 eine Tabelle, die Beziehungen zwischen Betriebsnmodi, Zuständen von Anschlüssen und logischen Zuständen in Wortleitungen in der Speicherzelle von Fig. 1 zeigt;
Fig. 3 ein Blockdiagramm, das eine Gesamtanordnung eine Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung zeigt, die in der Form eines 2-Anschluß-RAM implementiert ist;
Fig. 4 eine Tabelle, die Beziehungen zwischen Betriebsmodi, Zuständen von Anschlüssen und logischen Zuständen in Wortleitungen in dem RAM von Fig. 3 zeigt;
Fig. 5 einen Schaltplan, der die Einzelheiten des RAM von Fig. 3 zeigt;
Fig. 6 einen Schaltplan, der die Einzelheiten eines Teils des RAM von Fig. 3 zeigt;
Fig. 7 eine Tabelle, die Beziehungen zwischen Betriebsmodi, Zuständen von Anschlüssen, logischen Zuständen in Wortleitungen und von anderen Hauptsignalen in dem RAM von Fig. 5 zeigt;
Fig. 8 Zeitablaufsiagramme, die beim Erklären des Betriebs des RAM von Fig. 5 nützlich sind;
Fig. 9 Zeitablaufdiagramme, die beim Erklären des Betriebs des RAM von Fig. 5 nützlich sind; und
Fig. 10 ein Blockdiagramm, das eine Gesamtanordnung einer weiteren Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung zeigt, die in der Form eines 2-Anschluß-RAM implementiert ist.
Bevorzugte Ausführungsbeispiele einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen ausführlich beschrieben.
Zuerst wird auf Fig. 3 Bezug genommen, die eine Gesamtanordnung einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung zeigt. In der Figur bezeichnet die Bezugsnummer 21 eine Specherzellenanordnung, bei der eine Vielzahl von Speicherzellen von im wesentlichen demselben Aufbau wie dem von Fig. 1 in einer Matrixweise angeordnet sind. Wortleitungen, gruppiert von WL00 bis WL0n, in dem Schaltungsabschnitt von Anschluß 0 von Anordnung 21 sind von einem Zeilendecodierer 22 des Taktsynchronisierungstyps selektiv getrieben, die auf die Zeilenadreßsignale A00 bis A0m-3 in dem Anschluß-0-Abschnitt angewandt sind. Ähnlich sind Wortleitungen, gruppiert von WL10 bis WL1n, in dem Abschnitt von Anschluß 1 von Anordnung 21 von einem Zeilendecodierer 23 des Taktsynchronisierungstyps selektiv getrieben, die auf die Zeilenadreßsignale A10 bis A1m-3 in dem Abschnitt von Anschluß 0 angewandt sind. Die zwei Gruppen von paarigen Bitleitungen BL00, bis BL0p, , und BL10, bis BL1p, sind mit der Spaltenschaltschaltung 24 gekoppelt. Die Schaltschaltung 24 ist auf zwei Gruppen von Spaltenadreßsignalen A0m-2 bis A0m für Anschluß 0 und Spaltenadreßsignalen A1m-2 bis A1m für Anschluß 1 angewandt. In Übereinstimmung mit den jeweils angewandten Adreßsignalen wählt die Schaltschaltung 24 zwei Paare von Bitleitungen aus den Gruppen von paarigen Bitleitungen BL00, bis BL0p, und BL10, bis BL1p, und verbindet sie mit einer der Lese/Schreibschaltung 25 für Anschluß 0 und Lese/Schreibschaltung 26 für Anschluß 1. In einem Schreibmodus liefern die Lese/Schreibschaltungen 25 bzw. 26 an die von der Spaltenschaltschaltung 24 gewählten zwei Paare von Bitleitungen Daten D0 und D1, die an den Anschlußstellen 27 und 28 für Anschluß 0 und Anschluß 1 geliefert sind. In einem Lesemodus erkennen die Lese/Schreibschaltungen 25 bzw. 26 die Daten auf den von der Spaltenschaltschaltung 24 gewählten zwei Paaren von Bitleitungen und liefern die erkannten Daten an Anschlußstellen 27 und 28 für Anschluß 0 und Anschluß 1.
Der Adressenvergleicher 29 erkennt die Übereinstimmung von Zeilenadreßsignalen A00 bis A0m-3, die in den Zeilendecodierer 22 in Anschluß 0 eingegeben sind, und Zeilenadreßsignalen A10 bis A1m-3, die in den Zeilendecodierer 23 für Anschluß 1 eingegeben sind, und gibt ein Koinzidenzsignal S aus. Dieses Signal S ist durch die Steuerschaltung 30 auf den Zeilendecodierer 23 und auch auf die Spaltenschaltschaltung 24 angewandt. Die Steuerschaltung 30 steuert den Decodierbetrieb des Zeilendecodierers 23 in Übereinstimmung mit dem Koinzidenzsignal S.
Die Fig. 4 zeigt in Tabellenform Kombinationen der Lese/Schreibvorgänge und Zustände des Koinzidenzsignals S in dem RAM des vorliegenden Ausführungsbeispiels.
In dem so angeordneten RAm sei angenommen, daß der Adressenvergleicher 29 die Übereinstimmung der Zilenadreßsignale A00 bis A0m-3 in Anschluß 0 und A10 bis A1m-3 für Anschluß 1 erkennt und ein Koinzidenzsignal S ausgibt. Dann verhindert die Steuerschaltung 30, daß der Zeilendecodierer 23 in dem Anschluß-1-Abschnitt einen Decodiervorgang ausführt. Kein Vorgang ist ausgeführt, um die Wortleitungen WL10 bis WL1n der Speicherzellen in dem Schaltungsabschnitt von Anschluß 1 in der Speicherzellenanordnung 21 auszuwählen, aber der Wortleitungswählvorgang ist für die Wortleitungen WL00 bis WL0n der Speicherzellen für Anschluß 0 in Anordnung 21 durchgeführt.
Wenn das Koinzidenzsignal S erzeugt ist, wählt die Spaltenschaltschaltung 24 zwei Paare von Bitleitungen aus den Bitleitungen BL00, , BL0p, auf der Grundlage von Zeilenadreßsignalen A0m-2 bis A0m für Anschluß 0 und A1m-2 bis A1m-2 bis A1m für Anschluß 1 und verbindet sie mit den Lese/Schreibschaltungen 25 und 26. Anschließend ist der Lese/Schreibvorgang durch die Lese/Schreibschaltungen 25 und 26 durchgeführt.
Wie aus der obenstehenden Beschreibung sichtbar ist, sind in dem RAM des vorliegenden Ausführungsbeispiels die zei Wortleitungen WL0 und WL1 der Speicherzellen, die in derselben Zeile in der Speicherzellenandordnung 21 angeordnet sind, niemals getrieben bzw. angesteuert, wenn die Zeilenadresse von Anschluß 0 gleich der für Anschluß 1 ist. Deshalb ist die Speicheranordnung des vorliegenden Ausführungsbeispiels frei von der Änderung der Lese/Schriebkennlinien.
Die Figur 5 ist ein Schaltplan, der die Einzelheiten des in Blockform in Fig. 3 verdeutlich RAM zeigt. In Fig. 5 bezeichnen aus Einfachheitsgründen gleiche Bezugssymbole gleiche oder entsprechende Teilbereiche in Fig. 3. Wie in der Speicherzellenanordnung 21 gezeigt ist, sind eine Reihe von Speicherzellen MC in einer Matrixanordnung angeordnet. Die in einer Spalte angeordneten Speicherzellen sind mit zwei Bitleitungspaaren BL0i, , und BL1i, (i = 0, 1, ..., p) verbunden. Der P- Kanal-MOS-Transistor 31 zum Vorladen ist zwischen jeder Bitleitung und dem Leistungsquellenpotential Vcc, dessen Betrag ein logischer "H"-Pegel ist, verbunden. Diese Transistoren 31 empfangen an den Gates ein Impulssignal φ1, das zur Zeit des Vorladens aktiviert ist. Das Impulssignal φ1 ist an den Zeilendecodierer 22 für Anschluß 0 angewandt, zusätzlich zu den Zeilenadreßsignalen A00 bis A0m-3. Dieser Zeilendecodierer 22 ist von dem Synchronisierungstyp und decodiert die Zeilenadreßsignale A00 bis A0m-3, wenn das Impulssignal φ1 aktiviert ist. Der Zeilendecodierer 23 für Anschluß 1 ist auf die Zeilenadreßsignale A10 bis A1m-3 angewandt. Die Steuertschaltung 30 in Fig. 3 besteht aus dem Inverter 32 und dem UND- Gate 33. Der Inverter 32 kehrt das Koinzidenzsignal S um. Das UND-Gate 33 bildet das Impulssignal φ1' durch Benutzung des Ausgangssignals des Inverters 32 und des Impulssignals φ1. Das gebildete Impulssignal φ1' ist als ein Synchronimpuls im Zeilendecodierer 23 zu verwenden. Der Zeilendecodierer 23 ist von dem Synchronisierungstyp und decodiert das Zeilenadreßsignal A11 bis A1m-3, wenn das Impulssignal φ1' aktiviert ist.
Die Spaltenschaltschaltung 24 in Fig. 3 ist aus dem Spaltendecodierer 34A-0, dem Spaltendecodierer 34A-1 und der Schaltschaltung 40 gebildet. Der Decodierer 34A-0 wählt und treibt acht Spaltenwählleitungen CS00 bis CS07 durch Spaltenadreßsignale von drei Bits A0m-2, A0m-1 und A0m für Anschluß 0. Der Decodierer 34A-1 wählt und treibt acht Spaltenwählleitungen CS10 bis CS17 durch Spaltenadreßsignale von drei Bits A1m-2, A1m-2 und A1m für Anschluß 1.
Paarige MOS-Transistoren 35 sind jeweils zwischen paarigen Bitleitungen BL0i und und zwei Knoten N11 und N12 eingefügt. Diese Paare von Transistoren 35 sind an den Gates mit acht Spaltenwählleitungen CS00 bzw. bis CS07 gekoppelt. Die paarigen MOS- Transistoren 36 sind jeweils zwischen paarigen Bitleitungen BL1i und und zwei Knoten N13 und N14 eingefügt. Die Paare von Transistoren 36 sind an den Gates mit acht Spaltenwählleitungen CS10 bzw. bis CS17 gekoppelt. Paarige Transistoren 37 sind jeweils zwischen paarigen Bitleitungen BL0i und und paarigen Transistoren 36 eingefügt. Paarige Transistoren 38 sind jeweils zwischen paarigen Bitleitungeb BL1i und und paarigen Transistoren 36 eingefügt. Das Koinzidenzsignal S ist direkt auf die Gates der paarigen Transistoren 37 und durch den Inverter 41 auf die Gates der paarigen Transistoren 38 angewandt.
Die Lese/Schreibschaltung 25 in dem Schaltungsabschnitt von Anschluß 0 besteht aus einem Inverter 51 und drei getakteten Invertern 52, 53 und 54. Der Inverter 51 kehrt die an die Anschlußstelle 27 angelegten Daten um. Der Inverter 52 kehrt das Ausgangssignal des Inverters 51 synchron mit Impussignalen φW0 und seinem umgekehrten bzw. invertierten, in einem Lesemodus aktivierten Signal um und liefert das umgekehrte Signal an Knoten N11 in der Spaltenschaltschaltung 24. Der Inverter 53 kehrt die Daten an der Anschlußstelle 27 synchron mit Impulssignalen φW0 und seinem umgekehrten Signal um und liefert das umgekehrte Signal an Knoten N12 in der Spaltenschaltschaltung 24. Der Inverter 54 kehrt die Daten von Knoten N12 synchron mit Impussignalen φR0 und seinem umgekehrten, in einem Lesemodus aktivierten Signal um und liefert das umgekehrte Signal an die Anschlußstelle 27. Die Lese/Schreibschaltung 26 in dem Schaltungsabschnitt von Anschluß 1 ist ebenfalls wie die obige angeordnet. Die Schaltung 26 setzt die Anschlußstelle 27 für Anschlußstelle 28, Knoten N11 und N12 für N13 und N14, Impulssignale φW1 und sein umgekehrtes Signal für Impulssignale φW0 und seine Umkehrung und die Impulssignale φR1 und seine Umkehrung für φR0 und seine Umkehrung ein.
Der Adressenvergleicher 29 ist so angeordnet, wie z.B. in Fig. 6 gezeigt ist. Wie gezeigt ist, besteht der Vergleicher 29 aus exklusiven ODER-Gates 61 von (m-2), die mit Zeilenadreßsignalen A00 bis A0m-3 in dem Anschluß-0-Abschnitt und Zeilenadreßsignalen A10 bis A1m-3 in dem Anschluß-0-Abschnitt gekoppelt sind, und dem UND-Gate 62, das die Ausgangssignale der exklusiven ODER-Gates 61 von(m-2) empfängt.
Die Fig. 7 enthält in Tabellenform Kominationen der Lese/Schreibvorgänge und Zustände von Signalen auf Wortleitungen WL0 und WL1, verschiedenen Impulssignalen und des Koinzidenzsignals S in dem in Fig. 5 ausführlich verdeutlichtem RAM.
Der Betrieb des 2-Anschluß-RAM von Fig. 5 wird unter Bezugnahme auf die Zeitablaufdiagramme der Figuren 8 und 9 beschrieben. Die Zeitablaufdiagramme von Fig. 8 beschreiben einen Lesevorgang des RAM durch die zwei Anschlüsse, wenn die auf Anschluß 0 angewandte Zeilenadresse dieselbe ist wie die auf Anschluß 1 angewandte. Vor der ausführlichen Beschreibung des Betriebs ist angenommen, daß in dem Anschluß- 0-Abschnitt eine durch die Eingangsadreßsignale gewählte Speicherzelle mit Wortleitung WL00 und Bitleitungspaaren BL00, , und BL10 und verbunden sind (diese Speicherzelle ist als MC0 bezeichnet), und daß in dem Anschluß-1-Abschnitt eine durch die Eingangsadreßsignale gewählte Speicherzelle mit Wortleitung WL00 und Bitleitungspaaren BL01, , und BL11 und verbunden sind (diese Speicherzelle ist in Fig. 5 als MC1 bezeichnet), und daß "H"-Daten in beiden Speicherzellen MC0 und MC1 gespeichert worden sind.
Zur Zeit t0 in Fig. 8 sind die Adreßsignale in den RAM eingegeben. Da die Zeilenadreßsignale A00 bis A0m-3 in dem Anschluß-0-Abschnitt dieselben sind wie diejenigen A10 bis A1m-3 in dem Anschluß-1-Abschnitt, erzeugt der Adressenvergleicher 29 das Koinzidenzsignal S des "H"-Pegels. Da beide Adreßsignale A00 bis A0m-3 und A10 bis A1m-3 gleich sind, sind die Ausgangssignale der exklusiven ODER-Gates von (m-2) alle "H"-Signale. Das aus dem UND-Gate 62 ausgegebene Koinzidenzsignal S geht auf hoch ("H"). Zu dieser Zeit ist das Impulssignal aktiviert, die Vorladungstransistoren 31, die mit dem jeweiligen Bit verbunden sind, sind alle eingeschaltet, und alle Bitleitungen sind aus "H"-Pegel vorgeladen.
Zur Zeit t1 endet die Aktivierung des Signals , und der Zeilendecodierer 22 beginnt den Auswählvorgang einer einzigen Wortleitung WL00 für Anschluß 0. Wiederum sind Daten aus den Speicherzellen, die MC0 und MC1 einschließen, die mit der Wortleitung gekoppelt sind, ausgelesen. Die Entladung der Bitleitungen und auf "L"- Pegel beginnt auf der Grundlage der in den Speicherzellen MC0 und MC1 gespeicherten Daten. Da die Wortleitung WL10 für Anschluß 1 auf dem "L"-Pegel bleibt, ist kein Signalweg zwischen der Speicherzelle CM0 und dem Bitleitungspaar BL10 und und zwischen der Speicherzelle MC1 und dem Bitleitungspaar BL11 und eingerichtet.
Bei Empfang der Adreßsignale zur Zeit t0 ist in dem Spaltendecodierer 34A-0 für Anschluß 0 eine Spaltenwählleitung CS00 gewählt, um einige Transistoren 35 einzuschalten, die jeweils zwischen dem Bitleitungspaar BL00 und und den Knoten N11 und N12 verbunden sind. Andererseits ist auch in dem Spaltendecodierer 34A-1 für Anschluß 1 eine einzige Spaltenwählleitung CS11 gewählt, um einige Transistoren 36 einzuschalten, die jeweils zwischen dem Bitleitungspaar BL11 und und den Knoten N13 und N14 verbunden sind. Da das Koinzidenzsignal S "H" in logischem Pegel ist, sind die Transistoren 37 leitend, aber die Transistoren 38 sind nichtleitend. Unter dieser Bedingung ist das Bitleitungspaar BL01 und , durch das die Daten aus der Speicherzelle MC1 ausgelesen sind, mit dem Bitleitungspaar BL11 und durch die Transistoren 37 verbunden.
Danach sind zur Zeit t2 die Impulssignale φR0 und φR1 aktiviert. Auf die Aktivierung dieser Impulssignale hin arbeitet der getaktete Inverter 54 in der Lese/Schreibschaltung 25 für Anschluß 0, um den Signalpegel am Knoten N12 umzukehren, und gibt ihn als ausgelesene Daten D0 aus der Anschlußstelle 27 aus. Gleichzeitig arbeitet auch der getaktete Inverter 54 in der Lese/Schreibschaltung 26 für Anschluß 1, um den Signalpegel bei Knoten N14 umzukehren, und gibt ihn als ausgelesene Daten D1 aus der Anschlußstelle 28 aus. Auf diese Weise sind die Daten D0 und D1 durch die Anschlüsse 0 und Anschluß 1 ausgelesen. Es ist besonders erwähnt, daß Wortleitungen der Speicherzellen, die in der gleichen Reihe in den Seiten von Anschluß 1 und Anschluß 2 angeordnet sind, nicht gleichzeitig getrieben sind. Deshalb ist die Lesekennlinie des RAM durch den Lesevorgang niemals beeinflußt und deshalb stabil.
Die in Fig. 9 gezeigten Zeitablaufdiagramme sind beim Erklären des Betriebs des RAM nützlich, wenn "H"-Daten aus der Speicherzelle MC0 für Anschluß 0 ausgelesen sind, während "L"-Daten in die Speicherzelle MC1 für Anschluß 1 geschrieben sind.
In Fig. 9 sind zur Zeit t0 Daten eingegeben. Da die Zeilenadreßsignale A00 bis A0m-3 in dem Anschluß-0-Abschnitt dieselben sind wie diejenigen A10 bis A1m-3 in dem Anschluß-1-Abschnitt erzeugt der Adressenvergleicher 29 das Koinzidenzsignal S des "H"-Pegels. Zu dieser Zeit ist das Impulssignal aktiviert, und die Vorladungstransistoren 31, die mit den jeweiligen Bitleitungen verbunden sind, sind alle eingeschaltet, und alle Bitleitungen sind auf "H"-Pegel vorgeladen. Zu dieser Zeit ist in dem Spaltendecodierer 34A-0 für Anschluß 0 eine Spaltenwählleitung CS00 gewählt, um einige Transistoren 35 einzuschalten, die jeweils zwischen dem Bitleitungspaar BL00 und und den Knoten N11 und N12 verbunden sind. Andererseits ist auch in dem Spaltendecodierer 34A-1 für Anschluß 1 eine einzige Spaltenwählleitung CS11 gewählt, um einige Transistoren 36 einzuschalten, die jeweils zwischen dem Bitleitungspaar BL11 und und den Knoten N13 und N14 verbunden sind.
Zur Zeit t1 endet die Aktivierung des Signals , und der Zeilendecodierer 22 beginnt den Auswahlvorgang einer einzigen Wortleitung WL00 für Anschluß 0 und wählt folglich die Speicherzellen, die MC0 und MC1 beinhalten, die mit der Wortleitung gekoppelt sind. Da das Koinzidenzsignal S "H" in logischem Pegel ist, sind die Transistoren 37 leitend, aber die Transistoren 36 sind nichtleitend. Unter dieser Bedingung ist die Speicherzelle MC0 mit den Knoten N11 und N12 verbunden, und die Speicherzelle MC1 ist mit den Knoten 13 und 14 verbunden. Die Bitleitung ändert ihren logischen Pegel in den "L"-Pegel gemäß der gespeicherten Daten der Speicherzelle MC0, so daß der Knoten N12 ebenfalls seinen logischen Pegel in den "L"-Pegel ändert. Danach ist zur Zeit t2 das Impulssignal φR0 aktiviert. Auf die Aktivierung der Impulssignale hin arbeitet der getaktete Inverter 54 in der Lese/Schreibschaltung 25 für Anschluß 0, um den Signalpegel am Knoten N12 umzukehren, und gibt ihn als ausgelesene Daten D0 aus der Anschlußstelle 27 aus.
Ebenfalls zur Zeit t0 sind Schreibdaten des "H"-Pegels in die Anschlußstelle 28 für Anschluß 1 eingegeben. Die Bitleitung BL00 ändert ihren logischen Pegel auf den "L"- Pegel gemäß den vorher gespeicherten Daten der Speicherzelle MC1. Zur Zeit t2 ist das Impulssignal φW1 aktiviert. Auf die Aktivierung des Impulssignals hin arbeiten die getakteten Inverter 52 und 53 in der Lese/Schreibschaltung 26 für Anschluß 1, so daß die Daten in demselben Pegel wie die der Schreibdaten auf Knoten N13 angewandt bzw. angelegt sind, während die umgekehrten bzw. invertierten Daten der Schreibdaten auf Knoten N14 angewandt sind. Als Folge ist der logische Pegel an den Knoten N13 und N14 umgekehrt, und die Daten, deren logischer Pegel dem vorherigen gegenüber umgekehrt ist, werden in die Speicherzelle MC1 geschrieben. Auf diese Weise sind Daten aus der Speicherzelle durch den Anschluß 0 ausgelesen, während gleichzeitig Daten in die Speicherzelle durch Anschluß 1 geschrieben sind. Auch tritt in diesem Fall niemals eine solche Situation auf, daß die Wortleitungen für Anschluß 0 und Anschluß 1 gleichzeitung getrieben sind. Deshalb sind die Lese/Schreibkennlinien stabil.
Daten können durch Anschluß 0 in die Speicherzelle geschrieben werden, und Daten können aus der Speicherzelle durch Anschluß 1 auf eine ähnliche Weise ausgelesen werden. Der Unterschied der Zeitablaufdiagramme von Fig. 9 liegt nur darin, daß die Speicherzellen, auf die zugegriffen werden soll, ausgetauscht bzw. vertauscht sind. Auch in diesem Betrieb können die stabilen Lese/Schreibkennlinien sichergestellt werden.
In Fig. 10 ist eine Halbleiterspeicheranordnung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Die Speicheranordnung bzw. -vorrichtung ist ebenfalls ein 2-Anschluß-RAM. Während beim ersten Ausführungsbeispiel die Lese/Schreibschaltungen 25 und 26 zwischen der Spaltenschaltschaltung 24 und den Anschlußstellen 27 und 28 eingefügt sind, sind Leseverstärker 45, die durch ein Taktsignal für jedes Bitleitungspaar gesteuert sind, zwischen der Speicherzellenanordnung 21 und der Spaltenschaltschaltung 24 bereitgestellt.
Es ist offensichtlich, daß die vorliegende Erfindung innerhalb des Umfangs der Erfindung verschiedenartig geändert und modifiziert werden kann. Die vorliegende Erfindung, die in dem oben erwähnten Ausführungsbeispiel in dem 2-Anschluß-RAM implementiert ist, kann auch auf alle anderen Typen von Speicheranordnungen bzw. -vorrichtungen angwandt werden.
Wie oben beschrieben ist, stellt die vorliegende Erfindung erfolgreich eine Halbleiterspeicheranordnung bereit, die den Lese/Schreibvorgang durch eine Vielzahl von Anschlüssen ausführt und mit stabilen Lese/Schreibkennlinien betrieben werden kann, selbst wenn eine Vielzahl von Anschlüssen gleichzeitig gewählt sind.

Claims

1. Halbleiterspeicheranordnung bzw. -vorrichtung mit

- einer Speicherzellenanordnung (21), die aus einer Vielzahl von Speicherzellen besteht, die in einer Matrixweise angeordnet sind;

- zwei Gruppen von Wählleitungen (WL00 bis WL0n, WL10 bis WL1n) zum Wählen der in der Speicherzellenanordnung in Reihen bzw. Zeilen angeordneten Speicherzellen (21);

- ersten und zweiten Gruppen von Datenleitungspaaren (BL00, bis BL0p, und BL10, bis BL1p, ), von denen jede mit einer Vielzahl von in Spalten angeordneten Speicherzellen verbunden ist;

- ersten und zweiten Zeilendecodierern (22, 23) zum Wählen und Treiben bzw. Ansteuern der Wählleitungen in den zwei Wählleitungsgruppen (WL00 bis WL0n, WL10 bis WL1n) als Reaktion auf unabhängige Zeilenadreßsignale;

- einer Adreßkoinzidenz-Erkennungsschaltung (29) zum Erkennen einer Koinzidenz der an die ersten und zweiten Zeilendecodierer (22, 23) gelieferten Adreßsignale;

- einer ersten Steuereinrichtung (30) zum Verhindern, daß irgendeiner der ersten und zweiten Zeilendecodierer (22, 23) den Wählvorgang ausführt, wenn die Adreßkoinzidenz-Erkennungsschaltung (29) die Koinzidenz zwischen Zeilenadreßsignalen erkennt;

- ersten und zweiten Datenwählschaltungen (34A-0, 35, 34A-1, 36), die mit unabhängigen Spaltenadreßsignalen beliefert werden; und

- ersten und zweiten Lese-/Schreibschaltungen (25, 26), die mit den Datenleitungen gekoppelt sind, wie sie durch die ersten und zweiten Datenleitungswählschaltungen (34A-0, 35, 34A-1, 36) gewählt sind; worin

- jede Wählleitung in einer einzelnen Gruppe der zwei Gruppen von Wählleitungen mit einer anderen Speicherzellenzeile verbunden ist, worin jede Gruppe von Wählleitungen mit einem jeweiligen Zeilendecodierer zum Wählen einer der Wählleitungen je nach der Zeilenadresse verbunden ist,

- jedes der Datenleitungspaare in einer einzelnen Gruppe der zwei Gruppen von Datenleitungen mit einer anderen Speicherzellenspalte verbunden ist,

- eine zweite Steuereinrichtung (37, 38, 41) durch ein Ausgangssignal von der Adreßkoinzidenz-Erkennungsschaltung (29) gesteuert ist;

- erste Schaltelemente (37) in der zweiten Steuereinrichtung (37, 38, 41) bereitgestellt sind, die Datenleitungspaare von anderen der Gruppen von Datenleitungspaaren (BL00, bis BL0p, und BL10, bis BL1p, ) über zweite Schaltelemente (38), die in der zweiten Steuereinrichtung (37, 38, 41) bereitgestellt sind, verbinden;

- die zweite Steuereinrichtung (37, 38, 41) den ersten und zweiten Datenwählschaltungen (34A-0, 35, 34A-1, 36) erlaubt, unabhängig ein Datenleitungspaar der ersten bzw. zweiten Gruppen von Datenleitungspaaren (BL00, bis BL0p, , und BL10, bis BL1p, ) zu wählen, wenn die Koinzidenz zwischen dem Zeilenadreßsignal nicht erkannt ist;

- die zweite Steuereinrichtung (37, 38, 41) der zweiten Datenwählschaltung (34-A1, 36) erlaubt, ein Datenleitungspaar der ersten Gruppe von Datenleitungspaaren zu wählen, wenn die Koinzidenz zwischen den Zeilenadreßsignalen erkannt ist, und

- erste und zweite Lese-/Schreibschaltungen (25, 26) mit den Datenleitungen gekoppelt sind, wie sie durch die ersten bzw. zweiten Datenleitungswählschaltungen (34A-0, 35, 34A-1, 36) gewählt sind, wobei die zweite Lese-/Schreibschaltung (26) mit einem gewählten Datenleitungspaar in der ersten Gruppe von Datenleitungspaaren über geschlossene erste Schaltelemente (37) gekoppelt wird, wenn eine Koinzidenz zwischen den Zeilenadressen erkannt ist, und mit einer gewählten Datenleitung in der zweiten Gruppe von Datenleitungen verbunden wird, wenn keine solche Koinzidenz erkannt ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen beinhaltet:

eine Datenrückhalteschaltung (11) zum Rückhalten von Daten von 1 Bit und

Transfergates bzw. -gatter (12, 13, 14, 15), die sich zwischen der Datenrückhalteschaltung (11) und den Datenleitungen (BL0, , BL1, BL1) befinden, wobei die Anzahl der Transfergates (12, 13, 14, 15) gleich derjenigen der mit der Speicherzelle verbundenen Datenleitungen ist und die Transfergates (12, 13, 14, 15) durch die Signale auf den Wählleitungen (WL0, WL1) in den zwei Wählleitungsgruppen ein- und ausgeschaltet werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adreßkoinzidenz-Erkennungsschaltung (29) eine Vielzahl von exklusiven ODER- Gates (61) beinhaltet, die zum Empfang mit paarigen Adreßbitsignalen der Adreßsignale, die je aus einer Vielzahl von Bits bestehen und an die ersten und zweiten Zeilendecodierer (22, 23) geliefert werden, gekoppelt sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich jede der ersten und zweiten Lese-/Schreibschaltungen (25, 26) zwischen der Speicherzellenanordnung (21) und jeder der ersten und zweiten Datenleitungswählschaltungen (34A-0, 35, 34A-1, 365) befindet.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gruppen von Datenleitungspaaren (BL0, , BL1, ) jeweils Paare von Bitleitungen zum Übertragen von Komplementär- bzw. Zusatzdaten enthalten.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Zeilendecodierer (22, 23) von dem synchronen Typ sind, bei dem der Betrieb der ersten und zweiten Zeilendecodierer (22, 23) durch ein Taktsignal gesteuert ist.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Datenleitungswählschaltung (34A-0, 35) einen ersten Spaltendecodierer (34A-0) und dritte Schaltelemente (35), die mit ersten Enden der Datenleitungen der ersten Datenleitungsgruppe (BL00, , BL0p, ) verbunden sind, wobei die Leitungsfähigkeit der dritten Schaltelemente (35) durch das Ausgangssignal des ersten Spaltendecodierers (34A-0) gesteuert wird und die zweite Datenleitungswählschaltung (34A-1, 36) einen zweiten Spaltendecodierer (34A-1) und vierte Schaltelemente (36), die mit ersten Enden der Datenleitungen der zweiten Datenleitungsgruppe (BL10, bis BL1p, ) verbunden sind, beinhaltet, wobei die Leitungsfähigkeit der vierten Schaltelemente (36) durch das Ausgangssignal des zweiten Spaltendecodierers (34A-1) gesteuert wird.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die ersten Schaltelemente (37) jeweils zwischen einer entsprechenden Datenleitung der ersten Datenleitungsgruppe (BL00, , BL0p, ) und einem entsprechenden der vierten Schaltelemente (36) eingefügt sind, wobei die Leitungsfähigkeit der ersten Schaltelemente (37) durch das Ausgangssignal der Adreßkoinzidenz-Erkennungsschaltung (29) gesteuert wird und die zweiten Schaltelemente (38) zwischen die Datenleitungen der zweiten Datenleitungsgruppe (BL10, bis BL1p, ) und die entsprechenden der vierten Schaltelemente (36) eingefügt werden, wobei die Leitungsfähigkeit der zweiten Schaltelemente (38) durch das Ausgangssignal der Adreßkoinzidenz-Erkennungsschaltung (29) auf Komplementärweise in bezug auf die Leitungsfähigkeitssteuerung der ersten Schaltelemente (37) gesteuert wird.