DE4001223C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung mit einem redundanten Block gemäß dem Oberbegriff des Anspruchs 1.

Entsprechend der Entwicklung von Halbleiterspeichervorrichtungen hoher Dichte werden Redundanztechniken verwendet, um defekte, normale Speicherzellen durch defektfreie, redundante Speicherzellen zu ersetzen, um die Produktausbeute zu erhöhen. Gleichzeitig erfordern Halbleiterspei­ chervorrichtungen hoher Dichte eine Einteilung der Speicherzellen in eine Mehrzahl von Blöcken, die vorbestimmte Speicherzellen enthalten, um eine schnelle Verarbeitung und einen geringen Leistungsverbrauch zu er­ reichen. Da allgemein Speicherzellen in Halbleiterspeichervorrichtungen mehr Defekte in Spalten aufweisen, werden in Halbleiterspeichervorrich­ tungen Ersatz- oder redundante Spalten angeordnet, in welchen redun­ dante Speicherzellen mit jedem Block verbunden sind und ein Spaltenre­ dundanzschema verwendet haben, das normale Spalten mit einer defekten, normalen Speicherzelle oder Speicherzellen durch eine redundante Spalte mit defektfreien redundanten Speicherzellen in dem gleichen Block er­ setzt.

Dieser Stand der Technik hat ein Problem, das eine Nicht-Redun­ danz der Spalten bewirken kann, wenn die Anzahl der defekten, normalen Spalten in irgendeinem der Blöcke größer ist als die Anzahl der ersetzen­ den, redundanten Spalten in demselben Block. Darüber hinaus führt in Halbleiterspeichervorrichtungen mit einer Mehrzahl von Blöcken eine zu­ nehmende Zahl von ersetzenden, redundanten Spalten für jeden Block zu einer Vergrößerung des Chips und dadurch zu einer Verringerung der Produktionsausbeute. Während der Schreib- oder Leseoperation laden die Halbleiterspeichervorrichtungen alle Bitleitungspaare in demselben Block. Daher werden, wenn Daten in oder aus einer Speicherzelle in einer re­ dundanten Spalte ausgelesen oder eingeschrieben werden, Bitleitungs­ paare, die mit einer defekten, normalen Speicherzelle, d. h. einer defekten, normalen Spalte in demselben Block verbunden sind, geladen und führen daher zu einem Leistungsverlust.

Aus der US-PS 42 81 398 ist eine Halbleiter-Speichervorrichtung bekannt mit einem normalen Block, mit einer Vielzahl Speicherzellen, einem Spaltendecoder, einem Leseverstärker und einem Datenpuffer. Für fehlerhafte Speicherzellen im normalen Block ist ein redundanter Block vorgesehen, der einen eigenen redundanten Spaltendecoder, einen redundanten Leseverstärker und einen redundanten Datenpuffer aufweist. Eine Auswahlschaltung ist derart programmierbar, daß sie den normalen Block, der fehlerhafte Speicherzellen enthält, isoliert und durch einen redundanten Speicherblock einschließlich der redundanten Spaltendecoder ersetzt.

Aus der US-PS 47 54 434 ist eine Halbleiter-Speichervorrichtung mit mehreren normalen Zeilen und einem normalen Zeilendecoder bekannt. Weiter weist die Vorrichtung einen redundanten Zeilendecoder für einen aus mehreren redundanten Zeilen bestehenden Block auf. Diese redundanten Zeilen ersetzen, im Fall, daß eine normale Zeile mit fehlerhaften Speicherzellen entdeckt worden ist, die entsprechende Zeile. Wenn eine redundante Zeile adressiert wird, so sorgt eine Einrichtung dafür, daß sie während dieser Zeit die Decodierschaltung der normalen Zeilen sperrt. Dadurch wird eine ungewünschte Signalüberlagerung, die aus dem gleichzeitigen Freigeben zweier Wortleitungen des Speichers resultiert, vermieden.

Aus der EP-AS 00 74 305 ist ein verbesserter Spaltendecoder für eine Halbleiter-Speichervorrichtung bekannt, die entweder eine Mehrzahl normaler Blöcke oder einen redundanten Block anspricht. Das Ansprechsignal wird erzeugt, wenn eine vorher gespeicherte Adresse, die einem fehlerhaften normalen Block zugeordnet ist, erkannt wird.

Während ein redundanter Block angesprochen wird, sind alle anderen normalen Blöcke abgeschaltet.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter-Speichervorrichtung zur Verfügung zu stellen, die geeignet ist, defekte Spalten in normalen Blöcken durch Spalten aus einem redundanten Block zu ersetzen und mit einem geringen Leistungsverlust arbeitet.

Diese Aufgabe wird mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gelöst.

Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.

Die vorliegende Erfindung wird besser verstanden anhand der nachfolgenden Beschreibung unter Bezugnahme auf die beigefügten Zeich­ nungen.

Fig. 1 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung nach der vorliegenden Erfindung;

Fig. 2 ist ein schematisches Schaltkreisdiagramm eines redundanten Blocks mit redundanten Speicherzellenanordnungen in acht Gruppen und ihre peripheren Schaltkreise;

Fig. 3 ist ein schematisches Schaltkreisdiagramm eines normalen Blocks mit normalen Speicherzellenanordnungen in acht Gruppen und ihre peripheren Schaltkreise;

Fig. 4 ist ein logisches Schaltkreisdiagramm eines Haupttaktgenerators in Fig. 1;

Fig. 5 ist ein logisches Schaltkreisdiagramm eines Blockdekodierers in Fig. 1;

Fig. 6 ist ein logisches Schaltkreisdiagramm eines Zeilen-Vordekodierers in Fig. 1;

Fig. 7A und Fig. 7B sind jeweils logische Schaltkreisdiagramme eines normalen Zeilendekodierers und eines Redundanz-Zeilendekodierers in Fig. 1;

Fig. 8 ist ein logisches Schaltkreisdiagramm eines Spalten-Vordekodierers in Fig. 1;

Fig. 9A und Fig. 9B sind jeweils logische Schaltkreisdiagramme eines normalen Spaltendekodierers und eines Redundanz-Spaltendekodierers in Fig. 1;

Fig. 10 ist ein schematisches Schaltkreisdiagramm einer Redundanz- Programmiervorrichtung in Fig. 9B;

Fig. 11 ist ein logisches Schaltkreisdiagramm eines Redundanz-Taktgenerators in Fig. 1; und

Fig. 12 ist ein Taktdiagramm zur Erklärung einer Leseoperation in einer Halbleiterspeichervorrichtung in Fig. 1.

Fig. 1 zeigt ein Blockdiagramm einer 1 Megabit statischen Speichervorrichtung (SRAM) nach der vorliegenden Erfindung. Fig. 2 ist Schaltkreisdiagramm, das einen redundanten Block mit redundanten Speicher­ zellen, einen Redundanz-Ladeschaltkreis und Redundanz-Leseverstärker zeigt, und Fig. 3 ist ein Schaltkreisdiagramm, das einen normalen Block mit normalen Speicherzellen, einen normalen Ladeschaltkreis und normale Leseverstärker zeigt.

Unter Bezugnahme auf die obigen Zeichnungen ist die 1 Megabit Speichervorrichtung des SRAM in einen redundanten Block RBL und 16 normale Blöcke NBL1 bis NBL16 aufgeteilt. Speicherzellen sind in den je­ weiligen Blöcken in Matrixform mit 512 Zeilen und 128 Spalten angeordnet. In dem redundanten Block RBL sind 512 redundante Speicherzellen 2 in jeweils derselben Spalte mit einem redundanten Bitleitungspaar RBL, verbunden, und 128 redundante Speicherzellen in denselben Zeilen sind jeweils mit redundanten Wort- (oder Zeilen-) Leitungen RWL1-RWL512 ver­ bunden. Ein Redundanz-Ladeschaltkreis RPC zum Laden und Ausgleichen der redundanten Bitleitungspaare bei Auswahl des redundanten Blocks RBL ist mit den oberen Anschlüssen der redundanten Bitleitungspaare (RBL, ) verbunden. Die unteren Anschlüsse der redundanten Bitlei­ tungspaare sind jeweils mit redundanten Datenbitleitungspaaren (RDB, ) über Durchlaßgatter 24, die aus Durchlaßtransistoren 105 bis 106 be­ stehen, verbunden. Die redundanten Datenbitleitungspaare, die jeweils mit 128 Bitleitungspaaren verbunden sind, sind in acht Gruppen mit jeweils 16 redundanten Datenbitleitungspaaren aufgeteilt, die redundanten Daten­ bitleitungspaare (RDB, ) in den jeweiligen Gruppen sind jeweils mit Redundanz-Leseverstärkern RSA1 bis RSA8 verbunden zum Lesen gespei­ cherter Daten aus ausgewählten redundanten Speicherzellen im redun­ danten Block RBL in einem Lesevorgang.

Jeder der normalen Blöcke NBL1 bis NBL16 umfaßt normale Speicherzellen 3, normale Bitleitungspaare (NBL, ) und normale Zeilen- (oder Wort-)Leitungen NWL1 bis NWL512 in der gleichen Verbindung und Anordnung wie die des redundanten Blocks RBL. Ein normaler Lade­ schaltkreis NPC zum Laden und Ausgleichen normaler Bitleitungspaare (NBL, ) - bei Auswahl einer der normalen Blöcke - in dem ausgewählten, normalen Block, ist mit den oberen Anschlüssen der normalen Bitleitungs­ paare (NBL, ) verbunden. Die unteren Anschlüsse der normalen Bit­ leitungspaare sind mit normalen Datenleitungspaaren (NDB, ) über normale Durchlaßgatter 26, die aus Durchlaßtransistoren 115 bis 118 be­ stehen, verbunden. 128 normale Bitleitungspaare in den jeweiligen norma­ len Blöcken sind in acht Gruppen von je sechzehn normalen Bitleitungs­ paaren unterteilt, und die normalen Datenleitungspaare in den jeweiligen Gruppen sind jeweils mit normalen Leseverstärkern SA1 bis SA8 verbunden zum Lesen von in einer ausgewählten, normalen Speicherzelle in einem der ausgewählten, normalen Blöcke gespeicherten Daten bei einem Lesevor­ gang.

An der linken Seite des redundanten Blocks RBL ist ein Redundanz- Zeilendekodierer zur Auswahl einer der redundanten Zeilen- (oder Wort-) Leitungen RWL1 bis RWL512 und normale Zeilendekodierer NRD1 bis NRD8 zur Auswahl einer der normalen Zeilenleitungen NWL1 bis NWL512 im lin­ ken oder rechten normalen Block jeweils zwischen den normalen Blockpaa­ ren (NBL1, NBL2) bis (NBL15, NBL16) angeordnet. In einem unteren Be­ reich des redundanten Blocks RBL und der normalen Blöcke NRD1 bis NRD8 befinden sich jeweils ein Redundanz-Spaltendekodierer RCD und normale Spaltendekodierer NCD1 bis NCD16 zur Auswahl eines Durchlaß­ gatters 24 oder 26 in den jeweiligen Gruppen in dem entsprechenden Block.

Ein Puffer 10 ist ein herkömmlicher Schaltkreis zur Umwandlung externer TTL-Niveau Signale auf interne CMOS-Niveau Signale. Der Puffer 10 weist einen Adreßpuffer zur Umwandlung externer Adressen XA0 bis XA16 in interne Adressen A0 bis A16 und ihre Komplemente bis , einen Chipauswahlpuffer zum Umwandeln eines externen Chipauswahlsi­ gnals in ein internes Chipauswahlsignal CS und sein Komplement und einen Schreibfreigabepuffer zur Umwandlung eines externen Schreibfreigabsignals in ein internes Schreibfreigabesignal auf. Die Adreßsignale A0 bis A3 werden als Signale zur Auswahl eines der normalen Blöcke benutzt, die Adreßsignale A4 bis A7 und A12 bis A16 als solche zur Auswahl einer der normalen oder redundanten Wortleitungen und die Adreßsignale A8 bis A11 als solche zur Auswahl der normalen oder redundanten Spaltenleitungen.

Ein Übergangsdetektor 12 arbeitet zur Erzeugung kurzer Pulse ΦSPX in Antwort auf die Adreßsignale A0 bis A7, A12 bis A16, auf das Chipauswahlsignal CS und auf ein drittes Redundanz-Kontrollsignal Φrdbst von einem Redundanz-Taktgenerator 22, wie hiernach erklärt wird, und zur Erzeugung kurzer Pulse ΦSPY in Antwort auf die Adreßsignale A8 bis A11 und das Schreibfreigabesignal . Der Übergangsdetektor 12 umfaßt Adreßübergangsdetektoren zum Detektieren bidirektionaler Übergänge lo­ gischer Zustände, d. h. von Übergängen sowohl vom niedrigen Zustand auf den hohen Zustand als auch vom hohen Zustand auf den niedrigen Zu­ stand, für die jeweiligen Adreßsignale A0 bis A16; einen Redundanz-Takt­ übergangsdetektor zum Detektieren bidirektionaler Übergänge des dritten Redundanz-Kontrollsignals Φrdbst; Chipauswahl- und Schreibfreigabe- Übergangsdetektoren zum Detektieren eindirektionaler Übergänge logi­ scher Zustände, d. h. von Übergängen vom niedrigen Zustand in den ho­ hen Zustand, für jeweils eins vom Chipauswahlsignal CS und dem Schreibfreigabesignal ; einen ersten Summationsgenerator zum Summie­ ren der jeweiligen Ausgangssignale der Adreßübergangsdetektoren für die Adreßsignale A0 bis A7 und A12 bis A16, des Redundanz-Taktüber­ gangsdetektors und des Chipauswahl-Übergangsdetektors; und einen zwei­ ten Summationsgenerator zum Summieren der jeweiligen Ausgangssignale der Adreßübergangsdetektoren der Adreßsignale A8 bis A11 und des Schreibfreigabe-Übergangsdetektors. Die Übergangsdetektoren und der Summationsgenerator sind im Stand der Technik bekannt. Daher erzeugt ein Signalübergang irgendeines der Adreßsignale A0 bis A7 und A12 bis A16, des dritten Redundanz-Kontrollsignals Φrdbst und des Chipauswahlsignals CS aus dem Puls ΦSPX einen kurzen Puls im niedrigen Zustand. Auf die gleiche Weise erzeugt ein Signalübergang irgendeines der Adreßsignale A8 bis A11 und des Schreibfreigabesignals WE aus dem Puls ΦSPY einen kurzen Puls im niedrigen Zustand.

Ein Haupttaktgenerator 14 erzeugt Taktsignale ΦBLM, ΦEQM, ΦPWL und ΦSA zur Operationskontrolle der SRAM-Vorrichtung in Antwort auf die Pulse ΦSPX und ΦSPY. Die Taktsignale ΦBLM und ΦEQM sind jeweils Signale zum Laden und Ausgleichen von normalen und redundanten Bitlei­ tungspaaren, das Taktsignal ΦPWL zum Freigeben von Wortleitungen in den jeweiligen Blöcken und ΦSA zum Aktivieren von Leseverstärkern.

Fig. 4 zeigt ein schematisches Schaltkreisdiagramm des Haupttakt­ generators 14, der Pulsbreitenverbreiterungsschaltkreise 30, Verzöge­ rungsschaltkreise 37, NAND-Gatter 32 bis 34, NOR-Gatter 35 und 36 und ein AND-Gatter 38 aufweist. Der Pulsbreitenverbreiterungsschaltkreis arbeitet zur Verbreiterung der Pulse ΦSPX und ΦSPY mit kurzen Pulsbreiten zu einer vorgegebenen Pulsbreite, um sie im vorliegenden System anzuwen­ den oder zu benutzen. Das Ladetaktsignal ΦBLM wird in einen hohen Zu­ stand gebracht durch das NAND-Gatter 32 mit dem Schreibfreigabesignal WE im niedrigen Zustand am Eingang bei einem Lesetakt und wird in einen hohen Zustand gebracht bei einem Schreibtakt in Antwort auf den Puls ΦSPX. Das Ausgleichstaktsignal ΦEQM wird in einen hohen Zustand gebracht in Antwort auf den Puls ΦSPX bei einem Schreib- oder Lesetakt. Das Wortleitungsauswahl-Taktsignal ΦPWL wird in einen hohen Zustand gebracht über das NOR-Gatter 36 durch einen hohen Zustand des Signals WE bei einem Schreibsignal und wird in einen hohen Zustand gebracht in Antwort auf den Puls ΦSPX oder ΦSPY bei einem Schreibtakt. Das Lese­ verstärkeraktivierungs-Taktsignal ΦSA wird in einen hohen Zustand ge­ bracht bei einem Lesetakt in Antwort auf das Signal WE in einem hohen Zustand und den Puls ΦSPX oder ΦSPY in einen niedrigen Zustand und wird in einen niedrigen Zustand gebracht bei einem Schreibsignal durch das NAND-Gatter 34 mit dem WE-Signal im niedrigen Zustand am Eingang.

Ein Blockdekodierer 18 dekodiert Blockauswahladreßsignale A0 bis A3 und ihre Komplemente bis , wodurch normale Blockpaar-Auswahl­ signale BP1 bis BP8 zur Auswahl eines der normalen Blockpaare (NBL1, NBL2) bis (NBL15, NBL16) und Blockauswahlsignale RLBS1 bis RLBS16 zur Auswahl einer der normalen Blöcke NBL1 bis NBL16 erzeugt werden. Der Blockdekodierer 18 weist eine Vorrichtung zum Erzeugen normaler Zeilen- und Spaltendekodierer-Auswahlsignale BS1 bis BS16 zum Abschalten oder selektiven Freigeben der normalen Zeilen- und Spaltendekodierer NRD1 bis NRD8 und NCD1 bis NCD16 in Anwort auf ein erstes Redundanz-Kontroll­ signal ΦCN vom Redundanztaktgenerator 22 und auf die Blockauswahlsi­ gnale RLBS1 bis RLBS16 und eine Vorrichtung zum Erzeugen von normal­ len Ladeschaltkreis- und Leseverstärker-Auswahlsignalen LBS1 bis LBS16 zum Ausschalten oder selektiven Freigeben der normalen Ladeschaltkreise NPC und der normalen Leseverstärker SA1 bis SA8 in Antwort auf ein zweites Redundanz-Kontrollsignal Φclbs vom Redundanz-Taktgeber 22 und auf die Signale RLBS 1 bis RLBS16 auf.

Fig. 5 zeigt ein Schaltkreisdiagramm des Blockdekodierers, der AND- Gatter 40 und 44, NAND-Gatter 41 und 45, ein NOR-Gatter 42 und einen Verzögerungsschaltkreis 43 aufweist. Die normalen Blockpaar-Dekodiersi­ nalge BP1 bis BP8 werden erzeugt durch Dekodieren der Adreßsginale A1 und bis A3 und des Adreßpuffers über das AND-Gatter 40. Die Blöcke 46 sind alle von der gleichen Bauweise. Die Blockauswahlsignale RLBS1 bis RLBS16 werden von Teilen erzeugt, die NAND-Gatter 41 oder NOR-Gatter 42-1 besitzen. Die Signale RLBS1 bis RLBS16 sind jeweils Aus­ gangssignale an den NOR-Gattern 42-1 auf Erhalt von Adreßsignalen und des Chipauswahlsignals in einem niedrigen Zustand. Teile mit den Ver­ zögerungsschaltkreisen 43, den NAND-Gattern 45 und den NOR-Gattern 42-2 in den jeweiligen Blöcken 46 erzeugen die Signale BS1 bis BS16 in Ant­ wort auf die Signale RLBS1 bis RLBS16 und Φcn. AND-Gatter 44 in den Blöcken 46 erzeugen jeweils die Signale LBS1 bis LBS16 in Antwort auf die Signale RLBS1 bis RLBS16. Wenn das Chipauswahlsignal und Ein­ gangsadreßsignale angelegt waren, bringen die NAND-Gatter 41 und NOR- Gatter 42-1 eines der Blockauswahlsignale RLBS1 bis RLBS16, die einem Redundanz-Spaltendekodierer RCD zur Verfügung gestellt werden, in einen hohen Zustand. Zu diesem Zeitpunkt, wenn besagte Adreßsignale eine defekte, normale Speicherzelle bezeichnen sollen, gehen die Taktsi­ gnale Φrdbst und Φclbs des Redundanz-Taktgenerators 22 jeweils in einen hohen und einen niedrigen Zustand über, wie hiernach diskutiert werden wird, und dann gehen alle Signale BS1 bis BS16 und LBS1 bis LBS16 in niedrige Zustände über, so daß sie alle normalen Spalten- und Zeilendeko­ dierer und normalen Leseverstärker abschalten. Auf der anderen Seite, wenn Adreßsignale eine defektfreie, normale Speicherzelle bezeichnen sol­ len, gehen die Taktsignale Φrdbst und Φclbs jeweils in einen niedrigen und einen hohen Zustand über und dann stellen die NOR-Gatter 42-2 Signale BS1 bis BS16 zur Verfügung, die einen normalen Zeilen- und Spal­ tendekodierer, der mit dem ausgewählten, normalen Block, der der durch die Adreßsignale adressierten, normalen Speicherzelle entspricht, freige­ ben, und die AND-Gatter 44 stellen Signale LBS1 bis LBS16 zur Verfü­ gung, die einen normalen Ladeschaltkreis und normalen Leseverstärker, die mit dem ausgewählten, normalen Block verbunden sind, freigeben.

Ein Zeilenvordekodierer 16 führt eine Vordekodierung der Zei­ lenadreßsignale (A4, ) bis (A7, ) und (A12, ) bis (A16, ) vom Adreßpuffer unter der Kontrolle der Signale BP1 bis BP8 und BS1 bis BS16, des Wortleitungsauswahl-Taktsignals ΦPWL, des Chipauswahlsignals CS, des dritten Redundanz-Kontrollsignals Φrdbst und des vierten Redun­ danz-Kontrollsignals Φcr durch und erzeugt Vordekodierungssignale RPB und BE und Redundanz-Vordekodierungssignale RPS und RPE.

Fig. 6 zeigt an Schaltkreisdiagramm des Zeilenvordekodierers 16, in dem für die gleichen Teile die gleichen Bezugszeichen verwendet werden. Das Bezugszeichen 52 bezeichnet ein AND-Gatter und die Bezugszeichen 53 und 54 bezeichnen jeweils einen Verzögerungsschaltkreis und ein NAND- Gatter. Die Signale RPB stellen Signale RPBiAj, RPBiBj, RPBiCj und RPBiDj dar, und die Signale BE stellen die Signale BiE0 und BiE1 dar, die Signale RPS die Signale RPSAj, RPSBj, RPSCj und RPSDj und die Signale RPE die Signale RPE0 und RPE1 dar, wobei i eine ganze Zahl von 1 bis 8 ist, j eine ganze Zahl von 1 bis 4 und k von 1 bis 16. Die Signale RPB von den NAND-Gattern 54-1 sind Vordekodiersignale zur Auswahl normaler Wortlei­ tungen in einem der normalen Blockpaare. Um zum Beispiel normale Wort­ leitungen im ersten, normalen Blockpaar (NBL1, NBL2) auszuwählen, wer­ den die Signale RPB1A1 bis RPB1A4, RPB1B1 bis RPB1B4, RPB1C1 bis RPB1C4, und RPB1D1 bis RPB1D4 dem normalen Zeilendekodierer NRD1 zur Verfügung gestellt. Die Signale BE von den AND-Gattern 52-1 sind Vorde­ kodiersignale zur Auswahl einer der normalen Wortleitungen. Wenn jedoch eine defekte, normale Speicherzelle durch die Eingangsadreßsignale be­ zeichnet wird, gehen alle Signale BE in niedrige Zustände durch die Si­ gnale BS1 bis BS16, die alle im niedrigen Zustand sind, wodurch alle nor­ malen Zellendekodierer NRD1 bis NRD8 ausgeschaltet werden. Wenn auf der anderen Seite eine defektfreie, normale Speicherzelle im i-ten, normalen Block NBLi durch die Eingangsadreßsignale bezeichnet wird, geht eine der normalen Wortleitungsauswahlsignale BiE0 und BiE1 in den hohen Zustand durch die Signale ΦPWL, CS und BSi, die alle im hohen Zustand sind. Die Signale RPS vom NAND-Gatter 54-2 sind mit dem Redundanz-Zeilendekodie­ rer RRD verbunden, um ein Paar redundanter Wortleitungen unter der Kontrolle des Signals Φrdbst auszuwählen, das in einen hohen Zustand während einer Redundanzspalten-Ersetzungsoperation geht, und die Si­ gnale RPE vom AND-Gatter 52-2 sind mit dem Redundanz-Zeilendekodierer RRD verbunden, um eine redundante Wortleitung aus dem ausgewählten redundanten Wortleitungspaar auszuwählen. Wenn alle normalen, von Ein­ gangsadreßsignalen bezeichnete Speicherzellen nicht defekt sind, gehen alle Signale RPS und RPE in hohe Zustände mit den Signale Φrdbst und Φcr in niedrigen Zuständen, wodurch der Redundanz-Zellendekodierer RRD abgeschaltet wird.

Fig. 7A ist ein Schaltkreisdiagramm eines in den jeweiligen normalen Zeilendekodierern NRD1 bis NRD8 benutzten Basisdekodierers. Jede der normalen Zeilendekodierer besitzt 256 Dekodierer. Der Dekodierer 60 be­ steht aus einem NOR-Gatter 70 und AND-Gattern 72 bis 75. Wenn der De­ kodierer 60 im normalen Zellendekodierer NRD3 angewendet wird, sind die Eingänge 61 bis 64 des NOR-Gatters 70 jeweils mit einem der Signale RPB3A1 bis RPB3A4, einem der Signale RPB3B1 bis RPB3B4, einem der Si­ gnale RPB3C1 bis RPB3C4 und einem der Signale RPB3D1 bis RPB3D4 ver­ bunden. Wenn diese Eingangssignale alle in niedrigen Zuständen sind, können normale Wortleitungspaare (NWLL, NWLL+1) im normalen Block NBL5 und normale Wortleitungspaare (NWLR, NWLR+1) im normalen Block NBL6 ausgewählt werden. Zur gleichen Zeit sind andere Eingänge 65 und 66 der AND-Gatter 72 und 73 jeweils mit den Signalen B5E0 und B5E1 verbunden, und andere Eingänge 67 und 68 der AND-Gatter 74 und 75 sind jeweils mit den Signalen B6E0 und B6E1 verbunden, wodurch eine normale Wort­ leitung des normalen Wortleitungspaares in einem Block der normalen Blöcke NBL5 und NBL6 ausgewählt wird.

Fig. 7B zeigt ein Schaltkreisdiagramm eines in dem Redundanz-Zei­ lendekodierer RRD verwendeten Basisdekodierers, der aus einem NOR-Gat­ ter 85 und AND-Gattern 88 bis 89 besteht. Der Redundanz-Zeilendekodi­ rer RRD besitzt 256 Dekodierer. Die Eingänge 81 bis 84 des NOR-Gatters 85 sind jeweils mit einem der Signale RPSA1 bis RPSA4, RPSB1 bis RPSB4, RPSC1 bis RPSC4 und RPSD1 bis RPSD4 verbunden, und sein Ausgang ist mit einem Eingang jedes der AND-Gatter 88 und 89 verbunden. Die Ein­ gänge 86 und 87 der AND-Gatter 88 und 89 empfangen jeweils die Signale RPE0 bis RPE1 der AND-Gatter 52-2 in Fig. 6. Da das Signal Φcr in einen hohen Zustand und eins der Signale PE0 und PE1 in einen hohen Zustand während der Redundanzzeilen-Ersetzungsoperation geht, kann daher eine der redundanten Wortleitungen RWLR und RWLR+1 mit dem Ausgang des NOR-Gatters 85 ausgewählt werden. Auf der anderen Seite kann in einer normalen Betriebsart, in der kein redundanter Block ausgewählt wird, da die Signale RPE0 und RPE1 alle im niedrigen Zustand sind, der Redun­ danz-Zeilendekodierer keine redundanten Wortleitungen auswählen.

Ein Spaltenvordekodierer 20 führt eine Vordekodierung der Spal­ tenadreßsignale (A8, bis (A11, vom Adreßpuffer aus, wodurch Redundanz-Spalten-Vordekodiersignale RG0, RG1 und RF0 bis RF7, die dem Redundanz-Spaltendekodierer RCD zur Verfügung gestellt werden, und normale Spalten-Vordekodiersignale G0, G1 und F0 bis F7 für die normalen Spaltendekodierer NCD1 bis NCD16 erzeugt werden.

Unter Bezugnahme auf Fig. 8, erzeugt der Spaltenvordekodierer 20 die Signale RF0 bis RF7 und F0 bis F7 durch Dekodieren der Spaltenadreßsignale A8, A9 und A11 und ihrer Komplemente, und erzeugt die Signale RG0, RG1, G0 und G1 mit dem Adreßsignal A10 und seinem Komplement. In der Zeichnung stehen die gleichen Bezugszeichen für die gleichen Teile. Die Bezugszeichen 123 bis 126 bezeichnen jeweils ein AND-Gatter, einen Verzögerungsschaltkreis, ein NAND-Gatter und einen Inverter.

Unter Bezugnahme auf Fig. 9A wird ein normaler, mit dem i-ten normalen Block NBLi verbundener Spaltendekodierer gezeigt, der aus dem NAND-Gatter 131 und den NOR-Gattern 132 besteht. Der normale Spalten­ dekodierer NCDi wird aktiviert oder freigegeben durch das normale Zeilen- und Spaltendekodierer-Auswahlsignal BSi und bringt eines der nor­ malen Spaltenauswahlsignale Y1 bis Y16 in einen hohen Zustand mit den normalen Spalten-Vordekodiersignalen G0, G1 und F0 bis F7. Wie in Fig. 3 gezeigt, sind die Signale Y1 bis Y16 jeweils mit den Gates der Durch­ laßtransistoren 115 und 116 gekoppelt, die mit normalen Bitleitungspaaren (NBL, und normalen Datenleitungspaaren (NDB, ) in jeder von acht Gruppen im normalen Block NBLi verbunden sind.

Der Redundanz-Spaltendekodierer RCD dekodiert, wenn er programm­ miert ist, defekte, normale Spalten durch redundante Spalten zu ersetzen, die Redundanz-Spaltenvordekodiersignale RF0 bis RF7, RG0 und RG1 vom Spaltenvordekodierer 20 und die Blockauswahlsignale RLBS1 bis RLBS16 vom Blockdekodierer 18 zur Auswahl redundanter Spalten im redundanten Block RBL und redundanter Operationssignale FCRD1 bis FCRD16, die dem Redundanztaktgenerator 22 zugeführt sind. Die Redundanz-Spaltenaus­ wahlsignale Yr1 bis Yr16 sind jeweils mit den Gates der Durchlaßtransi­ storen 105 und 106 verbunden, deren Drainelektroden mit den jeweiligen redundanten Bitleitungspaaren (RBL, ) in jeder der acht Gruppen von redundanten Speicherzellenanordnungen verbunden sind, wie in Fig. 2 gezeigt.

Fig. 9B zeigt ein logisches Schaltkreisdiagramm des Redundanz- Spaltendekodierers RCD. In der Zeichnung bezeichnen die Bezugszeichen 140-1 bis 140-16 Redundanz-Spaltenprogrammiervorrichtungen zum Pro­ grammieren des Ersatzes eines ausgewählten defekten, normalen Blocks oder normaler Spalten, die defekten, normalen Speicherzellen in normalen Blöcken entsprechen. Die Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 140-16 erzeugen die Redundanz-Spaltenauswahlsignale Yr1 bis Yr16 über die Verzögerungsschaltkreise 142 und die NOR-Gatter 143. Jede der Spaltenprogrammiervorrichtungen 140-1 bis 140-16 hat die gleiche Bauweise wie die Redundanz-Spaltenprogrammiervorrichtung 140 wie in Fig. 10 gezeigt. Die Redundanz-Spaltenprogrammiervorrichtung 140 besteht aus einem p-Kanal MOSFET-Transistor 152, n-Kanal MOSFET-Transistoren 153, Sicherungen FX, FY, FLBS1 bis FLBS16, FF0 bis FF7, FG0, FG1 und FL1 bis FL3 aus polykristallinem Silizium und aus einem NAND-Gatter 154. Das Bezugszeichen 145 bezeichnet eine Ausgangsleitung des NAND-Gatters 154. Die Blockauswahlsignale RLBS1 bis RLBS16 und die Redundanz-Spal­ tenauswahlsignale RF0 bis RF7, RG0 und RG1 sind jeweils mit den einen Ende der Sicherungen FLBS1 bis FLBS16, FF0 bis FF7, FG0 und FG1 über die Drain-Source Pfade des Transistors 153 verbunden. Die anderen Enden der Sicherungen FLBS1 bis FLBS16 sind gemeinsam mit einer er­ sten Eingangsleitung 155 verbunden. Auf die gleiche Weise sind die ande­ ren Enden der Sicherungen FF0 bis FF7 und der Sicherungen FG0 und FG1 gemeinsam mit einer zweiten Eingangsleitung 156 und einer dritten Eingangsleitung 157 des NAND-Gatters 154 verbunden. Die Sicherungen FL1 bis FL3 sind jeweils den ersten, zweiten und dritten Ein­ gangsleitungen 155 bis 157 und dem Referenzpotential Vss (Erdpotential) angeschlossen. Die Gates der Transistoren 153 sind mit einer gemeinsa­ men Gateleitung 158 verbunden, die mit der Drainelektrode des Transi­ stors 152 verbunden ist. Die Sourceelektrode des Transistors 152 ist mit der Spannungsversorgung Vcc verbunden, und die Sicherung FY ist zwi­ schen der Drainelektrode des Transistors 152 und dem Referenzpotential Vss angeschlossen. Das Gate des Transistors 152 ist mit dem Verbin­ dungsknoten aus einem Widerstand 151 und der Sicherung Fx verbunden, die in Reihe zwischen der Spannungsversorgung Vcc und dem Referenz­ potential Vss geschaltet sind.

Als Testergebnis gibt es nach der Herstellung von SRAM-Vorrich­ tungen kein Durchschmelzen oder Durchschneiden von irgendwelchen Si­ cherungen in den Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 140-16 mittels eines Laserstrahls, wenn keine der normalen Speicherzellen in den normalen Blöcken NBL1 bis NBL16 als defekt festgestellt wird. Dann sind alle Transistoren 153 in den entsprechenden Programmiervor­ richtungen ausgeschaltet. Da alle Eingangssignale des NAND-Gatters 154 über die Sicherungen FL1 bis FL3 in niedrigen Zustand sind, stehen alle Ausgangsleitungen 145 der Programmiervorrichtungen 140-1 bis 140-16 im hohen Zustand. Daher sind die Redundanz-Operationssignale FCRD1 bis FCRD16 alle im hohen Zustand und die Redundanz-Spaltenauswahlsignale Yr1 bis Yr16 sind alle im niedrigen Zustand, um keine redundanten Spal­ ten auszuwählen. Wenn auf der anderen Seite normale Speicherzellen als defekt festgestellt werden, wird die Programmierung zum Ersetzen der defekten, normalen durch redundante Speicherzellen durchgeführt. Die Programmierung kann durchgeführt werden durch Durchschmelzen vorbe­ stimmter Sicherungen in den Redundanz-Spaltenprogrammiervorrichtungen 140-1 bis 140-16. Die vorliegende Vorrichtung kann die Ersetzung sowohl eines der normalen Blöcke NBL1 bis NBL16 durch den redundanten Block RBL als auch die Ersetzung normaler Spalten, die defekte, normale Speicherzellen in den normalen Blöcken enthalten, durch redundante Spalten im redundanten Block durchführen. Wenn alle defekten Speicherzellen auf nur einen normalen Block beschränkt sind, kann die Ersetzung dieses normalen Blocks durch den redundanten Block RBL erreicht werden durch das Durchschmelzen der Hauptsicherungen FX, FY und FL1 bis FL3 in den Redundanz-Spal­ tenprogrammiervorrichtungen 140-1 bis 140-16 und die Spaltenauswahlsi­ cherungen, um Erzeugen der der Spaltenauswahlsignale Yr1 bis Yr16. Um zum Beispiel den normalen Block NBL1 durch den redundanten Block RBL zu ersetzen, werden die Hauptsicherungen FX, FY und FL1 bis FL3 und die Blockauswahlsicherungen FLBS2 bis FLBS16 in den jeweiligen Redundanz- Spaltenprogrammiervorrichtungen mittels Laserstrahl durchgeschmolzen. Zur gleichen Zeit werden ausgewählte Sicherungen der Spaltenauswahlsi­ cherungen FF0 bis FF7, FG0 und FG1 in den jeweiligen Redundanz-Spal­ tenprogrammiervorrichtungen durchgeschmolzen. Das heißt, daß das Re­ dundanz-Spaltenauswahlprogramm derart durchgeführt wird, daß die Spaltenauswahlsicherungen FF1 bis FF7 und FG1 in der Programmiervor­ richtung 140-1 durchgeschmolzen werden, um das dem normalen Spalten­ auswahlsignal Y1 entsprechende Redundanzspaltenauswahlsignal Yr1 zu erzeugen, und daß dann die Sicherungen FF1 bis FF7 und FG0 in der Programmiervorrichtung 140-2 durchgeschmolzen werden, um das dem Si­ gnal Y2 entsprechende Signal Yr2 zu erzeugen, und so fort.

Nun wird die Programmierung zum Ersetzen normaler Spalten mit defekten Speicherzellen in normalen Blöcken diskutiert. Zur Erleichterung der Diskussion wird die Ersetzung der ersten normalen Spalte im ersten normalen Block NBL1 und der sechzehnten normalen Spalte im zweiten normalen Block NBL2 diskutiert. Zum Ersetzen der ersten normalen Spalte im normalen Block NBL1 werden die Hauptsicherungen FX, FY und FL1 bis FL3, die Blockauswahlsicherungen FLBS2 bis FLBS16 und die Spaltenaus­ wahlsicherungen FF1 bis FF7 und FG1 in der Programmiervorrichtung 140-1 mittels Laserstrahl geschmolzen und zum Ersetzen der sechzehnten normalen Spalte im normalen Block NBL2 werden die Hauptsicherungen FX, FY und FL1 bis FL3, die Blockauswahlsicherungen FLBS1 und FLBS3 bis FLBS16 und die Spaltenauswahlsicherungen FF0 bis FF6 und FG0 ge­ schmolzen. In den übrigen Programmiervorrichtungen 140-3 bis 140-16 werden keine Sicherungen durchgeschmolzen. Wenn daher Adreßauswahl­ signale in der ersten normalen Spalte im normalen Block NBL1 eingegeben werden, geht die Ausgangsleitung 145 der Programmiervorrichtung 140-1 in einen niedrigen Zustand und die Ausgangsleitungen 145 der Program­ miervorrichtung 140-2 bis 140-16 gehen alle in hohe Zustände, wodurch das Redundanz-Spaltenauswahlsignal Yr1 in einen hohen Zustand und die Signale Yr2 bis Yr16 in niedrige Zustände gebracht werden. Daher kann das Spaltenredundanzsystem der vorliegenden Erfindung bis maximal sechzehn normale Spalten ersetzen.

Fig. 11 zeigt ein logisches Schaltkreisdiagramm des Redundanz- Taktgenerators 22, der eine Vorrichtung 160 zum Aufsummieren der Re­ dundanz-Operationssignale FCRD1 bis RCRD16 vom Redundanz-Spaltende­ kodierer RCD zur Erzeugung eines Redundanz-Kontrollsignals und einen Taktschaltkreis 161 zur Kontrolle des Taktes des Redundanz-Kontrollsi­ gnals aufweist. Die Bezugszeichen 162 bezeichnen Verzögerungsschalt­ kreise. Im normalen Betrieb, in dem keine Ersetzung von defekten, nor­ malen Spalten stattfindet, da die Ausgangssignale FCRD1 bis FCRD16 des Redundanz-Spaltendekodierers RCD alle in hohen Zuständen sind, bleibt die Ausgangsleitung der Summiervorrichtung 160 in einem niedrigen Zu­ stand, wodurch das zweite Redundanz-Kontrollsignal Φclbs in einem hohen Zustand und die ersten, dritten und vierten Redundanz-Kontrollsignale Φcn, Φrdbst und Φcr in niedrigen Zuständen gehalten werden. Auf der an­ deren Seite geht bei einer Spaltenersetzungsoperation, da eines der Si­ gnale FCRD1 bis FCRD16 in einen niedrigen Zustand geht, die Ausgangs­ leitung 163 der Summiervorrichtung 160 in einen hohen Zustand, wodurch die ersten, dritten und vierten Redundanz-Kontrollsignale Φcn, Φrdbst und Φcr in hohe Zustände und das zweite Redundanz-Kontrollsignal Φclbs in einen niedrigen Zustand gehen.

Hiernach wird ein Lesevorgang mit einer Block-Spalten-Redundanz erklärt. Zur Einfachheit der Erklärung wird, nachdem eine defektfreie, normale Speicherzelle im ersten normalen Block NBL1 ausgelesen worden ist, unter Bezugnahme auf das Taktdia­ gramm in Fig. 12 erklärt, wie eine defekte, normale Speicherzelle im er­ sten normalen Block ausgelesen wird. Es wird angenommen, daß die Pro­ grammierung zur Ersetzung der defekten, normalen Speicherzelle schon durchgeführt wurde.

Das Chipauswahlsignal CS und das Schreibfreigabesignal WE vom Puffer 10 sind in niedrigen Zuständen beim Lesevorgang. Der Spaltenvor­ dekodierer 20 erzeugt Redundanz-Spaltenvordekodiersignale RG0, RG1 und RF0 bis RF7 in Anwort auf die Adreßsignale (A8, ) bis (A11, ) aus dem Puffer 10. Wenn auf der anderen Seite die defektfreie, normale Speicherzelle im normalen Block NBL1 ausgelesen wurde, sind das zweite Redundanz-Kontrollsignal Φclbs und die ersten, dritten und vierten Re­ dundanz-Kontrollsignale Φcn, Φrdbst und Φcr jeweils in einem hohen bzw. in niedrigen Zuständen. Der Blockdekodierer 18 stellt Blockauswahlsignale RLBS1 bis RLBS16 in Antwort auf die Adreßsignale (A0, ) bis (A3, ) vom Adreßpuffer zur Verfügung. Dann detektiert der Redundanz-Spal­ tendekodierer RCD, daß die Eingangsadreßsignale die defekte, normale Speicherzelle in Antwort auf die Signale RG0, RG1, RF0 bis RF7 und RLBS1 bis RLBS16 adressieren, und bringt eines der Operationspulssignale FCRD1 bis FCRD16, d. h. den Ausgang einer Programmiervorrichtung, die pro­ grammiert ist, die defekte, normale Spalte zu ersetzen, in einen niedrigen Zustand. Daher bringt der Redundanz-Taktgenerator 22 des zweite Redun­ danz-Kontrollsignal Φclbs und die ersten, dritten und vierten Redundanz- Kontrollsignale Φcn, Φrdbst und Φcr jeweils in einen niedrigen bzw. hohe Zustände. Auf der anderen Seite bleibt das Ladetaktsignal ΦBLM in einem hohen Zustand mit WE in einem niedrigen Zustand, und das Ausgleichstaktsignal ΦEQM, das Wortleitungs-Auswahlwahltaktsignal ΦPWL und das Leseverstärkerfreigabe-Taktsignal ΦSA geben jeweils Taktsignale, die durch die Bezugszeichen 200, 202 und 204 gekennzeichnet sind, in Ant­ wort auf die Adreßsignale A0 bis A16 und das dritte Redundanz-Kontroll­ signal Φrdbst. Das zweite Redundanz-Kontrollsignal Φclbs im niedrigen Zu­ stand bringt alle Signale LBS1 bis LBS16 vom Blockdekodierer 18 in nied­ rige Zustände, und das erste Redundanz-Kontrollsignal Φcn im hohen Zu­ stand bringt alle Signale BS1 bis BS16 vom Blockdekodierer 18 in niedrige Zustände. Die niedrigen Zustände der Signale LBS1 bis LBS16 verursachen das Abschalten aller normaler Ladeschaltkreise NPC, der normalen Lese­ verstärker SA1 bis SA8 und der normalen Spaltendekodierer NCD1 bis NCD16, die mit den normalen Blöcken NBL1 bis NBL16 verbunden sind. Der Zeilen-Vordekodierer 16 erzeugt Signale BE in niedrigen Zuständen in Antwort auf die Signale BS1 bis BS16 in niedrigen Zuständen, wodurch alle normalen Zeilendekodierer NRD1 bis NRD8 abgeschaltet werden. Jedoch erzeugt der Zeilen-Vordekodierer 16 Redundanz-Zeilenauswahlsignale RPS und RPE in Antwort auf die Taktsignale ΦPWL im hohen Zustand, die Si­ gnale BP1 bis BP8 vom Blockdekodierer 18, die Adreßsignale (A4, ), bis (A7, ) und (A12, ) bis (A16, ) und die Redundanz-Kontrollsignale Φrdbst und Φcr, wodurch eine ausgewählte, redundante Zeilenteilung in einen hohen Zustand aktiviert wird. Ebenfalls werden der Redundanz-La­ deschaltkreis RPC und die Redundanz-Leseverstärker RSA1 bis RSA8 ak­ tiviert oder freigegeben durch das dritte Redundanz-Kontrollsignal Φrdbst im hohen Zustand. Daher können Daten auf der durch den Redundanz- Spaltendekodierer RCD ausgewählten redundanten Spalte ausgelesen wer­ den.

Wie oben diskutiert ergibt während des Lesevorgangs von der aus­ gewählten Speicherzelle im redundanten Block das Abschalten der norma­ len Ladeschaltkreise, der normalen Leseverstärker und der normalen Zei­ len- und Spaltendekodierer als Ergebnis eine Verhinderung von Lei­ stungsverlust.

Auf der anderen Seite bringt, nachdem die ausgewählte Speicher­ zelle im redundanten Block ausgelesen worden ist, das Auslesen der aus­ gewählten Speicherzelle im normalen Block alle Ausgangssignale FCRD1 bis FCRD16 des Redundanz-Spaltendekodierers RCD in hohe Zustände. Daher geht das Kontrollsignal Φclbs in einen hohen Zustand und die Kontrollsi­ gnale Φcn, Φrdbst und Φcr in niedrige Zustände, wodurch der Redundanz- Ladeschaltkreis RPC, die Redundanz-Leseverstärker RSA1 bis RSA8 und der Redundanz-Zeilendekodierer RRD abgeschaltet werden.

Da die Kontrolloperation der Taktsignale Φcn, Φclbs, Φcr und Φrdbst vom Redundanz-Taktgenerator und die Ausgangssignale vom Blockdekodie­ rer zur Verhinderung von Leistungsverlust bei Schreibvorgängen in der gleichen Weise wie beim Lesevorgang erfolgen, wird keine weitere Erklä­ rung folgen.

Claims (3)

1. Halbleiterspeichervorrichtung mit einer Mehrzahl von normalen Blöcken (NBL1 bis NBL16), die jeweils eine Mehrzahl von normalen Speicherzellen (3) in Matrixform aus normalen Zeilen und Spalten besitzen, wobei alle normalen Spalten ein Paar normaler Bitleitungen (NBL, ) besitzen, zwischen denen die normalen Speicherzellen (3) in den jeweiligen normalen Spalten angeschlossen sind;
einem redundanten Block (RBL), der jeweils eine Mehrzahl von redundanten Speicherzellen (2) in redundanten Zeilen (RWL1 bis RWL512) und Spalten besitzt, wobei alle redundanten Spalten ein Paar redundanter Bitleitungen (RBL, besitzen, zwischen denen die redundanten Speicherstellen (2) in den jeweiligen redundanten Spalten angeschlossen sind;
normalen Spaltendecodiervorrichtungen (NCD1 bis NCD16), die mit den jeweiligen normalen Blöcken (NBL1 bis NBL 16) verbunden sind, zur Auswahl von defektfreien, normalen Bitleitungspaaren;Redundanz-Spaltendecodiervorrichtungen (RCD) zur Auswahl von redundanten Bitleitungspaaren (RBL, ), die den jeweiligen defekten, normalen Bitleitungspaaren (NBL, ) entsprechen und zum Erzeugen von Redundanz-Operationssignalen (FRCD1 bis FRCD16);
dadurch gekennzeichnet, daß
die Halbleiterspeichervorrichtung einen Redundanztaktgenerator (22) aufweist, der ein erstes Kontrollsignal (CN) in Antwort auf die Redundanz- Operationssignale (FCRD1 bis FCRD16) erzeugt,
und einen Blockdecodierer (18) aufweist, der erste (BP1-BP8) und zweite (BS1-BS16) Auswahlsignale in Antwort auf das erste Kontrollsignal (CN) und erste Adreßsignale (A₀₀-A₃₃) erzeugt, und daß
die normalen Spaltendecodiervorrichtungen (NCD1 bis NCD 16) in Antwort auf die Adreßsignale (A₀, ₀ bis A₃, ₃) und die Redundanz-Operationssignale (FCRD1 bis FCRD 16) ausgeschaltet werden, wenn auf defekte, normale Bitleitungspaare zugegriffen wird.

2. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin aufweist:normale Ladungsvorrichtungen (NPC), die jeweils mit einem der normalen Bitleitungspaare (NBL, ) in den jeweiligen entsprechenden normalen Blöcken (NBL1 bis NBL 16) verbunden sind;Redundanz-Ladevorrichtungen (RPC), die jeweils mit einem der redundanten Bitleitungspaare (RBL, ) im redundanten Block (RBL) verbunden sind,
dadurch gekennzeichnet,
daß der Redundanztaktgenerator (22) ein zweites (clbs) und drittes Redundanz-Kontrollsignal (rdbst) in Antwort auf die Redundanz-Operationssignale (FCRD1 bis FCRD16) erzeugt, daß der Blockdecodierer (18) dritte Auswahlsignale (LBS1-LBS16) in Antwort auf das zweite Kontrollsignal (clbs) und die ersten Auswahlsignale (BP1 -BP8) erzeugt, daß die normalen Ladevorrichtungen (NPC) bei der Auswahl von defekten, normalen Bitleitungspaaren (NBL, ) ausgeschaltet werden, und daß die Redundanz-Ladevorrichtungen (RPC) durch das dritte Redundanz-Kontrollsignal (rdbst) freigegeben werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiterhin aufweist:
normale Lesevorrichtungen (SA1 bis SA8), die jeweils mit einem der normalen Bitleitungspaare (NBL, ) in den jeweiligen normalen Blöcken (NBL1 bis NBL16) verbunden sind;
Redundanz-Lesevorrichtungen (RSA1 bis RSA8), die jeweils mit einem der redundanten Bitleitungspaare (RBL, ) in dem redundanten Block (RBL) verbunden sind,
dadurch gekennzeichnet,
daß die normalen Lesevorrichtungen (SA1 bis SA8) bei der Auswahl von defekten, normalen Bitleitungspaaren ausgeschaltet werden und daß die Redundanz-Lesevorrichtungen (RSA1 bis RSA8) durch das dritte Redundanz-Kontrollsignal (rdbst) freigegeben werden.