DE3623516A1

DE3623516A1 - Ausgangspufferschaltung

Info

Publication number: DE3623516A1
Application number: DE19863623516
Authority: DE
Inventors: Kazuo Watanabe; Yoshinori Sato
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-07-12
Filing date: 1986-07-11
Publication date: 1987-01-22
Anticipated expiration: 2006-07-12
Also published as: GB2177865B; US4922458A; KR870001599A; GB8616813D0; GB2177865A; CA1259136A; FR2584849B1; DE3623516C2; JPS6214520A; NL8601835A; FR2584849A1; US4774690A; KR950007449B1

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangspufferschaltung und insbesondere auf eine Ausgangspufferschaltung für einen Speicher. Die Erfindung betrifft insbesondere eine Ausgangspufferschaltung für einen Speicher, bei der ein Transistor eines Paares von komplementär miteinander verbundenen MOS-Transistoren in zwei MOS-Transistoren geringerer Größe aufgeteilt ist, so daß die Lastkapazität während des Durchschaltens zweier Stromzweige durch die unterteilten MOS-Transistoren entladen wird, von denen einer in bezug auf den anderen verzögert durchgeschaltet wird.

In herkömmlicher Weise wird ein MOS-Speicher in weitem Umfang als Speichereinrichtung eines elektronischen Computers eingesetzt. Ein MOS-Speicher weist eine große Anzahl von Speicherzellen auf, die aus MOS- Transistoren bestehen, welche so angeordnet sind, daß eine Speichermatrix gebildet ist. Eine Information wird in Übereinstimmung mit irgendwelchenausgewählten Adressen in die Speichermatrix eingeschrieben oder aus dieser ausgelesen. Um irgendeine vorgegebene Information aus den oben erwähnten Speicherzellen auszulesen, werden bestimmte Adressen mittels einer Auswahleinrichtung ausgewählt, und die Daten werden über eine Ausgangspufferschaltung unter der Steuerung einer Lese-/Schreibsteuerschaltung ausgelesen. Die Ausgangspufferschaltung gibt die Datensignale in Übereinstimmung mit einem Steuersignal, wie einem Ausgangssperrsignal, ab, welches der Ausgangspufferschaltung über eine Verknüpfungsschaltung zugeführt wird.

Bei der oben erwähnten Ausgangspufferschaltung werden das Datensignal und das Ausgabe- bzw. Ausgangssperrsignal jeweils einem Gate der beiden in Komplementärschaltung miteinander verbundenen p-Kanal- und n-Kanal- MOS-Transistoren über die Verknüpfungsschaltung zugeführt, und das Datensignal wird von einem Zwischenverbindungspunkt zwischen den beiden Drain-Elektroden der MOS-Transistoren abgegeben. Die Source-Elektrode eines der beiden MOS-Transistoren ist an einer Spannungsquelle angeschlossen, und die Source-Elektrode des anderen der beiden MOS-Transistoren ist über eine Leitungsinduktivität, die durch Aluminiumdrähte und/oder die Verbindungsdrähte innerhalb eines Halbleiterchips und/oder durch die Zuführungsdrähte eines Zuführungsrahmens hervorgerufen sind, mit Masse bzw. Erde verbunden. Eine Lastkapazität mit einer Kapazität, die in Übereinstimmung mit dem MOS-Speicherstandard festgelegt ist, ist mit dem Ausgangsanschluß der betreffenden Anordnung verbunden. Wenn die Lastkapazität über die Zuleitungs-Induktivität während der Schaltoperation der Pufferschaltung aufgeladen oder entladen wird, wird unabweislich über die Zuleitungs-Induktivität eine Induktionsspannung erzeugt. Diese induzierte Spannung ändert das Potential der Bezugsspannung der anderen mit der Speichermatrix verbundenen Schaltungen. Insbesondere dann, wenn mehrere Ausgangspufferschaltungen in die Speichereinheit einbezogen sind, wird eine Vielzahl von induzierten Spannungen gleichzeitig erzeugt, und es bildet sich eine hohe Spannung aus, die mehrere 100 Millivolt oder sogar noch höhere Werte aufweist.

Da die Eingangspegel der den anderen Schaltungen zugeführten Steuersignale durch den TTL-Pegel (Transistor- Transistor-Logik-Pegel) bestimmt sind, werden andererseits die Steuersignale durch die induzierte Spannung verzerrt oder gestört. In diesem Zusammenhang ist es möglich, die induzierte Spannung dadurch zu vermindern, daß die Größe des MOS-Transistors verringert wird. Dies führt jedoch zu einem schwerwiegenden Problem insofern, als die Zugriffszeit zu dem Speicher verlängert wird.

Angesichts dieser Probleme liegt die der Erfindung zugrundeliegende Aufgabe darin, eine Ausgangspufferschaltung zu schaffen, welche die über die Zuleitungs- Induktivität sich ausbildende induzierte Spannung vermindern kann, wenn die Lastkapazität während des Schaltvorgangs der Pufferschaltung aufgeladen oder entladen wird.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.

Zur Lösung der bezeichneten Aufgabe ist eine Ausgangspufferschaltung geschaffen, die in einer Komplementärschaltung einen p-Kanal-MOS-Transistor und einen n-Kanal-MOS-Transistor umfaßt, und zwar in einer solchen Schaltungsweise, daß ein aus der Speichereinheit ausgelesenes Datensignal gemeinsam jeder der Gate-Elektroden der beiden MOS-Transistoren zugeführt wird, und zwar selektiv auf eine Kombination des Datensignals und eines Ausgangssperrsignals hin über eine Vielzahl von Verknüpfungselementen. Das Datensignal wird von einem Zwischenverbindungspunkt zwischen den beiden Drain-Elektroden der beiden MOS-Transistoren abgegeben. Die vorliegende Erfindung ist nun dadurch gekennzeichnet, daß einer der beiden p-Kanal- und n-Kanal-MOS-Transistoren, über den eine elektrische Ladung mit einer mit dem Zwischenverbindungspunkt verbundenen Lastkapazität zu- oder abgeführt wird, in zwei, erste und zweite, MOS-Transistoren aufgeteilt ist, deren jeder eine geringe Größe aufweist, und daß das Datensignal selektiv einer Gate-Elektrode des ersten aufgeteilten MOS-Transistors direkt und einer Gate- Elektrode des zweiten aufgeteilten MOS-Transistors über eine Verzögerungsschaltung zugeführt wird.

Da bei der Schaltungskonfiguration gemäß der vorliegenden Erfindung der von der Lastkapazität zu der Zuleitungs- Induktivität abgeführte Entlade- oder Ladestrom auf zwei Wege in einer zeitlich verzögerten Beziehung zwischen den beiden Wegen aufgeteilt ist, ist es möglich, den Spitzenwert und die Anstiegsgeschwindigkeit der induzierten Spannung ohne Verminderung der Zugriffszeit zu der Speichereinheit zu vermindern. Daher ist es möglich, das Problem effektiv zu lösen, daß das Bezugspotential in der Speicherschaltung aufgrund der induzierten Spannung auf der Zuführungs- Induktivität schwankt. Dies bedeutet, daß das aus der Speichereinheit ausgelesene Datensignal im Verlauf unverzerrt ist.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert. In den Zeichnungen sind einander entsprechende Elemente mit gleichen Bezugszeichen bezeichnet.

Fig. 1 zeigt zur Unterstützung der Erläuterung der vorliegenden Erfindung in einem schematischen Blockdiagramm ein Beispiel von Systemkonfigurationen eines MOS-Speichers, bei dem eine Ausgangspufferschaltung angewandt werden kann.

Fig. 2 veranschaulicht in einem schematischen Blockdiagramm ein Beispiel von bekannten Ausgangspufferschaltungen.

Fig. 3 veranschaulicht in einem Zeitdiagramm den Verlauf von verschiedenen Signalen bei der in Fig. 2 dargestellten bekannten Ausgangspufferschaltung.

Fig. 4 veranschaulicht in einem Diagramm den Pegel einer an einer Zuleitungs-Induktivität induzierten Spannung im Vergleich zu einer Abgabespannung und zu TTL-Pegeln.

Fig. 5 zeigt in einem schematischen Blockdiagramm eine erste Ausführungsform der Ausgangspufferschaltung gemäß der vorliegenden Erfindung.

Fig. 6 zeigt in einem Zeitdiagramm den Verlauf von verschiedenen Signalen der in Fig. 5 dargestellten Ausgangspufferschaltung.

Fig. 7 veranschaulicht in einem schematischen Blockdiagramm eine zweite Ausführungsform der Ausgangspufferschaltung gemäß der vorliegenden Erfindung.

Fig. 8 veranschaulicht in einem Zeitdiagramm den Verlauf von verschiedenen Signalen der in Fig. 7 dargestellten Ausgangsschaltung.

Nunmehr werden die bevorzugten Ausführungsformen der Erfindung näher erläutert. Um jedoch das Verständnis bezüglich der vorliegenden Erfindung zu erleichtern, wird zunächst auf eine bekannte Speichereinheit und auf eine bekannte Ausgangspufferschaltung Bezug genommen werden, die in die Speichereinheit einbezogen ist.

Fig. 1 zeigt eine Systemkonfiguration einer bekannten Speichereinheit. In Fig. 1 ist mit dem Bezugszeichen 10 eine Speichermatrix bezeichnet. Wenn ein Adresseneingangssignal an Decoder 12 und 13 abgegeben wird, dann wird eine Speicherzelle (nicht dargestellt) unter einer bestimmten Adresse in der Matrix 10 durch die beiden Decoder 12 und 13 und eine Auswahleinrichtung 14 ausgewählt; die in die ausgewählte Speicherzelle eingeschriebenen Daten können von einem Eingangs/Ausgangs- (I/O)-Anschluß 16 über die Auswahleinrichtung 14 und eine Ausgangspufferschaltung 15 ausgelesen werden. Ferner ist die Eingangssteuerschaltung 17 zwischen der Auswahleinrichtung 14 und dem Eingangs/Ausgangs- Anschluß 16 angeschlossen; die betreffende Schaltung 17 wird in Übereinstimmung mit Lese/-Schreib-(R/W)-Betriebsarten mittels einer R/W-Steuerschaltung 18 zusammen mit der Ausgangspufferschaltung 15 gesteuert. Ferner bezeichnet in Fig. 1 das Symbol WE ein Schreibfreigabesignal, und das Symbol CS bezeichnet ein Chipauswahlsignal; diese beiden Signale werden der R/W-Steuerschaltung 18 zugeführt.

In Fig. 2 ist ein Beispiel für die praktischen Schaltungskonfigurationen der Ausgangspufferschaltung 15 gezeigt.

Wie in Fig. 2 veranschaulicht, wird ein Datensignal gemeinsam einem der Eingangsanschluß 21 a eines NAND-Gliedes 21 und einem Eingangsanschluß 22 a eines NOR-Gliedes 22 über einen Dateneingangsanschluß 20 zugeführt. Ferner wird ein Steuersignal oder ein Ausgangssperrsignal (hier auch als OD-Signal bezeichnet) über einen Steuersignal-Eingangsanschluß 23 dem anderen Eingangsanschluß 22 b des NOR-Gliedes 22 direkt und dem anderen Eingangsanschluß 21 b des NAND-Gliedes 2 über einen Inverter 24 indirekt zugeführt. Das Ausgangssignal des NAND-Gliedes 21 und das Ausgangssignal des NOR-Gliedes 22 werden den Gate-Elektroden eines p-Kanal- MOS-Transistors 25 bzw. eines n-Kanal-MOS- Transistors 26 zugeführt. Diese beiden Transistoren sind in Komplementärschaltung miteinander über ihre Drain-Elektroden verbunden. Die Source-Elektrode des p-Kanal-MOS-Transistors 25 ist an einem Spannungsversorgungsanschluß 27 angeschlossen, während die Source- Elektrode des n-Kanal-MOS-Transistors 26 über eine Zuleitungs-Induktivität 28 geerdet ist. Die Drain- Elektroden der MOS-Transistoren 25 und 26 sind direkt miteinander verbunden, und ein Ausgangsanschluß 30 ist mit einem Zwischenverbindungspunkt zwischen den gemeinsam miteinander verbundenen Drain-Elektroden verbunden. Ein Kondensator C mit einer Kapazität, die in Übereinstimmung mit dem MOS-Speicherstandard festgelegt bzw. bestimmt ist, ist mit dem Ausgangsanschluß 30 verbunden. Eine Vielzahl der Ausgangspufferschaltungen 15, wie sie Fig. 2 veranschaulicht, sind an dem Speicher in Übereinstimmung mit der Anzahl der Ausgangsanschlüsse der Speichereinheit angebracht.

Die Zuleitungs-Induktivität 28 wird durch Aluminium- Drähte und/oder Anschlußdrähte innerhalb eines Halbleiterchips und/oder durch Anschluß- bzw. Zuleitungsdrähte eines Anschlußrahmens verursacht. Ferner ist eine periphere Schaltung 19, die aus den beiden Decodern 12 und 13, der Auswahleinrichtung 14 und den beiden Steuerschaltungen 17 und 18 besteht, wie dies Fig. 1 veranschaulicht, ebenfalls über die Induktivität 28 geerdet.

Nachstehend wird die Arbeitsweise der in Fig. 2 dargestellten Ausgangspufferschaltung 15 beschrieben.

Wenn zunächst das OD-Signal dem Steuersignal-Eingangs- anschluß 23 mit einem Verknüpfungspegel "1" zugeführt wird, dann wird eine Verknüpfungspegel "0" vom Ausgang des Inverters 24 dem anderen Eingang 21 b des NAND- Gliedes 21 zugeführt, und zwar unabhängig von dem dem Eingang 21 a des NAND-Gliedes 21 zugeführten Datensignal. Das Ausgangssignal des NAND-Gliedes 21 führt den Verknüpfungspegel "1", so daß der p-Kanal-MOS-Transistor 25 abgeschaltet ist. Da zu diesem Zeitpunkt dem anderen Eingang 22 b des NOR-Gliedes 22 ebenfalls ein Verknüpfungssignal "1" zugeführt ist, und zwar unabhängig von dem dem Eingang 22 a des NOR-Gliedes 22 zugeführten Datensignal, führt das Ausgangssignal des NOR- Gliedes 22 einen Verknüpfungspegel "0", so daß der n-Kanal-MOS-Transistor 16 ebenfalls im abgeschalteten bzw. gesperrten Zustand gehalten ist. Wenn demgemäß das OD-Signal einen Verknüpfungspegel "1" führt, arbeitet somit die in Fig. 2 dargestellte Ausgangspufferschaltung 15 nicht.

Wie aus obigem ohne weiteres verständlich sein dürfte, werden das NAND-Glied 21 und das NOR-Glied 22 dazu benutzt, die Ausgangspufferschaltung 15 zu einer 3-Zustands-Einrichtung zu machen.

Wenn das OD-Signal am Steuersignal-Eingangsanschluß 23 sodann den Verknüpfungspegel "0" aufweist, wird, falls das am Eingangsanschluß 20 auftretende Datensignal sich zum Verknüpfungspegel "1" oder zu einem hohen Pegel hin ändert, da ein Verknüpfungspegel "1" vom Ausgang des Inverters 24 dem anderen Eingangsanschluß 21 b des NAND-Gliedes 21 zugeführt wird, das Ausgangssignal des NAND-Gliedes 21 auf einem Verknüpfungspegel "0" sein, wodurch der p-Kanal-MOS-Transistor 25 eingeschaltet wird bzw. leitet. Andererseits ändert das Verknüpfungssignal am Eingangsanschluß 22 a des NOR-Gliedes 22 dessen Ausgangssignal zu einem Verknüpfungspegel "0" oder zu einem niedrigen Pegel, wodurch der n-Kanal-MOS-Transistor 26 abgeschaltet bzw. gesperrt wird. Deshalb ist der Ausgangsanschluß 30 über den leitend gesteuerten MOS- Transistor 25 mit dem Spannungsversorgungsanschluß 27 verbunden, so daß die Lastkapazität C durch einen Ladestrom aufgeladen wird, der durch den MOS-Transistor 25 fließt. Deshalb wird die Anschlußspannung am Ausgangsanschluß 30 gleich der Speisespannung V _DD am Anschluß 27.

Wenn in diesem Zustand, wie dies Fig. 3A veranschaulicht, das Datensignal a am Eingangsanschluß 20 sich vom Verknüpfungspegel "1" zum Verknüpfungspegel "0" ändert, da sich der Pegel am Eingang 21 a des NAND- Gliedes 21 zum Verknüpfungswert "0" ändert, wird das Ausgangssignal b des NAND-Gliedes 21 den Verknüpfungswert "1" aufweisen, wie dies in Fig. 3B veranschaulicht ist. Da andererseits die Pegel an den beiden Eingängen 22 a und 22 b des NOR-Gliedes 22 sich zum Verknüpfungswert "0" ändern, ändert sich ebenfalls das Ausgangssignal c des NOR-Gliedes 22 zu einem Verknüpfungswert "1", wie diese in Fig. 3C veranschaulicht ist. Deshalb wird der p-Kanal-MOS-Transistor 25 abgeschaltet, und der n-Kanal-MOS-Transistor 26 wird eingeschaltet, so daß die elektrische Ladung der Lastkapazität C über den n-Kanal-MOS-Transistor 26 und die Zuleitungs-Induktivität 28 entladen bzw. abgeführt wird.

Deshalb wird eine an der Zuleitungs-Induktivität 28 induzierte Spannung V _l eine Höhe L durch den Strom i _d entsprechend folgender Gleichung (1) aufweisen:

Wie in Fig. 3E veranschaulicht, ist diese induzierte Spannung V _l auf der Seite der Anstiegsflanke des Strom i _d gemäß Fig. 3D positiv, wodurch das Potential des Bezugspunkts oder der geerdeten Leitung in der peripheren Schaltung 19 geändert wird.

In einem Hochgeschwindigkeits-Speicher sollte die Ein-Zeit Δ t des Stroms i _d auf eine Zeit vermindert werden, die so kurz wie möglich ist und sich beispielsweise auf einen Bereich von mehreren Nanosekunden erstreckt, um die Zugriffszeit auf einen Wert zu vermindern, der so kurz wie möglich ist. Ferner existiert dort, wo mehrere Ausgangspufferschaltungen gemäß Fig. 2 an dem Speicher angebracht sind, eine Chance dafür, daß sämtliche Pufferschaltungen gleichzeitig in dem oben erwähnten Entladungszustand sind. Damit ist der positive Spitzenwert V _p der induzierten Spannung V _l unerwartet hoch, wie beispielsweise mehrere hundert mV oder noch höher.

Da andererseits der Eingangspegel der Steuersignale, welche der peripheren Schaltung 19 als Adresseneingangssignal, als Schreibfreigabesignal WE, als Chipauswahlsignal CS usw. zugeführt werden, durch den TTL-(Transistor-Transistor-Logik)-Pegel gemäß Fig. 4 bestimmt sind, wird in dem Fall, daß eine hohe induzierte Spannung V, wie sie oben erwähnt worden ist, das Massepotential der peripheren Schaltung 19 ändert, die Eingansspannung auf der Seite hohen TTL-Pegels augenscheinlich niedrig, was zu einem Problem insofern führt, als die Eingangsspannung sich so ändert, als wenn das Adresseneingangssignal sich ändert. Demgemäß beginnt ein Adressen-Übergangsdetektor (nicht dargestellt) zu arbeiten, um die Differenz-Eingangsanschlüsse des Leseverstärkers (nicht dargestellt) kurzzuschließen oder gleichzumachen. Demgemäß existiert ein Problem insofern, als der Signalverlauf eines Lesedatensignals verzerrt ist.

Da die Ein-Zeit Δ t des Stroms i _d durch die Lastkapazität C und die Steuerkapazität des n-Kanal-MOS- Transistors 26 bestimmt ist, ist es möglich, die induzierte Spannung V _l zu vermindern, wenn die Stromsteuerkapazität durch Verkleinern der Größe des MOS- Transistors 16 vermindert werden kann, da die Ein- Zeit Δ t des Stroms i _d verlängert oder vergrößert wird. In diesem Fall tritt jedoch ein schwerwiegendes Problem mit einem Hochgeschwindigkeitsspeicher insofern auf als die Zugriffszeit zu dem Speicher verlängert wird.

Der Einfluß der Zuleitungs-Induktivität auf der Masse- bzw. Erdseite ist oben für den Zeitpunkt erläutert worden, daß die Lastkapazität C entladen wird. Die oben beschriebene Erscheinung wird jedoch sogar dann, wenn die Lastkapazität C geladen wird, durch die auf der Speisespannungsseite liegende Zuleitungs-Induktivität hervorgerufen werden, was zu einem Problem insofern führt, als die auf der Spannungsversorgungsleitung induzierte Spannung einen schädlichen Einfluß auf den Speicher als Störung bzw. Rauschen hervorruft.

In Anbetracht der obigen Beschreibung sei nunmehr auf eine erste Ausführungsform der Ausgangspufferschaltung für eine Speichereinheit gemäß der vorliegenden Erfindung Bezug genommen.

Fig. 5 zeigt den Schaltungsaufbau der ersten Ausführungsform gemäß der Erfindung. In Fig. 5 sind dieselben Bezugszeichen für die Bezeichnung entsprechender Einzelteile verwendet worden, die dieselben Funktionen haben, wie die in Verbindung mit Fig. 2 beschriebenen Einzelteile, so daß eine detaillierte Beschreibung dieser Einzelteile hier für unnötig gehalten wird.

Gemäß Fig. 5 wird ein Datensignal von einem Dateneingangsanschluß 20 her einem ersten Eingangsanschluß 31 a eines zweiten NOR-Gliedes 31 über zwei in Reihe geschaltete Verzögerungsinverter 32 und 33 sowie direkt einem zweiten Eingangsanschluß 31 b des zweiten NOR- Gliedes 31 zugeführt. Ein dritter Eingangsanschluß 31 c des NOR-Gliedes 31 ist mit dem Steuersignal-Eingangsanschluß 23 verbunden. Ein Ausgangssignal des zweiten NOR-Gliedes 31 wird einer Gate-Elektrode eines n-Kanal- MOS-Transistor 34 zugeführt. Eine Drain-Elektrode und eine Source-Elektrode des n-Kanal-MOS-Transistors 34 sind mit einer Drain-Elektrode bzw. einer Source- Elektrode eines n-Kanal-MOS-Transistors 36 verbunden, der in derselben Weise wie der n-Kanal-MOS-Tranistor 26 gemäß Fig. 2 geschaltet ist. Die relativen Größen der MOS-Transistoren 34 und 36 sind mit etwa 40% bzw. 60% der Größe des in Fig. 2 dargestellten MOS- Transistors 26 festgelegt. Demgemäß ist der MOS- Transistor 26 vom n-Typ gemäß Fig. 2 tatsächlich durch die MOS-Transistoren 36 und 34 gemäß Fig. 5 ersetzt, um zwei Entladungswege für den Kondensator C zu schaffen, wie dies im einzelnen erläutert wird. Mit Ausnahme der oben beschriebenen Einzelteile sind die übrigen Einzelteile dieselben wie bei der in Fig. 2 dargestellten Schaltungsanordnung.

Die in Fig. 5 dargestellte Ausführungsform arbeitet wie folgt. Wenn ein OD-Signal dem Steuersignal- Eingangsanschluß 23 als Verknüpfungssignal "1" zugeführt wird, da der dritte Eingang 31 c des zweiten NOR-Gliedes 31 ein Verknüpfungssignal "1" führt, tritt das Ausgangssignal des zweiten NOR-Gliedes 31 mit einem Verknüpfungspegel "0" unabhängig vom Verknüpfungsstand an den ersten und zweiten Eingängen 31 a und 31 b auf, so daß der n-Kanal-MOS-Transistor 34 abgeschaltet bzw. gesperrt ist. Da zu diesem Zeitpunkt die MOS-Transistoren 25 und 26 abgeschaltet bzw. gesperrt sind, wie dies zuvor beschrieben worden ist, arbeitet diese Ausführungsform nicht, und ihr Ausgang ist wirksam gesperrt.

Wenn sodann das OD-Signal am Steuersignal-Eingangsanschluß mit einem Verknüpfungspegel "0" auftritt, falls ein Datensignal am Eingangsanschluß 20 sich zu einem Verknüpfungswert "1" hin ändert, ändert sich das Signal am zweiten Eingang 31 b des zweiten NOR- Gliedes 31 zum Verknüpfungspegel "1", womit am Ausgang dieses Verknüpfungsgliedes ein Signal entsprechend dem Verknüpfungszustand bzw. -pegel "0" auftritt, so daß der n-Kanal-MOS-Transistor 34 abgeschaltet bzw. gesperrt ist. Damit ist der Ausgangsanschluß 30 über den eingeschalteten bzw. leitenden MOS-Transistor 25 mit dem Speisespannungsanschluß 27 verbunden, wie dies für diese Eingangssignalbedingungen anhand der Fig. 2 beschrieben worden ist. Dadurch wird die Lastkapazität C aufgeladen, so daß die Klemmspannung am Anschluß 30 gleich der Speisespannung V _DD am Anschluß 17 wird.

Wenn in diesem Zustand ein Datensignal a am Eingangsanschluß 20 sich vom Verknüpfungspegel "1" zum Verknüpfungspegel "0" ändert, wie dies in Fig. 6A veranschaulicht ist, dann ändert sich das Signal am Ausgang b des NAND-Gliedes 21 vom Verknüpfungswert "1", wie dies Fig. 6B veranschaulicht, und das Ausgangssignal am Ausgang c des ersten NOR-Gliedes 22 ändert sich ebenfalls zum Verknüpfungswert "1", wie dies Fig. 6C veranschaulicht. Da das Signal am ersten Eingang 31 a des zweiten NOR-Gliedes 21 vom Verknüpfungswert "1" in einen Verknüpfungswert "0" invertiert wird, welches um eine bestimmte Verzögerungszeit von dem zweiten Eingang her verzögert wird, was bedeutet, daß das in Fig. 6A dargestellte Datensignal a die Verzögerungs- Inverter 22 und 23 durchläuft, wird das Signal am Ausgang d des zweiten NOR-Gliedes 21 vom Verknüpfungswert "0" zu einem Verknüpfungswert "1" invertiert und um eine Zeitspanne T vom Ausgang c des ersten NOR-Gliedes 12 (in Fig. 6C dargestellt) verzögert abgegeben, wie dies in Fig. 6D veranschaulicht ist. Auf die Invertierung des Datensignals a hin wird der p-Kanal-MOS-Transistor 15 abgeschaltet bzw. gesperrt, und der n-Kanal-MOS-Transistor 26 wird eingeschaltet bzw. leitend gesteuert. Ferner wird der n-Kanal-MOS- Transistor 24 nach der Verzögerung um die Zeitspanne T umgesteuert.

Demgemäß gelangt die elektrische Ladung der Lastkapazität C zunächst durch den n-Kanal-MOS-Transistor 36 mit einer 60%-Größe, wodurch ein flacherer Anstieg erzielt wird als bei der konventionellen Schaltung, wie dies in Fig. 6E veranschaulicht ist, und sodann erfolgt eine Entladung auf der Basis eines Stroms i ₃₆, der grob dieselbe Ein-Zeit Δ t ₃ und einen niedrigeren Spitzenwert I ₁ hat (Fig. 6E).

Mit Fortschreiten der begonnenen Entladung, die um eine Zeitspanne τ von dem Zeitpunkt ab verzögert wird, zu den der MOS-Transistor 36 die Entladung beginnt, wenn die Klemmspannung der Lastkapazität C auf ein gewisses Ausmaß von dem Spannungswert der Speisespannung V _DD aus absinkt, beginnt eine Entladung auf der Grundlage des Stroms i ₃₄, der durch den n-Kanal- MOS-Transistor 34 fließt, welcher eine 40%-Größe aufweist, wie dies Fig. 6F veranschaulicht. Der Strom i ₃₄ weist einen geringeren Spitzenwert I ₂ und eine kürzere Ein-Zeit Δ t ₂ (wie in Fig. 6F gezeigt) im Vergleich zu dem in Fig. 6E angedeuteten Strom I ₃₆ auf.

Da der Gesamtstrom i _s, der durch die Zuleitungs-Induktivität 28 fließt, bei dieser Ausführungsform die Summe der Ströme i ₃₄ und i ₃₆ ist, welche durch die beiden MOS-Transistoren 34 und 36 fließen, weist der Gesamtstrom i _s dieselbe Vorderflanke und denselben Spitzenwert I ₁ auf wie der Strom i ₃₆ des eine 60%- Größe aufweisenden MOS-Transistors 36, wie dies Fig. 6G veranschaulicht. Ferner sind die Höhen und die Zeitpunkte der Ströme i ₃₄ und i ₃₆ so festgelegt, daß der Strom i _s eine Ein-Zeit von Δ t ₃ aufweist, die etwas länger ist als die Ein-Zeit Δ t des Stroms i _d bei der herkömmlichen Schaltungsanordnung. Ferner ist das Integral der Ströme i ₃₄ und i _d gleich dem des Stroms i _d bei der herkömmlichen Schaltungsanordnung. Mit anderen Worten ausgedrückt heißt dies, daß die Größen der beiden n-Kanal-MOS-Transistoren 34 und 36 in der oben beschriebenen Weise festgelegt sind und daß ferner die Verzögerungszeit der Inverter 32 und 33 mit beispielsweise 2 ns festgelegt ist.

Da die Größen der MOS-Transistoren 36 und 34 für die Ableitung des Stroms von der Lastkapazität C bei der oben beschriebenen Erfindung auf zwei Stromwege aufgeteilt sind und da ferner einer dieser Transistoren bzw. Stromwege nach einer Verzögerung um eine geeignete Zeitspanne in bezug auf den anderen Transistor bzw. Stromweg eingeschaltet wird, ist es möglich, den Spitzenwert V ₁ der durch den Entladestrom induzierten Spannung V _l der Zuleitungs-Induktivität 28 auf einen Wert von 75% der herkömmlichen Schaltungsanordnung zu senken, während die Ein-Zeit des betreffenden Stroms lediglich ein wenig verlängert ist. Damit wird ein schädlicher Einfluß auf die Zugriffszeit kaum auftreten.

Da ferner bei dieser Ausführungsform das Integral des Entladestroms i _s gleich jenem bei der herkömmlichen Schaltungsanordnung ist, ist es möglich, die Höhe der Gleichstromkomponente des abfließenden Stroms bei derselben Höhe wie bei der konventionellen Schaltungsanordnung zu halten, wenn das Ausgangssignal einen niedrigen Verknüpfungspegel führt, womit verhindert ist, daß sich die Betriebsstabilität verschlechtert.

Unter Bezugnahme auf Fig. 7 und 8 wird nachstehend eine weitere Ausführungsform der Ausgangspufferschaltung für einen Speicher gemäß der vorliegenden Erfindung beschrieben.

Fig. 7 zeigt einen Schaltungsaufbau der zweiten Ausführungsform gemäß der Erfindung. In Fig. 7 sind dieselben Bezugszeichen beibehalten worden für die Bezeichnung entsprechender bzw. ähnlicher Teile, welche dieselben Funktionen haben wie die in Fig. 5 gezeigten entsprechenden Teile, weshalb keine Wiederholung der Beschreibung der betreffenden Einzelteile erfolgt.

Gemäß Fig. 7 wird ein Datensignal von dem Dateneingangsanschluß 20 her einem ersten Eingangsanschluß 41 a eines ersten NAND-Gliedes 41 über zwei in Reihe geschaltete Inverter 32 und 33 und ferner direkt einem zweiten Eingangsanschluß 41 b des betreffenden NAND- Gliedes 41 zugeführt. Ein dritter Eingangsanschluß 41 c des NAND-Gliedes 41 ist über einen Inverter 24 mit dem Steuersignal-Eingangsanschluß 23 verbunden. Das Ausgangssignal des ersten NAND-Gliedes 41 wird der Gate- Elektrode des p-Kanal-MOS-Transistors 42 zugeführt. Die Source-Elektrode des MOS-Transistors 42 ist über die Zuleitungs-Induktivität 29 der Spannungsversorgungsleitung mit dem Spannungsversorgungsanschluß 27 verbunden, und zwar zusammen mit der Source-Elektrode des p-Kanal-MOS-Transistors 45, dessen Gate-Elektrode dem Ausgangssignal des NAND-Gliedes 21 zugeführt wird. Jede der Drain-Elektroden der beiden MOS- Transistoren 42 und 45 ist mit der Drain-Elektrode des n-Kanal-MOS-Transistors 26 und dem Ausgangsanschluß 30 verbunden. Die Größen der p-Kanal-MOS- Transistoren 42 und 45 sind mit 40% bzw. 60% der Größe des p-Kanal-MOS-Transistors 25 festgelegt, wie dies in Fig. 3 veranschaulicht ist, und zwar wie bei der zuvor betrachteten Ausführungsform. Demgemäß ist tatsächlich der MOS-Transistor 25 vom p-Typ gemäß Fig. 2 durch die MOS-Transistoren 42 c und 45 gemäß Fig. 7 ersetzt, wodurch zwei Aufladewege für den Kondensator C geschaffen sind, wie dies im einzelnen erläutert werden wird. Der übrige Schaltungsaufbau ist derselbe wie bei der in Fig. 2 dargestellten konventionellen Schaltungsanordnung.

Die zweite Ausführungsform arbeitet wie folgt: Wenn zunächst das OD-Signal am Steuersignal-Eingangsanschluß 23 einen Verknüpfungspegel "1" führt, da am dritten Eingang 41 c des ersten NAND-Gliedes 41 ein Verknüpfungssignal "0" liegt, tritt das Ausgangssignal des ersten NAND-Gliedes 41 mit einem Verknüpfungspegel "1" unabhängig vom Pegel am zweiten Eingang 41 b auf, so daß der p-Kanal-MOS-Transistor 42 abgeschaltet bzw. gesperrt ist. Da in diesem Augenblick die MOS- Transistoren 26 und 45 beide abgeschaltet bzw. gesperrt sind, wie dies bereits beschrieben worden ist, arbeitet diese Schaltung nicht.

Wenn das Datensignal und das OD-Signal sodann beide mit einem Verknüpfungspegel "0" an den beiden Eingangsanschlüssen 20 und 23 auftreten, da nämlich dem einen Eingang 21 a des zweiten NAND-Gliedes 21 sowie den ersten und zweiten Eingängen 41 a und 41 b des NAND-Gliedes 41 Verknüpfungspegel "0" zugeführt sind, treten die Ausgangssignale der beiden NAND-Glieder 21 und 41 jeweils mit einem Verknüpfungspegel "1" auf, so daß die beiden p-Kanal-MOS-Transistoren 42 und 45 abgeschaltet bzw. gesperrt sind. Da andererseits die beiden Eingänge 22 a und 22 b des NOR-Gliedes 22 einen Verknüpfungspegel "0" führen, tritt das Ausgangssignal des NOR-Gliedes 22 mit einem Verknüpfungspegel "1" auf, so daß der n-Kanal-MOS-Transistor 26 abgeschaltet bzw. gesperrt ist. Demgemäß wird die elektrische Ladung der Lastkapazität C über den MOS- Transistor 26 abgeführt, so daß die Klemmspannung der Lastkapazität C auf Null absinkt.

Wenn unter diesen Bedingungen das Datensignal a sich vom Verknüpfungspegel "0" zu einem Verknüpfungspegel "1" ändert, wie dies in Fig. 8A veranschaulicht ist, dann ändert sich das Ausgangssignal am Ausgang des ersten NOR-Gliedes 22 von einem Verknüpfungspegel "1" zu einem Verknüpfungspegel "0", wie dies in Fig. 8B veranschaulicht ist, so daß der n-Kanal-MOS-Transistor 26 abgeschaltet bzw. gesperrt wird. Zugleich ändert sich das Signal am Ausgang c des zweiten NAND-Gliedes 21 zu einem Verknüpfungspegel "0", wie dies in Fig. 8C veranschaulicht ist, so daß der p-Kanal-MOS- Transistor 45 eingeschaltet bzw. leitend gesteuert wird. Wie in Fig. 8D veranschaulicht, ändert sich das Signal am ersten Eingang 41 a des ersten NAND-Gliedes 41 zu einem Verknüpfungspegel "1", der um die Zeitspanne T von der Vorderflanke des Datensignals a aus verzögert ist. Gleichzeitig ändert sich das Ausgangssignal am Ausgang d des ersten NAND-Gliedes 41 zu einem Verknüpfungspegel "0", so daß der p-Kanal- MOS-Transistor 42 eingeschaltet bzw. leitend gesteuert wird.

In derselben Art und Weise wie bei der zuvor betrachteten Ausführungsform wird die Lastkapazität C zunächst durch den Strom i ₄₅ aufgeladen, der durch den eine 60%ige Größe aufweisenden p-Kanal-MOS- Transistor 45 fließt, wie dies in Fig. 8E veranschaulicht ist. Wenn die Klemmspannung der Lastkapazität C auf ein gewisses Maß ansteigt, wird der Lastkondensator C durch den Strom i ₄₂ aufgeladen, der durch den die 40%ige Größe aufweisenden p-Kanal- MOS-Transistor 42 fließt, wie dies in Fig. 8F veranschaulicht ist. Die Tatsache, daß der Gesamtladestrom i _c und die auf der Spannungsversorgungsleitung induzierte Spannung dieselben Verläufe aufweisen und dieselbe Wirkung mit sich bringen wie der Gesamt-Ladestrom i _s und die in der Masseleitung bei der ersten Ausführungsform gemäß Fig. 5 induzierte Spannung, kann ohne weiteres auf der Grundlage der Tatsache verstanden werden, daß lediglich die Polarität der MOS-Transistoren zwischen den beiden Ausführungsformen unterschiedlich ist, wie dies in Fig. 8G und 8H veranschaulicht ist.

Ferner ist es möglich, die beiden in Fig. 5 und 7 gezeigten Ausführungsformen zu kombinieren, um duale bzw. zweifache Lade- und Entladewege für den Kondensator C in einem Ausgangspufferspeicher zu schaffen.

Wie oben im einzelnen beschrieben, ist es gemäß der vorliegenden Erfindung mit Rücksicht darauf, daß der Stromweg der MOS-Transistoren, welche die Lade- und Entladeströme der Lastkapazität führen, in geeigneter Weise in zwei Stromwege aufgeteilt ist und daß einer der MOS-Transistoren um eine geeignete Zeitspanne verzögert nach dem anderen Transistor eingeschaltet wird, möglich, eine Ausgangspufferschaltung für einen Speicher zu erhalten, welche die induzierte Spannung vermindert, die auf den Lade-/Entladestrom auf der Spannungsversorgungsleitung und der Masseleitung zurückgeht, ohne daß dadurch ein schädlicher Einfluß auf die Zugriffszeit ausgeübt wird.

Claims

1. Ausgangspufferschaltung (15) mit einem Paar von komplementär miteinander verbundenen Schalteinrichtungen (25, 26) für die Aufnahme eines Datensignals (a) an entsprechenden Eingängen des Paares der beiden Schalteinrichtungen und für die Abgabe eines Ausgangsdatensignals an einem Ausgangsanschluß (30), der mit einer gemeinsamen Verbindung zwischen dem betreffenden Paar der Schalteinrichtungen (25, 26) verbunden ist, dadurch gekennzeichnet, das das betreffende Paar der Schalteinrichtungen eine erste Schalteinrichtung und eine zweite Schalteinrichtung (34, 36, 42, 45) umfaßt
und daß das Datensignal (a) einem Eingang einer der ersten und zweiten Schalteinrichtungen und über eine Verzögerungseinrichtung (32, 33) einem Eingang der anderen der betreffenden ersten und zweiten Schalteinrichtungen zugeführt wird.

2. Ausgangspufferschaltungen nach Anspruch 1, dadurch gekennzeichnet, daß das genannte Paar der Schalteinrichtungen (25, 26) einen p-Kanal-MOS-Transistor (25) und einen in Komplementärschaltung dazu verbundenen n-Kanal-MOS-Transistor (26) enthält,
daß das Datensignal (a) gemeinsam einem Gate jedes der beiden MOS-Transistoren (25, 26) selektiv in Abhängigkeit von einer Kombination des betreffenden Datensignals (a) und eines Ausgabe-Sperrsignals (OD) über eine Vielzahl von Verknüpfungselementen (21, 22, 31, 41) zugeführt wird.
daß das Datensignal (a) über einen Zwischenverbindungspunkt (30) zwischen den Drain-Elektroden der MOS- Transistoren abgegeben wird.
daß eine der ersten Schalteinrichtungen bzw. der zweiten Schalteinrichtungen erste bzw. zweite MOS- Transistoren (36, 34, 45, 42) für die Bereitstellung eines unterteilten Ladungs- oder Entladungsweges für eine Lastkapazität (C) umfaßt, die mit einem Zwischenverbindungspunkt (30) zwischen den beiden MOS-Transistoren verbunden ist,
und daß das Datensignal (a) selektiv in einem Gate des ersten MOS-Transistors und über eine Verzögerungsschaltung einem Gate des zweiten unterteilten MOS- Transistors zugeführt ist.

3. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine der beiden in Komplementärschaltung miteinander verbundenen Schalteinrichtungen (25, 26) einen ersten p-Kanal-MOS- Transistor (25) für das Aufladen einer mit einer Drain-Elektrode des betreffenden Transistors verbundenen Lastkapazität (C) auf das genannte Datensignal (a) und ein Ausgangssperrsignal (OD) hin umfaßt, wobei die beiden Signale einem Gate des betreffenden Transistors über eine Verknüpfungsschaltung (21) zugeführt sind,
daß die andere der beiden in Komplementärschaltung miteinander verbundenen Schalteinrichtungen (25, 26) einen zweiten n-Kanal-MOS-Transistor (26, 36) umfaßt, der in Komplementärschaltung mit dem ersten p-Kanal- MOS-Transistor (25) in Reihe liegt und der die Lastkapazität (C) auf das Datensignal (a) und das Ausgangssperrsignal (OD) hin entlädt,
wobei die betreffenden beiden Signale direkt einem Gate des betreffenden Transistors über eine zweite Verknüpfungsschaltung (22) zugeführt sind,
daß die Verzögerungseinrichtung einen Verzögerungs- Inverter (32, 33) umfaßt, der das Datensignal verzögert,
und daß dem zweiten n-Kanal-MOS-Transistor (36) ein dritter n-Kanal-MOS-Transistor (34) parallel geschaltet ist, der die Lastkapazität (C) im Zusammenwirken mit dem betreffenden zweiten n-Kanal-MOS-Transistor (36) auf das durch den Verzögerungsinverter (32,33) verzögerte Datensignal (a) und das Ausgangssperrsignal (OD) hin entlädt,
wobei die betreffenden beiden Signale einem Gate des genannten Transistors über eine dritte Verknüpfungsschaltung (31) zugeführt sind.

4. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Paar der in Komplementärschaltung miteinander verbundenen Schalteinrichtungen (26,36) einen ersten n-Kanal-MOS-Transistor (26,36) für die Entladung einer mit einer Drain-Elektrode des betreffenden Transistors verbundenen Lastkapazität (C) auf ein Datensignal (a) und ein Ausgangssperrsignal (OD) hin, welches zusammen mit dem Datensignal einem Gate über eine erste Verknüpfungsschaltung (22) zugeführt ist, und einen zweiten p-Kanal-MOS-Transistor (25,45) umfaßt, der in Komplementärschaltung mit dem ersten n-Kanal- MOS-Transistor in Reihe geschaltet ist für das Aufladen der betreffenden Lastkapazität auf das Datensignal (a) und das Ausgangssperrsignal (OD) hin, welches zusammen mit dem Datensignal einem Gate des betreffenden Transistors über eine zweite Verknüpfungsschaltung (41) zugeführt ist,
daß die Verzögerungseinrichtung ein Verzögerungsinverter (32,33) ist, der das Datensignal verzögert, und daß entweder die erste oder die zweite Schalteinrichtung einen dritten p-Kanal-MOS-Transistor (42) umfaßt, der dem zweiten p-Kanal-MOS-Transistor (45) parallelgeschaltet ist und der im Zusammenwirken mit dem betreffenden zweiten p-Kanal-MOS-Transistor (45) die Lastkapazität (C) auf das durch die Verzögerungseinrichtung (32,33) verzögerte Datensignal (a) und das Ausgangssperrsignal (OD) hin auflädt, welches zusammen mit dem betreffenden verzögerten Datensignal einem Gate des betreffenden Transistors über eine Verknüpfungsschaltung (21,22) zugeführt ist.

5. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schalteinrichtung und die zweite Schalteinrichtung etwa 60% bzw. 40% der Größe der anderen Schalteinrichtung des Schalteinrichtungspaares ausmachen.

6. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Schalteinrichtungen (34,36;42,45) unterteilte Lade- und Entladewege für eine mit dem Ausgangsanschluß (30) verbundene Lastkapazität (C) schaffen.

7. Ausgangspufferschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die ersten und zweiten Schalteinrichtungen n-Kanal-MOS- Transistoren (34,36) sind, die unterteilte Entladewege für den Lastkondensator (30) schaffen.

8. Ausgangspufferschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die ersten und zweiten Schalteinrichtungen p-Kanal-MOS-Transistoren (42,45) sind, die unterteilte Aufladungswege wege für den Lastkondensator (30) schaffen.

9. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Paar der Schalteinrichtungen (25,26) einen ersten p-Kanal-MOS-Transistor (25) und einen zweiten n-Kanal- MOS-Transistor (36) umfaßt,
daß die ersten und zweiten Schalteinrichtungen den zweiten n-Kanal-MOS-Transistor (36) und einen dritten n-Kanal-MOS-Transistor (34) umfassen,
daß die Verzögerungseinrichtung einen Verzögerungsinverter (31,33) enthält, der das Datensignal (a) verzögert,
daß der erste p-Kanal-MOS-Transistor (25) so geschaltet ist, daß er eine mit seiner Drain-Elektrode verbundene Lastkapazität (C) auf ein Datensignal (a) und ein Ausgangssperrsignal (OD) hin auflädt, welches zusammen mit dem betreffenden Datensignal einer Gate-Elektrode des betreffenden Transistors über eine erste Verknüpfungsschaltung (21) zugeführt ist,
daß der zweite n-Kanal-MOS-Transistor (36) in Komplementärschaltung zu dem ersten p-Kanal-MOS-Transistor (25) in Reihe liegt und die Lastkapazität (C) auf das Datensignal (a) und das Ausgangssperrsignal (OD) hin entlädt, welches zusammen mit dem betreffenden Datensignal einem Gate des betreffenden Transistors direkt über eine zweite Verknüpfungsschaltung (22) zugeführt ist,
und daß der dritte n-Kanal-MOS-Transistor (34) dem zweiten n-Kanal-MOS-Transistor (36) parallelgeschaltet ist und die Lastkapazität (C) im Zusammenwirken mit dem betreffenden zweiten n-Kanal-MOS-Transistor (36) auf das durch das Verzögerungselement (32,33) verzögerte Datensignal (a) und das Ausgangssperrsignal (OD) hin entlädt, welches zusammen mit dem betreffenden verzögerten Datensignal einem Gate des betreffenden Transistors über eine dritte Verknüpfungsschaltung (31) zugeführt ist.

10. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das genannte Paar der Schalteinrichtungen einen ersten n-Kanal-MOS-Transistor (26) und einen zweiten p-Kanal- MOS-Transistor (45) umfaßt,
daß die ersten und zweiten Schalteinrichtungen einen zweiten p-Kanal-MOS-Transistor (45) und einen dritten p-Kanal-MOS-Transistor (42) umfassen,
daß die Verzögerungseinrichtung einen Verzögerungsinverter (32,33) für die Verzögerung des Datensignals umfassen,
daß der erste n-Kanal-MOS-Transistor (26) so geschaltet ist, daß er eine mit einer Drain-Elektrode des betreffenden Transistors verbundene Lastkapazität (C) auf ein Datensignal (a) und ein Ausgangssperrsignal (OD) hin entlädt, welches zusammen mit dem betreffenden Datensignal einer Gate-Elektrode des betreffenden Transistors über eine erste Verknüpfungsschaltung (22) zugeführt ist,
daß der zweite p-Kanal-MOS-Transistor (45) in Komplementärschaltung mit dem ersten n-Kanal-MOS-Transistor (26) in Reihe geschaltet ist und die Lastkapazität (C) auf das Datensignal (a) und das Ausgangssperrsignal (OD) hin auflädt, welches zusammen mit dem betreffenden Datensignal direkt einem Gate des betreffenden Transistors über eine zweite Verknüpfungsschaltung (21) zugeführt ist,
und daß der dritte P-Kanal-MOS-Transistor (42) dem zweiten p-Kanal-MOS-Transistor (45) parallelgeschaltet ist und im Zusammenwirken mit diesem zweiten p-Kanal-MOS-Transistor (45) die Lastkapazität (C) auf das durch die Verzögerungseinrichtung (32,33) verzögerte Datensignal (a) und das Ausgangssperrsignal (OD) hin auflädt, welches zusammen mit dem betreffenden verzögerten Datensignal einer Gate- Elektrode des betreffenden Transistors über eine dritte Verknüpfungsschaltung (41) zugeführt ist.