JPS61125222A - 出力バツフア - Google Patents
出力バツフアInfo
- Publication number
- JPS61125222A JPS61125222A JP59246613A JP24661384A JPS61125222A JP S61125222 A JPS61125222 A JP S61125222A JP 59246613 A JP59246613 A JP 59246613A JP 24661384 A JP24661384 A JP 24661384A JP S61125222 A JPS61125222 A JP S61125222A
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- Japan
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- output
- final stage
- load
- charge
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、集積回路の信号出力部における負荷容itt
駆動する出力バッファに関する。
駆動する出力バッファに関する。
(従来の技術)
第1図はNMO8回路による従来の出力バッファの回路
図、第2図UCMO8回路による従来の出力バッファの
回路図である。第1図、第2図の出カバ、ファは、負荷
容119または19を駆動し電シ東VDD またはグラ
ノドに接続された1組の最終段トランジスタ3,4また
Vs、13.14と、その制御ゲート6.7または16
,17.18より構成され、出力制御信号2または12
がアクティブとなると入力データ1または11が出力バ
ッファの出力5または15に出力されていた。
図、第2図UCMO8回路による従来の出力バッファの
回路図である。第1図、第2図の出カバ、ファは、負荷
容119または19を駆動し電シ東VDD またはグラ
ノドに接続された1組の最終段トランジスタ3,4また
Vs、13.14と、その制御ゲート6.7または16
,17.18より構成され、出力制御信号2または12
がアクティブとなると入力データ1または11が出力バ
ッファの出力5または15に出力されていた。
(発明が解決しようとする問題点)
上述の従来の出カバ、ファでは高速化するためには、負
荷容量駆動トランジスタ3,4,13゜14のON抵抗
(導通時の抵抗)を小さくしなければならず、負荷容1
9.19の充放電時に、集積回路内の電源ラインまたは
グラ/ドラインに大taが流れ、電源レベルまたはグラ
ンドレベルが変動し、集積回路全体の誤動作音生じる欠
点があった。
荷容量駆動トランジスタ3,4,13゜14のON抵抗
(導通時の抵抗)を小さくしなければならず、負荷容1
9.19の充放電時に、集積回路内の電源ラインまたは
グラ/ドラインに大taが流れ、電源レベルまたはグラ
ンドレベルが変動し、集積回路全体の誤動作音生じる欠
点があった。
本発明の目的は、高速動作し、かつ負荷容量の充放電電
流のピーク値を低減した出力バッファを提供することに
ある。
流のピーク値を低減した出力バッファを提供することに
ある。
(問題点を解決するための手段)
本発明の出力バッファは、負荷容iiヲ駆動する1組の
最終段トランジスタと、出力制御信号と入力データ信号
が入力されグ前記最終段トランジスタを制御する1組の
制御ゲートと、前記負荷容Iを駆動する1または2組以
上の遅延用の最終段トランジスタと、前記入力データ信
号が入力され前記遅延用の最終段トランジスタそnぞn
の組を制御する1または2組以上の遅延用の制御ゲート
と、till記出力副出力制御信号させて前記遅延用の
制御ゲートそれぞれの組に順次に出力する1または2以
上の遅延回路とを含んで構成される。
最終段トランジスタと、出力制御信号と入力データ信号
が入力されグ前記最終段トランジスタを制御する1組の
制御ゲートと、前記負荷容Iを駆動する1または2組以
上の遅延用の最終段トランジスタと、前記入力データ信
号が入力され前記遅延用の最終段トランジスタそnぞn
の組を制御する1または2組以上の遅延用の制御ゲート
と、till記出力副出力制御信号させて前記遅延用の
制御ゲートそれぞれの組に順次に出力する1または2以
上の遅延回路とを含んで構成される。
(実施例)
次に本発明について図面を参照して説明する。
第3図は本発明の第1の実施例であるCMOS回路によ
る出力バッファの回路図である。本実施例は、1個の負
荷容量29を駆動する複数組の電源VDD またはグラ
ノドに接続された最終段トランジスタ23,24,33
,34,43.44と、最終段トランジスタ23,24
,33,34,43゜44のそれぞれ全制御する複数組
の制御ゲート26゜27.28,36,37,38,4
6,47.48と、制御ゲート26.28に入力される
出力制御信号21が遅延された複数の出力制御信号31
゜41を作る遅延回路30.4(l持ち、1つの入力デ
ータ信号22が、制御ゲート26〜28.36〜38.
46〜48を通り負荷容1129を駆動する最終段トラ
ンジスタ23.24.33.34 。
る出力バッファの回路図である。本実施例は、1個の負
荷容量29を駆動する複数組の電源VDD またはグラ
ノドに接続された最終段トランジスタ23,24,33
,34,43.44と、最終段トランジスタ23,24
,33,34,43゜44のそれぞれ全制御する複数組
の制御ゲート26゜27.28,36,37,38,4
6,47.48と、制御ゲート26.28に入力される
出力制御信号21が遅延された複数の出力制御信号31
゜41を作る遅延回路30.4(l持ち、1つの入力デ
ータ信号22が、制御ゲート26〜28.36〜38.
46〜48を通り負荷容1129を駆動する最終段トラ
ンジスタ23.24.33.34 。
43.44に入力される。また、個々の最終段トランジ
スタ23,24,33,34,43.44のON抵抗は
従来の出力バッファのものよりも大きい。
スタ23,24,33,34,43.44のON抵抗は
従来の出力バッファのものよりも大きい。
出力制御信号21がアクティブとなると第1番目のトラ
ンジスタ23,24によりデータが出力し始める。この
とき遅延回路30による遅延時間を適当な時間にするこ
とにより、本実施例の出力25が高レベルまたは低レベ
ルになる前に出力制御信号31により2番目の最終段ト
ランジスタ33゜34が出力し始めるようにしておく。
ンジスタ23,24によりデータが出力し始める。この
とき遅延回路30による遅延時間を適当な時間にするこ
とにより、本実施例の出力25が高レベルまたは低レベ
ルになる前に出力制御信号31により2番目の最終段ト
ランジスタ33゜34が出力し始めるようにしておく。
以下同様にして3番目の最終段トランジスタ43,44
.4番目の最終段トランジスタ(図示路)と順次負荷容
を駆動トランジスタがフローティノブ状態から出力状態
へと変化して負荷容量291に充放電する。
.4番目の最終段トランジスタ(図示路)と順次負荷容
を駆動トランジスタがフローティノブ状態から出力状態
へと変化して負荷容量291に充放電する。
第4図、第5図に負荷容」29の駆動1に最終段トラン
ジスタ23,24,33.34の2組のみとして、負荷
容量29の放電時の放電電流103とそのときの出力バ
ッファの出力25の出力電圧101の概略図を示す。ま
た比較のために第2図の従来の出力バッファの負荷容量
19の電流104とバッファ出力15の出力電圧102
1に示す。第5図の点線105.106は本発明の1番
目の最終段トランジスタ23.24と2番目の最終段ト
ランジスタ33,34に流れるそれぞれの電流であり、
これらの合計が本発明の全放電電流103である。また
、バッファ出力25の出力電圧については高レベルから
低レベルへの途中経過は異なるが、低レベルになるまで
の時間は第2図に示す従来の出カバソファのものと異な
らない。
ジスタ23,24,33.34の2組のみとして、負荷
容量29の放電時の放電電流103とそのときの出力バ
ッファの出力25の出力電圧101の概略図を示す。ま
た比較のために第2図の従来の出力バッファの負荷容量
19の電流104とバッファ出力15の出力電圧102
1に示す。第5図の点線105.106は本発明の1番
目の最終段トランジスタ23.24と2番目の最終段ト
ランジスタ33,34に流れるそれぞれの電流であり、
これらの合計が本発明の全放電電流103である。また
、バッファ出力25の出力電圧については高レベルから
低レベルへの途中経過は異なるが、低レベルになるまで
の時間は第2図に示す従来の出カバソファのものと異な
らない。
第3図に示す実施例では、ON抵抗の大きな複数の負荷
容1駆動の最終段トランジスタ23 、24゜33.3
4,43.44・・・・・・を順次動作させ負荷容量2
9の充放電を行うことにより出力バッファの信号伝搬時
間を長くすることなく、充放電時のピーク電流値を低減
することができる。
容1駆動の最終段トランジスタ23 、24゜33.3
4,43.44・・・・・・を順次動作させ負荷容量2
9の充放電を行うことにより出力バッファの信号伝搬時
間を長くすることなく、充放電時のピーク電流値を低減
することができる。
第6図に0MO8回路を用いた本発明の第2の実施例を
示す。入力データ52が高レベルで負荷容165に電荷
がない場合を考える。甘ず、出力制御信号51が高レベ
ルになるとPチャネルトランジスタ53はON (導通
)となり負荷容量65に充電が開始され、本実施例の出
力点55の電圧は上昇し始める。このときのPチャネル
トランジスタ53のON抵抗は従来のもの(第2図のト
ランジスタ13)よりも大きいので充電ピーク電流は従
来の出力バッファよりも小さくなる。次に出力制御信号
51が遅延回路59を通り、遅れてN A N I)ゲ
ート62に入り、第2のPチャネルトラノンメタ60が
ONとなり、負荷容1に65の充電を速め、出力点55
の立ち上り時間を速くする。
示す。入力データ52が高レベルで負荷容165に電荷
がない場合を考える。甘ず、出力制御信号51が高レベ
ルになるとPチャネルトランジスタ53はON (導通
)となり負荷容量65に充電が開始され、本実施例の出
力点55の電圧は上昇し始める。このときのPチャネル
トランジスタ53のON抵抗は従来のもの(第2図のト
ランジスタ13)よりも大きいので充電ピーク電流は従
来の出力バッファよりも小さくなる。次に出力制御信号
51が遅延回路59を通り、遅れてN A N I)ゲ
ート62に入り、第2のPチャネルトラノンメタ60が
ONとなり、負荷容1に65の充電を速め、出力点55
の立ち上り時間を速くする。
このとき、2つのPチャネルトラ/ジスメ53゜60が
ONとなっているためこれらの合成のON抵抗は、従来
の出力バッファのものより小さくなっているが、第2の
トランジスタ60が(INになるときは、出力点55の
電圧は出力制御信号51が高レベルになったと色に比べ
高くなっているため充電電流値は大きくならない。
ONとなっているためこれらの合成のON抵抗は、従来
の出力バッファのものより小さくなっているが、第2の
トランジスタ60が(INになるときは、出力点55の
電圧は出力制御信号51が高レベルになったと色に比べ
高くなっているため充電電流値は大きくならない。
NMO8回路を用いた本発明の第3の実施例を第7図に
示す。負荷容量83が充電される場合は。
示す。負荷容量83が充電される場合は。
上記第2の実施例と同様であるので、ここでは負荷容1
83に電荷が充電されており、入力データ72が低レベ
ルの場合を考える。まず、出力制御信号71が低レベル
になるとNチャネルトランジスタ74がONとなり、負
荷容量83の放電が始まる。このときのNチャネルトラ
ンジスタ74のON抵抗は、従来のもの(第1図のトラ
ンジスタ4)に比べ大きいため放電ピーク電流は従来よ
りも小さくガる。そして出力制御信号71が遅延回路7
8を通り、N OItゲート82に入力8れ、第2ON
チヤネルトランジスタ80がONするときには、負荷容
183の電圧は第1ONチヤネルトラノジスメ74によ
シ放電されているため低くなっており、2つのNチャネ
ルトランジスタがONとなり、合成のON抵抗が小さく
なっても放電電流は犬きくならず、かつ負荷容量83に
残っている電荷の放電を速め、出力バッファの立ち下り
時間を速くする。
83に電荷が充電されており、入力データ72が低レベ
ルの場合を考える。まず、出力制御信号71が低レベル
になるとNチャネルトランジスタ74がONとなり、負
荷容量83の放電が始まる。このときのNチャネルトラ
ンジスタ74のON抵抗は、従来のもの(第1図のトラ
ンジスタ4)に比べ大きいため放電ピーク電流は従来よ
りも小さくガる。そして出力制御信号71が遅延回路7
8を通り、N OItゲート82に入力8れ、第2ON
チヤネルトランジスタ80がONするときには、負荷容
183の電圧は第1ONチヤネルトラノジスメ74によ
シ放電されているため低くなっており、2つのNチャネ
ルトランジスタがONとなり、合成のON抵抗が小さく
なっても放電電流は犬きくならず、かつ負荷容量83に
残っている電荷の放電を速め、出力バッファの立ち下り
時間を速くする。
(発明の効果)
以上説明したように本発明は、1個の負荷容1ヲ複数組
のトランジスタで個々のメイミノグを遅らせて駆動させ
ることによシ、データ信号の伝搬時間を遅らせることな
く負荷容量の充放11[電流全低減できる効果がある。
のトランジスタで個々のメイミノグを遅らせて駆動させ
ることによシ、データ信号の伝搬時間を遅らせることな
く負荷容量の充放11[電流全低減できる効果がある。
第1図はNMO8回路による従来の出力バッファの回路
図、第2図はCMO8回路による従来の出力バッファの
回路図、第3図、第6図および第7図はそれぞれ不発J
括1の実施例の回路図、第2の実施例の回路図および第
3の実施例の回路図、第4図は負荷容量放電時の出力バ
ッファの出力電圧の変化を示すグラフ、第5図は負荷容
量放電時の最終段トランジスタに流れる放電電流の変化
を示すグラフである。 1.11,22,52.72・・・・・・入力データ信
号、2,12,21,51.71・・・・・・出力制御
信号、3,4,14,24,34,44,54,61゜
73.74,79.80・・・・・・最終段Nチャネル
トランジスタ、13,23,33,43,53.60・
・・・・・si段pチャネルトランジスタ、5,15゜
25.55.77・・・・・・バッファ出力、6,7.
16〜18.26〜28.36〜38.46〜48゜5
6〜58.62〜64.75.76.81.82・・・
・・・制御ゲート、9,19,29,65.83・・・
・・・負荷容量、30,40,59.78・・・・・・
遅延同第1侶 茅zT¥] 事づ回 −ff藺 峯4瓢 隼左回
図、第2図はCMO8回路による従来の出力バッファの
回路図、第3図、第6図および第7図はそれぞれ不発J
括1の実施例の回路図、第2の実施例の回路図および第
3の実施例の回路図、第4図は負荷容量放電時の出力バ
ッファの出力電圧の変化を示すグラフ、第5図は負荷容
量放電時の最終段トランジスタに流れる放電電流の変化
を示すグラフである。 1.11,22,52.72・・・・・・入力データ信
号、2,12,21,51.71・・・・・・出力制御
信号、3,4,14,24,34,44,54,61゜
73.74,79.80・・・・・・最終段Nチャネル
トランジスタ、13,23,33,43,53.60・
・・・・・si段pチャネルトランジスタ、5,15゜
25.55.77・・・・・・バッファ出力、6,7.
16〜18.26〜28.36〜38.46〜48゜5
6〜58.62〜64.75.76.81.82・・・
・・・制御ゲート、9,19,29,65.83・・・
・・・負荷容量、30,40,59.78・・・・・・
遅延同第1侶 茅zT¥] 事づ回 −ff藺 峯4瓢 隼左回
Claims (1)
- 負荷容量を駆動する1組の最終段トランジスタと、出力
制御信号と入力データ信号が入力され前記最終段トラン
ジスタを制御する1組の制御ゲートと、前記負荷容量を
駆動する1または2組以上の遅延用の最終段トランジス
タと、前記入力データ信号が入力され前記遅延用の最終
段トランジスタそれぞれの組を制御する1または2組以
上の遅延用の制御ゲートと、前記出力制御信号を遅延さ
せて前記遅延用の制御ゲートそれぞれの組に順次に出力
する1または2以上の遅延回路とを含むことを特徴とす
る出力バッファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59246613A JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59246613A JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61125222A true JPS61125222A (ja) | 1986-06-12 |
Family
ID=17151005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59246613A Pending JPS61125222A (ja) | 1984-11-21 | 1984-11-21 | 出力バツフア |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61125222A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61218221A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Chiyou Lsi Eng Kk | 半導体集積回路装置 |
JPS61283217A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
EP0238358A2 (en) * | 1986-03-20 | 1987-09-23 | Kabushiki Kaisha Toshiba | Buffer circuit |
JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
JPH01241215A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 出力バッファ回路 |
US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
-
1984
- 1984-11-21 JP JP59246613A patent/JPS61125222A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61218221A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Chiyou Lsi Eng Kk | 半導体集積回路装置 |
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EP0238358A2 (en) * | 1986-03-20 | 1987-09-23 | Kabushiki Kaisha Toshiba | Buffer circuit |
EP0238358A3 (en) * | 1986-03-20 | 1989-10-18 | Kabushiki Kaisha Toshiba | Buffer circuit |
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US6141269A (en) * | 1991-08-30 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
US6314037B1 (en) | 1991-08-30 | 2001-11-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device using BiCMOS technology |
US5583460A (en) * | 1992-06-18 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Output driver circuit for restraining generation of noise and semiconductor memory device utilizing such circuit |
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