JPS6214520A - メモリの出力バツフア回路 - Google Patents
メモリの出力バツフア回路Info
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- JPS6214520A JPS6214520A JP60153686A JP15368685A JPS6214520A JP S6214520 A JPS6214520 A JP S6214520A JP 60153686 A JP60153686 A JP 60153686A JP 15368685 A JP15368685 A JP 15368685A JP S6214520 A JPS6214520 A JP S6214520A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 発明の概要
Ｃ従来の技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手Ｂｔ（第１図、第３図）
Ｆ 作用
Ｇ 実施例
Ｇ１一実施例（第１図、第２図）
Ｇ２他の実施例（第３図、第４図）
Ｈ発明の効果
Ａ 産業上の利用分野
本発明はメモリの出力バッファ回路に関する。
Ｂ 発明の概要
本発明は、相補接続されたＰチャンネル及びＮチャンネ
ルＭＯＳトランジスタを有する、メモリの出力バッファ
回路において、負荷容量の充放電電流の経路となるＭＯ
Ｓトランジスタを適宜サイズに２分すると共に、その一
方を適宜遅延させてオン状態とすることにより、メモリ
のアクセスタイムに殆ど影響なく、充放電電流による誘
起電圧を低減するようにしたものである。
ルＭＯＳトランジスタを有する、メモリの出力バッファ
回路において、負荷容量の充放電電流の経路となるＭＯ
Ｓトランジスタを適宜サイズに２分すると共に、その一
方を適宜遅延させてオン状態とすることにより、メモリ
のアクセスタイムに殆ど影響なく、充放電電流による誘
起電圧を低減するようにしたものである。
Ｃ従来の技術
従来、ＭＯＳトランジスタを構成要素とするメモリセル
を多数配列してメモリマトリクスを形成し、任意に選択
したアドレスに従って、このメモリマトリクスに情報を
書き込み、または、読み出す機能を有するＭＯＳメモリ
が電子計算機の記憶装置等に広く使用されている。
を多数配列してメモリマトリクスを形成し、任意に選択
したアドレスに従って、このメモリマトリクスに情報を
書き込み、または、読み出す機能を有するＭＯＳメモリ
が電子計算機の記憶装置等に広く使用されている。
まず、第５図〜第８図を参照しながら、従来のＭＯＳメ
モリについて説明する。
モリについて説明する。
第５図に従来のＭＯＳメモリの構成例を示す。
この第５図において、（１）はメモリマトリクスであっ
て、デコーダ（２）及び（３）にアドレス入力が供給さ
れると、両デコーダ（２）、 ＋３１及びセレクタ（４
）によって、マトリクスｆ１）の所定のアドレスのメモ
リセル（図示を省略）が選択され、このメモリセルに書
き込まれたデータが、セレクタ（４）及び出力バッファ
回路（５）を介して、入出力端子（６）に読み出される
。
て、デコーダ（２）及び（３）にアドレス入力が供給さ
れると、両デコーダ（２）、 ＋３１及びセレクタ（４
）によって、マトリクスｆ１）の所定のアドレスのメモ
リセル（図示を省略）が選択され、このメモリセルに書
き込まれたデータが、セレクタ（４）及び出力バッファ
回路（５）を介して、入出力端子（６）に読み出される
。
なお、入力コントロール回路（７）はセレクタ（４）と
入出力端子（６）との間に介在し、出力バフ２フ回路（
５）と共に、Ｒ／Ｗコントロール回路（８）により、読
み度し／書き込みモードに応じて制御される。
入出力端子（６）との間に介在し、出力バフ２フ回路（
５）と共に、Ｒ／Ｗコントロール回路（８）により、読
み度し／書き込みモードに応じて制御される。
第６図に出力バッファ回路（５）の具体的構成例を示す
。
。
第６図において、データ入力端子ａ〔からのデータ信号
がナンド回路（１１）及びノア回路（１２）の各一方の
入力端子に共通に供給される。また、制御信号入力端子
（１３）からの制御信号（出力ディスエイプル信号、以
下ＯＤ倍信号略称する）がノア回路（１２）の他方の入
力端子に直接供給されると共に、インバータ（１４）を
介してナンド回路（１１）の他方の入力端子に供給され
る。ナンド回路（１１）及びノア回路（１２）の出力は
それぞれ相補接続されたＰチャンネルＭＯＳトランジス
タ（１５）及びＮチャンネルＭＯＳトランジスタ（１６
）の各ゲートに供給される。ＰチャンネルＭＯＳトラン
ジスタ（１５）のソースが電源端子（１７）に接続され
、ＮチャンネルＭＯＳトランジスタ（１６）のソースが
リードインダクタンス（１８）を介して接地され、両Ｍ
ＯＳトランジスタ（１５） 、 （１６）のドレイン
が直接に接続されると共に、両ドレインの接続中点に出
力端子（２０）が接続される。この出力端子（２０）に
は、ＭＯＳメモリの規格に応じて、所定の負荷容量Ｃが
接続される。また、メモリには、その出力ポートの数に
対応して、第６図に示すような出力バッファ回路が複数
個搭載される。
がナンド回路（１１）及びノア回路（１２）の各一方の
入力端子に共通に供給される。また、制御信号入力端子
（１３）からの制御信号（出力ディスエイプル信号、以
下ＯＤ倍信号略称する）がノア回路（１２）の他方の入
力端子に直接供給されると共に、インバータ（１４）を
介してナンド回路（１１）の他方の入力端子に供給され
る。ナンド回路（１１）及びノア回路（１２）の出力は
それぞれ相補接続されたＰチャンネルＭＯＳトランジス
タ（１５）及びＮチャンネルＭＯＳトランジスタ（１６
）の各ゲートに供給される。ＰチャンネルＭＯＳトラン
ジスタ（１５）のソースが電源端子（１７）に接続され
、ＮチャンネルＭＯＳトランジスタ（１６）のソースが
リードインダクタンス（１８）を介して接地され、両Ｍ
ＯＳトランジスタ（１５） 、 （１６）のドレイン
が直接に接続されると共に、両ドレインの接続中点に出
力端子（２０）が接続される。この出力端子（２０）に
は、ＭＯＳメモリの規格に応じて、所定の負荷容量Ｃが
接続される。また、メモリには、その出力ポートの数に
対応して、第６図に示すような出力バッファ回路が複数
個搭載される。
リードインダクタンス（１８）は半導体チップ内のアル
ミニウムの配線やボンディングワイヤ、リードフレーム
等の導入線に存在するものであって、第４図の両デコー
ダ（２）、 （３）、セレクタ（４）、及び両コントロ
ール回路（７１，（８１から成る周辺回路（９）もこの
リードインダクタンス（９）を介して接地される。
ミニウムの配線やボンディングワイヤ、リードフレーム
等の導入線に存在するものであって、第４図の両デコー
ダ（２）、 （３）、セレクタ（４）、及び両コントロ
ール回路（７１，（８１から成る周辺回路（９）もこの
リードインダクタンス（９）を介して接地される。
第６図の出力バッファ回路の動作は次のとおりである。
まず、制御信号入力端子（１３）のＯＤ倍信号“１″で
あるとき、インバータ（１４）の出力の“０”がナンド
回路（１１）の他方の入力となるので、一方の入力のデ
ータ信号の如何に拘らず、ナンド回路（１１）の出力は
“１″となり、ＰチャンネルＭＯＳトランジスタ（１５
）は非導通（オフ）状態となる。このとき、ノア回路（
１２）の他方の入力が１１”となるので、一方の入力の
データ信号の如何に拘らず、ノア回路（１２）の出力は
“０”となり、ＮチャンネルＭＯＳトランジスタ（１６
）もまたオフ状態となる。従って、ＯＤ倍信号“１”で
あるときは、第６図の出力バッファ回路は動作しない。
あるとき、インバータ（１４）の出力の“０”がナンド
回路（１１）の他方の入力となるので、一方の入力のデ
ータ信号の如何に拘らず、ナンド回路（１１）の出力は
“１″となり、ＰチャンネルＭＯＳトランジスタ（１５
）は非導通（オフ）状態となる。このとき、ノア回路（
１２）の他方の入力が１１”となるので、一方の入力の
データ信号の如何に拘らず、ノア回路（１２）の出力は
“０”となり、ＮチャンネルＭＯＳトランジスタ（１６
）もまたオフ状態となる。従って、ＯＤ倍信号“１”で
あるときは、第６図の出力バッファ回路は動作しない。
上述から容易に理解されるように、ナンド回路（１１）
、ノア回路（１２）は出力バッファ回路をトライステー
トとするために使用される。
、ノア回路（１２）は出力バッファ回路をトライステー
トとするために使用される。
次に、制御信号入力端子（１３）のＯＤ倍信号“０”で
あるとき、入力端子Ｑｌのデータ信号が“１′になると
、インバータ（１４）の出力の“１″がナンド回路（１
１）の他方の入力となるので、ナンド回路（１１）の出
力は“０”となり、ＰチャンネルＭＯＳトランジスタ（
１５）が導通（オン）状態となる。一方、ノア回路（１
２）は一方の入力が“１”となって、その出力は“Ｏ”
となり、ＮチャンネルＭＯＳトランジスタ（１６）はオ
フ状態となる。従って、出力端子（２０）はオン状態の
ＭＯＳトランジスタ（１５）を介して電源端子（１７）
に接続され、負荷容量ＣはＭＯＳトランジスタ（１５）
を流れる充電電流により充電されて、その端子電圧は電
源電圧ＶＤＤに等しくなる。
あるとき、入力端子Ｑｌのデータ信号が“１′になると
、インバータ（１４）の出力の“１″がナンド回路（１
１）の他方の入力となるので、ナンド回路（１１）の出
力は“０”となり、ＰチャンネルＭＯＳトランジスタ（
１５）が導通（オン）状態となる。一方、ノア回路（１
２）は一方の入力が“１”となって、その出力は“Ｏ”
となり、ＮチャンネルＭＯＳトランジスタ（１６）はオ
フ状態となる。従って、出力端子（２０）はオン状態の
ＭＯＳトランジスタ（１５）を介して電源端子（１７）
に接続され、負荷容量ＣはＭＯＳトランジスタ（１５）
を流れる充電電流により充電されて、その端子電圧は電
源電圧ＶＤＤに等しくなる。
この状態で、第７図Ａに示すように、入力端子αののデ
ータ信号■が“１”から“０”に変化すると、ナンド回
路（１１）の一方の入力が“０″となるので、第７図Ｂ
に示すように、ナンド回路（１１）の出力■は“１”と
なる。一方、ノア回路（１２）の両人力が“０”となる
ので、第７図Ｃに示すように、ノア回路（１２）の出力
■もまた１１”となる。従って、上述とは逆に、Ｐチャ
ンネルＭＯＳトランジスタ（１５）がオフ状態に転する
と共に、ＮチャンネルＭＯＳトランジスタ（１６）がオ
ン状態に転じ、負荷容ｉｌＣの電荷はＮチャンネルＭＯ
Ｓトランジスタ（１６）及びリートインダクタンス（１
８）を通って放電する。
ータ信号■が“１”から“０”に変化すると、ナンド回
路（１１）の一方の入力が“０″となるので、第７図Ｂ
に示すように、ナンド回路（１１）の出力■は“１”と
なる。一方、ノア回路（１２）の両人力が“０”となる
ので、第７図Ｃに示すように、ノア回路（１２）の出力
■もまた１１”となる。従って、上述とは逆に、Ｐチャ
ンネルＭＯＳトランジスタ（１５）がオフ状態に転する
と共に、ＮチャンネルＭＯＳトランジスタ（１６）がオ
ン状態に転じ、負荷容ｉｌＣの電荷はＮチャンネルＭＯ
Ｓトランジスタ（１６）及びリートインダクタンス（１
８）を通って放電する。
Ｄ 発明が解決しようとする問題点
上述のように、負荷容量Ｃの充電電荷が放電するとき、
ＮチャンネルＭＯＳトランジスタ（１６）及びリードイ
ンダクタンス（１８）には、第６図りに示すように、極
めて短時間Δｔだけ尖頭値が１゜の放電電流（以下、単
に電流と呼ぶ）ｉｄが流れる。
ＮチャンネルＭＯＳトランジスタ（１６）及びリードイ
ンダクタンス（１８）には、第６図りに示すように、極
めて短時間Δｔだけ尖頭値が１゜の放電電流（以下、単
に電流と呼ぶ）ｉｄが流れる。
リードインダクタンス（１８）には、その大きさをＬと
して、電流ｆｄによって、次の（１）式で表されされる
電圧１／Ｊが誘起される。
して、電流ｆｄによって、次の（１）式で表されされる
電圧１／Ｊが誘起される。
“＝Ｌ〜口・ゝ ゛″（″） １ｔ
この誘起電圧Ｖｌは、第７図已に示すように、電流ｉｄ
の立上り側で正となって、周辺回路（９）の基準点（ア
ースライン）の電位を変動させる。
の立上り側で正となって、周辺回路（９）の基準点（ア
ースライン）の電位を変動させる。
高速メモリにおいては、アクセスタイムを短くするため
、電流ｉｄの流通時間Δｔもなるべく短く、例えば数ナ
ノ秒程度に設定される。また、メモリに第６図のような
出力バッファ回路が複数個搭載された場合、全バッファ
回路が同時に上述のような放電状態になり得ることもあ
って、誘起電圧■２の正の尖頭値Ｖ、は意外に大きく、
例えば数百ｍＶを越える場合も起こり得る。
、電流ｉｄの流通時間Δｔもなるべく短く、例えば数ナ
ノ秒程度に設定される。また、メモリに第６図のような
出力バッファ回路が複数個搭載された場合、全バッファ
回路が同時に上述のような放電状態になり得ることもあ
って、誘起電圧■２の正の尖頭値Ｖ、は意外に大きく、
例えば数百ｍＶを越える場合も起こり得る。
ところが、周辺回路（９）に供給されるアドレス入力や
ＷＥ （ライトエネイブル）、Ｃ３（チップセレクト）
等の制御信号の人力レベルは、第８図に示すようなＴＴ
Ｌレベルで規定されているため、上述のような大きさの
誘起電圧ｖ、ｇが周辺回路（９）のアース電位を変動さ
せると、ＴＴＬレベルのＨｉ側の入力電圧が見掛は上小
さくなり、例えば、あたかもアドレス入力の遷移があっ
たようになる。
ＷＥ （ライトエネイブル）、Ｃ３（チップセレクト）
等の制御信号の人力レベルは、第８図に示すようなＴＴ
Ｌレベルで規定されているため、上述のような大きさの
誘起電圧ｖ、ｇが周辺回路（９）のアース電位を変動さ
せると、ＴＴＬレベルのＨｉ側の入力電圧が見掛は上小
さくなり、例えば、あたかもアドレス入力の遷移があっ
たようになる。
そうすると、図示を省略したアドレス遷移検出回路が動
作して、これも図示を省略したセンス増幅器の差動入力
端子が短絡（イコライズ）されるため、読み出されたデ
ータ信号に波形歪が発生してしまうという問題があった
。
作して、これも図示を省略したセンス増幅器の差動入力
端子が短絡（イコライズ）されるため、読み出されたデ
ータ信号に波形歪が発生してしまうという問題があった
。
電流ｉｄの流通時間Δｔは負荷容量ＣとＮチャンネルＭ
ＯＳトランジスタ（１６）の駆動能力とにより定まるた
め、ＭＯＳトランジスタ（１６）のサイズを小さくして
その駆動能力を低下させれば、電流ｆ４の流通時間Δｔ
が延長されて誘起電圧ｖ２を減少させることができる。
ＯＳトランジスタ（１６）の駆動能力とにより定まるた
め、ＭＯＳトランジスタ（１６）のサイズを小さくして
その駆動能力を低下させれば、電流ｆ４の流通時間Δｔ
が延長されて誘起電圧ｖ２を減少させることができる。
しかしながら、この場合はメモリのアクセスタイムが長
くなるという、高速メモリにとって致命的な問題が生ず
る。
くなるという、高速メモリにとって致命的な問題が生ず
る。
以上、負荷容量Ｃの放電時におけるアース側のリードイ
ンダクタンスの影響について説明したが、負荷容ＭＣの
充電時にも、電源側のリードインダクタンスによって、
上述と全く同様の現象が起り、電源ラインの誘起電圧が
ノイズとなってメモリに悪影響を及ぼすという問題があ
った。
ンダクタンスの影響について説明したが、負荷容ＭＣの
充電時にも、電源側のリードインダクタンスによって、
上述と全く同様の現象が起り、電源ラインの誘起電圧が
ノイズとなってメモリに悪影響を及ぼすという問題があ
った。
か＼る点に鑑み、本発明の目的は、メモリのアクセスタ
イムに殆ど影響することなく、負荷容量の充電放電電流
によってアースライン、電源ラインに誘起される誘起電
圧を減少させた、メモリの出力バッファ回路を提供する
ところにある。
イムに殆ど影響することなく、負荷容量の充電放電電流
によってアースライン、電源ラインに誘起される誘起電
圧を減少させた、メモリの出力バッファ回路を提供する
ところにある。
Ｅ 問題点を解決するための手段
本発明は、相補接続されたＰチャンネルＭＯＳトランジ
スタ（３２） 、 （３５）及びＮチャンネルＭＯＳ
トランジス９ （２４） 、 （２６）を有し、メモ
リから読み出されたデータ信号がＰチャンネルＭＯＳト
ランジスタ（３２） 、 （３５）及びＮチャンネル
ＭＯＳトランジスタ（２４） 、 （２６）の各入力
電極に共通に供給されると共に、ＰチャンネルＭＯＳト
ランジスタ（３２） 、 （３５）及びＮチャンネル
ＭＯＳトランジスタ（２４） 、 （２６）の各出力
電極の接続中点から出力を取り出すようにしたメモリの
出力バッファ回路において、少なくともＰチャンネルＭ
ＯＳトランジスタ（３２） 、 （３５）及びＮチャ
ンネルＭＯＳトランジスタ（２４） 、 （２６）の
いずれか一方を適宜に２分割すると共に、データ信号を
適宜時間遅延させる遅延素子（２２） 。
スタ（３２） 、 （３５）及びＮチャンネルＭＯＳ
トランジス９ （２４） 、 （２６）を有し、メモ
リから読み出されたデータ信号がＰチャンネルＭＯＳト
ランジスタ（３２） 、 （３５）及びＮチャンネル
ＭＯＳトランジスタ（２４） 、 （２６）の各入力
電極に共通に供給されると共に、ＰチャンネルＭＯＳト
ランジスタ（３２） 、 （３５）及びＮチャンネル
ＭＯＳトランジスタ（２４） 、 （２６）の各出力
電極の接続中点から出力を取り出すようにしたメモリの
出力バッファ回路において、少なくともＰチャンネルＭ
ＯＳトランジスタ（３２） 、 （３５）及びＮチャ
ンネルＭＯＳトランジスタ（２４） 、 （２６）の
いずれか一方を適宜に２分割すると共に、データ信号を
適宜時間遅延させる遅延素子（２２） 。
（２３）を設け、分割された一方のＭＯＳトランジスタ
（２６）または（３５）の入力電極にデータ信号を直接
に供給すると共に、分割された他方のＭＯＳトランジス
タ（２４）または（３２）の入力電極に遅延素子（２２
） 、 （２３）を介してデータ信号を供給するよう
にしたメモリの出力バッファ回路である。
（２６）または（３５）の入力電極にデータ信号を直接
に供給すると共に、分割された他方のＭＯＳトランジス
タ（２４）または（３２）の入力電極に遅延素子（２２
） 、 （２３）を介してデータ信号を供給するよう
にしたメモリの出力バッファ回路である。
Ｆ 作用
か＼る構成によれば、ＰチャンネルＭＯＳトランジスタ
（３２） 、 （３５）を介して負荷容量に流入する
充電電流、もしくは、ＮチャンネルＭＯＳトランジスタ
（２４） 、 （２６）を介して負荷容量から流出す
る放電電流の尖頭値及び立上りが、メモリのアクセスタ
イムに殆ど影響を与えないように抑制され、充放電電流
によって電源ライン、アースラインに誘起される誘起電
圧が低減される。
（３２） 、 （３５）を介して負荷容量に流入する
充電電流、もしくは、ＮチャンネルＭＯＳトランジスタ
（２４） 、 （２６）を介して負荷容量から流出す
る放電電流の尖頭値及び立上りが、メモリのアクセスタ
イムに殆ど影響を与えないように抑制され、充放電電流
によって電源ライン、アースラインに誘起される誘起電
圧が低減される。
Ｇ 実施例
Ｇ１一実施例
以下、第１図及び第２図を参照しながら、本発明による
メモリの出力バッファ回路の一実施例について説明する
。
メモリの出力バッファ回路の一実施例について説明する
。
本発明の一実施例の構成を第１図に示す。この第１図に
おいて、第６図に対応する部分には同一の符号を付して
重複説明を省略する。
おいて、第６図に対応する部分には同一の符号を付して
重複説明を省略する。
第１図において、データ入力端子αΦからのデータ信号
がノア回路（２１）の第１の入力端子に、遅延用の縦続
接続された２個のインバータ（２２）。
がノア回路（２１）の第１の入力端子に、遅延用の縦続
接続された２個のインバータ（２２）。
（２３）を介して供給されると共に、第２の入力端子に
直接に供給される。ノア回路（２１）の第３の入力端子
は制御信号入力端子（１３）に接続される。
直接に供給される。ノア回路（２１）の第３の入力端子
は制御信号入力端子（１３）に接続される。
ノア回路（２１）の出力はＮチャンネルＭＯＳトランジ
スタ（２４）のゲートに供給され、このＭＯＳトランジ
スタ（２４）のドレイン及びソースは、第６図のＮチャ
ンネルＭＯＳトランジスタ（１６）と同様に接続された
、ＮチャンネルＭＯＳトランジスタ（２６）のドレイン
及びソースにそれぞれ接続される０両ＭＯＳトランジス
タ（２４）及び（２６）のサイズは第６図のＭＯＳトラ
ンジスタ（１６）のサイズを１００として、それぞれ略
４０及び６０に選定される。その余の構成は第６図の回
路と同様である。
スタ（２４）のゲートに供給され、このＭＯＳトランジ
スタ（２４）のドレイン及びソースは、第６図のＮチャ
ンネルＭＯＳトランジスタ（１６）と同様に接続された
、ＮチャンネルＭＯＳトランジスタ（２６）のドレイン
及びソースにそれぞれ接続される０両ＭＯＳトランジス
タ（２４）及び（２６）のサイズは第６図のＭＯＳトラ
ンジスタ（１６）のサイズを１００として、それぞれ略
４０及び６０に選定される。その余の構成は第６図の回
路と同様である。
本実施例の動作は次のとおりである。
まず、制御信号入力端子（１３）のＯＤ倍信号“ｌ”で
ある場合、ノア回路（２１）は第３の入力が“１”とな
るので、第１、第２の入力の如何に拘らず、ノア回路（
２１）の出力は“０”となり、ＮチャンネルＭＯＳトラ
ンジスタ（２４）はオフ状態となる。このとき、ＭＯＳ
トランジスタ（１５）。
ある場合、ノア回路（２１）は第３の入力が“１”とな
るので、第１、第２の入力の如何に拘らず、ノア回路（
２１）の出力は“０”となり、ＮチャンネルＭＯＳトラ
ンジスタ（２４）はオフ状態となる。このとき、ＭＯＳ
トランジスタ（１５）。
（２６）も、前述のようにオフ状態であるから、本実施
例は動作しない。
例は動作しない。
次に、制御信号入力端子（１３）のＯＤ倍信号“０”で
あるとき、入力端子αφのデータ信号が“ｌ”になると
、ノア回路（２１）は第２の入力が“１”となって、そ
の出力は“０″となり、ＮチャンネルＭＯＳトランジス
タ（２４）はオフ状態となる。従って、出力端子（２０
）は、前述のように、オン状態のＭＯＳトランジスタ（
１５）を介して電源端子（１７）に接続され、負荷容量
Ｃは充電されてその端子電圧は電源電圧ＶＯＯに等しく
なる。
あるとき、入力端子αφのデータ信号が“ｌ”になると
、ノア回路（２１）は第２の入力が“１”となって、そ
の出力は“０″となり、ＮチャンネルＭＯＳトランジス
タ（２４）はオフ状態となる。従って、出力端子（２０
）は、前述のように、オン状態のＭＯＳトランジスタ（
１５）を介して電源端子（１７）に接続され、負荷容量
Ｃは充電されてその端子電圧は電源電圧ＶＯＯに等しく
なる。
この状態で、第２図Ａに示すように、入力端子αｌのデ
ータ信号■が“１”から０”に変化すると、ナンド回路
（１１）の出力■が、第２図Ｂに示すように“１″とな
ると共に、第２図Ｃに示すように、ノア回路（１２）の
出力■もまた１″となる。ノア回路（２１）の第１の入
力は、インバータ（２２） 、 （２３）を経由する
ことにより、第２の入力、即ち、第２図Ａに示すデータ
信号■から所定の遅延時間τだけ遅れて“１”から“Ｏ
”に反転するので、ノア回路（２１）の出力■は、第２
図りに示すように、ノア回路（１２）の出力■（第２図
Ｃ）よりも１時間だけ遅れて“０”から“１″に反転す
る。データ信号■の反転に伴い、ＰチャンネルＭＯＳト
ランジスタ（１５）がオフ状態に転すると同時に、Ｎチ
ャンネルＭＯＳトランジスタ（２６）がオン状態に転じ
、更に、これよりτ時間遅れて、ＮチャンネルＭＯＳト
ランジスタ（２４）がオン状態に転する。
ータ信号■が“１”から０”に変化すると、ナンド回路
（１１）の出力■が、第２図Ｂに示すように“１″とな
ると共に、第２図Ｃに示すように、ノア回路（１２）の
出力■もまた１″となる。ノア回路（２１）の第１の入
力は、インバータ（２２） 、 （２３）を経由する
ことにより、第２の入力、即ち、第２図Ａに示すデータ
信号■から所定の遅延時間τだけ遅れて“１”から“Ｏ
”に反転するので、ノア回路（２１）の出力■は、第２
図りに示すように、ノア回路（１２）の出力■（第２図
Ｃ）よりも１時間だけ遅れて“０”から“１″に反転す
る。データ信号■の反転に伴い、ＰチャンネルＭＯＳト
ランジスタ（１５）がオフ状態に転すると同時に、Ｎチ
ャンネルＭＯＳトランジスタ（２６）がオン状態に転じ
、更に、これよりτ時間遅れて、ＮチャンネルＭＯＳト
ランジスタ（２４）がオン状態に転する。
従って、負荷容量Ｃの充電電荷は、まず、６０％サイズ
のＮチャンネルＭＯＳトランジスタ（２６）を遺り、第
２図已に示すように、従来回路よりも緩かに立上り、略
等しい流通時間ΔＬ１と小さな尖頭値■１の電流ｉ ２
Ｇによって放電される。
のＮチャンネルＭＯＳトランジスタ（２６）を遺り、第
２図已に示すように、従来回路よりも緩かに立上り、略
等しい流通時間ΔＬ１と小さな尖頭値■１の電流ｉ ２
Ｇによって放電される。
ＭＯＳトランジスタ（２６）による放電開始からτ時間
遅れて、放電の進行に伴い、負荷容量Ｃの端子電圧が電
源電圧ｖＤＤから成程度低下した時点で、第２図Ｆに示
すように、４０％サイズのＮチャンネルＭＯＳトランジ
スタ（２４）を通る電流ｉ２４による放電が始まる。こ
の電流１２４は１２εよりも更に小さな尖頭■２と短い
流通時間Δｔ２を有する。
遅れて、放電の進行に伴い、負荷容量Ｃの端子電圧が電
源電圧ｖＤＤから成程度低下した時点で、第２図Ｆに示
すように、４０％サイズのＮチャンネルＭＯＳトランジ
スタ（２４）を通る電流ｉ２４による放電が始まる。こ
の電流１２４は１２εよりも更に小さな尖頭■２と短い
流通時間Δｔ２を有する。
本実施例において、リードインダクタンス（１８）に流
れる全電流ｉｓは、両ＭＯＳトランジスタ（２４） 、
（２６）を流れる電流ｉ ２４及び１２εの和であ
って、第２図Ｇに示すように、６０％サイズのＭＯＳト
ランジスタ（２６）の電流ｉ ２Ｇと同等の立上り及び
尖頭値１１を有する。また、電流ｔＳは従来回路の電流
ｉｄの流通時間Δｔよりも稍長い流通時間Δｔ３を有し
、その積分値が従来回路の電流ｆｄの積分値と等しくな
るように、電流１２４ ！□及びｉ ２８の
大きさ及びタイミングが選定される。
れる全電流ｉｓは、両ＭＯＳトランジスタ（２４） 、
（２６）を流れる電流ｉ ２４及び１２εの和であ
って、第２図Ｇに示すように、６０％サイズのＭＯＳト
ランジスタ（２６）の電流ｉ ２Ｇと同等の立上り及び
尖頭値１１を有する。また、電流ｔＳは従来回路の電流
ｉｄの流通時間Δｔよりも稍長い流通時間Δｔ３を有し
、その積分値が従来回路の電流ｆｄの積分値と等しくな
るように、電流１２４ ！□及びｉ ２８の
大きさ及びタイミングが選定される。
換言すれば、両ＮチャンネルＭＯＳトランジスタ（２４
）及び（２６）のサイズが前述のように選定されると共
に、インバータ（２２） 、 （２３）の遅延時間τ
が例えば２ｎＳに選定される。
）及び（２６）のサイズが前述のように選定されると共
に、インバータ（２２） 、 （２３）の遅延時間τ
が例えば２ｎＳに選定される。
本実施例においては、上述のように、負荷容量Ｃの放電
電流の経路となるＭＯＳトランジスタ（２６） 、
（２４）を適宜サイズに２分すると共に、その一方が適
宜遅延してオン状態となるようにしたので、その流通時
間を僅かに延長するのみで、即ち、アクセスタイムに殆
ど影響なく放電電流によるリードインダクタンス（１８
）の誘起電圧ｖ２の尖頭値ｖ１を従来回路の７５％まで
に低減することができた。
電流の経路となるＭＯＳトランジスタ（２６） 、
（２４）を適宜サイズに２分すると共に、その一方が適
宜遅延してオン状態となるようにしたので、その流通時
間を僅かに延長するのみで、即ち、アクセスタイムに殆
ど影響なく放電電流によるリードインダクタンス（１８
）の誘起電圧ｖ２の尖頭値ｖ１を従来回路の７５％まで
に低減することができた。
また、本実施例においては、放電電流ｆｇの積分値を従
来回路のそれと等しくなるようにしたので、出力信号が
“Ｌｏ ”であるときの吸い込み電流（直流分）を従来
回路と同様に大きく維持することができて、動作の安定
性が損なわれることがない。
来回路のそれと等しくなるようにしたので、出力信号が
“Ｌｏ ”であるときの吸い込み電流（直流分）を従来
回路と同様に大きく維持することができて、動作の安定
性が損なわれることがない。
Ｇ２他の実施例
次に、第３図及び第４図を参照しながら、本発明による
メモリの出力バッフプ回路の他の実施例について説明す
る。
メモリの出力バッフプ回路の他の実施例について説明す
る。
本発明の他の実施例の構成を第３図に示す、この第３図
において、第１ＦＩ！Ｊ及び第６図に対応する部分には
同一の符号を付して重複説明を省略する。
において、第１ＦＩ！Ｊ及び第６図に対応する部分には
同一の符号を付して重複説明を省略する。
第３図において、データ入力端子Ｑｌからデータ信号が
ナンド回路（３１）の第１の入力端子に、縦続接続され
た２個のインバータ（２２） 、 （２３）を介して
供給されると共に、第２の入力端子に直接に供給される
。ナンド回路（３１）の第３の入力端子は制御信号入力
端子（１３）に接続される。ナンド回路（３１）の出力
はＰチャンネルＭＯＳトランジスタ（３２）のゲートに
供給される。このＭＯＳトランジスタ（３２）のソース
は、そのゲートにナンド回路（１１）の出力が供給され
るＰチャンネルＭＯＳトランジスタ（３５）のソースと
共に、電源ラインのリードインダクタンス（１９）を介
して、電源端子（１７）に接続され、両ＭＯＳトランジ
スタ（３２） 、 （３５）の各ドレインは、共にＮ
チャンネルＭＯＳトランジスタ（１６）のドレイン及び
出力端子（２０）に接続される。ＰチャンネルＭＯＳト
ランジスタ（３２）及び（３５）のサイズは、前述の実
施例と同様に、第６図のＰチャンネルＭＯＳトランジス
タ（１５）のサイズを１００として、それぞれ略４０及
び６０に選定される。その余の構成は第６図の従来回路
と同様である。
ナンド回路（３１）の第１の入力端子に、縦続接続され
た２個のインバータ（２２） 、 （２３）を介して
供給されると共に、第２の入力端子に直接に供給される
。ナンド回路（３１）の第３の入力端子は制御信号入力
端子（１３）に接続される。ナンド回路（３１）の出力
はＰチャンネルＭＯＳトランジスタ（３２）のゲートに
供給される。このＭＯＳトランジスタ（３２）のソース
は、そのゲートにナンド回路（１１）の出力が供給され
るＰチャンネルＭＯＳトランジスタ（３５）のソースと
共に、電源ラインのリードインダクタンス（１９）を介
して、電源端子（１７）に接続され、両ＭＯＳトランジ
スタ（３２） 、 （３５）の各ドレインは、共にＮ
チャンネルＭＯＳトランジスタ（１６）のドレイン及び
出力端子（２０）に接続される。ＰチャンネルＭＯＳト
ランジスタ（３２）及び（３５）のサイズは、前述の実
施例と同様に、第６図のＰチャンネルＭＯＳトランジス
タ（１５）のサイズを１００として、それぞれ略４０及
び６０に選定される。その余の構成は第６図の従来回路
と同様である。
本実施例の動作は次のとおりである。
まず、制御信号入力端子（１３）のＯＤ倍信号“１”で
ある場合、ナンド回路（３１）は第３の入力が“０″と
なるので、第１、第２の入力の如何に拘らず、ナンド回
路（３１）の出力は１１″となり、ＰチャンネルＭＯＳ
トランジスタ（３２）はオフ状態となる。このとき、Ｍ
ＯＳトランジスタ（１８） 、 （３５）も、前述の
ようにオフ状態であるから、本実施例は動作しない。
ある場合、ナンド回路（３１）は第３の入力が“０″と
なるので、第１、第２の入力の如何に拘らず、ナンド回
路（３１）の出力は１１″となり、ＰチャンネルＭＯＳ
トランジスタ（３２）はオフ状態となる。このとき、Ｍ
ＯＳトランジスタ（１８） 、 （３５）も、前述の
ようにオフ状態であるから、本実施例は動作しない。
次に、再入力端子αΦ及び（１３）からのデータ信号及
びＯＤ倍信号共に“０”である場合、ナンド回路（１１
）の一方の入力とナンド回路（３１）の第１及び第２の
入力が“０”となるので、両ナンド回路（１１）及び（
３１）の出力が共に“１”となり、両ＰチャンネルＭＯ
Ｓトランジスタ（３２）及び（３５）は共にオフ状態と
なる。一方、ノア回路（１２）の再入力が共に“０”と
なるので、ノア回路（１２）の出力は“１”となり、Ｎ
チャンネルＭＯＳトランジスタ（１６）がオン状態とな
る。従って、負荷容ｉ１Ｇの電荷は、ＭＯＳトランジス
タ（１６）を通して放電され、負荷容量Ｃの端子電圧は
Ｏとなる。
びＯＤ倍信号共に“０”である場合、ナンド回路（１１
）の一方の入力とナンド回路（３１）の第１及び第２の
入力が“０”となるので、両ナンド回路（１１）及び（
３１）の出力が共に“１”となり、両ＰチャンネルＭＯ
Ｓトランジスタ（３２）及び（３５）は共にオフ状態と
なる。一方、ノア回路（１２）の再入力が共に“０”と
なるので、ノア回路（１２）の出力は“１”となり、Ｎ
チャンネルＭＯＳトランジスタ（１６）がオン状態とな
る。従って、負荷容ｉ１Ｇの電荷は、ＭＯＳトランジス
タ（１６）を通して放電され、負荷容量Ｃの端子電圧は
Ｏとなる。
この状態で、第４図Ａに示すように、データ信号■が“
０”から１１″に転すると、第４図Ｂに示すように、ノ
ア回路（１２）の出力■が“１”から“０”になり、Ｎ
チャンネルＭＯＳトランジスタ（１６）がオフ状態に転
する。同時に、第４図Ｃに示すように、ナンド回路（１
１）の出力■もまた“０”となって、ＰチャンネルＭＯ
Ｓトランジスタ（３５）がオン状態に転する。第４図り
に示すように、ナンド回路（３１）の第１の入力がデー
タ信号■の立上りからτ時間遅れて１″に転すると同時
に、ナンド回路（３１）の出力■も“０”となり、Ｐチ
ャンネルＭＯＳトランジスタ（３２）がオン状態に転す
る。
０”から１１″に転すると、第４図Ｂに示すように、ノ
ア回路（１２）の出力■が“１”から“０”になり、Ｎ
チャンネルＭＯＳトランジスタ（１６）がオフ状態に転
する。同時に、第４図Ｃに示すように、ナンド回路（１
１）の出力■もまた“０”となって、ＰチャンネルＭＯ
Ｓトランジスタ（３５）がオン状態に転する。第４図り
に示すように、ナンド回路（３１）の第１の入力がデー
タ信号■の立上りからτ時間遅れて１″に転すると同時
に、ナンド回路（３１）の出力■も“０”となり、Ｐチ
ャンネルＭＯＳトランジスタ（３２）がオン状態に転す
る。
前述の一実施例の場合と同様に、負荷容量Ｃは、まず、
６０％サイズのＰチャンネルＭＯＳトランジスタ（３５
）を通る電流１３１５により充電され、負荷容量Ｃの端
子電圧が成程度上昇した時点で、４０％サイズのＰチャ
ンネルＭＯＳトランジスタ（３２）を通る電流ｉ３２に
よる充電が始まる。全充電電流ｉｃ及び電源ラインの誘
起電圧が、第４図Ｇ、 Ｈに示すように、第１図の実施
例の全放電電流ｉｓ及びアースラインの誘起電圧と同一
の波形を呈し、同一の効果を奏することは、両実施例が
、単に極性が相違するのみであることから、容易に理解
されるところである。
６０％サイズのＰチャンネルＭＯＳトランジスタ（３５
）を通る電流１３１５により充電され、負荷容量Ｃの端
子電圧が成程度上昇した時点で、４０％サイズのＰチャ
ンネルＭＯＳトランジスタ（３２）を通る電流ｉ３２に
よる充電が始まる。全充電電流ｉｃ及び電源ラインの誘
起電圧が、第４図Ｇ、 Ｈに示すように、第１図の実施
例の全放電電流ｉｓ及びアースラインの誘起電圧と同一
の波形を呈し、同一の効果を奏することは、両実施例が
、単に極性が相違するのみであることから、容易に理解
されるところである。
なお、第１図及び第３図の両実施例を組合せて実施し得
ることは言うまでもない。
ることは言うまでもない。
Ｈ発明の効果
以上詳述のように、本発明によれば、負荷容量の充電電
流の経路となるＭＯＳトランジスタを適宜サイズに２分
すると共に、その一方が適宜遅延してオン状態となるよ
うにしたので、メモリのアクセスタイムに殆ど影響なく
、充放電電流による電源ライン、アースラインの誘起電
圧を低減することができるメモリの出力バッファ回路が
得られる。
流の経路となるＭＯＳトランジスタを適宜サイズに２分
すると共に、その一方が適宜遅延してオン状態となるよ
うにしたので、メモリのアクセスタイムに殆ど影響なく
、充放電電流による電源ライン、アースラインの誘起電
圧を低減することができるメモリの出力バッファ回路が
得られる。
第１図は本発明によるメモリの出力バッファ回路の一実
施例を示す結線図、第２図は本発明の一実施例のタイム
チャート、第３図は本発明の他の実施例を示す結線図、
第４図は本発明の他の実施例のタイムチャート、第５図
は本発明の説明に供するＭＯＳメモリの構成例を示すブ
ロック図、第６図は従来の出力バッファ回路の構成例を
示す結線図、第７図及び第８図は従来回路の説明のため
のタイムチャート及び線図である。 （２２） 、 （２３）は遅延素子、（２４） 、
（２６）はＮチャンネルＭＯＳトランジスタ、（３２
） 、 （３５）はＰチャンネルＭＯＳトランジスタ
である。 ｖｐＤ −りＣ力°恨イダリー系ΔｍＶ 第１図 一慣１かミイ列めタイＳン７゛＋ダート第２図 イｖ！ ＃Ｉ プＣ方性イ列 第３図 イｔの賞方賎イ列のタイム＋ベート 第４図 Ｖａｎ ｔｔ来の出ｆＪＲ，ノア７回路 第８図 第１図
施例を示す結線図、第２図は本発明の一実施例のタイム
チャート、第３図は本発明の他の実施例を示す結線図、
第４図は本発明の他の実施例のタイムチャート、第５図
は本発明の説明に供するＭＯＳメモリの構成例を示すブ
ロック図、第６図は従来の出力バッファ回路の構成例を
示す結線図、第７図及び第８図は従来回路の説明のため
のタイムチャート及び線図である。 （２２） 、 （２３）は遅延素子、（２４） 、
（２６）はＮチャンネルＭＯＳトランジスタ、（３２
） 、 （３５）はＰチャンネルＭＯＳトランジスタ
である。 ｖｐＤ −りＣ力°恨イダリー系ΔｍＶ 第１図 一慣１かミイ列めタイＳン７゛＋ダート第２図 イｖ！ ＃Ｉ プＣ方性イ列 第３図 イｔの賞方賎イ列のタイム＋ベート 第４図 Ｖａｎ ｔｔ来の出ｆＪＲ，ノア７回路 第８図 第１図
Claims (1)
- 【特許請求の範囲】 相補接続されたＰチャンネルＭＯＳトランジスタ及びＮ
チャンネルＭＯＳトランジスタを有し、メモリから読み
出されたデータ信号が上記ＰチャンネルＭＯＳトランジ
スタ及びＮチャンネルＭＯＳトランジスタの各入力電極
に共通に供給されると共に、上記ＰチャンネルＭＯＳト
ランジスタ及びＮチャンネルＭＯＳトランジスタの各出
力電極の接続中点から出力を取り出すようにしたメモリ
の出力バッファ回路において、 少なくとも上記ＰチャンネルＭＯＳトランジスタ及びＮ
チャンネルＭＯＳトランジスタのいずれか一方を適宜に
２分割すると共に、上記データ信号を適宜時間遅延させ
る遅延素子を設け、 上記分割された一方のＭＯＳトランジスタの入力電極に
上記データ信号を直接に供給すると共に、上記分割され
た他方のＭＯＳトランジスタの入力電極に上記遅延素子
を介して上記データ信号を供給するようにしたことを特
徴とするメモリの出力バッファ回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153686A JPS6214520A (ja) | 1985-07-12 | 1985-07-12 | メモリの出力バツフア回路 |
| US06/883,119 US4774690A (en) | 1985-07-12 | 1986-07-08 | Output buffer circuit |
| CA000513380A CA1259136A (en) | 1985-07-12 | 1986-07-09 | Output buffer circuit |
| GB8616813A GB2177865B (en) | 1985-07-12 | 1986-07-10 | Output buffer circuit |
| DE3623516A DE3623516C2 (de) | 1985-07-12 | 1986-07-11 | Ausgangspufferschaltung |
| FR868610227A FR2584849B1 (fr) | 1985-07-12 | 1986-07-11 | Circuit tampon de sortie a semi-conducteurs a grille isolee par oxyde metallique, pour memoire rapide |
| KR1019860005640A KR950007449B1 (ko) | 1985-07-12 | 1986-07-12 | 메모리의 출력 버퍼 회로 |
| NL8601835A NL8601835A (nl) | 1985-07-12 | 1986-07-14 | Uitgangsbuffercircuit. |
| US07/249,302 US4922458A (en) | 1985-07-12 | 1988-09-26 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153686A JPS6214520A (ja) | 1985-07-12 | 1985-07-12 | メモリの出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214520A true JPS6214520A (ja) | 1987-01-23 |
Family
ID=15567933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153686A Pending JPS6214520A (ja) | 1985-07-12 | 1985-07-12 | メモリの出力バツフア回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US4774690A (ja) |
| JP (1) | JPS6214520A (ja) |
| KR (1) | KR950007449B1 (ja) |
| CA (1) | CA1259136A (ja) |
| DE (1) | DE3623516C2 (ja) |
| FR (1) | FR2584849B1 (ja) |
| GB (1) | GB2177865B (ja) |
| NL (1) | NL8601835A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| JPS63234623A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 半導体集積回路 |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| US4791521A (en) * | 1987-04-07 | 1988-12-13 | Western Digital Corporation | Method and apparatus for reducing transient noise by premagnetization of parasitic inductance |
| KR880013321A (ko) * | 1987-04-07 | 1988-11-30 | 언윈 엘. 콰텍 | 집적회로에서의 과도적잡음을 줄이기 위한 방법 및 그 장치 |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| NL8800234A (nl) * | 1988-02-01 | 1989-09-01 | Philips Nv | Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap. |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
| US5278803A (en) * | 1991-09-11 | 1994-01-11 | Compaq Computer Corporation | Memory column address strobe buffer and synchronization and data latch interlock |
| JP2792795B2 (ja) * | 1992-10-29 | 1998-09-03 | 三菱電機株式会社 | 半導体集積装置 |
| KR960007258B1 (ko) * | 1993-09-03 | 1996-05-29 | 금성일렉트론 주식회사 | 출력 버퍼 |
| KR970005570B1 (ko) * | 1994-07-14 | 1997-04-17 | 현대전자산업 주식회사 | 데이타 출력버퍼 |
| JPH09306183A (ja) * | 1996-05-10 | 1997-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100301055B1 (ko) * | 1999-05-21 | 2001-09-26 | 윤종용 | 전압 레귤레이터를 위한 차아지 보상기 |
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| JPWO2012020756A1 (ja) * | 2010-08-09 | 2013-10-28 | 三洋電機株式会社 | 電力制御装置 |
| KR102647359B1 (ko) | 2018-10-16 | 2024-03-14 | 엘지전자 주식회사 | 세탁장치 및 이의 제어방법 |
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|---|---|---|---|---|
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| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
-
1985
- 1985-07-12 JP JP60153686A patent/JPS6214520A/ja active Pending
-
1986
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1988
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