JP2792795B2 - 半導体集積装置 - Google Patents

半導体集積装置

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JP2792795B2 JP4291136A JP29113692A JP2792795B2 JP 2792795 B2 JP2792795 B2 JP 2792795B2 JP 4291136 A JP4291136 A JP 4291136A JP 29113692 A JP29113692 A JP 29113692A JP 2792795 B2 JP2792795 B2 JP 2792795B2
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  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積装置に係
り、特に半導体集積装置のデータ出力回路および電源配
線に関する。
【０００２】
【従来の技術】図17は4MbitDRAM(Dynamic Random Acces
s Memory) のチップの概略を示しており、図17において
1 は半導体チップ、2 は半導体チップ1 内に設けられた
メモリセル群、3 は外部から接地電位が印加される接地
電位パッド、4 は接地電位パッド3 に接続され、半導体
チップ1 の周辺部にループ状に例えばアルミニウムで形
成された接地電位を伝える電源配線、5 はメモリセル群
2 の中から選択されたメモリセルから読み出されたデー
タが出力されるデータピンで5aは０番ピン、5bは１番ピ
ン、5cは２番ピン、5dは３番ピンである。
【０００３】図18はデータピン5 のそれぞれに隣接して
形成されるデータ出力回路の具体的回路図で、11は電源
電位VCC が印加される電源電位ノード、12は電源配線4
により接地電位が与えられる接地電位ノード、13は電源
電位ノード11からの電源電位VCC により駆動し、出力許
可信号OEM およびメモリセルから読み出されたデータの
反転信号ZDD を受け、メモリセルから読み出されたデー
タと同じレベルの出力Doutをデータピン5 に出力するデ
ータ出力回路で、どのデータピンに接続されているデー
タ出力回路13も同じ構成からなる。
【０００４】このデータ出力回路13において、13a は反
転信号ZDD を受け、この反転信号ZDD をさらに反転した
信号を出力するインバータ、13b はこのインバータ13a
からの出力と出力許可信号OEM とを受け、これら２つの
信号がともにＨレベルのときにＨレベルで、それ以外は
Ｌレベルの信号φ1 を出力する２入力ＡＮＤゲート、13
c は電源電位ノード11と出力ノード13d との間に接続さ
れ、ゲート電極にＡＮＤゲート13b からの出力信号φ1
を受けるｎチャネルＭＯＳトランジスタ、13eは反転信
号ZDD および出力許可信号OEM を受け、これら２つの信
号がともにＨレベルのときにＨレベルで、それ以外はＬ
レベルの信号φ2 を出力する２入力ＡＮＤゲート、13f
は出力ノード13d と接地電位ノード12との間に接続され
ゲート電極にＡＮＤゲート13e からの出力信号φ2 を受
けるｎチャネルＭＯＳトランジスタ、13g はＡＮＤゲー
ト13e からの出力信号φ2 を受け、この信号φ2 を遅延
した信号φ3 を出力し、例えば偶数個のインバータから
なる遅延回路、13h はこの遅延回路13g からの遅延信号
φ3 およびＡＮＤゲート13e からの出力信号φ2 を受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ4 を出力する２入力
ＡＮＤゲート、13i は出力ノード13d と接地電位ノード
12との間に接続され、ゲート電極にＡＮＤゲート13h か
らの出力信号φ4 を受けるｎチャネルＭＯＳトランジス
タで、ｎチャネルＭＯＳトランジスタ13f よりもサイズ
が大きく駆動能力が大きい。
【０００５】次に以上のように構成された従来のデータ
出力回路13の動作について、図19および図20のタイミン
グ図に基づき説明する。まず、選択されたメモリセルの
データがＨレベルのときは、このデータの反転信号ZDD
は図19の(a) に示すようにＬレベルで、このＬレベルの
反転信号ZDD を受けるＡＮＤゲート13e は、もう一方の
入力である出力許可信号OEM のレベルにかかわらず図19
の(d) に示すようにＬレベルの出力信号φ2 を出力する
ので、この出力信号をゲート電極に受けるｎチャネルＭ
ＯＳトランジスタ13f は非導通状態、Ｌレベルの出力信
号φ2 を受けるＡＮＤゲート13h は、遅延回路13g から
の遅延信号φ3 のレベルにかかわらずｎチャネルＭＯＳ
トランジスタ13i のゲート電極に図19の(f) に示すよう
にＬレベルの出力信号φ4 を出力し、ｎチャネルＭＯＳ
トランジスタ13i は非導通状態となる。
【０００６】出力許可信号OEM が図19の(b) に示すよう
に時刻t0でＨレベルに立ち上がるまでは、このＬレベル
の出力許可信号OEM を受けるＡＮＤゲート13b は図19の
(c)に示すようにＬレベルの出力信号φ1 を出力し、こ
の出力信号φ1 をゲート電極に受けるｎチャネルＭＯＳ
トランジスタ13c は非導通状態となる。またｎチャネル
ＭＯＳトランジスタ13f および13i は非導通状態である
ので出力ノード13d から出力されるデータDoutはハイイ
ンピーダンス状態である。
【０００７】そして、出力許可信号OEM が図19の(b) に
示すように時刻t0でＨレベルに立ち上がると、この出力
許可信号OEM および反転信号ZDD の反転信号を受けるＡ
ＮＤゲート13b は図19の(c) に示すようにＨレベルの出
力信号φ1 をｎチャネルＭＯＳトランジスタ13c のゲー
ト電極に出力し、このｎチャネルＭＯＳトランジスタ13
c が導通状態となり、電源電位ノード11と出力ノード13
d とが導通するので、出力データDoutは図19の(g) に示
すようにＨレベルとなる。その後出力許可信号OEM が図
19の(b) に示すように時刻t1でＨレベルからＬレベルへ
と立ち下がると、出力データDoutは再びハイインピーダ
ンス状態となる。
【０００８】一方、選択されたメモリセルのデータがＬ
レベルのときは、このデータの反転信号ZDD は図20の
(a) に示すようにＨレベルで、この反転信号ZDD の反転
信号を受けるＡＮＤゲート13b は、もう一方の入力であ
る出力許可信号OEM のレベルにかかわらず図20の(c) に
示すようにＬレベルの出力信号φ1 を出力するので、こ
の出力信号φ1 をゲート電極に受けるｎチャネルＭＯＳ
トランジスタ13c は非導通状態である。出力許可信号OE
M が図20の(b) に示すように時刻t0でＨレベルに立ち上
がるまでは、このＬレベルの出力許可信号OEM を受ける
ＡＮＤゲート13eは図20の(d) に示すようにＬレベルの
出力信号φ2 を出力し、この出力信号φ2をゲート電極
に受けるｎチャネルＭＯＳトランジスタ13f は非導通状
態となる。またＬレベルの出力信号φ2 を受けるＡＮＤ
ゲート13h は、遅延回路13g からの遅延信号φ3 のレベ
ルにかかわらずｎチャネルＭＯＳトランジスタ13i のゲ
ート電極に図20の(f) に示すようにＬレベルの出力信号
φ4 を出力し、ｎチャネルＭＯＳトランジスタ13i は非
導通状態となるので、出力ノード13d から出力されるデ
ータDoutはハイインピーダンス状態である。
【０００９】そして、出力許可信号OEM が図20の(b) に
示すように時刻t0でＨレベルに立ち上がると、この出力
許可信号OEM および反転信号ZDD を受けるＡＮＤゲート
13eは図20の(d) に示すようにＨレベルの出力信号φ2
をｎチャネルＭＯＳトランジスタ13f のゲート電極に出
力し、このｎチャネルＭＯＳトランジスタ13f が導通状
態となり、接地電位ノード12と出力ノード13d とが導通
するので、出力データDoutは図20の(g) に示すように次
第に下がり始める。
【００１０】さらに、時刻t0でＨレベルに立ち上がるＡ
ＮＤゲート13e からの出力信号φ2を受ける遅延回路13g
は、図20の(e) に示すように遅延回路13g を構成する
インバータの個数で決まる遅延時間tdだけ遅れた時刻t2
でＨレベルに立ち上がる遅延信号φ3 を出力し、この遅
延信号φ3 およびＨレベルのＡＮＤゲート13e からの出
力信号φ2 を受けるＡＮＤゲート13h は、図20の(f) に
示すようにＨレベルへ立ち上がる出力信号φ4 をｎチャ
ネルＭＯＳトランジスタ13i のゲート電極に出力し、こ
のｎチャネルＭＯＳトランジスタ13i が導通状態とな
り、接地電位ノード12と出力ノード13d とが導通するの
で、出力データDoutは図20の(g) に示すように速やかに
接地電位となる。その後出力許可信号OEM が図20の(b)
に示すように時刻t3でＨレベルからＬレベルへと立ち下
がると、出力データDoutは再びハイインピーダンス状態
となる。
【００１１】このようにタイミングを遅らせて２段階で
出力ノード13d の電位Doutを接地電位にすることで、ア
ンダーシュートやリンギングが起こるのを抑制してい
る。また、出力データDoutの立ち下がり時間はスペック
で下限が定められており、接地電位パッド3 に近いデー
タピン5dからの出力データDoutは、接地電位を伝える電
源配線4 の電位がこのデータピン5d付近では接地電位か
ら浮き上がることもなく、接地電位パッド3 からの抵抗
も小さいためｎチャネルＭＯＳトランジスタ13iによる
接地電位への立ち下がりがはやいので、スペックの下限
を満たすためにも遅延回路13g による遅延が必要となっ
ている。
【００１２】
【発明が解決しようとする課題】以上のような従来の半
導体集積装置では大容量化が進みチップサイズが大きく
なってくると、接地電位を伝える電源配線4 が長くな
り、配線抵抗や寄生容量が増加し、この電源配線4 が接
続される接地電位パッド3 からの距離が離れるほど接地
電位パッド3 が伝える接地電位が不安定になり、接地電
位パッド3 から離れたデータピン5bではデータ出力回路
13による接地電位への引き下げが遅くなる。データピン
5aから5dのそれぞれに隣接して設置されたデータ出力回
路13は接地電位パッド3 からの距離によらず同じ構成と
なっているので、図17のような複数のデータピン5 をも
つ多ビット構成ではアクセス速度は一番接地電位パッド
3 からの距離が遠いデータピン5bの接地電位への立ち下
がり時間によって決まることになり、接地電位を伝える
電源配線4 が長くなり、接地電位が不安定になると、ア
クセス速度が遅くなるという問題がある。
【００１３】また、接地電位パッド3 から離れたデータ
出力回路13による接地電位への立ち下がり時間を短くす
るために、このデータ出力回路13における遅延回路13g
によって決まる遅延時間を小さくすると従来の半導体集
積装置ではデータ出力回路13は接地電位パッド3 からの
距離によらず同じ構成となっているので、接地電位パッ
ド3 に近いデータ出力回路13の遅延回路13g による遅延
時間も小さくなり、このデータ出力回路13からの出力デ
ータDoutが接地電位へ急速に立ち下がり、アンダーシュ
ートやリンギングが起こりやすいという問題がある。
【００１４】この発明は上記した問題に鑑みてなされた
ものであり、複数のデータ出力回路のそれぞれで所定電
位が印加されるパッドからの配線抵抗が異なっても、パ
ッドからの配線抵抗が大きいデータ出力回路のデータ出
力遅延が抑制され、パッドからの配線抵抗が小さいデー
タ出力回路による出力データのアンダーシュート（また
はオーバーシュート）やリンギングが抑制される半導体
集積装置を得ることを目的としている。また、所定電位
を伝える電源配線が長くなっても安定した所定電位が得
られる電源配線を得ることを目的としている。
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積装置は、半導体チップ内に設けられ所定電位が印加さ
れるパッド、パッドに接続され、前記所定電位を伝達す
る配線、パッドから配線を介して所定電位を受け、チッ
プ内に設けられた第１のデータ端子と配線との間に接続
され、導通状態となって第１の遅延時間経過すると電流
駆動能力が上がる第１のスイッチ手段を含み、チップ内
から受ける第１のデータのレベルに応じて所定電位を第
１のデータ端子に出力する第１のデータ出力手段、およ
び、パッドから配線を介して所定電位を受け、チップ内
に設けられた第２のデータ端子と配線との間に接続さ
れ、導通状態となって第１の遅延時間よりも短い第２の
遅延時間で電流駆動能力が上がるとともに、前記パッド
との間の配線の抵抗値が前記パッドと前記第１のスイッ
チ手段との間の配線の抵抗値よりも高い第２のスイッチ
手段を含み、チップ内から受ける第２のデータのレベル
に応じて所定電位を第２のデータ端子に出力する第２の
データ出力手段を備えるものである。
【００１６】また、半導体チップ内に設けられ所定電位
が印加されるパッド、パッドに接続され、所定電位を伝
達する配線、パッドから配線を介して所定電位を受け、
チップ内に設けられた第１のデータ端子と配線との間に
接続され、第１の電流駆動能力を有する第１のスイッチ
手段を含み、チップ内から受ける第１のデータのレベル
に応じて所定電位を第１のデータ端子に出力する第１の
データ出力手段、および、パッドから配線を介して所定
電位を受け、チップ内に設けられた第２のデータ端子と
配線との間に接続され、第１の電流駆動能力より小さい
第２の電流駆動能力を有し、パッドとの間の配線の抵抗
値がパッドと第１のスイッチ手段との間の配線の抵抗値
よりも低い第２のスイッチ手段を含み、チップ内から受
けるデータのレベルに応じて所定電位を第２のデータ端
子に出力する第２のデータ出力手段を備えるものであ
る。
【００１７】また、半導体チップ内に設けられ所定電位
が印加されるパッド、パッドに接続され、所定の単位長
さあたりの抵抗値を有する第１の部分と所定の単位長さ
あたりの抵抗値よりも大きい単位長さあたりの抵抗値を
有する第２の部分とを含む配線、パッドから配線の第１
の部分を介して所定電位を受け、チップ内に設けられた
第１のデータ端子と配線との間に接続された第１のスイ
ッチ手段を含み、チップ内から受ける第１のデータのレ
ベルに応じて所定電位を第１のデータ端子に出力する第
１のデータ出力手段、および、パッドから配線の第２の
部分を介して所定電位を受け、チップ内に設けられた第
２のデータ端子と配線との間に接続され、パッドとの間
の配線の長さがパッドと第１のスイッチ手段との間の配
線の長さよりも短い第２のスイッチ手段を含み、チップ
内から受ける第２のデータのレベルに応じて所定電位を
第２のデータ端子に出力する第２のデータ出力手段を備
えるものである。
【００１８】
【００１９】
【作用】この発明においては、第２のデータ出力手段が
所定電位を出力するときの、所定電位が印加されるパッ
ドまでの配線の抵抗値の高い第２のスイッチ手段の電流
駆動能力が大きくなる時間が短くされているので、第２
のデータ端子が所定電位となるのが速くなる。また、第
２のデータ出力手段が所定電位を出力するときの、所定
電位が印加されるパッドまでの配線の抵抗値の低い第２
のスイッチ手段の電流駆動能力が小さくされているの
で、第２のデータ端子の電位が所定電位となるときにゆ
っくりと所定電位となり、第２のデータ端子が所定電位
となる際のアンダー（またはオーバー）シュートやリン
ギングを抑制できる。また、所定電位が印加されるパッ
ドと第２のスイッチ手段の間の短い配線の第２の部分の
単位長さあたりの抵抗値を大きくしているので、パッド
と第２のデータ端子との間に流れる電流が小さくなっ
て、第２のデータ端子の電位が所定電位となるときにゆ
っくりと所定電位となり、第２のデータ端子が所定電位
となる際のアンダー（またはオーバー）シュートやリン
ギングを抑制できる。
【００２０】
【００２１】
【実施例】実施例１． 以下にこの発明の実施例１である半導体集積装置につい
て、図1 から図3 に基づいて説明する。図1 は大容量化
された半導体集積装置の該略図であり例えば16MbitDRAM
は図1 に示すような構成となっている。この図1 におい
て101 は半導体チップ、102 は半導体チップ101 内に設
けられたメモリセル群、103 は外部から電源電位が印加
され、図の左上下に２つ設置された電源パッド、104 は
外部から接地電位が印加され、図の右上下に２つ設置さ
れた接地電位パッド、105 はメモリセル群102 の中から
選択されたメモリセルから読み出されたデータが出力さ
れるデータピンで、105aは０番ピン、105bは１番ピン、
105cは２番ピン、105dは３番ピンである。106 は電源パ
ッド103 に接続され、半導体チップ101 の周辺部にルー
プ状に例えばアルミニウムで形成され、電源電位VCC を
伝える電源配線、107 は接地電位パッド104 に接続さ
れ、半導体チップ101 の周辺部にループ状に例えばアル
ミニウムで形成され、接地電位を伝える電源配線で、電
源電位VCC を伝える電源配線106 と交差する部分は層の
異なる配線で配線しており、例えば交差部分を下層の１
アルミから上層の２アルミに上げて配線している。
【００２２】図2 は接地電位パッド104 に近いデータピ
ン105cおよび105dのそれぞれに隣接して接続されるデー
タ出力回路の具体的回路図で、110 は電源電位VCC が印
加される電源電位ノード、120 は電源配線107 により接
地電位が与えられる接地電位ノード、130 は電源電位ノ
ード110 からの電源電位VCC により駆動し、出力許可信
号OEM およびメモリセルから読み出されたデータの反転
信号ZDD を受け、メモリセルから読み出されたデータと
同じレベルの出力データDoutをデータピン105cおよび10
5dに出力するデータ出力回路である。
【００２３】このデータ出力回路130 において、131 は
反転信号ZDD を受け、この反転信号ZDD をさらに反転し
た信号を出力するインバータ、132 はこのインバータ13
1 からの出力と出力許可信号OEM とを受け、これら２つ
の信号がともにＨレベルのときにＨレベルで、それ以外
はＬレベルの信号φ1 を出力する２入力ＡＮＤゲート、
133 は電源電位ノード110 と出力ノード134 との間に接
続され、ゲート電極にＡＮＤゲート132 からの出力信号
φ1 を受けるｎチャネルＭＯＳトランジスタ、135 は反
転信号ZDD および出力許可信号OEM を受け、これら２つ
の信号がともにＨレベルのときにＨレベルで、それ以外
はＬレベルの信号φ2 を出力する２入力ＡＮＤゲートで
ある。
【００２４】136 は出力ノード134 と接地電位ノード12
0 との間に接続され、ＡＮＤゲート135 からの出力信号
φ2 を受けるスイッチ回路で、出力ノード134 と接地電
位ノード120 との間に接続され、ゲート電極に出力信号
φ2 を受けるｎチャネルＭＯＳトランジスタ136aと、Ａ
ＮＤゲート135 からの出力信号φ2 を受け、この信号φ
2 を遅延した信号φ3 を出力し、4 個のインバータから
なる遅延回路136bと、この遅延回路136bからの遅延信号
φ3 およびＡＮＤゲート135 からの出力信号φ2 を受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ4 を出力する２入力
ＡＮＤゲート136cと、出力ノード134 と接地電位ノード
120 との間に接続され、ゲート電極にＡＮＤゲート136c
からの出力信号φ4 を受け、ｎチャネルＭＯＳトランジ
スタ136aよりもサイズが大きく駆動能力が大きいｎチャ
ネルＭＯＳトランジスタ136dとから構成されている。
【００２５】図3 は接地電位パッド104 から遠いデータ
ピン105aおよび105bにそれぞれ隣接して接続されるデー
タ出力回路の具体的回路図で、接地電位パッド104 から
近いデータピン105cおよび105dにそれぞれ隣接して接続
されるデータ出力回路130 と異なっているのは、ＡＮＤ
ゲート135 からの出力信号φ2 を受けるスイッチ回路13
6 に含まれ、この信号φ2 の遅延信号φ3 を出力する遅
延回路136bが2 個のインバータにより構成され遅延時間
が短くされている点である。
【００２６】次に上記したこの発明の実施例１の動作に
ついて、図4 のタイミング図に基づいて説明する。まず
選択された4 つのメモリセルから読み出されたデータは
すべてＬレベルとすると、０番から３番までのデータピ
ン105a〜105dにそれぞれ隣接して接続されているデータ
出力回路130 に入力される、メモリセルから読み出され
るデータの反転信号ZDD はどれも図4 の(a) に示すよう
にＨレベルで、このＨレベルの反転信号ZDD を受けるデ
ータ出力回路130 におけるインバータ131 はＬレベルの
信号をＡＮＤゲート132 に出力するので、このＡＮＤゲ
ート132 は出力許可信号OEM のレベルによらず図4 の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ133 は非導通状態となる。
【００２７】そして、出力許可信号OEM が図4 の(b) に
示すように時刻t10 でＨレベルに立ち上がるまでは、こ
のＬレベルの出力許可信号OEM を受けるＡＮＤゲート13
5 は図4 の(d) に示すようにＬレベルの出力信号φ2 を
出力し、この出力信号φ2 をゲート電極に受けるスイッ
チ回路136 におけるｎチャネルＭＯＳトランジスタ136a
は非導通状態となる。またＬレベルの出力信号φ2 を受
けるＡＮＤゲート136cは、遅延回路136bからの遅延信号
φ3 のレベルにかかわらずｎチャネルＭＯＳトランジス
タ136dのゲート電極に図4 の(g) および(h) に示すよう
にＬレベルの出力信号φ4 を出力し、このｎチャネルＭ
ＯＳトランジスタ136dは非導通状態となるので、出力ノ
ード134 から出力される出力データDoutは図4 の(i) お
よび(j)に示すようにハイインピーダンス状態である。
【００２８】そして、出力許可信号OEM が図4 の(b) に
示すように時刻t10 でＨレベルに立ち上がると、この出
力許可信号OEM および反転信号ZDD を受けるＡＮＤゲー
ト135 は図4 の(d) に示すようにＨレベルに立ち上がる
信号φ2 をスイッチ回路136におけるｎチャネルＭＯＳ
トランジスタ136aのゲート電極に出力し、このｎチャネ
ルＭＯＳトランジスタ136aが導通状態となり、接地電位
ノード120 と出力ノード134 とが導通するので、出力デ
ータDoutは図4 の(i) および(j) に示すように次第に下
がり始める。
【００２９】さらに、時刻t10 でＨレベルに立ち上がる
ＡＮＤゲート135 からの出力信号φ2 を受ける、図3 に
示された接地電位パッド104 から遠い０番および１番の
データピン105aおよび105bにそれぞれ隣接したデータ出
力回路130 における遅延回路136bは、図4 の(e) に示す
ように遅延時間td1 だけ遅れた時刻t11 でＨレベルに立
ち上がる遅延信号φ3 を出力し、この遅延信号φ3 およ
びＨレベルのＡＮＤゲート135 からの出力信号φ2 を受
けるＡＮＤゲート136cは、図4 の(g) に示すようにＨレ
ベルへ立ち上がる出力信号φ4 をｎチャネルＭＯＳトラ
ンジスタ136dのゲート電極に出力し、このｎチャネルＭ
ＯＳトランジスタ136dが導通状態となり、接地電位ノー
ド120 と出力ノード134 とが導通するので、出力データ
Doutは図4 の(i) に示すように速やかに立ち下がり、時
刻t13 で接地電位となる。
【００３０】一方、時刻t10 でＨレベルに立ち上がるＡ
ＮＤゲート135 からの出力信号φ2を受ける、図2 に示
された接地電位パッド104 から近い２番および３番のデ
ータピン105cおよび105dにそれぞれ隣接したデータ出力
回路130 における遅延回路136bは、図4 の(f) に示すよ
うに遅延時間td1 よりも長い遅延時間td2 だけ遅れた時
刻t12 でＨレベルに立ち上がる遅延信号φ3 を出力し、
この遅延信号φ3 およびＨレベルのＡＮＤゲート135 か
らの出力信号φ2 を受けるＡＮＤゲート136cは、図4 の
(h) に示すようにＨレベルへ立ち上がる出力信号φ4 を
ｎチャネルＭＯＳトランジスタ136dのゲート電極に出力
し、このｎチャネルＭＯＳトランジスタ136dが導通状態
となり、接地電位ノード120 と出力ノード134 とが導通
するので、出力データDoutは図4 の(j) に示すように図
4 の(i) に示された接地電位パッド104 から遠い０番お
よび１番のデータピン105aおよび105bに出力される出力
データDoutが時刻t11 から時刻t13 の間に接地電位に立
ち下がるよりも速く立ち下がり、時刻t13 で接地電位と
なる。
【００３１】その後出力許可信号OEM が図4 の(b) に示
すように時刻t14 でＨレベルからＬレベルへと立ち下が
ると、この出力許可信号OEM を受けるＡＮＤゲート135
は図4 の(d) に示すようにＬレベルの信号φ2 をｎチャ
ネルＭＯＳトランジスタ136aのゲート電極に出力し、こ
のＬレベルの出力信号φ2 を受けるＡＮＤゲート136cは
図4 の(g) および(h) に示すようにＬレベルの信号φ4
をｎチャネルＭＯＳトランジスタ136dのゲート電極に出
力するので、ｎチャネルＭＯＳトランジスタ136aおよび
136dは非導通状態となり、出力データDoutは再びハイイ
ンピーダンス状態となる。
【００３２】上記したこの発明の実施例１においては、
接地電位パッド104 から遠くに位置するデータ出力回路
130 からの出力データDoutの立ち下がり時間を短くして
接地電位パッド104 の近くに位置するデータ出力回路13
0 からの出力データDoutの立ち下がり時間に合わせたの
で、接地電位パッド104 から遠くに位置するデータ出力
回路130 の立ち下がり時間が長いことによってアクセス
速度が遅くなることがない。
【００３３】実施例２． 以下にこの発明の実施例２である半導体集積装置につい
て、図5 および図6 に基づいて説明する。この実施例２
が上記したこの発明の実施例１と異なるのは、実施例１
では接地電位パッド104 から遠くに位置するデータ出力
回路130 からの出力データDoutの立ち下がり時間を短く
するために、このデータ出力回路130 における遅延回路
136bを構成するインバータの数を減らしたが、この実施
例２ではさらに図5 および図6 に示すようなデータ出力
回路130 からの出力データDoutが電源電位VCC に立ち上
がるときのリンギングを抑制するためにｎチャネルＭＯ
Ｓトランジスタ137aと、遅延回路137bと、ＡＮＤゲート
137cと、ｎチャネルＭＯＳトランジスタ137dとからなる
スイッチ回路137 を設け、図5 に示すように電源パッド
103 から離れた２番および３番のデータピン105cおよび
105dにそれぞれ接続されたデータ出力回路130 における
遅延回路137bを構成するインバータの数を、図6 に示さ
れた電源パッド103 から近い０番および１番のデータピ
ン105aおよび105bにそれぞれ接続されたデータ出力回路
130 における遅延回路137bを構成するインバータの数よ
りも減らしている点である。
【００３４】次に上記したこの発明の実施例２の動作に
ついて、図7 のタイミング図に基づいて説明する。まず
選択された4 つのメモリセルから読み出されたデータが
すべてＬレベルのときの動作は図4 に示された実施例１
の動作と同様であり、メモリセルから読み出されたデー
タがすべてＨレベルのときは、０番から３番までのデー
タピン105a 〜105d にそれぞれ隣接して接続されている
データ出力回路130 に入力される、メモリセルから読み
出されるデータの反転信号ZDD はどれも図7 の(a) に示
すようにＬレベルで、このＬレベルの反転信号ZDD を受
けるデータ出力回路130 におけるＡＮＤゲート135 は出
力許可信号OEM のレベルによらず図7 の(d) に示すよう
にＬレベルの信号φ2 を出力し、この出力信号φ2 をゲ
ート電極に受けるスイッチ回路136 におけるｎチャネル
ＭＯＳトランジスタ136aは非導通状態となり、Ｌレベル
の出力信号φ2 を受けるＡＮＤゲート136cは、遅延回路
136bからの遅延信号φ3 のレベルにかかわらずｎチャネ
ルＭＯＳトランジスタ136dのゲート電極に図7 の(f) に
示すようにＬレベルの出力信号φ4 を出力し、このｎチ
ャネルＭＯＳトランジスタ136dは非導通状態となる。
【００３５】そして、出力許可信号OEM が図7 の(b) に
示すように時刻t20 でＨレベルに立ち上がるまでは、こ
のＬレベルの出力許可信号OEM を受けるＡＮＤゲート13
2 は図7 の(c) に示すようにＬレベルの出力信号φ1 を
出力し、この出力信号φ1 をゲート電極に受けるスイッ
チ回路137 におけるｎチャネルＭＯＳトランジスタ137a
は非導通状態となる。またＬレベルの出力信号φ1 を受
けるＡＮＤゲート137cは、遅延回路137bからの遅延信号
φ5 のレベルによらずｎチャネルＭＯＳトランジスタ13
7dのゲート電極に図7 の(i) および(j) に示すようにＬ
レベルの出力信号φ6 を出力し、ｎチャネルＭＯＳトラ
ンジスタ137dは非導通状態となるので、出力ノード134
から出力される出力データDoutはハイインピーダンス状
態である。
【００３６】そして、出力許可信号OEM が図7 の(b) に
示すように時刻t20 でＨレベルに立ち上がると、この出
力許可信号OEM および反転信号ZDD を受けるＡＮＤゲー
ト132 は図7 の(c) に示すようにＨレベルに立ち上がる
信号φ1 をｎチャネルＭＯＳトランジスタ137aのゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ137a
が導通状態となり、電源電位ノード110 と出力ノード13
4 とが導通するので、出力データDoutは図7 の(k) およ
び(m) に示すように次第に上がり始める。
【００３７】さらに、時刻t20 でＨレベルに立ち上がる
ＡＮＤゲート132 からの出力信号φ1 を受ける、電源パ
ッド103 から遠い２番および３番のデータピン105cおよ
び105dにそれぞれ隣接したデータ出力回路130 における
遅延回路137bは、図7 の(h)に示すように遅延時間td3
だけ遅れた時刻t21 でＨレベルに立ち上がる遅延信号φ
5 を出力し、この遅延信号φ5 およびＨレベルのＡＮＤ
ゲート132 からの出力信号φ1 を受けるＡＮＤゲート13
7cは、図7 の(j) に示すようにＨレベルへ立ち上がる出
力信号φ6 をｎチャネルＭＯＳトランジスタ137dのゲー
ト電極に出力し、このｎチャネルＭＯＳトランジスタ13
7dが導通状態となり、電源電位ノード110 と出力ノード
134 とが導通するので、出力データDoutは図7 の(m) に
示すように速やかに立ち上がり、時刻t23 で電源電位V
CC となる。
【００３８】一方、時刻t20 でＨレベルに立ち上がるＡ
ＮＤゲート132 からの出力信号φ 1 を受ける、電源パッ
ド103 から近い０番および１番のデータピン105aおよび
105bにそれぞれ隣接したデータ出力回路130 における遅
延回路137bは、図7 の(g) に示すように遅延時間td3 よ
りも長い遅延時間td4 だけ遅れた時刻t22 でＨレベルに
立ち上がる遅延信号φ5 を出力し、この遅延信号φ5 お
よびＨレベルのＡＮＤゲート132 からの出力信号φ1 を
受けるＡＮＤゲート137cは、図7 の(i) に示すようにＨ
レベルへ立ち上がる出力信号φ6 をｎチャネルＭＯＳト
ランジスタ137dのゲート電極に出力し、このｎチャネル
ＭＯＳトランジスタ137dが導通状態となり、電源電位ノ
ード110 と出力ノード134 とが導通するので、出力デー
タDoutは図7 の(k) に示すように図7 の(m) に示された
電源パッド103 から遠い２番および３番のデータピン10
5cおよび105dに出力される出力データDoutが時刻t21 か
ら時刻t23 の間に電源電位VCC に立ち上がるよりも速く
立ち上がり、時刻t23 で電源電位VCC となる。
【００３９】その後出力許可信号OEM が図7 の(b) に示
すように時刻t24 でＨレベルからＬレベルへと立ち下が
ると、この出力許可信号OEM を受けるＡＮＤゲート132
は図7 の(c) に示すようにＬレベルの信号φ1 をｎチャ
ネルＭＯＳトランジスタ137aのゲート電極に出力し、こ
のＬレベルの出力信号φ1 を受けるＡＮＤゲート137cは
図7 の(i) および(j) に示すようにＬレベルの信号φ6
をｎチャネルＭＯＳトランジスタ137dのゲート電極に出
力するので、ｎチャネルＭＯＳトランジスタ137aおよび
137dは非導通状態となり、出力データDoutは再びハイイ
ンピーダンス状態となる。
【００４０】上記したこの発明の実施例２においては、
電源パッド103 から遠くに位置するデータ出力回路130
からの出力データDoutの立ち上がり時間を短くして電源
パッド103 の近くに位置するデータ出力回路130 からの
出力データDoutの立ち上がり時間に合わせたので、電源
パッド103 から遠くに位置するデータ出力回路130 の立
ち上がり時間が長いことによってアクセス速度が遅くな
ることがない。
【００４１】実施例３． 以下にこの発明の実施例３である半導体集積装置につい
て、図8 および図9 に基づいて説明する。この実施例３
で実施例１と異なるのは半導体集積装置におけるデータ
出力回路の具体的構成が違う点で、図8 は接地電位パッ
ド104 に近い２番および３番のデータピン105cおよび10
5dにそれぞれ隣接して接続されたデータ出力回路140 の
具体的回路図、図9 は接地電位パッド104 から離れてい
る０番および１番のデータピン105aおよび105bにそれぞ
れ接続されたデータ出力回路140の具体的回路図であ
る。
【００４２】図8 において、141 は反転信号ZDD を受
け、この反転信号ZDD をさらに反転した信号を出力する
インバータ、142 はこのインバータ141 からの出力と出
力許可信号OEM とを受け、これら２つの信号がともにＨ
レベルのときにＨレベルで、それ以外はＬレベルの信号
φ1 を出力する２入力ＡＮＤゲート、143 は電源電位ノ
ード110 と出力ノード144 との間に接続され、ゲート電
極にＡＮＤゲート142 からの出力信号φ1 を受けるｎチ
ャネルＭＯＳトランジスタ、145 は反転信号ZDDおよび
出力許可信号OEM を受け、これら２つの信号がともにＨ
レベルのときにＨレベルで、それ以外はＬレベルの信号
φ2 を出力する２入力ＡＮＤゲートである。
【００４３】146 は出力ノード144 と接地電位ノード12
0 との間に接続され、ＡＮＤゲート145 からの出力信号
φ2 を受けるスイッチ回路で、ＡＮＤゲート145 からの
出力信号φ2 を受け、この出力信号φ2 の反転信号φ3
をインバータ３段分の遅延時間td5 だけ遅れて出力し、
出力信号φ2 をインバータ４段分の遅延時間td6 だけ遅
延した遅延信号φ4 を出力する遅延回路146aと、ＡＮＤ
ゲート145 からの出力信号φ2 および遅延回路146aから
の反転信号φ3 を受け、これら２つの信号がともにＨレ
ベルのときにＨレベルで、それ以外はＬレベルの信号φ
5 を出力する２入力ＡＮＤゲート146bと、出力ノード14
4 と接地電位ノード120 との間に接続され、ゲート電極
にＡＮＤゲート146bからの出力信号φ5 を受けるｎチャ
ネルＭＯＳトランジスタ146cと、ＡＮＤゲート145 から
の出力信号φ2 および遅延回路146aからの遅延信号φ4
を受け、これら２つの信号がともにＨレベルのときにＨ
レベルで、それ以外はＬレベルの信号φ6 を出力する２
入力ＡＮＤゲート146dと、出力ノード144 と接地電位ノ
ード120 との間に接続され、ゲート電極にＡＮＤゲート
146dからの出力信号φ6 を受けるｎチャネルＭＯＳトラ
ンジスタ146eとにより構成されており、ｎチャネルＭＯ
Ｓトランジスタ146eはｎチャネルＭＯＳトランジスタ14
6cよりもサイズが大きく駆動能力が大きい。
【００４４】図9 は接地電位パッド104 から遠い０番お
よび１番のデータピン105aおよび105bにそれぞれ隣接し
て接続されるデータ出力回路140 の具体的回路図で、図
8 に示された接地電位パッド104 から近い２番および３
番のデータピン105cおよび105dにそれぞれ隣接して接続
されるデータ出力回路140 と異なっているのはＡＮＤゲ
ート145 からの出力信号φ2 を受け、この信号φ2 を遅
延した信号φ3 およびφ4 を出力するスイッチ回路146
における遅延回路146aが、２個のインバータにより構成
され遅延時間が短くされている点である。
【００４５】次に上記したこの発明の実施例３の動作に
ついて、図10のタイミング図に基づいて説明する。まず
選択された4 つのメモリセルから読み出されたデータは
すべてＬレベルとすると、０番から３番までのデータピ
ン105a〜105dにそれぞれ隣接して接続されているデータ
出力回路140 に入力される、メモリセルから読み出され
るデータの反転信号ZDD はどれも図10の(a) に示すよう
にＨレベルで、このＨレベルの反転信号ZDD を受けるデ
ータ出力回路140 におけるインバータ141 はＬレベルの
信号をＡＮＤゲート142 に出力するので、このＡＮＤゲ
ート142 は出力許可信号OEM のレベルによらず図10の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ143 は非導通状態となる。
【００４６】そして、出力許可信号OEM が図10の(b) に
示すように時刻t30 でＨレベルに立ち上がるまでは、こ
のＬレベルの出力許可信号OEM を受けるＡＮＤゲート14
5 は図10の(d) に示すようにＬレベルの出力信号φ2 を
出力し、この出力信号φ2 およびスイッチ回路146 にお
ける遅延回路146aからのＨレベルの信号φ3 を受けるＡ
ＮＤゲート146bは図10の(i) および(j) に示すようにＬ
レベルの信号φ5 を出力し、この出力信号φ5 をゲート
電極に受けるｎチャネルＭＯＳトランジスタ146cは非導
通状態となる。またＬレベルの出力信号φ2 を受けるＡ
ＮＤゲート146dは、遅延回路146aからの遅延信号φ4 の
レベルにかかわらずｎチャネルＭＯＳトランジスタ146e
のゲート電極に図10の(k) および(m) に示すようにＬレ
ベルの出力信号φ6 を出力し、このｎチャネルＭＯＳト
ランジスタ146eは非導通状態となるので、出力ノード14
4 から出力される出力データDoutはハイインピーダンス
状態である。
【００４７】そして、出力許可信号OEM が図10の(b) に
示すように時刻t30 でＨレベルに立ち上がると、この出
力許可信号OEM および反転信号ZDD を受けるＡＮＤゲー
ト145 は図10の(d) に示すようにＨレベルに立ち上がる
信号φ2 を出力し、この出力信号φ2 およびスイッチ回
路146 における遅延回路146aのインバータによる遅延の
ために図10の(e) および(f) に示すようにまだＨレベル
の信号φ3 を受けるＡＮＤゲート146bは図10の(i) およ
び(j) に示すようなＨレベルに立ち上がる信号φ5 をｎ
チャネルＭＯＳトランジスタ146cのゲート電極に出力
し、このｎチャネルＭＯＳトランジスタ146cが導通状態
となり、接地電位ノード120 と出力ノード144 とが導通
するので、出力データDoutは図10の(n) および(p) に示
すように次第に下がり始める。
【００４８】さらに、時刻t30 でＨレベルに立ち上がる
ＡＮＤゲート145 からの出力信号φ2 を受ける、接地電
位パッド104 から遠い０番および１番のデータピン105a
および105bにそれぞれ隣接して接続されたデータ出力回
路140 における遅延回路146aは、図10の(e) に示すよう
に遅延時間t d7 だけ遅れた時刻t31 でＬレベルに立ち下
がる信号φ3 を出力し、この信号φ3 を受けるＡＮＤゲ
ート146bは図10の(i)に示すようにＬレベルに立ち下が
る信号φ5 をｎチャネルＭＯＳトランジスタ146cのゲー
ト電極に出力するので、このｎチャネルＭＯＳトランジ
スタ146cは非導通状態となり、さらに遅延回路146aは図
10の(g) に示すように時刻t30 から遅延時間t d8 だけ遅
れた時刻t32 でＨレベルに立ち上がる遅延信号φ4 を出
力し、この遅延信号φ4 およびＨレベルのＡＮＤゲート
145 からの出力信号φ2 を受けるＡＮＤゲート146dは、
図10の(k) に示すようにＨレベルへ立ち上がる出力信号
φ6 をｎチャネルＭＯＳトランジスタ146eのゲート電極
に出力し、このｎチャネルＭＯＳトランジスタ146eが導
通状態となり、接地電位ノード120 と出力ノード144 と
が導通するので、出力データDoutは図10の(n) に示すよ
うに速やかに立ち下がり、時刻t35 で接地電位となる。
【００４９】一方、時刻t30 でＨレベルに立ち上がるＡ
ＮＤゲート145 からの出力信号φ2を受ける、接地電位
パッド104 から近い２番および３番のデータピン105cお
よび105dにそれぞれ隣接して接続されたデータ出力回路
140 における遅延回路146aは、図10の(f) に示すように
遅延時間t d7 よりもインバータ２段分長い遅延時間t d5
だけ遅れた時刻t33 でＬレベルに立ち下がる信号φ3 を
出力し、この信号φ3を受けるＡＮＤゲート146bは図10
の(j) に示すようにＬレベルに立ち下がる信号φ5 をｎ
チャネルＭＯＳトランジスタ146cのゲート電極に出力す
るので、このｎチャネルＭＯＳトランジスタ146cは非導
通状態となり、さらに遅延回路146aは図10の(h) に示す
ように時刻t30 から遅延時間t d6 だけ遅れた時刻t34 で
Ｈレベルに立ち上がる遅延信号φ4 を出力し、この遅延
信号φ4 およびＨレベルのＡＮＤゲート145 からの出力
信号φ2 を受けるＡＮＤゲート146dは、図10の(m) に示
すようにＨレベルへ立ち上がる信号φ6 をｎチャネルＭ
ＯＳトランジスタ146eのゲート電極に出力し、このｎチ
ャネルＭＯＳトランジスタ146eが導通状態となり、接地
電位ノード120 と出力ノード144 とが導通するので、出
力データDoutは図10の(p) に示すように図10の(n) に示
された接地電位パッド104 から遠い０番および１番のデ
ータピン105aおよび105bに出力される出力データDoutが
時刻t32 から時刻t35 の間に接地電位に立ち下がるより
も速く立ち下がり、時刻t35 で接地電位となる。
【００５０】その後出力許可信号OEM が図10の(b) に示
すように時刻t36 でＨレベルからＬレベルへと立ち下が
ると、この出力許可信号OEM を受けるＡＮＤゲート145
は図10の(d) に示すようにＬレベルの信号φ2 を出力
し、この出力信号φ2 を受けるＡＮＤゲート146bは図10
の(i) および(j) に示すようにＬレベルの信号φ5 をｎ
チャネルＭＯＳトランジスタ146cのゲート電極に出力
し、Ｌレベルの出力信号φ2 を受けるＡＮＤゲート146d
は図10の(k) および(m) に示すようにＬレベルの信号φ
6 をｎチャネルＭＯＳトランジスタ146eのゲート電極に
出力するので、ｎチャネルＭＯＳトランジスタ146cおよ
び146eは非導通状態となり、出力データDout は再びハイ
インピーダンス状態となる。
【００５１】上記したこの発明の実施例３においては、
実施例１と同様に接地電位パッド104 から遠くに位置す
るデータ出力回路140 からの出力データDoutの立ち下が
り時間を短くして接地電位パッド104 の近くに位置する
データ出力回路140 からの出力データDoutの立ち下がり
時間に合わせたので、接地電位パッド104 から遠くに位
置するデータ出力回路140 の立ち下がり時間が長いこと
によってアクセス速度が遅くなることがない。
【００５２】実施例４． 以下にこの発明の実施例４である半導体集積装置につい
て、図11および図12に基づいて説明する。図11は接地電
位パッド104 に近いデータピン105cおよび105dにそれぞ
れ隣接して接続されるデータ出力回路130 の具体的回路
図、図12は接地電位パッド104 から遠いデータピン105a
および105bにそれぞれ隣接して接続されるデータ出力回
路130 の具体的回路図で、この実施例４がこの発明の実
施例１と異なるのは、データ出力回路130 におけるスイ
ッチ回路136 の出力ノード134 と接地電位ノード120 と
の間にｎチャネルＭＯＳトランジスタ136eが追加されて
いる点である。この実施例４においても図4 に示した実
施例１と同様の動作をし、同様の効果を奏する。
【００５３】実施例５． 以下にこの発明の実施例５である半導体集積装置につい
て、図13に基づいて説明する。図13は図1 に示された半
導体チップ101 内に設けられた０番から３番までのデー
タピン105a〜105dにそれぞれ隣接して接続されているデ
ータ出力回路の具体的回路図で、この図13において210
は電源電位VCC が印加される電源電位ノード、230 は電
源電位ノード210 からの電源電位VCC および接地電位パ
ッド104から電源配線240 を介して接地電位を受け、さ
らに出力許可信号OEM およびメモリセルから読み出され
たデータの反転信号ZDD を受け、メモリセルから読み出
されたデータと同じレベルの出力データDoutをデータピ
ン105a〜105dにそれぞれ出力するデータ出力回路であ
る。
【００５４】このデータ出力回路230 において、231 は
反転信号ZDD を受け、この反転信号ZDD をさらに反転し
た信号を出力するインバータ、232 はこのインバータ23
1 からの出力と出力許可信号OEM とを受け、これら２つ
の信号がともにＨレベルのときにＨレベルで、それ以外
はＬレベルの信号φ1 を出力する２入力ＡＮＤゲート、
233 は電源電位ノード210 と出力ノード234 との間に接
続され、ゲート電極にＡＮＤゲート232 からの出力信号
φ1 を受けるｎチャネルＭＯＳトランジスタ、235 は反
転信号ZDD および出力許可信号OEM を受け、これら２つ
の信号がともにＨレベルのときにＨレベルで、それ以外
はＬレベルの信号φ2 を出力する２入力ＡＮＤゲートで
ある。
【００５５】236 は出力ノード234 と電源配線240 との
間に接続され、ＡＮＤゲート235 からの出力信号φ2 を
受けるスイッチ回路で、出力ノード234 と電源配線240
との間に接続され、ゲート電極に出力信号φ2 を受ける
ｎチャネルＭＯＳトランジスタ236aと、ＡＮＤゲート23
5 からの出力信号φ2 を受け、この信号φ2 を遅延した
信号φ3 を出力し、２個のインバータからなる遅延回路
236bと、この遅延回路236bからの遅延信号φ3 およびＡ
ＮＤゲート235 からの出力信号φ2 を受け、これら２つ
の信号がともにＨレベルのときにＨレベルで、それ以外
はＬレベルの信号φ4 を出力する２入力ＡＮＤゲート23
6cと、出力ノード234 と電源配線240 との間に接続さ
れ、ゲート電極にＡＮＤゲート236cからの出力信号φ4
を受け、ｎチャネルＭＯＳトランジスタ236aよりもサイ
ズが大きく駆動能力が大きいｎチャネルＭＯＳトランジ
スタ236dとから構成されている。
【００５６】そして、接地電位パッド104 に近い２番お
よび３番のデータピン105cおよび105dにそれぞれ隣接し
て接続されるデータ出力回路230 のスイッチ回路236 に
おけるｎチャネルＭＯＳトランジスタ236aおよび236dの
チャネル幅を小さくしたり、チャネル長を大きくするこ
とで、電流駆動能力を接地電位パッド104 から遠い０番
および１番のデータピン105aおよび105bにそれぞれ隣接
して接続されるデータ出力回路230 のスイッチ回路236
におけるｎチャネルＭＯＳトランジスタ236aおよび236d
の電流駆動能力よりも小さくし、このスイッチ回路236
の電流駆動能力を小さくしている。
【００５７】上記したこの発明の実施例５においては、
接地電位パッド104 に近い２番および３番のデータピン
105cおよび105dにそれぞれ隣接して接続されるデータ出
力回路230 のスイッチ回路236 の電流駆動能力を小さく
しているため、出力データDoutが接地電位に立ち下がる
ときに接地電位パッド104 から遠い０番および１番のデ
ータピン105aおよび105bにそれぞれ隣接して接続される
データ出力回路230 からの出力データDoutと同様にゆっ
くり立ち下がるのでアンダーシュートやリンギングが抑
制できる。
【００５８】実施例６． 上記した実施例５では接地電位パッド104 に近い２番お
よび３番のデータピン105cおよび105dにそれぞれ隣接し
て接続されるデータ出力回路230 のスイッチ回路236 に
おけるｎチャネルＭＯＳトランジスタ236aおよび236dの
チャネル幅を小さくしたり、チャネル長を大きくするこ
とで、電流駆動能力を接地電位パッド104 から遠い０番
および１番のデータピン105aおよび105bにそれぞれ隣接
して接続されるデータ出力回路230 のスイッチ回路236
におけるｎチャネルＭＯＳトランジスタ236aおよび236d
の電流駆動能力よりも小さくし、出力ノード234 からの
出力データDoutの接地電位への立ち下がりを遅くした
が、この実施例６では接地電位パッド104 からこの接地
電位パッド104 に近い２番および３番のデータピン105c
および105dにそれぞれ隣接して接続されるデータ出力回
路230 に至るまでの電源配線240 の抵抗を、例えばこの
電源配線240 の断面積を小さくしたりすることで大きく
している。そして実施例５と同様の効果を奏する。
【００５９】実施例７． 以下にこの発明の実施例７の半導体集積装置について、
図14の概略図に基づき説明する。図14において、301 は
半導体チップ、302 は半導体チップ301 内に設けられた
メモリセル群、303aおよび303bは外部から接地電位が印
加される接地電位パッド、304a、304bおよび304cは接地
電位パッド303aおよび303bで接続され、このチップ301
内に設けられた内部回路に接地電位を供給するための電
源配線である。そして内部回路を例えばセンスアンプ
群、周辺論理回路およびデータ出力回路のように３つの
グループに分け、この３つのグループを電源配線304a、
304bおよび304cにそれぞれ接続し、接地電位を供給して
いる。
【００６０】上記したこの発明の実施例７においては、
内部回路を３つのグループに分け、この３つのグループ
を電源配線304a、304bおよび304cにそれぞれ接続し、電
源線１本あたりに接続される素子数を少なくして寄生容
量を少なくしているので、安定した接地電位を供給でき
る。また、他のグループの回路から電源配線に流れる電
流による接地電位からの浮き上がりといった干渉がなく
なる。
【００６１】実施例８． 上記した実施例７では電源配線304a、304bおよび304cが
すべて２つの接地電位パッド303aおよび303bに接続され
ていたが、この実施例８では図15に示すように電源配線
304aおよび304bをそれぞれ接地電位パッド303aおよび30
3bにだけ接続している。そしてこの実施例８も実施例７
と同様の効果を奏する。この実施例８の場合、電源配線
304aおよび304bは図15に示すように交差してしまうの
で、この交差する部分は例えば下層の１アルミから上層
の２アルミに変えるなど、層を変えて配線する必要があ
る。上記した実施例７および実施例８では図14および図
15に示すように電源配線はループ状となっているが、メ
ッシュ状でもよい。ただしこの場合、上記のように層を
変えて配線する必要がある。
【００６２】実施例９． 以下にこの発明の実施例９の半導体集積装置について、
図16の概略図に基づき説明する。図16において311 は半
導体チップ、312 は半導体チップ311 内に設けられたメ
モリセル群、313aおよび313bは外部から接地電位が印加
される接地電位パッド、314 は接地電位パッド313aおよ
び313bに接続され、このチップ311 内に設けられた内部
回路に接地電位を供給するための電源配線で、半導体チ
ップ311の周辺にループ状に設けられ、このループ状の
電源配線314 は図16の右側で開いている。
【００６３】上記したこの発明の実施例９においては電
源配線314 を完全なループにしないことによりインダク
タンスを低減したので、半導体チップ311 を突き抜ける
磁束の影響で電源配線314 の電位が接地電位から変動す
るのを抑制できる。
【００６４】
【発明の効果】以上のようにこの発明によれば、所定電
位が印加されるパッドとの間の配線抵抗が高い第２のデ
ータ出力手段が、所定電位を出力するのが速い半導体集
積装置を得ることができる。また、所定電位が印加され
るパッドとの間の配線抵抗が低い第２のデータ出力手段
が、所定電位を出力するときのアンダー（またはオーバ
ー）シュートやリンギングが抑制された半導体集積装置
を得ることができる。また、所定電位が印加されるパッ
ドとの間の配線が短い第２のデータ出力手段が、所定電
位を出力するときのアンダー（またはオーバー）シュー
トやリンギングが抑制された半導体集積装置を得ること
ができる。
【図面の簡単な説明】
【図１】 この発明の実施例１から６までの半導体集積
装置の該略図である。
【図２】 この発明の実施例１の接地電位パッドに近い
データ出力回路の回路図である。
【図３】 この発明の実施例１の接地電位パッドから遠
いデータ出力回路の回路図である。
【図４】 この発明の実施例１の動作を示すタイミング
図である。
【図５】 この発明の実施例２の電源パッドから遠いデ
ータ出力回路の回路図である。
【図６】 この発明の実施例２の電源パッドに近いデー
タ出力回路の回路図である。
【図７】 この発明の実施例２の動作を示すタイミング
図である。
【図８】 この発明の実施例３の接地電位パッドに近い
データ出力回路の回路図である。
【図９】 この発明の実施例３の接地電位パッドから遠
いデータ出力回路の回路図である。
【図１０】 この発明の実施例３の動作を示すタイミン
グ図である。
【図１１】 この発明の実施例４の接地電位パッドに近
いデータ出力回路の回路図である。
【図１２】 この発明の実施例４の接地電位パッドから
遠いデータ出力回路の回路図である。
【図１３】 この発明の実施例５のデータ出力回路の回
路図である。
【図１４】 この発明の実施例７の半導体集積装置の概
略図である。
【図１５】 この発明の実施例８の半導体集積装置の該
略図である。
【図１６】 この発明の実施例９の半導体集積装置の該
略図である。
【図１７】 従来の半導体集積装置の概略図である。
【図１８】 従来の半導体集積装置におけるデータ出力
回路の回路図である。
【図１９】 従来の半導体集積装置の動作を示すタイミ
ング図である。
【図２０】 従来の半導体集積装置の動作を示すタイミ
ング図である。
【符号の説明】
101 半導体チップ 103 電源パッド 104 接地電位パッド 105 データピン 106 電源配線 107 電源配線 130 データ出力回路 136 スイッチ回路 137 スイッチ回路 140 データ出力回路 146 スイッチ回路 230 データ出力回路 236 スイッチ回路 240 電源配線 301 半導体チップ 303 接地電位パッド 304 電源配線 311 半導体チップ 313 接地電位パッド 314 電源配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鶴田 孝弘 伊丹市瑞原４丁目１番地 三菱電機株式 会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭62−200745（ＪＰ，Ａ) 特開 平１−222515（ＪＰ，Ａ) 特開 昭58−124262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップ内に設けられ所定電位が印
    加されるパッド、 前記パッドに接続され、前記所定電位を伝達する配線、 前記パッドから前記配線を介して前記所定電位を受け、
    前記チップ内に設けられた第１のデータ端子と前記配線
    との間に接続され、導通状態となって第１の遅延時間経
    過すると電流駆動能力が上がる第１のスイッチ手段を含
    み、前記チップ内から受ける第１のデータのレベルに応
    じて前記所定電位を前記第１のデータ端子に出力する第
    １のデータ出力手段、および前記パッドから前記配線を
    介して前記所定電位を受け、前記チップ内に設けられた
    第２のデータ端子と前記配線との間に接続され、導通状
    態となって前記第１の遅延時間よりも短い第２の遅延時
    間で電流駆動能力が上がるとともに、前記パッドとの間
    の配線の抵抗値が前記パッドと前記第１のスイッチ手段
    との間の配線の抵抗値よりも高い第２のスイッチ手段を
    含み、前記チップ内から受ける第２のデータのレベルに
    応じて前記所定電位を前記第２のデータ端子に出力する
    第２のデータ出力手段を備える半導体集積装置。
  2. 【請求項２】 半導体チップ内に設けられ所定電位が印
    加されるパッド、 前記パッドに接続され、前記所定電位を伝達する配線、 前記パッドから前記配線を介して前記所定電位を受け、
    前記チップ内に設けられた第１のデータ端子と前記配線
    との間に接続され、第１の電流駆動能力を有する第１の
    スイッチ手段を含み、 前記チップ内から受ける第１のデータのレベルに応じて
    前記所定電位を前記第１のデータ端子に出力する第１の
    データ出力手段、および前記パッドから前記配線を介し
    て前記所定電位を受け、前記チップ内に設けられた第２
    のデータ端子と前記配線との間に接続され、前記第１の
    電流駆動能力より小さい第２の電流駆動能力を有し、前
    記パッドとの間の配線の抵抗値が前記パッドと前記第１
    のスイッチ手段との間の配線の抵抗値よりも低い第２の
    スイッチ手段を含み、前記チップ内から受けるデータの
    レベルに応じて前記所定電位を前記第２のデータ端子に
    出力する第２のデータ出力手段を備える半導体集積装
    置。
  3. 【請求項３】 半導体チップ内に設けられ所定電位が印
    加されるパッド、 前記パッドに接続され、所定の単位長さあたりの抵抗値
    を有する第１の部分と前記所定の単位長さあたりの抵抗
    値よりも大きい単位長さあたりの抵抗値を有する第２の
    部分とを含む配線、 前記パッドから前記配線の第１の部分を介して前記所定
    電位を受け、前記チップ内に設けられた第１のデータ端
    子と前記配線との間に接続された第１のスイッチ手段を
    含み、前記チップ内から受ける第１のデータのレベルに
    応じて前記所定電位を前記第１のデータ端子に出力する
    第１のデータ出力手段、および前記パッドから前記配線
    の第２の部分を介して前記所定電位を受け、前記チップ
    内に設けられた第２のデータ端子と前記配線との間に接
    続され、前記パッドとの間の配線の長さが前記パッドと
    前記第１のスイッチ手段との間の配線の長さよりも短い
    第２のスイッチ手段を含み、前記チップ内から受ける第
    ２のデータのレベルに応じて前記所定電位を第２のデー
    タ端子に出力する第２のデータ出力手段を備える半導体
    集積装置。
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