DE3448455C2 - - Google Patents
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Description
Die Erfindung betrifft eine
integrierte Halbleiterschaltung der im Oberbegriff
des Patentanspruchs 1 genannten Art. Solche Schaltungen
sind allgemein bekannt.
Fig. 1 zeigt ein Blockschaltbild einer integrierten
Halbleiter-Logikschaltung IC mit TTL-Pegeln als Eingangs-
und Ausgangspegel und CMOS-Pegel als interne Logik-Pegel.
Die Schaltung IC nach Fig. 1 weist einen Eingangspuffer
10 zur Pegelumsetzung von Eingangssignalen mit TTL-Pegeln
an den Klemmen IN1, IN2, . . . INn in Signale auf CMOS-Pegeln,
einen internen Logik-Block 11 zur Ausführung von logischen
Operationen auf den CMOS-Pegeln sowie einen Ausgangspuffer
12 zur Pegelumsetzung der auf CMOS-Pegel befindlichen Ausgangssignale
des internen Logik-Blockes 11 in Ausgangssignale
mit TTL-Pegeln an den Klemmen OUT1, OUT2, . . . OUTm. Die einzelnen
Schaltkreise 10, 11 und 12 werden mit einer Versorgungsspannung
VCC von 5 V gespeist und sind in geeigneter
Weise geerdet.
Eine den Eingangsklemmen IN1, IN2, . . . INn des Eingangspuffers
10 zuzuführende Hochpegel-Eingangsspannung ViH10 ist
auf 2,0 V oder darüber eingestellt, während eine Niederpegel-
Eingangsspannung ViL10 auf 0,8 V oder darunter eingestellt
ist. Dementsprechend ist eine Eingangs-Schwellenspannung Vith10
bezüglich der Eingangsklemmen IN1, IN2, . . . INn des Eingangspuffers
10 auf 1,3 bis 1,5 V, also zwischen 0,8 und 2,0 V,
eingestellt.
Andererseits sind die am Ausgang des Eingangspuffers 10
auftretenden Hochpegel- und Niederpegel-Ausgangsspannungen
VoH10 bzw. VoL10 so eingestellt, daß sie gleich sind den
Hochpegel- bzw. Niederpegel-Eingangsspannungen ViH11 bzw.
ViL11 des internen Logik-Blockes 11. Bezeichnet man die
Schwellenspannungen eines P-Kanal-MOSFETs und eines N-Kanal-
MOSFETs, die einen CMOS-Inverter in dem internen Logik-Block
11 bilden, mit VTP bzw. VTN sowie die Versorgungsspannung
mit VCC, so werden die obigen Spannungen folgendermaßen
eingestellt:
VoH10 = ViH11 < VCC- | VTP | (1)
VoL10 = ViL11 < VTN (2)
Liegt VCC bei 5 V, | VTP | bei 0,6 V und VTN bei 0,6 V,
so werden VoH10 und ViH11 auf über 4,4 V sowie VoL10 und ViL11
auf unter 0,6 V eingestellt.
Demgemäß liegt die Schwellenspannung Vith11 am Logik-
Eingang des CMOS-Inverters in dem internen Logik-Block 11
bei etwa 2,5 V.
In ähnlicher Weise werden die Hochpegel-Ausgangsspannung
VoH11 des internen Logik-Blockes 11 sowie die Hochpegel-Eingangsspannung
ViH12 des Ausgangspuffers 12 auf über 4,4 V, die
Niederpegel-Ausgangsspannung VoL11 des internen Logik-Blockes
11 und die Niederpegel-Eingangsspannung ViL12 des Ausgangspuffers
12 auf unter 0,6 V eingestellt, wobei die Schwellenspannung
Vith12 des Logik-Einganges des Ausgangspuffers 12
bei etwa 2,5 V liegt.
Um die Ausgangssignale mit TTL-Pegeln zu erzeugen, ist
die Hochpegel-Ausgangsspannung VoH12 des Ausgangspuffers 12
auf 2,7 V oder darüber und seine Niederpegel-Ausgangsspannung
VoL12 auf 0,5 V oder darunter eingestellt.
Das Schaltbild nach Fig. 2 zeigt einen Eingangspuffer 10,
der aus P-Kanal-MOSFETs Mp1, Mp2, N-Kanal-MOSFETs Mn1, Mn2,
Mn3 sowie einem Widerstand Rp aufgebaut ist. Die Gate-, Source-
und Drain-Elektroden der MOSFETs sind jeweils mit den Symbolen
g, s bzw. d bezeichnet.
Gemäß Fig. 2 sind eine aus den FETs Mp1 und Mn1 aufgebaute
erste CMOS-Inverterstufe sowie eine aus den FETs Mp2
und Mn2 aufgebaute zweite CMOS-Inverterstufe in Kaskade
geschaltet. Die Schaltungselemente Rp und Mn3 bilden eine
Gate-Schutzschaltung zum Schutz der Gate-Isolierfilme der
FETs Mp1 und Mn1. Eine an die Drain-Elektroden der FETs Mp2
und Mn2 der zweiten CMOS-Inverterstufe angeschlossene Ausgangskapazität
Cs wird in ihrem Wert in Wirklichkeit von den
Drain-Kapazitäten der FETs Mp2 und Mn2, der Verdrahtungs-
Streukapazität zwischen dem Ausgang des Eingangspuffers 10
und dem Eingang des internen Logik-Blockes 11 sowie der Eingangskapazität
des internen Logik-Blockes 11 bestimmt.
Das Verhältnis W/L zwischen der Kanalbreite W und der
Kanallänge L der verschiedenen MOSFETs ist auf folgende Werte
eingestellt: Mp1=27/3,5; Mp2=42/3; Mn1=126/3,5; Mn2=
42/3 und Mn3=15/3. Der Widerstand Rp ist auf einen Wert
von 2 KΩ eingestellt.
Fig. 3 zeigt die Abhängigkeit der Ausbreitungs-Laufzeiten
tpHL und tpLH (Ordinate des Diagramms) des Eingangspuffers
10 in Fig. 2 von der Ausgangskapazität Cs (Abszisse).
Wie in Fig. 35 veranschaulicht, ist die erste Ausbreitungs-
Laufzeit tpHL als diejenige Zeitspanne definiert,
die zwischen dem Zeitpunkt, zu dem ein Eingangssignal INPUT
seinen 50%-Grenzwert überschreitet, und dem Zeitpunkt vergeht,
zu dem ein Ausgangssignal OUTPUT von einem hohen auf
einen niedrigen Pegel seinen 50%-Grenzwert überschreitet.
Ferner ist die zweite Ausbreitungs-Laufzeit tpLH als diejenige
Zeitspanne definiert, die zwischen dem Zeitpunkt, zu dem
das Eingangssignal INPUT seinen 50%-Grenzwert überschreitet,
und dem Zeitpunkt vergeht, zu dem das Ausgangssignal OUTPUT
vom niedrigen auf den hohen Pegel seinen 50%-Grenzwert überschreitet.
In Fig. 35 ist mit tf eine Abfallszeit und mit
tr eine Anstiegszeit bezeichnet.
Wie aus Fig. 3 hervorgeht, beträgt die Abhängigkeit
KHL (=ΔtpHL/ΔCs) der ersten Ausbreitungs-Laufzeit tpHL des
Eingangspuffers 10 in Fig. 2 von der Ausgangskapazität Cs
etwa 0,8 ns/pF und die Abhängigkeit KLH (=ΔtpLH/ΔCs) der
zweiten Ausbreitungs-Laufzeit tpLH von der Ausgangskapazität
Cs etwa 1,4 ns/pF. Beide Werte sind hoch.
Um die Eingangs-Schwellenspannung Vith10 des Eingangspuffers
10 in Fig. 2 auf etwa 1,3 bis 1,5 V einzustellen,
werden die Verhältnisse W/L zwischen Kanalbreite und Kanallänge
der FETs Mp1 und Mn1 der ersten CMOS-Inverterstufe
stark unterschiedlich gemacht; um die Abhängigkeiten KHL
und KLH der jeweiligen Ausbreitungs-Laufzeiten tpHL und
tpLH von der Ausgangskapazität zu verringern, werden ferner
die Verhältnisse W/L der FETs Mp2 und Mn2 der zweiten CMOS-
Inverterstufe auf den hohen Wert von 42/3 eingestellt, um
die Kanal-Leitwerte dieser FETs Mp2 und Mn2 zu erhöhen.
Um die beiden Kapazitätsabhängigkeiten KHL und KLH
zu reduzieren, können die Verhältnisse W/L der FETs Mp2 und
Mn2 der zweiten CMOS-Inverterstufe immer stärker erhöht werden.
Aus dem nachstehend angegebenen Grund führt dies jedoch
zu einer deutlichen Erhöhung im Platzbedarf des Eingangspuffers
10 auf der Oberfläche des betreffenden IC-Chips und
stellt somit ein Hindernis für die Erhöhung der Integrationsdichte
dar.
Bei der Herstellung integrierter Schaltungen
wird gegenwärtig die Strukturverfeinerung vorangetrieben.
Bei einer auf der Belichtung mit UV-
Strahlung beruhenden Fotolithographie beträgt der
untere Grenzwert für die Kanallänge L eines MOSFETs 3 µm.
Um das Verhältnis W/L eines MOSFETs auf einen hohen Wert
zu bringen, muß daher die Kanalbreite W auf einen außerordentlich
hohen Wert eingestellt werden. Dadurch steigt letzten
Endes der von einem MOSFET belegte Platz deutlich an.
Der in dem Schaltbild nach Fig. 4 dargestellte Ausgangspuffer
12 ist aus einem P-Kanal-MOSFET Mp4 und
einem N-Kanal-MOSFET Mn4 aufgebaut. Wiederum sind die Gate-,
Source- und Drain-Elektroden der MOSFETs mit den Symbolen
g, s bzw. d bezeichnet.
In der integrierten Schaltung IC liegt das Ausgangssignal
mit CMOS-Pegel von dem internen Logik-Block 11 an
den Gate-Elektroden der FETs Mp4 und Mn4 des Ausgangspuffers
12. Die Klemme Nr. 30 wird mit der Versorgungsspannung
VCC von 5 V gespeist. Um die Schwellenspannung
Vith12 des Logik-Einganges des Ausgangspuffers 12 auf etwa
2,5 V einzustellen, werden daher die Verhältnisse W/L der
FETs Mp4 und Mn4 auf gleiche Werte eingestellt.
Fig. 4 zeigt ferner eine TTL-Schaltung 14, die über
die Klemme Nr. 35 der Versorgungsspannung VCC von 5 V gespeist
wird. Das Ausgangssignal mit TTL-Pegel des Ausgangspuffers
12 wird an der Klemme Nr. 20 abgenommen und über die
Klemme Nr. 32 einem Emitter des Viel-Emitter-Transistors
Q1 der TTL-Schaltung 14 zugeführt.
Als TTL-Schaltungen sind der Standard-TTL-Kreis, die
Schottky-TTL-Schaltung, die Schottky-TTL-Schaltung mit geringer
Leistung sowie die weiterentwickelte Schottky-TTL-Schaltung
mit geringer Leistung bekannt. Die Charakteristiken
dieser Schaltungen weichen natürlich etwa voneinander
ab.
Das Ausgangssignal des Ausgangspuffers 12 muß eine große
Anzahl von Eingängen der TTL-Schaltung 14 gleichzeitig und
parallel ansteuern. Ein Kriterium für die Ansteuerfähigkeit
besteht darin, daß die Schaltung in der Lage sein soll,
zwanzig Eingänge von Schottky-TTL-Schaltungen mit niedriger
Leistung parallel anzusteuern.
Liegt der Ausgang des Ausgangspuffers 12 auf seinem
niedrigen Pegel, so fließt ein Niederpegel-Eingangsstrom IIL
von 0,4 mA von einem Eingang der Schottky-TTL-Schaltung geringer
Leistung in die Drain-Source-Strecke des N-Kanal-
MOSFETs Mn4 des Ausgangspuffers 12. Demgemäß muß der FET
Mn4 einen Gesamtstrom von 8 mA führen, damit der Ausgangspuffer
12 die genannten zwanzig Eingänge auf den niedrigen
Pegel ansteuern kann.
Andererseits muß, wie bereits erörtert, die Niederpegel-
Ausgangsspannung VoL12 des Ausgangspuffers 12 auf 0,5 V
oder darunter liegen. Deshalb muß der Einschalt-Widerstand
RON des N-Kanal-MOSFETs Mn4 des Ausgangspuffers 12 auf
einen kleinen Wert von etwa 0,5 V/8 mA=62,5 Ω eingestellt
werden.
Um den Einschaltwiderstand RON des FETs Mn4 auf einen
derart niedrigen Wert zu bringen, muß das Verhältnis W/L des
FETs Mn4 einen sehr großen Wert von 700/3 bis 1000/3 haben.
Dabei müssen, wie oben angegeben, die Verhältnisse W/L der
beiden FETs Mp4 und Mn4 gleiche Werte haben, um die Schwellenspannung
Vith12 am Logik-Eingang des Ausgangspuffers 12
auf etwa 2,5 V einzustellen. Infolgedessen muß auch das Verhältnis
W/L des P-Kanal-MOSFETs Mp4 des Ausgangspuffers 12
auf den sehr hohen Wert von 700/3 bis 1000/3 eingestellt werden.
Diese Tatsache bringt wiederum einen deutlichen Anstieg
im Platzbedarf des Ausgangspuffers 12 auf der Oberfläche des
IC-Chips mit sich und behindert eine Erhöhung der Integrationsdichte.
Außerdem verursacht sie aus dem folgenden Grund eine
erhebliche Verringerung in der Schaltgeschwindigkeit des
internen Logik-Blockes 11.
Werden beide Verhältnisse W/L der beiden MOSFETs Mp4
und Mn4 des Ausgangspuffers 12 auf hohe Werte eingestellt,
so nehmen die Gate-Kapazitäten dieser MOSFETs proportional
hohe Werte an. Da die Gate-Kapazitäten der FETs Mp4 und Mn4
die Ausgangs-Lastkapazität des internen Logik-Blockes 11
bilden, bewirken dies Gate-Kapazitäten und der Ausgangswiderstand
des internen Logik-Blockes 11 ein Absinken der
Schaltgeschwindigkeit des internen Logik-Blockes 11.
Da ferner das Ausgangssignal des Ausgangspuffers 12
nicht nur von der externen Ausgangsklemme (Nr. 20) der integrierten
Schaltung IC abgenommen, sondern auch der großen
Anzahl von Eingangsklemmen der TTL-Schaltung 14 über eine externe
Verdrahtung zugeführt wird, nimmt die Ausgangs-Lastkapazität
Cx des Ausgangspuffers 12 oft einen sehr großen Wert an.
In dem Diagramm nach Fig. 5 ist die Abhängigkeit der Ausbreitungs-
Laufzeiten tpHL und tpLH (Ordinate) von der Ausgangs-
Lastkapazität Cx (Abszisse) des Ausgangspuffers 12 in
Fig. 4 dargestellt. Wie aus Fig. 5 ersichtlich, beträgt
die Kapazitätsabhängigkeit KHL (=ΔtpHL/ΔCx) der ersten
Ausbreitungs-Laufzeit tpHL des Ausgangspuffers 12 in Fig. 4
etwa 0,3 ns/pF und die Kapazitätsabhängigkeit KLH (=ΔtpLH/ΔCx)
der zweiten Ausbreitungs-Laufzeit tpLH etwa 0,17 ns/pF.
Beide Werte sind groß.
Zusammenfassend weist also der Eingangspuffer 10 nach Fig. 2
folgende Probleme auf:
- (1) Um die Abhängigkeit der Ausbreitungs-Laufzeiten des Eingangspuffers 10 von der Ausgangskapazität zu verringern, müssen die Verhältnisse W/L beider MOSFETs Mp2 und Mn2 der zweiten CMOS-Inverterstufe des Eingangspuffers 10 groß gemacht werden, was eine Erhöhung der Integrationsdichte behindert. Insbesondere dann, wenn es sich bei der integrierten Schaltung IC um eine solche des Master-Slice-Typs oder des Semi-Custom-Gate-Array-Typs handelt, besteht die Möglichkeit, daß eine große Anzahl von Gate-Eingangsklemmen in dem internen Logik-Block 11 an den Ausgang des Eingangspuffers 10 angeschlossen sind. Wird nun die Ausgangskapazität Cs des Eingangspuffers 10 sehr groß, so wird das genannte Problem ganz erheblich.
- (2) Die erste Stufe des Eingangspuffers 10 wird von dem CMOS-Inverter Mp1, Mn1 gebildet. Daher reicht selbst bei Vorhandensein der aus den Schaltungselementen Rp und Mn3 aufgebauten Gate-Schutzschaltung die Durchbruchspannung der Gate-Isolierfilme beider MOSFETs Mp1, Mn1 gegen Spannungsspitzen von der Eingangsklemme IN1 nicht aus.
Weiterhin ist der Ausgangspuffer 12 nach Fig. 4 mit folgenden Problemen
behaftet:
- (3) Um die Schwellenspannung Vith12 des Logik-Einganges des Ausgangspuffers 12 auf etwa 2,5 V einzustellen und um die Stromabgabefähigkeit am Niederpegelausgang des Ausgangspuffers 12 zu erhöhen, müssen die Verhältnisse W/L beider MOSFETs Mp4 und Mn4 auf gleich hohe Werte eingestellt werden, was wiederum eine Erhöhung der Integrationsdichte behindert.
- (4) Werden die Verhältnisse W/L beider MOSFETs Mp4 und Mn4 des Ausgangspuffers groß gemacht, so steigen auch die Gate-Kapazitäten dieser MOSFETs. Diese Gate-Kapazitäten und der Ausgangswiderstand des internen Logik-Blockes 11 führt weiterhin zu einer Absenkung der Schaltgeschwindigkeit des internen Logik-Blockes 11. Insbesondere dann, wenn die Ausgangsstufe des internen Logik-Blockes 11 aus MOSFETs mit hohem Ausgangswiderstand aufgebaut ist, wird das Absinken der Schaltgeschwindigkeit zu einem deutlichen Problem.
- (5) Da der Ausgangspuffer 12 aus den MOSFETs Mp4 und Mn4 aufgebaut ist, wird die Abhängigkeit der Ausbreitungs- Laufzeiten von der Ausgangs-Lastkapazität Cx groß. Insbesondere dann, wenn eine große Anzahl von Eingangsklemmen der TTL-Schaltung 14 an den Ausgang des Ausgangspuffers 14 angeschlossen ist, wird dieses Problem bedeutsam.
Aus der JP 52-58 450 A2 ist eine Ausgangsschaltung bekannt,
die zur Takt-Ansteuerung für einen MIS-RAM bipolare Transistoren
enthält.
Die FR 15 81 837 offenbart Bipolar-CMOS-Anordnungen für
Einzelschaltkreise. Diese Druckschrift beschreibt einen Inverter,
dessen Eingangsstufe eine CMOS-Schaltung und dessen Ausgangsstufe
bipolare Transistoren aufweist. Außerdem werden
entsprechend aufgebaute NOR- bzw. NAND-Gatter gezeigt.
Die EP 00 99 100 A1 (nachveröffentlicht) beschreibt Bipolar-
CMOS-Einzelschaltkreise (Gatter) mit speziellen Entladungseinrichtungen.
Aus der JP 51-1 39 223 A1 ist schließlich noch ein Pegelumsetzer
bekannt, der zur Umwandlung des Signalpegels einer
TTL-Logikschaltung in den Signalpegel einer MIS-Logikschaltung
unter Verwendung von p-Kanal-MOSFETs dient.
Der Erfindung liegt die Aufgabe zugrunde, bei der eingangs
genannten integrierten Halbleiterschaltung die mögliche Integrationsdichte
zu erhöhen, die Abhängigkeit der Arbeitsgeschwindigkeit von der Ausgangskapazität zu verringern sowie diese
Arbeitsgeschwindigkeit zu erhöhen.
Diese Aufgabe wird erfindungsgemäß mit den im Kennzeichen
des Patentanspruchs 1 angegebenen Merkmalen gelöst.
Die vorliegende Erfindung ist somit auf eine besondere Verwendung
von Bipolar-CMOS-Schaltungen gerichtet, bei denen sich
eine schnelle Verarbeitung ohne erhöhten Leistungsverbrauch
ergibt.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen
der Schaltung nach Anspruch 1 beschrieben.
Ausführungsbeispiele für die integrierte Halbleiterschaltung werden
nachstehend anhand der Zeichnungen näher erläutert. In den
Zeichnungen zeigt
Fig. 1 ein Blockschaltbild einer allgemein bekannten integrierten Halbleiter-
Logikschaltung IC,
Fig. 2 ein Schaltbild eines ebenfalls bekannten
Eingangspuffers,
Fig. 3 die Abhängigkeit der Ausbreitungs-Laufzeiten
des Eingangspuffers nach Fig. 2 von der Ausgangskapazität,
Fig. 4 ein Schaltbild eines bekannten
Ausgangspuffers,
Fig. 5 die Abhängigkeit der Ausbreitungs-Laufzeit des
Ausgangspuffers nach Fig. 4 von der Ausgangs-Lastkapazität,
Fig. 6 ein Blockschaltbild einer integrierten Halbleiter-
Logikschaltung zur Erläuterung der vorliegenden
Erfindung,
Fig. 7 und 8 Schaltungsbeispiele für das CMOS-NAND-
Glied 211 in der Schaltung nach Fig. 6,
Fig. 9 und 10 Schaltungsbeispiele für das CMOS-NOR-Glied
21l in der Schaltung nach Fig. 6,
Fig. 11 und 12 Schaltungsbeispiele für CMOS-RS-Flipflops
in dem internen Logik-Block 21 der Schaltung nach
Fig. 6,
Fig. 13 ein Schaltungsbeispiel für ein CMOS-gesteuertes
RS-Flipflop in dem internen Logik-Block 21 in der Schaltung
nach Fig. 6,
Fig. 14 bis 31 Schaltbilder für verschiedene Schaltungen
des Pegelumsetzers 201 des Eingangspuffers 20 der Schaltung nach Fig. 6,
Fig. 32 bis 34 und 36 Schaltbilder von verschiedenen
Schaltungen des Pegelumsetzers 221 des Ausgangspuffers 22
der Schaltung nach Fig. 6,
Fig. 35 ein Diagramm der Eingangs- und Ausgangs-Signalverläufe
zur Bestimmung der ersten und der zweiten Ausbreitungslaufzeit
tpHL, tpLH,
Fig. 37 die räumliche Anordnung verschiedener Schaltungsblöcke
auf der Oberfläche eines Halbleiterchips in einer
integrierten Halbleiter-Logikschaltung gemäß Fig. 6,
Fig. 38 ein Strukturdiagramm zur Veranschaulichung
der Verbindung eines Halbleiterchips mit der Anschlußleitung
LT eines Leiterrahmens LF sowie des Anschlusses von Bonddrähten
in einer integrierten Halbleiter-Logikschaltung gemäß
Fig. 6,
Fig. 39 eine schematische Darstellung einer fertigen
Schaltung nach
dem Eingießen in Kunstharz und
Fig. 40 ein Blockschaltbild eines elektronischen
Systems mit einer integrierten Halbleiterschaltung, wobei diese
sowie eine weitere
Schaltung als Kompaktbaustein auf einer Leiterplatte angeordnet
sind.
Die in dem Blockschaltbild der Fig. 6 dargestellte
integrierte Schaltung umfaßt einen Eingangspuffer 20 zur
TTL-CMOS-Pegelumsetzung, der eine Funktion ähnlich dem
Eingangspuffer 10 nach Fig. 1 ausführt, ferner einen internen
Logik-Block 21, der ähnlich wie der interne Logik-Block 11
in Fig. 1 mit CMOS-Pegeln arbeitet, sowie einen Ausgangspuffer
22 zur CMOS-TTL-Pegelumsetzung, der eine Funktion
ähnlich wie der Ausgangspuffer 12 in Fig. 1 ausführt. Die
einzelnen Schaltungen 20, 21 und 22 werden über die Klemme
Nr. 30 mit einer Versorgungsspannung VCC von 5 V beaufschlagt
und sind über die Klemme Nr. 31 in geeigneter Weise geerdet.
Der Eingangspuffer 20 weist eine Vielzahl von TTL-CMOS-
Pegelumsetzern 201, 202, . . . 20n auf, deren jeweilige Eingänge
mit den Klemmen Nr. 1, Nr. 2, . . . Nr. 19 und dessen jeweilige
Ausgänge über Aluminium-Verdrahtungsschichten innerhalb
der Schaltung IC mit dem internen Logik-Block 21 verbunden
sind.
Der interne Logik-Block 21 enthält CMOS-NAND-Glieder 211
bis 214, CMOS-NOR-Glieder 21(l-1), 21l sowie, falls erforderlich,
CMOS-Antivalenzglieder, CMOS-Übertragungsglieder, CMOS-
Inverter usw.
Wie in Fig. 7 beispielsweise gezeigt, ist das CMOS-
NAND-Glied 211 aus einer reinen CMOS-Schaltung aufgebaut,
die P-Kanal-MOSFETs M1, M2 und N-Kanal-MOSFETs M3, M4 enthält.
Das CMOS-NAND-Glied 211 gemäß Fig. 8 ist
als Quasi-CMOS-Schaltung aufgebaut, die außerdem
NPN-Transistoren Q1, Q2 sowie Widerstände R1, R2
enthält. Da die Ausgangsstufe einer derartigen Quasi-CMOS-
Schaltung aus den Bipolartransistoren Q1, Q2 aufgebaut ist,
erhöht sich die Ausgangs-Ansteuerfähigkeit, und die Abhängigkeit
der Ausbreitungs-Laufzeit von der Ausgangs-Lastkapazität
nimmt ab.
Wie in Fig. 9 beispielsweise gezeigt, ist das CMOS-
NOR-Glied 21l aus einer reinen CMOS-Schaltung aufgebaut,
die P-Kanal-MOSFETs M1, M2 und N-Kanal-MOSFETS M3, M4 enthält.
Das CMOS-NOR-Glied 21l gemäß
Fig. 10 ist als Quasi-CMOS-Schaltung aufgebaut, die
ferner NPN-Transistoren Q1, Q2 und Widerstände R1, R2 enthält.
Da die Ausgangsstufe einer derartigen Quasi-CMOS-Schaltung
aus den Bipolartransistoren Q1, Q2 aufgebaut ist, erhöht
sich ihre Ausgangs-Ansteuerfähigkeit, und die Abhängigkeit
der Ausbreitungs-Laufzeit von der Ausgangs-Lastkapazität
nimmt ab.
In dem internen Logik-Block 21 sind diese CMOS-NAND-
Glieder und CMOS-NOR-Glieder in verschiedenen Arten entsprechend
dem Master-Slice-Typ oder dem Gate-Array-
Typ verschaltet.
Beispielsweise wird ein RS-Flipflop gemäß Fig. 11
durch Kombination zweier CMOS-NAND-Glieder oder gemäß Fig. 12
durch Kombination zweier CMOS-NOR-Glieder aufgebaut.
Wie ferner in Fig. 13 gezeigt, wird ein mit einem Taktsignal
C gesteuertes RS-Flipflop aus einer Kombination von vier
der CMOS-NOR-Glieder aufgebaut.
Auf diese Weise werden in der integrierten Halbleiter-
Logikschaltung IC des Master-Slice- oder des Gate-Array-Typs
je nach den Anforderungen der Benutzer die Ausgänge der
Pegelumsetzer 201, 202, . . . 20n des Eingangspuffers und die
Eingänge der verschiedenen Verknüpfungsglieder oder Inverter
des internen Logik-Blockes 21 in unterschiedlichen Arten dadurch
miteinander verbunden, daß lediglich das Verdrahtungsmuster
geändert wird. In ähnlicher Weise werden die Ausgänge
der verschiedenen Verknüpfungsglieder oder Inverter des internen
Logik-Blockes 21 und die Eingänge der Pegelumsetzer
221, 222, . . . 22m des Ausgangspuffers 22 unterschiedlich
miteinander verbunden.
Der Ausgangspuffer 22 weist eine Vielzahl von CMOS-TTL-
Pegelumsetzern 221, 222, . . . 22m auf, deren jeweilige Ausgänge
mit den Klemmen Nr. 20, Nr. 21, . . . Nr. 29 verbunden sind.
Im folgenden werden die wesentlichen Merkmale der
Pegelumsetzer 201, 202, . . . 20n des Eingangspuffers 20
angegeben:
- (1) Die Eingangs-Schwellenspannung Vith jedes Pegelumsetzers 201, 202, . . . 20n ist auf einen Wert zwischen einer TTL-Niederpegel-Eingangsspannung von 0,8 V und einer TTL- Hochpegel-Eingangsspannung von 2,0 V eingestellt.
- (2) Ein Ausgangsstransistor, der die Ausgangskapazität Cs jedes Pegelumsetzers 201, 202, . . . 20n in Abhängigkeit von einem seiner Eingangsklemme zugeführten Eingangsspannung auf- bzw. entlädt, wird von einem Bipolartransistor gebildet.
- (3) Zwischen Basis und Kollektor des Ausgangs-Bipolartransistors Q1, der die Entladung der Ausgangskapazität Cs gemäß der obigen Ziffer (2) bewirkt, ist eine Schottky- Sperrschichtdiode eingeschaltet.
- (4) Zwischen Basis und Kollektor eines Treibertransistors Q2, der dazu dient, die Basis-Elektrode des Ausgangs-Bipolartransistors Q1 mit seinem Ausgangssignal in Abhängigkeit von dem der Eingangsklemme jedes Pegelumsetzers 201, 202, . . . 20n zugeführten Eingangssignal anzusteuern, ist eine zweite Schottky-Sperrschichtdiode eingeschaltet.
- (5) Der Ausgangstransistor, der die Ausgangskapazität Cs jedes Pegelumsetzers 201, 202, . . . 20n auflädt, wird ebenfalls von einem Bipolartransistor Q3 gebildet.
- (6) Das Basis- oder Kollektor-Signal des Treibertransistors Q2 wird der Basis des zur Aufladung dienenden Ausgangs- Bipolartransistors Q3 über einen MOS-Puffer zugeführt, der eine hohe Eingangsimpedanz und eine Verstärkerfunktion aufweist.
- (7) Zwischen die Eingangsklemme jedes Pegelumsetzers 201, 202, . . . 20n und die Basis des Treibertransistors Q2 ist eine Schottky-Sperrschichtdiode D1 zur Pegelverschiebung eingeschaltet.
- (8) Zwischen die Eingangsklemme jedes Pegelumsetzers 201, 202, . . . 20n und die Basis des Treibertransistors Q2 sind ein Emitterfolger-PNP-Transistor Q4 und eine Diode D2 mit PN-Übergang zur Pegelverschiebung eingeschaltet.
In Fig. 14 bis 31 sind Schaltbilder für verschiedene
Schaltungen für den Pegelumsetzer 201 des Eingangspuffers
20 dargestellt.
Alle diese Pegelumsetzer weisen die Merkmale
der obigen Ziffern (1) und (2) sowie mindestens eines der
Merkmale nach den obigen Ziffern (3) bis (8) auf.
In dem Pegelumsetzer 201 nach Fig. 14 ist die Eingangsklemme
IN1 mit der Kathode der Schottky-Sperrschichtdiode D1
zur Pegelverschiebung verbunden, deren Anode an die Basis des
Treibertransistors Q2 angeschlossen ist. Die Art des Sperrschichtmetalls
dieser Diode D1 sowie ihre Sperrschichtfläche
sind so bestimmt, daß ihre Durchlaßspannung VF bei 0,35 bis
0,41 V liegt. Ebenso sind die Durchlaßspannungen VF der
Schottky-Sperrschichtdioden D1 der Pegelumsetzer nach Fig. 15
bis 31 auf 0,35 bis 0,41 V eingestellt.
In der Anordnung nach Fig. 14 ist ferner bei dem Treibertransistor
Q2 und dem entladenden Ausgangstransistor Q1
jeweils eine Schottky-Sperrschichtdiode D zwischen Basis und
Kollektor eingeschaltet, was mit der hakenförmigen Basiselektrode
angedeutet ist. Bekanntlich weist ein auf diese
Weise mit einer Schottky-Sperrschichtdiode versehener (bezüglich
des Pegels) verklammerter Transistor eine sehr kurze
Speicherzeit auf. In den folgenden Ausführungsbeispielen
handelt es sich bei den Transistoren mit hakenförmigen Basissymbolen
um derartige verklammerte Transistoren. Die Basis
des entladenden Ausgangstransistors Q1 ist über einen Widerstand
R10 von 5 KΩ zum Entfernen der Basisladungen an einen
Punkt mit Erdpotential angeschlossen.
In der Anordnung nach Fig. 14 sind ferner ein Widerstand
R11 von 18 KΩ und ein Widerstand R12 von 2 KΩ zwischen
der Versorgungsspannung VCC und der Anode der Schottky-Sperrschichtdiode
D1 in Serie geschaltet. Der Verbindungspunkt
zwischen diesen beiden Widerständen R11 und R12 liegt an
der Gate-Elektrode eines P-Kanal-MOSFETs Mp10, der als Phaseninverter
dient und dessen Drain-Elektrode an die Basis des
ladenden Ausgangstransistors Q3 angeschlossen ist.
Ferner ist eine Diode D3 eingeschaltet, um den Transistor
Q3 zuverlässig abzuschalten, wenn der Pegelumsetzer
201 sein Niederpegel-Ausgangssignal erzeugt. Der Ausgang
des Pegelumsetzers 201 am Emitter des ladenden Ausgangstransistors
Q3 ist mit der Ausgangskapazität Cs sowie mit
einem Eingang des CMOS-NAND-Gliedes 211 des internen Logik-
Blockes 21 verbunden.
Die Emitterfläche jedes der Bipolartransistoren Q1, Q2
und Q3 liegt bei 100 bis 144 µm² und kann auf eine noch kleinere
Fläche eingestellt sein. Ferner ist das Verhältnis W/L
jedes MOSFETs auf einen Wert von 32/3 bis 64/3 eingestellt.
Das Ausführungsbeispiel
nach Fig. 14 mit der oben beschriebenen Anordnung weist
die im folgenden angegebenen Ausbreitungs-Laufzeiten und Abhängigkeiten
von der Ausgangskapazität auf:
tpHL (für Cs=0 pF)|1,6 ns | |
tpLH (für Cs=0 pF) | 5,7 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Wie ersichtlich, sind die obigen Ausbreitungs-Laufzeiten
tpHL, tpLH und Kapazitätsabhängigkeiten KHL, KLH gegenüber
den entsprechenden Eigenschaften des Eingangspuffers 10 nach
Fig. 2 hervorragend.
Aus den nachstehend angegebenen Gründen kann der Pegelumsetzer
201 nach Fig. 14 die gewünschten Eigenschaften erzielen:
- (1) Die Durchlaßspannung VF der Schottky-Sperrschichtdiode
D1 liegt bei 0,35 bis 0,41 V, und die Basis-Emitter-Spannungen
VBE1, VBE2 der Transistoren Q1, Q2 liegen bei etwa 0,75 V.
Daraus ergibt sich die Eingangs-Schwellenspannung Vith des
Pegelumsetzers 201 folgendermaßen:
Vith = -VF + VBE1 + VBE2
= 1,09 bis 1,15 V. - (2) Die Ausgangstransistoren Q1, Q3 zur Aufladung bzw. Entladung der Ausgangskapazität Cs des Pegelumsetzers 201 sind aus Bipolartransistoren mit niedrigen Ausgangswiderständen gebildet. Daher lassen sich die Schaltgeschwindigkeiten anheben bzw. die Ausbreitungs-Laufzeiten verkürzen, und die Abhängigkeit der Ausbreitungs-Laufzeiten von der Ausgangskapazität vermindert sich.
- (3) Die Schottky-Sperrschichtdiode liegt zwischen Basis und Kollektor jedes der Transistoren Q1, Q2, die in ihre Sättigungsbereiche ausgesteuert sind. Daher werden, wenn beide Transistoren Q1, Q2 vom Einschalt- in den Ausschaltzustand umschalten, die Speicherzeiten verkürzt.
- (4) Steigt das Potential am Verbindungspunkt zwischen den Widerständen R11 und R12, so daß der Phasenumkehr-MOSFET Mp10 und der ladende Ausgangstransistor Q3 ausschalten, so wird der von dem Verbindungspunkt zum Gate des MOSFETs Mp10 fließende Strom sehr klein, da die Eingangsimpedanz der Gate-Elektrode des MOSFETs Mp10 sehr hoch ist. Daher ist die Arbeitsgeschwindigkeit für das Umschalten des ladenden Ausgangstransistors Q3 vom Ausschalt- in den Einschaltzustand gegenüber demjenigen Fall erhöht, bei dem der Phaseninverter mit Hilfe eines Bipolartransistors statt des MOSFETS Mp10 gebildet ist.
Der Pegelumsetzer 201 nach Fig. 15 unterscheidet sich
von dem nach Fig. 13 nur dadurch, daß eine weitere Diode
D4 mit PN-Übergang vorgesehen ist. Eine derartige zusätzliche
Diode D4 ermöglicht es, die Niederpegel-Ausgangsspannung des
Pegelumsetzers noch weiter zu verringern.
Für den Pegelumsetzer 201 in Fig. 15 wurden
folgende Werte der Ausbreitungs-Laufzeiten und der Abhängigkeiten
von der Ausgangskapazität ermittelt:
tpHL (für Cs=0 pF)|1,89 ns | |
tpLH (für Cs=0 pF) | 6,37 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Aus den gleichen Gründen wie im Fall der Fig. 14
vermag auch der Pegelumsetzer 201 nach Fig. 15 die gewünschten
Eigenschaften zu erzielen.
Der Pegelumsetzer 201 nach Fig. 16 unterscheidet sich
von dem nach Fig. 14 nur in der Verbindung der Kollektor-
Elektrode des Treibertransistors Q2. Dabei sind die Ausbreitungs-
Laufzeiten und deren Abhängigkeiten von der Ausgangskapazität
für den Pegelumsetzer nach Fig. 16 folgendermaßen
ermittelt worden:
tpHL (für Cs=0 pF)|1,81 ns | |
tpLH (für Cs=0 pF) | 5,08 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Wiederum aus den für den Fall nach Fig. 14 angegebenen
Gründen vermag auch der Pegelumsetzer 201 nach Fig. 16 die
gewünschten Eigenschaften zu erzielen.
Der Pegelumsetzer 201 nach Fig. 17 unterscheidet sich
von dem nach Fig. 15 nur dadurch, daß zwischen die Drain-
Elektrode des Phasenumkehr-MOSFETs Mp10 und die Basis-Elektrode
des ladenden Ausgangstransistors Q3 ein weiterer NPN-Transistor
Q5 eingeschaltet ist. Die Ausbreitungs-Laufzeiten und
ihre Abhängigkeiten von der Ausgangskapazität wurden für den
Pegelumsetzer nach Fig. 17 folgendermaßen bestimmt:
tpHL (für Cs=0 pF)|2,01 ns | |
tpLH (für Cs=0 pF) | 7,30 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
In dem Pegelumsetzer 201 nach Fig. 18 handelt es sich
bei den Transistoren Q1, Q2 um verklammerte Transistoren mit
Schottky-Sperrschichtdioden, und die Basis-Elektrode des
entladenden Ausgangstransistors Q1 ist über den Widerstand
R10 von 5 KΩ zur Entfernung von Basisladungen an Erdpotential
angeschlossen. Außerdem ist mit dem Kollektor des
Transistors Q2 ein Widerstand R13 von 20 KΩ zur Begrenzung
des Kollektorstromes verbunden.
Der Widerstand R11 von 18 KΩ und der Widerstand R121
von 2 KΩ liegen zwischen der Versorgungsspannung VCC und
der Anode der Schottky-Sperrschichtdiode D1 in Serie. Der
Verbindungspunkt zwischen den beiden Widerständen R11 und
R12 ist an die Gate-Elektrode eines P-Kanal-MOSFETs Mp11
angeschlossen, der als ladender Ausgangstransistor dient.
Ferner beträgt das Verhältnis W/L dieses FETs Mp11 64/3.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeit von
der Ausgangskapazität wurden für den Pegelumsetzer 201 nach
Fig. 18 folgendermaßen ermittelt:
tpHL (für Cs=0 pF)|1,9 ns | |
tpLH (für Cs=0 pF) | 2,9 ns |
KHL | 0,4 ns/pF |
KLH | 1,3 ns/pF |
Aus den im folgenden angegebenen Gründen vermag der
Pegelumsetzer 201 nach Fig. 18 gewünschte Eigenschaften zu
erzielen:
- (1) Ähnlich wie im Fall nach Fig. 14 kann die Eingangs- Schwellenspannung Vith des Pegelumsetzers 201 auf 1,09 bis 1,15 V eingestellt werden.
- (2) Der Ausgangstransistor Q1 zum Entladen der Ausgangskapazität Cs des Pegelumsetzers 201 wird von dem Bipolartransistor mit niedrigem Ausgangswiderstand gebildet. Daher läßt sich die Geschwindigkeit der Schaltoperation beim Entladen der Ausgangskapazität erhöhen oder die Ausbreitungs- Laufzeiten verkürzen, und die Abhängigkeiten der Ausbreitungs- Laufzeiten von der Ausgangskapazität lassen sich verringern.
- (3) Ähnlich wie im Fall nach Fig. 14 können die Speicherzeiten der Transistoren Q1, Q2 verkürzt werden.
In dem Pegelumsetzer 201 nach Fig. 19 handelt es sich
bei den Transistoren Q1, Q2 um verklammerte Transistoren
mit Schottky-Sperrschichtdioden, wobei die Basis des entladenden
Ausgangstransistors Q1 über den Widerstand R10
von 5 KΩ zum Entfernen von Basisladungen an Erdpotential
angeschaltet ist. Mit dem Kollektor des Transistors Q2 ist
ein Lastwiderstand R15 von 8 KΩ verbunden, und zwischen die
Versorgungsspannung VCC und die Anode der Schottky-Sperrschichtdiode
D1 ist ein Widerstand R14 von 20 KΩ eingeschaltet.
Das Signal von der Kollektor-Elektrode des Treibertransistors
Q2 liegt an der Gate-Elektrode eines N-Kanal-
MOSFETs Mn12, der als ladender Ausgangstransistor dient.
Das Verhältnis W/L dieses FETs Mn12 ist auf 64/3 eingestellt.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeiten von
der Ausgangskapazität sind für den Pegelumsetzer 201 nach
Fig. 19 folgendermaßen bestimmt worden:
tpHL (für Cs=0 pF)|1,1 ns | |
tpLH (für Cs=0 pF) | 8,6 ns |
KHL | 0,3 ns/pF |
KLH | 2,0 ns/pF |
Der Pegelumsetzer 201 nach Fig. 19 kann aus ähnlichen
Gründen wie im Fall der Fig. 18 die gewünschten Eigenschaften
erzielen.
In dem Pegelumsetzer 201 nach Fig. 20 handelt es sich
bei den Transistoren Q1, Q2 wiederum um verklammerte Transistoren,
und die Basis-Elektrode des entladenden Ausgangstransistors
Q1 ist über den Widerstand R10 von 5 KΩ zum Entfernen von
Basisladungen an das Erdpotential angeschlossen. Mit der
Kollektor-Elektrode des Transistors Q2 ist ein Lastwiderstand
R16 von 10 KΩ verbunden, und zwischen der Versorgungsspannung
VCC und der Anode der Schottky-Sperrschichtdiode
D1 liegt der Widerstand R14 von 20 KΩ. Das Signal von der
Kollektor-Elektrode des Treibertransistors Q2 liegt an der
Gate-Elektrode eines N-Kanal-MOSFETs Mn13, der als Verstsärkertransistor
dient, wobei das Verhältnis W/L dieses FETs Mn13
auf 32/3 eingestellt ist. An die Drain-Elektrode des FETs
Mn13 ist ein Lastwiderstand R17 von 20 KΩ angeschlossen.
Das Signal von der Drain-Elektrode des FETs Mn13 liegt an der
Gate-Elektrode eines P-Kanal-MOSFETs Mp13, der als Verstärkertransistor
dient und dessen Verhältnis W/L auf 64/3 eingestellt
ist, wobei an die Drain-Elektrode des FETs Mp13 ein
als Lastwiderstand dienender Widerstand R18 von 10 KΩ sowie
ein zum Entfernen von Basisladungen des ladenden Ausgangs-
Bipolartransistors Q3 dienender Widerstand angeschlossen
sind.
Für den Pegelumsetzer 201 nach Fig. 20 sind folgende
Werte der Ausbreitungs-Laufzeiten und ihrer Abhängigkeiten
von der Ausgangskapazität ermittelt worden:
tpHL (für Cs=0 pF)|2,6 ns | |
tpLH (für Cs=0 pF) | 7,5 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Aus den nachstehend angegebenen Gründen vermag der
Pegelumsetzer 201 nach Fig. 20 gewünschte Eigenschaften zu
erzielen:
- (1) Ähnlich wie im Fall der Fig. 14 kann die Eingangs- Schwellenspannung Vith des Pegelumsetzers 201 auf 1,09 bis 1,15 V eingestellt werden.
- (2) Ähnlich wie im Fall nach Fig. 14 läßt sich die Geschwindigkeit des Schaltvorganges zum Laden oder Entladen der Ausgangskapazität Cs erhöhen oder die Ausbreitungs-Laufzeiten verkürzen, und die Abhängigkeiten der Ausbreitungs- Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Wiederum ähnlich wie in Fig. 14 können die Speicherzeiten der Transistoren Q1, Q2 verkürzt werden.
- (4) Steigt das Kollektorpotential des Treibertransistors Q2 derart, daß der ladende Ausgangstransistor Q3 vom Ausschalt- in den Einschalt-Zustand überführt wird, so verstärken die Verstärker-MOSFETs Mn13 und Mp13 die Änderung des Kollektorpotentials am Transistor Q2 und übertragen das verstärkte Signal auf die Basis des Transistors Q3. Da ferner die Gate-Eingangsimpedanz des MOSFETs Mn3 sehr groß ist, wird verhindert, daß ein hoher Basisstrom direkt vom Kollektor des Transistors Q2 in die Basis des Transistors Q3 fließt. Daher läßt sich die Schaltgeschwindigkeit des Ausgangstransistors Q3 erhöhen.
Bei dem Pegelumsetzer 201 nach Fig. 21 sind mit Q1 und
Q2 die verklammerten Transistoren und mit D1 die Schottky-
Sperrschichtdiode zur Pegelverschiebung bezeichnet. Die Widerstände
haben folgende Werte: R10=5 KΩ, R14=20 KΩ und
R15=8 KΩ. Das Kollektorsignal des Treibertransistors Q3
wird beiden Gate-Elektroden des P-Kanal-MOSFETs Mp14 und des
N-Kanal-MOSFETs Mn14 zugeführt, die miteinander einen als
Spannungsverstärker dienenden CMOS-Inverter bilden, während
das Drain-Signal beider MOSFETs Mp14, Mn14 an der Gate-Elektrode
des P-Kanal-MOSFETs Mp11 liegt, der als ladender Ausgangstransistor
arbeitet. Das Verhältnis W/L beträgt für
die verschiedenen MOSFETs: Mp14=24/3, Mn14=22/3 und
Mp11=64/3.
Für den Pegelumsetzer 201 in Fig. 21 sind folgende
Werte der Ausbreitungs-Laufzeiten und ihrer Abhängigkeiten
von der Ausgangskapazität ermittelt worden:
tpHL (für Cs=0 pF)|2,02 ns | |
tpLH (für Cs=0 pF) | 4,27 ns |
KHL | 0,42 ns/pF |
KLH | 1,32 ns/pF |
Aus den nachstehenden Gründen kann auch der Pegelumsetzer
201 nach Fig. 21 gewünschte Eigenschaften erzielen:
- (1) Ähnlich wie im Fall der Fig. 14 läßt sich die Eingangs-Schwellenspannung Vith des Pegelumsetzers 201 auf 1,09 bis 1,15 V einstellen.
- (2) Der Ausgangstransistor Q1 zum Entladen der Ausgangskapazität Cs des Pegelumsetzers 201 wird von dem Bipolartransistor mit niedrigem Ausgangswiderstand gebildet. Daher läßt sich die Geschwindigkeit des Schaltvorganges beim Entladen der Ausgangskapazität erhöhen oder die Ausbreitungs- Laufzeiten verkürzen, und die Abhängigkeiten der Ausbreitungs- Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Ähnlich wie im Fall der Fig. 14 können die Speicherzeiten der Transistoren Q1, Q2 verkürzt werden.
In dem Pegelumsetzer 201 nach Fig. 22 ist mit Q1 der
verklammerte Transistor als entladender Ausgangstransistor
bezeichnet, wobei die Kathode der für Pegelverschiebung dienenden
Schottky-Sperrschichtdiode D1 mit der Eingangsklemme
IN1 verbunden ist. Zwischen die Anode der Diode D1 und die
Basis des Transistors Q1 ist eine Diode D5 mit PN-Übergang
zur Pegelverschiebung eingeschaltet; zwischen der Versorgungsspannung
VCC und den beiden Anoden der Dioden D1 und
D2 liegen Widerstände R19 und R20 mit gleichen Widerstandswerten
von 10 KΩ und zwischen die Eingangsklemme IN1 und
die Basis des Transistors Q1 ist eine Schottky-Sperrschichtdiode
D6 zum Entfernen der Basisladungen eingeschaltet.
Der Verbindungspunkt zwischen den Widerständen R19 und
R20 liegt an der Gate-Elektrode des P-Kanal-MOSFETs Mp11,
der als ladender Ausgangstransistor arbeitet, wobei das Verhältnis
W/L dieses FETs Mp11 auf 64/3 eingestellt ist.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeiten
von der Ausgangskapazität sind für den Pegelumsetzer nach
Fig. 22 folgendermaßen ermittelt worden:
tpHL (für Cs=0 pF)|2,44 ns | |
tpLH (für Cs=0 pF) | 5,41 ns |
KHL | 1,0 ns/pF |
KLH | 5,3 ns/pF |
Aus den nachstehenden Gründen kann auch der Pegelumsetzer
201 nach Fig. 22 gewünschte Eigenschaften erzielen:
- (1) Die Durchlaßspannung VF1 der Schottky-Sperrschichtdiode
D1 liegt bei 0,35 bis 0,41 V, die Durchlaßspannung
VF5 der Diode D5 mit PN-Übergang bei 0,75 Va und die Basis-
Emitter-Spannung VBE1 des Transistors Q1 bei 0,75 V. Daher
kann die Eingangs-Schwellenspannung Vith des Pegelumsetzers
201 zum Einschalten des Transistors Q1 folgendermaßen eingestellt
werden:
Vith = -VF1 + VF5 + VBE1
= 1,09 bis 1,15 V. - (2) Der Ausgangstransistor Q1 zum Entladen der Ausgangskapazität Cs wird von dem Bipolartransistor mit niedrigem Ausgangswiderstand gebildet. Daher lassen sich die Schaltzeiten oder Ausbreitungs-Laufzeiten verkürzen und die Abhängigkeiten der Ausbreitungs-Laufzeiten von der Ausgangskapazität verringern.
- (3) Da der Transistor Q1 der verklammerte Transistor ist, kann dessen Speicherzeit verkürzt sein.
Bei dem Pegelumsetzer 201 nach Fig. 23 sind mit Q1 und Q2
die verklammerten Transistoren und mit D1 die Schottky-
Sperrschichtdiode zur Pegelverschiebung bezeichnet. Die
Werte der Widerstände sind folgendermaßen: R10=5 KΩ,
R10=20 KΩ und R15=8 KΩ. Das Kollektorsignal des Treibertransistors
Q2 liegt an beiden Gate-Elektroden des P-Kanal-
MOSFETs Mp14 und des N-Kanal-MOSFETs Mn14, die miteinander
den als Spannungsverstärker dienenden CMOS-Inverter bilden,
und das Drain-Ausgangssignal dieser beiden MOSFETs liegt an
der Gate-Elektrode eines schaltenden P-Kanal-MOSFETs Mp15.
Das Verhältnis W/L ist für die verschiedenen MOSFETs folgendermaßen
eingestellt: Mp14=24/3, Mn14=32/3 und Mp15=64/3.
Das Drain-Ausgangssignal des MOSFETs Mp15 liegt an der
Basis des als ladender Ausgangstransistor arbeitenden Bipolartransistors
Q3.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeiten von
der Ausgangskapazität sind für den Pegelumsetzer 201 nach Fig. 23
folgendermaßen bestimmt worden:
tpHL (für Cs=0 pF)|5,07 ns | |
tpLH (für Cs=0 pF) | 5,09 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Ferner kann aus den nachstehenden Gründen der Pegelumsetzer
201 nach Fig. 23 gewünschte Eigenschaften erzielen:
- (1) Ähnlich wie im Fall der Fig. 14 kann die Eingangsschwellenspannung Vith des Pegelumsetzers 201 auf 1,09 bis 1,15 V eingestellt werden.
- (2) Wiederum ähnlich wie in Fig. 14 lassen sich die Schaltzeiten für das Aufladen und Entladen der Ausgangskapazität Cs oder die Ausbreitungs-Laufzeiten verkürzen, und die Abhängigkeiten dieser Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Ferner können wie in Fig. 14 die Speicherzeiten der Transistoren Q1, Q2 verkürzt werden.
- (4) Steigt das Kollektorpotential des Treibertransistors Q2 derart, daß der ladende Ausgangstransistor Q3 vom Ausschalt- in den Einschalt-Zustand überführt wird, so verstärkt der CMOS-Inverter Mp14, Mn14 die Änderung des Kollektorpotentials des Transistors Q2 und überträgt das verstärkte Signal auf die Basis des Transistors Q3. Da ferner die Gate-Eingangsimpedanzen der MOSFETs Mp14, Mn14 sehr groß sind, wird verhindert, daß ein hoher Basisstrom direkt vom Kollektor des Transistors Q2 zur Basis des Transistors Q3 fließt. Daher läßt sich die Schaltgeschwindigkeit des Ausgangstransistors Q3 erhöhen.
Der Pegelumsetzer 201 nach Fig. 24 unterscheidet sich
von dem nach Fig. 23 nur dadurch, daß der Widerstand R18 von
10 KΩ zum Entfernen der Basisladungen des ladenden Ausgangstransistors
Q3 zwischen Basis und Emitter des Transistors Q3
liegt. Für den Pegelumsetzer 201 nach Fig. 24 sind die Ausbreitungs-
Laufzeiten und ihre Abhängigkeiten von der Ausgangskapazität
folgendermaßen bestätigt worden:
tpHL (für Cs=0 pF)|6,2 ns | |
tpLH (für Cs=0 pF) | 4,9 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Aus ähnlichen Gründen wie im Fall der Fig. 23 ist
auch der Pegelumsetzer 201 nach Fig. 24 in der Lage, gewünschte
Eigenschaften zu erzielen.
Der Pegelumsetzer 201 nach Fig. 25 unterscheidet sich
von dem nach Fig. 24 nur dadurch, daß der Widerstand R10
des Schaltkreises zum Entfernen von Basisladungen des entladenden
Ausgangstransistors Q1 durch eine aktive Tiefziehschaltung
ersetzt ist, die aus einem Widerstand R19 von 1,5 KΩ,
einem Widerstand R20 von 3 KΩ und einem verklammerten Transistor
Q6 aufgebaut ist, und daß zwischen die Basis des
Transistors Q3 und den Kollektor des Transistors Q2 eine
Schottky-Sperrschichtdiode D7 zum Entfernen von Basisladungen
des ladenden Ausgangstransistors Q3 eingeschaltet ist. Für
die Anordnung nach Fig. 25 sind die Ausbreitungs-Laufzeiten
und ihre Abhängigkeiten von der Ausgangskapazität
folgendermaßen bestimmt worden:
tpHL (für Cs=0 pF)|6,6 ns | |
tpLH (für Cs=0 pF) | 5,3 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Ähnlich wie im Fall der Fig. 23 kann auch der Pegelumsetzer
201 nach Fig. 25 gewünschte Eigenschaften erzielen.
Der Pegelumsetzer 201 nach Fig. 26 unterscheidet sich
von dem nach Fig. 24 nur dadurch, daß der Entladewiderstand
R10 durch die gleiche aktive Tiefziehschaltung ersetzt ist,
wie sie in Fig. 25 von den Schaltungselementen R19, R20, Q6
gebildet wird. Für die Anordnung nach Fig. 26 sind die Ausbreitungs-
Laufzeiten und ihre Abhängigkeiten von der Ausgangskapazität
folgendermaßen ermittelt worden:
tpHL (für Cs=0 pF)|8,62 ns | |
tpLH (für Cs=0 pF) | 4,7 ns |
KHL | 0,4 ns/pF |
KLH | 0,4 ns/pF |
Aus ähnlichen Gründen wie im Fall der Fig. 23 ist auch
der Pegelumsetzer 201 nach Fig. 26 in der Lage, gewünschte
Eigenschaften zu erzielen.
In dem Pegelumsetzer 201 nach Fig. 27 bilden die Bipolartransistoren
Q1, Q2 und Q3 den entladenden Ausgangstransistor,
den Treibertransistor bzw. den ladenden Ausgangstransistor.
Mit D1 ist die Schottky-Sperrschichtdiode zur Pegelverschiebung
und mit D8 eine Diode mit PN-Übergang bezeichnet. Die
verschiedenen Widerstände haben folgende Werte: R14=20 KΩ,
R16=8 KΩ, R21=10 KΩ und R22=10 KΩ. Mit Mp16 und Mn16
sind ein P-Kanal-MOSFET bzw. ein N-Kanal-MOSFET bezeichnet,
wobei für diese beiden FETs das Verhältnis W/L auf den gleichen
Wert von 32/3 eingestellt ist.
Das Ausführungsbeispiel nach Fig. 27 kennzeichnet sich
insbesondere dadurch, daß die Transistoren Mp16, Mn16, Q1 und
Q3 einen Vertärker des Quasi-CMOS-Invertertyps mit niedrigem
Ausgangswiderstand bilden.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeiten von
der Ausgangskapazität sind für den Pegelumsetzer 201 nach
Fig. 27 folgendermaßen bestätigt worden:
tpHL (für Cs=0 pF)|5,48 ns | |
tpLH (für Cs=0 pF) | 5,23 ns |
KHL | 0,37 ns/pF |
KLH | 0,38 ns/pF |
Aus den im folgenden angegebenen Gründen ist der Pegelumsetzer
201 nach Fig. 27 in der Lage, die gewünschten Eigenschaften
zu erzielen.
- (1) Die Durchlaßspannung VF1 der Schottky-Sperrschichtdiode
D1 ist auf 0,35 bis 0,41 V eingestellt, die Basis-
Emitter-Spannung VBE2 des Transistors Q2 auf 0,75 V und die
Durchlaßspannung VF8 der Diode D8 mit PN-Übergang auf 0,75 V.
Daher ist die Eingangs-Schwellenspannung Vith des Pegelumsetzers
201 bezüglich des Ein/Ausschaltbetriebes des Transistors
Q2 folgendermaßen eingestellt:
Vith = -VF1 + VBE2 + VF8
= 1,09 bis 1,15 V. - (2) Die Ausgangstransistoren Q1, Q3 zum Auf- bzw. Entladen der Ausgangskapazität Cs werden von den Bipolartransistoren mit niedrigem Ausgangswiderstand gebildet. Daher lassen sich die Schaltgeschwindigkeiten erhöhen oder die Ausbreitungs- Laufzeiten verkürzen, und die Abhängigkeiten dieser Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Da es sich bei den Transistoren Q1, Q2 um verklammerte Transistoren handelt, können ihre Speicherzeiten verkürzt sein.
- (4) Da die Änderung des Kollektorpotentials des Treibertransistors Q2 verstärkt und dann über den Quasi-CMOS-Inverter Mp16, Mn16, Q3, Q1 auf die Ausgangsseite übertragen wird, läßt sich die Änderungsgeschwindigkeit der Ausgangssignalform erhöhen.
Der Pegelumsetzer 201 nach Fig. 28 unterscheidet sich
von dem nach Fig. 27 nur dadurch, daß die Kollektorlast des
Transistors Q2 nicht von dem Widerstand R16, sondern von
Dioden D9, D10 mit PN-Übergang und einem Widerstand R23 von
5 KΩ gebildet wird. Die Ausbreitungs-Laufzeiten und ihre
Abhängigkeiten von der Ausgangskapazität sind für diesen
Pegelumsetzer nach Fig. 28 folgendermaßen ermittelt worden:
tpHL (für Cs=0 pF)|6,66 ns | |
tpLH (für Cs=0 pF) | 4,16 ns |
KHL | 0,42 ns/pF |
KLH | 0,37 ns/pF |
Aus ähnlichen Gründen wie im Fall der Fig. 27 ist
auch der Pegelumsetzer 201 nach Fig. 28 in der Lage, die
gewünschten Eigenschaften zu erzielen.
Der Pegelumsetzer 201 nach Fig. 29 unterscheidet sich
von dem nach Fig. 23 nur hinsichtlich des Anschlusses der
Diode D3 mit PN-Übergang zur zuverlässigen Abschaltung des
Transistors Q3 sowie des Anschlusses der Schottky-Sperrschichtdiode
D7 zum Entfernen der Basisladungen des Transistors
Q3. Für den Pegelumsetzer 201 nach Fig. 29 sind die
Ausbreitungs-Laufzeiten und ihre Abhängigkeiten von der Ausgangskapazität
folgendermaßen bestätigt worden:
tpHL (für Cs=0 pF)|1,72 ns | |
tpLH (für Cs=0 pF) | 5,44 ns |
KHL | 0,32 ns/pF |
KLH | 0,29 ns/pF |
Aus ähnlichen Gründen wie im Fall der Fig. 23 ist auch
der Pegelumsetzer 201 nach Fig. 29 in der Lage, die gewünschten
Eigenschaften zu erzielen.
Der Pegelumsetzer 201 nach Fig. 30 unterscheidet sich
von dem nach Fig. 29 nur dadurch, daß der Widerstand R14
in Fig. 29 durch einen Widerstand R24 von 25 KΩ und einen
Widerstand R25 von 5 KΩ sowie der Widerstand nach Fig. 29
durch einen P-Kanal-MOSFET Mp17 als aktives Lastelement
des Transistors Q2 arbeitet, erhält die Spannungsverstärkung
des Verstärkers Q2, Mp17 einen sehr hohen Wert.
Für die Anordnung nach Fig. 30 sind die Ausbreitungs-Laufzeiten
und ihre Abhängigkeiten von der Ausgangskapazität
folgendermaßen bestimmt worden:
tpHL (für Cs=0 pF)|2,2 ns | |
tpLH (für Cs=0 pF) | 5,2 ns |
KHL | 0,4 ns/pF |
KLH | 0,3 ns/pF |
Ähnlich wie im Fall der Fig. 23 ist auch der Pegelumsetzer
201 nach Fig. 30 in der Lage, die gewünschten Eigenschaften
zu erzielen.
In dem Pegelumsetzer 201 nach Fig. 31 handelt
es sich bei den Transistoren Q1 und Q2 um die verklammerten
Transistoren, bei dem Transistor Q3 um den ladenden Ausgangstransistor,
bei einem Transistor Q4 um einen Emitter-Folger-
PNP-Transistor, bei der Diode D1 um die Schottky-Sperrschichtdiode
zur Pegelverschiebung, bei der Diode D2 um eine Diode
mit PN-Übergang zur Pegelverschiebung, bei der Diode D3 um
eine Diode mit PN-Übergang zur zuverlässigen Abschaltung des
Transistors Q3 und bei der Diode D8 um die Schottky-Sperrschichtdiode
zur Verklammerung von negativem Rauschen (clamping
minus noise) an der Eingangsklemme. Die verschiedenen Widerstände
haben folgende Werte: R10=5 KΩ, R15=8 KΩ und
R26=20 KΩ. Das Kollektorsignal des Treibertransistors Q2
liegt an beiden Gate-Elektroden des P-Kanal-MOSFETs Mp14 und
des N-Kanal-MOSFETs Mn14, die den als Spannungsverstärker arbeitenden
CMOS-Verstärker bilden, wobei das Drain-Ausgangssignal
dieser MOSFETs an der Gate-Elektrode des schaltenden
P-Kanal-MOSFETs Mp15 liegt. Das Verhältnis W/L für die verschiedenen
MOSFETs ist auf folgende Werte eingestellt:
Mp14=24/3, Mn14=32/3 und Mp15=64/3. Das Drain-Ausgangssignal
des MOSFETs Mp15 liegt an der Basis des den ladenden
Ausgangstransistor bildenden Bipolartransistors Q3.
Die Ausbreitungs-Laufzeiten und ihre Abhängigkeiten von
der Ausgangskapazität sind für den Pegelumsetzer 201 nach
Fig. 31 folgendermaßen bestätigt worden:
tpHL (für Cs=0 pF)|1,94-3,84 ns | |
tpLH (für Cs=0 pF) | 4,64-5,44 ns |
KHL | 0,38 ns/pF |
KLH | 0,30 ns/pF |
Aus den nachstehend angegebenen Gründen ist der Pegelumsetzer
201 nach Fig. 31 in der Lage, gewünschte Eigenschaften
zu erzielen:
- (1) Die Durchlaßspannung VF1 der Schottky-Sperrschichtdiode
D1 liegt bei 0,35 bis 0,41 V, die Durchlaßspannung
VF2 der Diode D2 mit PN-Übergang bei etwa 0,75 V, und die
Basis-Emitter-Spannungen VBE1, VBE2 und VBE4 der Transistoren
Q1, Q2 bzw. Q4 bei etwa 0,75 V. Daher erhält die Eingangs-
Schwellenspannung Vith, bei der die Transistoren Q1, Q2 eingeschaltet
werden, folgenden Wert:
Vith=-VBE4+VF2+VBE2+VBE1
=1,5 V. - (2) Die Ausgangstransistoren Q1, Q3 zum Entladen bzw. Aufladen der Ausgangs-Kapazität Cs sind von den Bipolartransistoren mit niedrigem Ausgangswiderstand gebildet. Daher lassen sich die Schaltgeschwindigkeiten erhöhen oder die Ausbreitungs-Laufzeiten verkürzen und die Abhängigkeiten dieser Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Da es sich bei den Transistoren Q1, Q2 um die verklammerten Transistoren handelt, können ihre Speicherzeiten verkürzt sein.
- (4) Steigt das Kollektorpotential des Treibertransistors Q2 derart, daß der ladende Ausgangs-Bipolartransistor Q3 von seinem Ausschalt- in seinen Einschalt-Zustand überführt wird, so verstärkt der CMOS-Inverter Mp14, Mn14 die Änderung des Kollektorpotentials des Transistors Q2 und überträgt das verstärkte Signal auf die Basis des Transistors Q3. Ferner sind die Gate-Eingangsimpedanzen der MOSFETs Mp14, Mn14 sehr groß und verhindern, daß ein hoher Basisstrom direkt vom Kollektor des Transistors Q2 in die Basis des Transistors Q3 fließt, und der Basis des Transistors Q3 wird über den Einschalt-Widerstand des FETs Mp15 ein Basisstrom zugeführt. Somit läßt sich die Schaltgeschwindigkeit des Ausgangstransistors Q3 erhöhen.
In Fig. 3 sind die Abhängigkeiten der Ausbreitungs-
Laufzeiten von der Ausgangskapazität für die Pegelumsetzer
nach Fig. 14, 19, 22 und 31 jeweils mit strichpunktierten
Linien eingezeichnet. Wie ersichtlich, ist die Abhängigkeit
entweder der ersten oder der zweiten Ausbreitungs-Laufzeit
von der Ausgangskapazität verbessert.
Im folgenden soll die Vielzahl von CMOS-TTL-Pegelumsetzern
221, 222, . . . 22m des Ausgangspuffers 22 in Fig. 6
erläutert werden. Die wesentlichen Merkmale dieser Pegelumsetzer
221, 222, . . . 22m sind die folgenden:
- (1) Die Eingangs-Schwellenspannung Vith jedes Pegelumsetzers 221, 222, . . . 22m ist auf einen Wert zwischen der CMOS-Niederpegel-Ausgangsspannung von 0,6 V und der Hochpegel- Ausgangsspannung von 4,4 V eingestellt.
- (2) Als Ausgangstransistor, der die Entladung der Ausgangs- Lastkapazität Cx jedes Pegelumsetzers 221, 222, . . . 22m in Abhängigkeit von einem der jeweiligen Eingangsklemme zugeführten Eingangssignal bewirkt, dient ein Bipolartransistor.
Weitere vorteilhafte Merkmale der Pegelumsetzer 221, 222,
. . . 22m des Ausgangspuffers 22 bestehen in folgendem:
- (3) Zwischen den Ausgang des internen Logik-Blocks 21 und die Basis eines Treibertransistors Q11 zur Ansteuerung der Basis eines entladenden Ausgangstransistors Q10 ist eine Schaltung mit hoher Eingangsimpedanz eingeschaltet.
- (4) Die Schaltung mit hoher Eingangsimpedanz gemäß dem obigen Merkmal (3) hat die Aufgabe, eine Vielzahl von Ausgangssignalen von dem internen Logik-Block 21 logisch zu verarbeiten.
- (5) Der entladende Ausgangstransistor Q10 und der Treibertransistor Q11 sind von mit Schottky-Sperrschichtdioden versehenen verklammerten Transistoren gebildet.
- (6) Als Ausgangstransistor Q12 zum Laden der Ausgangskapazität Cx dient ein Bipolartransistor.
- (7) Der Pegelumsetzer hat die Aufgabe, den entladenden Ausgangstransistor Q10 und den ladenden Ausgangstransistor Q12 in Abhängigkeit von einem Steuersignal gleichzeitig auszuschalten und dadurch die entsprechende Ausgangsklemme, z. B. OUT1, in einen potentialmäßig schwebenden Zustand zu versetzen.
- (8) Die Pegelumsetzer 221, 222, . . . 22m haben die Form des offenen Kollektorausgangs (open collector output Form).
In den Fig. 32 bis 34 und 36 sind verschiedene Beispiele
für Schaltungen des Pegelumsetzers 221 des Ausgangspuffers
22
gezeigt. Alle diese Pegelumsetzer haben die
Merkmale gemäß den obigen Ziffern (1) und (2). Ferner
weisen diese Pegelumsetzer mindestens eines der
Merkmale gemäß den obigen Ziffern (3) bis (8) auf.
In dem Pegelumsetzer 221 nach Fig. 32 bezeichnet Q10
den Ausgangstransistor zum Entladen der Ausgangs-Lastkapazität
Cx, Q11 den Treibertransistor zur Ansteuerung des Transistors
Q10, Q12 den Ausgangstransistor zum Aufladen der Ausgangs-
Lastkapazität Cx, und Q13 einen Stromverstärkertransistor
zur Übertragung der Änderung des Kollektorsignals des Transistors
Q11 auf die Basis des Transistors Q12. Die Schaltungselemente
R30, R31 und Q14 bilden eine aktive Tiefziehschaltung
zum Entfernen der Basisladungen des Transistors Q10. Mit Q15
ist ein Viel-Emitter-Transistor bezeichnet, mit R32 der
Kollektorwiderstand des Transistors Q11, mit R33 ein Widerstand
zum Entfernen der Basisladungen des Transistors Q12,
mit D10 eine Schottky-Sperrschichtdiode zum Entfernen der
Basisladungen des Transistors Q12, mit R34 ein Widerstand
zur Begrenzung der Kollektorströme der Transistoren Q12 und
Q13, und mit R35 der Basiswiderstand des Transistors Q15.
Das Ausgangssignal des aus P-Kanal-MOSFETs M1, M2 und
N-Kanal-MOSFETs M3, M4 aufgebauten CMOS-NAND-Gliedes 211
des internen Logik-Blocks 21 liegt an dem ersten Emitter des
Transistors Q15. Das Ausgangssignal des CMOS-NAND-Gliedes
212 liegt am zweiten Emitter des Transistors Q15, und das
Ausgangssignal des CMOS-NAND-Gliedes 213 liegt am dritten
Emitter des Transistors Q15. Der Pegelumsetzer 221 weist
demgemäß nicht nur eine Pegelumsetzerfunktion, sondern auch
eine logische Verarbeitungsfunktion als NAND-Glied mit
drei Eingängen auf.
Der Pegelumsetzer 221 nach Fig. 32 ist in der Lage,
aus den nachstehend angegebenen Gründen erwünschte Eigenschaften
zu erzielen:
- (1) Die Basis-Emitter-Spannung VBE15 des Transistors
Q15 beträgt etwa 0,75 V, die Basis-Kollektor-Spannung VBC15
des Transistors Q15 etwa 0,55 V, und die Basis-Emitter-
Spannungen VBE10 und VBE11 der Transistoren Q10 bzw. Q11
ungefähr 0,75 V. Daher ist die Eingangs-Schwellspannung
Vith des Pegelumsetzers 221 folgendermaßen eingestellt:
Vith=-VBE15+VBC15+VBE11+VBE10
=-0,75+0,55+0,75+0,75
=1,3 V. - (2) Die Ausgangstransistoren Q10, Q12, die die Entladung bzw. Aufladung der Ausgangs-Lastkapazität Cx des Pegelumsetzers 221 besorgen, werden von Bipolartransistoren mit niedrigem Ausgangswiderstand gebildet. Daher lassen sich die Schaltgeschwindigkeiten erhöhen oder die Ausbreitungs- Laufzeiten verkürzen, und die Abhängigkeiten der Ausbreitungs- Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Da es sich bei den Transistoren Q10, Q11, Q13, Q14 und Q15 um verklammerte Transistoren handelt, können ihre Speicherzeiten verkürzt sein.
- (4) Da der Viel-Emitter-Transistor Q15 eine logische Verarbeitungsfunktion aufweist, ist die Konstruktionsfreiheit für die integrierte Halbleiter-Logikschaltung IC des Gate-Array-Typs erhöht.
Bei einem derartigen Pegelumsetzer 221 nach Fig. 32
fließt jedoch dann, wenn der Ausgang des CMOS-NAND-Gliedes
211 auf dem niedrigen Pegel liegt, kontinuierlich hoher
Strom von 0,4 mA aus der Versorgungsspannung VCC zur Ausgangsseite
des CMOS-NAND-Gliedes 211 über den Widerstand R35 sowie
die Basis-Emitter-Strecke des Transistors Q15. Daher
müssen die Verhältnisse W/L der N-Kanal-MOSFETs M3, M4
des NAND-Gliedes 211 auf hohe Werte von 100/3 eingestellt
sein, um die Einschalt-Widerstände RON zu verringern. Dies
bringt eine Verringerung der Integrationsdichte der integrierten
Schaltung IC mit sich. Außerdem haben Untersuchungen
das Problem offengelegt, daß infolge
der Zunahme der Gate-Kapazitäten beider MOSFETs M3 und M4
die Schaltgeschwindigkeit des CMOS-NAND-Gliedes 211 abnimmt.
Fig. 33 zeigt ein Schaltbild für den Pegelumsetzer 221,
das entwickelt worden ist, um die oben beschriebenen Probleme
zu lösen, wobei der Viel-Emitter-Transistor Q15 nach Fig. 32
durch die oben erläuterte Schaltung mit hoher Eingangsimpedanz
ersetzt ist.
Gemäß Fig. 33 ist diese Schaltung mit hoher Eingangsimpedanz
aus PNP-Eingangstransistoren Q17, Q18, einem Emitter-
Folger-NPN-Transistor Q16, Schottky-Sperrschichtdioden D11,
D12 und Widerständen R36, R37, R38 aufgebaut.
Ferner weist der Pegelumsetzer 221 eine Steuerschaltung
auf, die aus einem PNP-Transistor Q20, einem NPN-Transistor
Q21, einer Diode D14 mit PN-Übergang und einem Widerstand
R38′ aufgebaut ist und dazu dient, die Ausgangsklemme QUT1
in den potentialmäßig schwebenden Zustand zu versetzen.
Die Basis des PNP-Transistors Q20 dieser Steuerschaltung
wird durch das Aufsteuersignal EN des CMOS-Inverters 21l
in dem internen Logik-block 21 angesteuert, wobei dieser
Inverter aus einem P-Kanal-MOSFET M5 und einem N-Kanal-MOSFET
M6 aufgebaut ist. Am Eingang dieses CMOS-Inverters 21l
liegt das invertierte Aufsteuersignal .
Da ferner diese Steuerschaltung zu dem Pegelumsetzer
221 hinzugefügt worden ist, sind zusätzlich zu der oben erwähnten
Schaltung mit hoher Eingangsimpedanz ein PNP-Eingangstransistor
Q19 und eine Schottky-Sperrschichtdiode D13 vorgesehen.
Wenn daher das Aufsteuersignal EN seinen niedrigen
Pegel annimmt, schalten die Transistoren Q10 bis Q13 des
Pegelumsetzers 221 gleichzeitig aus, so daß die Ausgangsklemme
OUT1 in den potentialmäßig schwebenden Zustand gerät.
Gelangt andererseits das Aufsteuersignal EN auf seinen hohen
Pegel, so hat der Pegelumsetzer 221 in ähnlicher Weise eine
logische Verarbeitungsfunktion als NAND-Glied mit zwei Eingängen,
so daß sich die Konstruktionsfreiheit für die integrierte
Schaltung IC erhöht.
Die Durchlaßspannungen VF11, VF12, VF13 der Schottky-
Sperrschichtdioden D11, D12 bzw. D13 liegen bei 0,35 bis 0,41 V,
die Basis-Emitter-Spannungen VBE17, VBE18, VBE19 der PNP-Eingangstransistoren
Q17, Q18 bzs. Q19 bei etwa 0,75 V, und
die Basis-Emitter-Spannungen VBE10, VBE11, VBE16 der NPN-
Transistoren Q10, Q11 bzw. Q16 bei etwa 0,75 V. Daher wird
die Eingangs-Schwellenspannung Vith, bei der die Transistoren
Q10, und Q11 beispielsweise bezüglich der der Basis des
PNP-Transistors Q17 zugeführten Ausgangsspannung des CMOS-
NAND-Gliedes 211 einschalten, folgendermaßen bestimmt:
Vith=-VBE17+VBE16+VBE11+VBE10
=1,5 V.
=1,5 V.
Die Ausgangstransistoren Q10, Q11 zum Entladen bzw. Aufladen
der Ausgangs-Lastkapazität Cx werden von Bipolartransistoren
mit niedrigem Ausgangswiderstand gebildet. Daher
lassen sich die Schaltgeschwindigkeiten erhöhen oder die
Ausbreitungs-Laufzeiten verkürzen, und die Abhängigkeiten
dieser Laufzeiten von der Ausgangskapazität können verringert
werden. Da es sich ferner bei den Transistoren Q10, Q11, Q13,
Q14 und Q16 um verklammerte Transistoren handelt, können
deren Speicherzeiten verkürzt sein.
Untersuchungen haben jedoch gezeigt,
daß selbst bei dem Pegelumsetzer 221 nach Fig. 33 wiederum
ein nicht vernachlässigbarer Strom von der Basis des PNP-
Eingangstransistors Q17 zur Ausgangsseite des CMOS-NAND-Gliedes
221 fließt, wenn der Ausgang dieses NAND-Gliedes 211
sich auf dem niedrigen Pegel befindet, so daß die oben genannten
Probleme nicht vollständig gelöst werden können.
Fig. 34 zeigt den Pegelumsetzer 221, der schließlich
entwickelt worden ist, um diese Probleme im wesentlichen
vollständig zu lösen. Danach ist der Viel-Emitter-Transistor
Q15 in Fig. 32 durch eine Schaltung mit hoher Eingangsimpedanz
ersetzt, die - wie im folgenden erläutert - aus MOSFETs
aufgebaut ist.
Gemäß Fig. 34 ist die Schaltung mit hoher Eingangsimpedanz
aus N-Kanal-MOSFETs M11, M12, M13 und einer Diode
D14 mit PN-Übergang aufgebaut. Die Drain-Source-Strecken
der FETs M11, M12, M13 sind parallel geschaltet, während
deren Gate-Elektroden an die CMOS-NAND-Glieder 211, 212,
bzw. 213 des internen Logik-Blocks 21 angeschlossen sind.
Ferner liegt die Diode D14 mit PN-Übergang in Serie mit den
Drain-Source-Strecken.
Die verschiedenen Widerstände sind auf folgende Werte
eingestellt: R30=2 KΩ, R31=4 KΩ, R32=10 KΩ, R33=4 KΩ,
R34=50 bis 75 Ω, und R35=16 KΩ. Die Emitterflächen der
Transistoren haben folgende Größen: Q10=672 µm², Q11=132 µm²,
Q12=363 µm², Q13=187 µm² und 4=242 µm².
Um ferner in diesem Pegelumsetzer 221 die logische
Verarbeitungsfunktion noch zu verstärken, ist parallel zu
dem Transistor Q11 ein Treibertransistor Q20 geschaltet,
dessen Emitterfläche gleich der des Treibertransistors Q11
ist, und es ist eine zweite Schaltung mit hoher Eingangsimpedanz
vorgesehen, die aus N-Kanal-MOSFETs M14, M15, M16,
einer Diode D15 mit PN-Übergang und einem Widerstand R39
ähnlich der vorherigen Schaltung mit hoher Eingangsimpedanz
aufgebaut ist. Dieser Pegelumsetzer 221 weist die logische
Verarbeitungsfunktion eines komplexen Verknüpfungsgliedes
mit sechs Eingängen auf.
Ferner ist in ähnlicher Weise auch dem Pegelumsetzer 221
eine Steuerschaltung zugeschaltet, die dazu dient, die Ausgangsklemme
OUT1 in den potentialmäßig schwebenden Zustand zu
versetzen, wenn dem Pegelumsetzer von dem internen Logik-
Block 21 das Aufsteuersignal EN mit niedrigem Pegel zugeführt
wird. Diese Steuerschaltung ist aus einem N-Kanal-MISFET M17,
Transistoren Q21, Q22, Q23, Widerständen R40, R41, R42, R43
und Schottky-Sperrschichtdioden D16, D17, D18 und D19 aufgebaut.
Um in dem Pegelumsetzer 221 nach Fig. 34 die Eingangs-
Schwellenspannungen an den Gate-Elektroden der sechs MOSFETs
M11, . . . M16 auf den Mittelwert von 2,5 V zwischen der CMOS-
Niederpegel-Ausgangsspannung von 0,6 V und der CMOS-Hochpegel-
Ausgangsspannung von 4,4 V einzustellen, haben die Verhältnisse
W/L der FETs M11 . . . M16 die weiter unten angegebenen
Werte. Dabei sind die Schwellenspannungen VTH der
FETs M11 . . . M16 auf ungefähr 0,75 V eingestellt, die Durchlaßspannung
VF14 der Diode D14 mit PN-Übergang auf 0,75 V,
und die Kanal-Leitwerte β0 der FETs M11 . . . M16 auf 60×10-6 S.
Im folgenden soll der Fall betrachtet werden, daß nur der
MOSFET M11 eingeschaltet ist, wobei die Gate-Spannung VX,
die Gate-Source-Spannung VGS, der Drain-Strom ID, die Drain-
Spannung VY usw. berechnet werden. Dabei sei angenommen, daß
der FET M11 in seinem Sättigungsbereich vorgespannt ist.
VX=VGS+VF14 (1)
VY=VCC-R35 · ID (3)
Aus den Gleichungen (1) und (2) ergibt sich
Als Eingangs-Schwellenspannung wird die Spannung VX
betrachtet, was der Tatsache entspricht, daß die Spannung
VY aufgrund eines Anstiegs der Spannung VX abfällt, so daß
die Transistoren Q10, Q11 abschalten.
Die Drain-Spannung VY, bei der die Transistoren Q10, Q11
abschalten, berechnet sich folgendermaßen:
VY=VBE11+VBE10 (5)
Aus den Gleichungen (3) und (5) ergibt sich
Aus den Gleichungen (4) und (6) ergibt sich
Setzt man in Gleichung (7) die Bedingungen VCC=5V,
VBE11 und VBE10=0,75V, R35=16 KΩ, β0=60×10-6 S,
VX=2,5 V, VF14=0,75 V und VTH=0,75 V ein, so erhält man
Somit läßt sich die Eingangs-Schwellenspannung des
Pegelumsetzers 221 und 2,5 V dadurch einstellen, daß die
Verhältnisse W/L der FETs M11 . . . M16 mit 22/3 gewählt werden.
Für das Ausführungsbeispiel nach Fig. 34 mit der obigen
Anordnung wurde bestätigt, daß die Ausbreitungs-
Laufzeiten und deren Abhängigkeit von der Ausgangskapazität
folgende Werte haben:
tpHL (für Cs=0 pF)|8,8 ns | |
tpLH (für Cs=0 pF) | 7,8 ns |
KHL | 0,11 ns/pF |
KLH | 0,01 ns/pF |
Fig. 5 zeigt in strichpunktierten Linien die Abhängigkeiten
der Ausbreitungs-Laufzeiten von der Ausgangs-Lastkapazität
für den Pegelumsetzer 221 gemäß dem Ausführungsbeispiel
nach Fig. 34. Wie ersichtlich, sind die Abhängigkeiten
KHL, KLH der ersten und der zweiten Ausbreitungs-Laufzeit
tpHL, tpLH von der Ausgangskapazität verbessert.
Aus den nachstehend angegebenen Gründen vermag der Pegelumsetzer
221 nach Fig. 34 gewünschte Eigenschaften zu erzielen:
- (1) Wie oben beschrieben, sind die Verhältnisse W/L der MOSFETs M11 . . . M16 entsprechend der Versorgungsspannung VCC, dem Widerstand R35, den Kanalleitwerten β0 und den Schwellenspannungen VTH der MOSFETs M11 . . . M16, sowie der Durchlaßspannung VF14 der Diode D14 bezüglich der Basis- Emitter-Spannungen VBE10, VBE11 der Transistoren Q10, Q11 eingestellt, so daß sich die Eingangs-Schwellenspannung des Pegelumsetzers 221 auf den zwischen 0,6 und 4,4 V liegenden Wert von 2,5 V einstellen läßt.
- (2) Die Ausgangstransistoren Q10, Q11, die zur Entladung bzw. Aufladung der Ausgangs-Lastkapazität Cx dienen, werden von Bipolartransistoren mit niedrigem Ausgangswiderstand gebildet. Daher lassen sich die Schaltgeschwindigkeiten erhöhen oder die Ausbreitungslaufzeiten verkürzen, und die Abhängigkeiten dieser Laufzeiten von der Ausgangskapazität können verringert werden.
- (3) Die den MOSFET M11 enthaltende Schaltung mit hoher Eingangsimpedanz ist zwischen die Basis des Treibertransistors Q11 und den Ausgang des internen Logik-Blocks 21 eingeschaltet. Daher kann der von der Gate-Elektrode des MOSFETs M11 zum Ausgang des CMOS-NAND-Gliedes 211 des internen Logik-Blocks 21 fließende Strom auf einen vernachlässigbaren Wert verringert und ein deutlicher Anstieg im Verhältnis W/L des N-Kanal- MOSFET des CMOS-NAND-Gliedes 211 verhindert werden.
- (4) Da die MOSFETs M11, M12, M13 der Schaltung mit hoher Eingangsimpedanz die Funktion eines ODER-Gliedes mit drei Eingängen erfüllen, wird die logische Verarbeitungsfunktion des Pegelumsetzers 221 verstärkt.
- (5) Da die beiden Treibertransistoren Q11, Q20 die Funktion eines UND-Gliedes erfüllen, wird die logische Verarbeitungsfunktion des Pegelumsetzers 221 weiter verstärkt.
- (6) Da es sich bei den Transistoren Q10, Q11, Q13, Q14, und Q20 um verklammerte Transistoren handelt, lassen sich deren Speicherzeit verkürzen.
- (7) Durch Einstellen des Aufsteuersignals EN auf den niedrigen Pegel werden die Ausgangstransistoren Q10, Q12 des Pegelumsetzers 221 gleichzeitig abgeschaltet, so daß die Ausgangsklemme OUT1 in den potentialmäßig schwebenden Zustand gerät. Daher läßt sich im Parallelbetrieb, bei dem diese Ausgangsklemme OUT1 und die (nicht gezeigte) Ausgangsklemme einer weiteren Logikschaltung verbunden sind, der Signalpegel der Ausgangsklemme OUT1 vom Ausgang des internen Logik-Blocks 21 unabhängig machen.
Fig. 36 zeigt ein weiteres Schaltungsbeispiel für den Pegelumsetzer
221.
Bei diesem Pegelumsetzer ist die Ausgangsklemme
OUT1 gemeinsam mit der Ausgangsklemme einer weiteren integrierten
Halbleiterschaltung IC′ des Typs mit offenem Kollektorausgang,
die eine TTL-Pegel-Logik bildet, verbunden, und
dieser gemeinsame Verbindungspunkt ist über einen Lastwiderstand
R100 von 2 KΩ an die Versorgungsspannung VCC von
5 V angeschlossen.
Die Schaltung IC′ ist
aus Schottky-Sperrschichtdioden D1, D2, D3, einem
Viel-Emitter-Transistor Q40, verklammerten Transistoren Q41
bis Q44, Widerständen R40 bis R44, und einer Diode D4 mit
PN-Übergang aufgebaut. Als offener Kollektorausgang ist der
Kollektor des Ausgangstransistors Q43 an die Klemme Nr. 43
angeschlossen, die als Ausgangsklemme dient. Innerhalb der
Schaltung IC′ ist jedoch kein Schaltungselement zwischen die
Versorgungsspannung VCC und den Kollektor des Ausgangstransistors
Q43 eingeschaltet.
Der Pegelumsetzer 221 nach Fig. 36 ist ganz ähnlich
aufgebaut wie der Pegelumsetzer 221 nach Fig. 34 mit der
Aufnahme, daß innerhalb der Schaltung IC kein Schaltungselement
zwischen die Versorgungsspannung VCC und den Kollektor
des Ausgangstransistors Q10 eingeschaltet ist.
Die Ausgangsklemmen der Schaltung IC und die der Schaltung
IC′ sind also in Form eines sogenannten verdrahteten
ODER-Gliedes verbunden. Ferner wird der Ausgangstransistor
Q10 des Pegelumsetzers 221 dadurch zwangsläufig abgeschaltet,
daß das Aufsteuersignal EN auf den niedrigen Pegel gebracht
wird, wodurch sich der Pegel an der Ausgangsklemme OUT1 vom
Ausgang des internen Logik-Blocks 21 unabhängig machen läßt.
Fig. 37 zeigt die räumliche Anordnung verschiedener
Schaltungsblöcke auf der vorderen Fläche eines Halbleiterchips
der integrierten Halbleiter-Logikschaltung IV.
Im mittleren Teil (dem mit der gestrichelten Linie l0
umgebenen Bereich) des Halbleiterchips 300 ist der
interne Logik-Block 21 angeordnet.
Im oberen Teil (dem mit der gestrichelten Linie l1 umgebenen
Bereich) des Halbleiterchips 300 sind eine Vielzahl von Eingangs-
Pegelumsetzern gemäß Fig. 31 (durch Dreiecke mit
schraffiertem Innenfeld bezeichnet) sowie eine Vielzahl von
Ausgangs-Pegelumsetzern nach Fig. 34 (durch Dreiecke mit
weißen Innenfeldern bezeichnet) abwechselnd angeordnet. In
ähnlicher Weise sind jeweils im rechten Teil (dem mit der
gestrichelten Linie l2 umgebenen Bereich), im unteren Teil
(dem mit der gestrichelten Linie l3 umgebenen Bereich) und
im linken Teil (dem mit der gestrichelten Linie l4 umgebenen
Teil) des Halbleiterchips 300 eine Vielzahl von Eingangs-
Pegelumsetzern nach Fig. 31 und eine Vielzahl von Ausgangs-
Pegelumsetzern nach Fig. 34 abwechselnd angeordnet.
Über dem oberen Teil l1 sind Anschluß- bzw. Bondflächen für Eingänge
(durch Quadrate mit dicken Linien angedeutet) entsprechend
der Anzahl von Eingangs-Pegelumsetzern und Anschluß- bzw. Bondflächen für
Ausgänge (durch Quadrate mit dünnen Linien angedeutet) entsprechend
der Anzahl der Ausgangs-Pegelumsetzer angeordnet.
Die Eingangsstufe der Eingangs-Pegelumsetzer liegt den
entsprechenden Eingangs-Bond-Flächen, die Ausgangsstufe dagegen
dem internen Logik-Block 21 gegenüber; entsprechend
liegt die Eingangsstufe der Ausgangspegelumsetzer dem internen
Logik-Block 21 und ihre Ausgangsstufe den entsprechenden
Ausgangs-Bondflächen gegenüber.
Ähnlich wie im oberen Teil l1 sind auch im rechten Teil
l2, im unteren Teil l3 und im linken Teil l4 eine Vielzahl
von Eingangs- und Ausgangs-Bondflächen angeordnet, wobei
auch die Eingangs- und Ausgangsstufen der Eingangs- und Ausgangspegelumsetzer
in diesen Teilen ähnlich wie in dem Teil
l1 angeordnet sind.
In mindestens einer der vier Ecken des Halbleiterchips
300 ist eine Bondfläche 30 zur Zuführung der Versorgungsspannung
VCC und in mindestens einer weiteren Ecke eine
Bondfläche 31 zum Anschluß an das Erdpotential angeordnet.
Die hintere Fläche des Halbleiterchips mit der in Fig. 37
gezeigten räumlichen Anordnung steht mit der vorderen
Fläche des Anschlußleiters LT eines metallischen Leiterrahmens
LF nach Fig. 38 körperlich und elektrisch in dichtem
Kontakt.
Gemäß Fig. 38 weist der Leiterrahmen LF dem rechten
oberen Teil des Halbleiterchips 300 entsprechend Leiterabschnitte
L1 . . . L16, einen Rahmenabschnitt L0 sowie
schraffierte Dammabschnitte LD auf. Tatsächlich sind die
übrigen Teile entsprechend dem rechten unteren Teil, dem
linken unteren Teil und dem linken oberen Teil des Halbleiterchips
ähnlich der obigen Struktur. Bei dem Leiterrahmen LF
handelt es sich um ein bearbeitetes Metallblech mit einer
Struktur, in der der Rahmenabschnitt L0, die Leiterabschnitt
L1 . . . L64 und der Anschlußleiter LT über die schraffierten
Dammabschnitte miteinander verbunden sind.
Nachdem die hintere Fläche des Halbleiterschips 300
mit der vorderen Fläche des Anschlußleiter LT verbunden
worden ist, werden die im folgenden beschriebenen Bonddrähte
(beispielsweise Gold- oder Aluminiumdrähte) verdrahtet.
Unter Verwendung einer im Handel erhältlichen Drahtbondausrüstung
wird die Versorgungs-Bondfläche 30 über einen
Draht l5 mit dem Leiterabschnitt L34 elektrisch verbunden.
Ferner wird die Eingangs-Bondfläche über einen Draht l6 mit
dem Leiterabschnitt L9 elektrisch verbunden, die Ausgangs-
Bondfläche über einen Draht l7 mit dem Leiterabschnitt L8,
die Eingangs-Bondfläche über einen Draht l8 mit dem Leiterabschnitt
L7, die Ausgangs-Bondfläche über einen Draht l9
mit dem Leiterabschnitt L6, die Eingangs-Bondfläche über
einen Draht l10 mit dem Leiterabschnitt L5, und schließlich
die Erdungs-Bondfläche 31 über einen Draht l11 mit dem Anschlußleiter
LT.
Nach Vervollständigung der obigen Verdrahtung werden
der Leiterrahmen LT und der Halbleiterchip 300 in eine Metallform
zur Kunstharzeinformung gegeben, woraufhin flüssiges
Kunstharz in den Bereich innerhalb der Dammabschnitte LD
des Leiterrahmens LF eingegossen wird. Diese Dammabschnitte
LD verhindern, daß das Kunstharz nach außen fließt. Nach Aushärten
des Kunstharzes wird die einheitliche Struktur aus
dem Leiterrahmen LF, dem Halbleiterchips 300 und dem Kunstharz
aus der Metallform entnommen. Durch eine Presse oder dergleichen
werden sodann die Dammabschnitte LD entfernt, so daß
die entsprechenden Leiterabschnitte L1 . . . L64 elektrisch
isoliert sind.
Bei Bedarf werden die aus dem verfestigten Kunstharz
herausragenden Leiterabschnitte L1 . . . L64 nach unten gebogen.
Somit ist die in das Kunstharz 301 eingegossene integrierte
Halbleiter-Logikschaltung IC fertig, wie sie in der schematischen
Darstellung nach Fig. 39 gezeigt ist. Wie aus
dieser Figur hervorgeht, ist diese Schaltung IC mit keinerlei
speziellen Kühlrippen versehen, um von dem Halbleiterchip
300 erzeugte Wärme aus der eingeformten Struktur nach außen
abzustrahlen. Wird eine solche Kühlrippe vorgesehen, so führt
dies zu einer unerwünschten Erhöhung der Kosten der Schaltung
IC.
Neben dem oben erwähnten Verfahren des Vergießens in
Kunststoff sind auch Verfahren in Betracht gezogen worden,
bei denen der Halbleiterchip durch Keramik-Einformung bzw.
durch Verwendung eines Metallgehäuses abgedichtet wird. Im
Hinblick auf die Kosten der Schaltung IC ist jedoch das Eingießen
in Kunststoff am vorteilhaftesten.
In der integrierten Halbleiter-Logikschaltung IC nach
dem in Fig. 37 bis 39 gezeigten Ausführungsbeispiel sind
insgesamt 18 bis 50 Eingangs-Pegelumsetzer 201, 202 . . . 20n
vorgesehen, die den Eingangspuffer 20 bilden, insgesamt
200 bis 1530 CMOS-Verknüpfungsglieder 211, 212 . . . 21l,
die den internen Logik-Block 21 bilden, und insgesamt 18 bis
50 Ausgangs-Pegelumsetzer 221, 222, . . . 22m, die den Ausgangspuffer
bilden, so daß der Halbleiterchip 300 eine LSI-
Halbleiterschaltung, d. h. eine integrierte Großschaltung,
bildet. Aus den im folgenden genannten Gründen ist dennoch
diese Schaltung IC mit Erfolg in die Struktur ohne Kühlrippen
eingebaut worden.
Da der Leistungsverbrauch jedes der den internen Logik-
Block 21 bildenden CMOS-Verknüpfungsglieder 211, 212, . . . 21l
nur 0,039 mW beträgt, ist der Leistungsverbrauch des gesamten
internen Logik-Blocks 21 mit 200 bis 1530 Verknüpfungsgliedern
sehr niedrig und beträgt nur 7,8 bis 59,67 mW. Da die den
Eingangspuffer 20 gemäß dem Ausführungsbeispiel nach Fig. 31
bildenden Eingangs-Pegelumsetzer 201, 202 . . . 20n eine große
Anzahl von Bipolartransistoren umfassen, beträgt der Leistungsverbrauch
pro Umsetzer 2,6 mW und der Leistungsverbrauch des
gesamten Eingangspuffers 20 mit 18 bis 50 Umsetzern 46,8 bis
130 mW. Da ferner die den Ausgangspuffer 22 in dem Ausführungsbeispiel
nach Fig. 34 bildenden Ausgangs-Pegelumsetzer 221,
222, . . . 22m ebenfalls eine große Anzahl von Bipolartransistoren
aufweisen, beträgt der Leistungsverbrauch pro Umsetzer
3,8 mW für den gesamten Ausgangspuffer 22 mit 18 bis 50
Umsetzern 68,4 bis 190 mW.
Aus den obigen Daten ergibt sich, daß bei der Schaltung
IC, die aus dem Eingangspuffer 20 mit 18 Umsetzern, dem
internen Logik-block 21 mit 200 Verknüpfungsgliedern und
dem Ausgangspuffer 22 mit 18 Umsetzern aufgebaut ist, 6,4%
der Gesamtwärme in dem Mittelteil l0 der vorderen Fläche
des Halbleiterchips nach Fig. 37, 93,6% der Gesamtwärme
dagegen in den Randteilen l1 . . . l4 erzeugt werden. Bei
einer Schaltung IC, die aus einem Eingangspuffer 20 mit
50 Umsetzern, einem internen Logik-block 21 mit 1530 Verknüpfungsgliedern
und einem Ausgangspuffer 22 mit 50 Umsetzern
aufgebaut ist, werden 15,8% der Gesamtwärme in dem
Mittelteil l0 der vorderen Fläche des Halbleiterchips nach
Fig. 37, 84,2% der Gesamtwärme dagegen in den Randteilen
l1 . . . l4 erzeugt.
Wie in Fig. 37 gezeigt, ist der interne Logik-Block
21, der nur eine geringe Wärmemenge erzeugt, im Mittelteil
l0 des Chips angeordnet, während der Eingangspuffer 20 und
der Ausgangspuffer 22, die große Wärmemengen erzeugen,
in den Seitenteilen l1 . . . l4 des Chips angeordnet sind.
Gemäß Fig. 38 werden daher die großen Wärmemengen von
den Randteilen l1 . . . l4 über den Anschlußleiter LT und
den Leiterabschnitt L1 als Erdleitung aus der Schaltung IC
abgeführt (wobei insbesondere die Wärmeabfuhr über die Erdleitung
einer Leiterplatte erfolgt, wenn die Schaltung IC
auf einer solchen Leiterplatte eingebaut ist). Ferner kann
die Ableitung dieser Wärme aus der Schaltung IC über die
große Anzahl von Bonddrähten und Leiterabschnitten L2 . . .
L64 erfolgen (insbesondere über die Signalleitungen und
über die Versorgungsleitung der Leiterplatte, wenn die
Schaltung IC auf einer solchen Leiterplatte installiert ist).
Berechnungen haben bestätigt, daß dann,
wenn in Gegensatz zu dem oben beschriebenen Ausführungsbeispiel
der Eingangspuffer 20 und der Ausgangspuffer 22, die
große Wärmemengen erzeugen, im mittleren Teil l0 des
Chips und der interne Logik-Block 21 im Randbereich angeordnet
sind, die großen Wärmemengen nicht ohne weiteres aus
dem mittleren Teil l0 der Schaltung IC abgeführt werden
können.
Aus den oben beschriebenen Gründen ist es dagegen möglich
geworden, die Schaltung IC des obigen Ausführungsbeispiels
in eine Struktur ohne Kühlrippen einzubauen. Da
ferner die Schaltung IC in Kunstharz eingebettet worden ist,
sind die Kosten der Schaltung IC erheblich verringert worden.
Fig. 40 zeigt ein Blockschaltbild eines elektronischen
Systems, bei dem eine integrierte Halbleiter-Logikschaltung
IC entsprechend dem Ausführungsbeispiel nach Fig. 37 bis
39 sowie weitere, mit TTL-Pegeln arbeitende integrierte
Halbleiter-Logikschaltungen 401, 402 . . . 40n, 501 . . . 505
und 600 auf einer Leiterplatte installiert sind.
Gemäß Fig. 40 werden die Ausgangssignale der Schaltungen
401, 402 . . . 40n, die TTL-Pegel aufweisen, den Eingangsklemmen
IN1, IN2 . . . INn der Schaltung IC zugeführt, deren
Ausgangssignale an den Eingängen der Schaltungen 501 . . . 505
mit TTL-Eingnagspegeln liegen.
Ferner sind der Ausgang OUT2 der Schaltung IC und der
Ausgang der Schaltung 600 zusammengeschaltet, so daß beide
Schaltungen IC und 600 im Parallelbetrieb arbeiten.
Die in dem Eingangspuffer 20 und dem Ausgangspuffer 22
der Schaltung IC in großen Mengen erzeugte Wärme läßt sich
über die Erdleitung, die Energieversorgungsleitung, die
Signaleingangsleitung und die Signalausgangsleitung der
Leiterplatte ableiten.
Wird das dem Ausgangspuffer 22 zuzuführende Aufsteuersignal
EN auf den niedrigen Pegel gelegt, so gelangen die
Ausgangsklemmen OUT1, OUT2 . . . OUTn jeweils in den potentialmäßig
schwebenden Zustand, und die Eingangspegel der Schaltungen
501, 502, 503 werden durch den Ausgangspegel der
Schaltung 600 bestimmt.
Ferner wird eine hohe Geschwindigkeit an der Schnittstelle
zwischen dem Eingangspuffer 20 und den Schaltungen 401, 402 . . .
40n erzielt, an der Schnittstelle zwischen dem internen
Logik-Block 21 und dem Eingangspuffer 20; an der Schnittstelle
zwischen dem Ausgangspuffer 22 und dem internen
Logik-Block 21; und an der Schnittstelle zwischen den Schaltungen
501 . . . 505 und dem Ausgangspuffer 22.
Aus den nachstehend angegebenen Gründen sind die oben
beschriebenen Ausführungsbeispiele in der Lage, günstige
Effekte zu erzielen:
- (1) Die Ausgangstransistoren zum Aufladen bzw. Entladen der Ausgangskapazität Cs eines Eingangs-Pegelumsetzers 201 werden von Bipolartransistoren gebildet. Daher lassen sich die Ausbreitungs-Laufzeiten des Eingangs-Pegelumsetzers und deren Abhängigkeiten von der Ausgangskapazität aufgrund der Tatsache verringern, daß der Bipolartransistor, obwohl er eine geringere Gerätegröße aufweist als ein MOSFET, einen kleineren Ausgangswiderstand und eine höhere Stromverstärkung aufweist, so daß er einen hohen Lade- bzw. Entladestrom erzeugen kann.
- (2) In dem Eingangs-Pegelumsetzer 201 liegt zwischen Basis und Kollektor eines in seinem Sättigungsbereich betriebenen Bipolartransistors eine Schottky-Sperrschichtdiode zur Durchführung eines Majoritätsträger-Vorgangs. Daher läßt sich die Injektion von Minoritätsträgern aus der Kollektorschicht in die Basisschicht reduzieren, so daß die Speicherzeit des Bipolartransistors verkürzt wird.
- (3) Bei einem Eingangs-Pegelumsetzer 201 nach einem bevorzugten Ausführungsbeispiel wird das Basis- oder Kollektorsignal des Treibertransistors Q2 der Basis eines ladenden Ausgangs-Bipolartransistors Q3 über einen MOS-Puffer zugeführt, der eine hohe Eingangsimpedanz und eine Spannungsverstärkungsfunktion aufweist. Dadurch wird die Arbeitsgeschwindigkeit des Ausgangstransistors Q3 wegen der hohen Eingangsimpedanz und der Spannungsverstärkungsfunktion des MOS- Puffers erhöht.
- (4) Bei dem Eingangs-Regelumsetzer 201 07044 00070 552 001000280000000200012000285910693300040 0002003448455 00004 06925 gemäß einem bevorzugten Ausführungsbeispiel sind zwischen eine Eingangsklemme IN1 und den Treibertransistor Q2 ein Emitter-Folger- PNP-Transistor Q4 und eine Diode D2 mit PN-Übergang eingeschaltet. Auf diese Weise läßt sich die Eingangs-Schwellenspannung des Eingangs-Pegelumsetzers 201 in geeigneter Weise einstellen. Da ferner die Eingangsimpedanz des PNP-Transistors Q4 an dessen Basis aufgrund seiner Stromverstärkungsfunktion erhöht ist, läßt sich der Einfluß der Ausgangsimpedanz einer TTL-Pegel-Signalquelle auf die Eingangsklemme IN1 reduzieren.
- (5) Ausgangstransistoren zur Auf- bzw. Entladung der Ausgangslastkapazität Cx eines Ausgangs-Pegelumsetzers 221 werden von Bipolartransistoren gebildet. Daher lassen sich die Ausbreitungs- Laufzeiten des Ausgangs-Pegelumsetzers und deren Abhängigkeiten von der Ausgangskapazität aufgrund der Tatsache herabsetzen, daß der Bipolartransistor - obwohl er eine geringere Gerätegröße aufweist als ein MOSFET - einen geringeren Ausgangswiderstand und eine höhere Stromverstärkung aufweist, so daß er in der Lage ist, einen großen Lade- bzw. Entladestrom zu erzeugen.
- (6) In dem Ausgangs-Pegelumsetzer 221 ist zwischen Basis und Kollektor eines in seinem Sättigungsbereich betriebenen Bipolartransistors eine Schottky-Sperrschichtdiode zur Durchführung eines Majoritätsträger-Vorgangs eingeschaltet. Daher läßt sich die Injektion von Minoritätsträgern aus der Kollektor- in die Basisschicht reduzieren, so daß die Speicherzeit des Bipolartransistors verkürzt werden kann.
- (7) In einem Ausgangs-Pegelumsetzer 211 entsprechend einem bevorzugten Ausführungsbeispiel liegt zwischen dem Ausgang des internen Logik-Blocks 21 und der Basis eines Treibertransistors Q11 eine MOS-Schaltung mit hoher Eingangsimpedanz. Dadurch läßt sich der von der Gate-Elektrode des MOSFETs dieser MOS-Schaltung zum Ausgang des internen Logik-Blocks 21 fließende Strom auf einen vernachlässigbaren Wert verringern. Dadurch wird wiederum verhindert, daß die Integrationsdichte der Ausgangsschaltung des internen Logik-Blocks 21 und die Schaltgeschwindigkeit absinken.
- (8) In dem Ausgangs-Pegelumsetzer 221 gemäß einem bevorzugten Ausführungsbeispiel ist die MOS-Schaltung mit hoher Eingangsimpedanz mit der Funktion einer logischen Verarbeitung einer Vielzahl von Ausgangssignalen des internen Logik- Blocks 21 versehen. Dadurch kann die Konstruktionsfreiheit einer integrierten Halbleiter-Logikschaltung IC des Master- Slice- oder des Gate-Array-Typs erhöht werden.
- (9) In dem Ausgangs-Pegelumsetzer 221 gemäß einem bevorzugten Ausführungsbeispiel ist eine Steuerschaltung vorgesehen, die auf der Basis eines Aufsteuersignals EN eine Ausgangsklemme OUT1 in einen potentialmäßig schwebenden Zustand steuert. Daher läßt sich dann, wenn diese Ausgangsklemme OUT1 sowie die Ausgangsklemme einer weiteren Logikschaltung zusammengeschaltet sind, der Pegel der gemeinsamen Ausgangsklemme entsprechend dem Ausgang der weiteren Logikschaltung einstellen.
- (10) In einem bevorzugten Ausführungsbeispiel ist der interne Logik-Block 21, der als CMOS-Schaltung ausgeführt ist und daher einen verringerten Leistungsbedarf aufweist, im mittleren Teil eines Halbleiterchips angeordnet, während die Eingangs-Pegelumsetzer 201 . . . und die Ausgangspegelumsetzer 221 . . . , die jeweils eine Vielzahl von Bipolartransistoren und hohen Leistungsverbrauch aufweisen, in den Randteilen des Halbleiterchips angeordnet sind. Dies erleichtert die Wärmeabfuhr. Dadurch ist es möglich geworden, die integrierte Halbleiter-Logikschaltung IC in eine Struktur ohne Kühlrippen einzubauen.
- (11) Die integrierte Halbleiter-Logikschaltung IC ist in eine Kunstharzstruktur eingebaut, was eine weitere Herabsetzung der Kosten ermöglicht.
- (12) Ferner ist die Eingangsklemme IN1 des Eingangs- Pegelumsetzers 201 nicht an die Gate-Elektrode eines MOSFETs sondern an die Kathode der Schottky-Sperrschichtdiode D1 oder die Basis des PNP-Transistors Q4 angeschlossen. Daher ist es möglich geworden, die Spannungsfestigkeit gegen an der Eingangsklemme IN1 auftretende Spannungsspitzen zu erhöhen.
Im vorstehenden ist die Halbleiterschaltung in Zusammenhang mit
bestimmten Ausführungsbeispielen konkret beschrieben worden;
sie kann jedoch auf verschiedene Art modifiziert
werden.
Beispielsweise kann die Anordnung nach Fig. 6 auch
so getroffen sein, daß die Pegelumsetzer 201, 202 . . . 20n
des Eingangspuffers 20 eine ECC-CMOS-Pegelumsetzung bewirken,
während die Pegelumsetzer 221, 222 . . . 22m des Ausgangspuffers
22 eine CMOS-ECL-Pegelumsetzung bewirken. Zu diesem
Zweck können der Eingangspuffer 20, der interne Logik-Block
21 und der Ausgangspuffer 22 mit dem Erdpegel und einer
negativen Versorgungsspannung -VEE betrieben werden. In
ähnlicher Weise kann die Anordnung nach Fig. 6 auch so
getroffen sein, daß die Pegelumsetzer 201, 202 . . . 20n
des Eingangspuffers 20 eine i²L-CMOS-Pegelumsetzung bewirken,
während die Pegelumsetzer 221, 222 . . . 22m des Ausgangspuffers
22 eine CMOS-i²L-Pegelumsetzung ausführen.
Ferner können bei den Ausführungsbeispielen nach Fig. 14
bis 21, 23 bis 26, 29 und 30 auch der Emitter-Folger-
PNP-Transistor Q4 und die Diode D2 mit PN-Übergang nach
Fig. 31 zugeschaltet sein.
Der Grund, aus dem der Nenner L in dem Verhältnis
W/L des MOSFETs mit 3 angegeben ist, besteht darin, daß
die Kanallänge des MOSFETs mit 3 µm angenommen worden ist.
Aufgrund von Verbesserungen in der Fotolithographie wird die
Kanallänge gegenwärtig auf 2 µm, 1,5 µm, 1 µm oder sogar
weniger verfeinert, so daß der Nenner L des Verhältnisses
W/L entsprechend kleiner wird.
Mit der Verfeinerung reduzieren sich auch die Größen
der Bipolartransistoren immer mehr, woraus Änderungen in den
Werten der Widerstände innerhalb der Schaltungen nötig werden.
Das Verfahren zur Herausführung der großen Anzahl von
Leitungen L1 . . . L64 aus dem Kunstharz-Formkörper 301 ist
auch nicht auf das Ausführungsbeispiel nach Fig. 39 beschränkt.
Zur Verringerung der Größe des Leiterrahmens LT
und der Schaltung IC sowie zur Erzielung einer höheren Packungsdichte
auf der Leiterplatte ist es oft zweckmäßiger, die äußere
Form des Kunstharzkörpers 301 im wesentlichen quadratisch
statt länglich zu machen, wobei dann an allen vier Seiten
eine große Anzahl der Leitungen L1 . . . L64 herausgeführt
wird.
Claims (10)
1. Integrierte Halbleiterschaltung mit
einem integrierten Logikblock (21) mit einer Anzahl von Logikschaltungen (211-214, 21(l-1), 21l) mit p- und n-Kanal-MOSFETs; und mit
einer Eingangsschaltung (201) mit einem Eingangsanschluß zur Aufnahme eines Eingangssignales und einem Ausgangsanschluß, der mit einem der Eingangsanschlüsse des internen Logikblockes verbunden ist;
dadurch gekennzeichnet, daß die Eingangsschaltung (201)
einen ersten bipolaren Ausgangstransistor (Q1; Q3) mit einem Kollektor-Emitter-Pfad, der zwischen einen ersten Potentialanschluß (Vcc; GND) und den Ausgangsanschluß der Eingangsschaltung geschaltet ist, und mit einer zur Aufnahme eines Basis-Ansteuersignales vorgesehenen Basis;
einen ersten Schalttransistor (Q3; Q1) mit einem Strompfad, der zwischen den Ausgangsanschluß der Eingangsschaltung und einen zweiten Potentialanschluß (GND; Vcc) geschaltet ist, und mit einem auf das Eingangssignal ansprechenden Steueranschluß; und
eine Treiberschaltung mit n- und p-Kanal-MOSFETs aufweist, die zur Abgabe des Basis-Ansteuersignals mit dem Eingangsanschluß der Eingangsschaltung verbunden ist.
einem integrierten Logikblock (21) mit einer Anzahl von Logikschaltungen (211-214, 21(l-1), 21l) mit p- und n-Kanal-MOSFETs; und mit
einer Eingangsschaltung (201) mit einem Eingangsanschluß zur Aufnahme eines Eingangssignales und einem Ausgangsanschluß, der mit einem der Eingangsanschlüsse des internen Logikblockes verbunden ist;
dadurch gekennzeichnet, daß die Eingangsschaltung (201)
einen ersten bipolaren Ausgangstransistor (Q1; Q3) mit einem Kollektor-Emitter-Pfad, der zwischen einen ersten Potentialanschluß (Vcc; GND) und den Ausgangsanschluß der Eingangsschaltung geschaltet ist, und mit einer zur Aufnahme eines Basis-Ansteuersignales vorgesehenen Basis;
einen ersten Schalttransistor (Q3; Q1) mit einem Strompfad, der zwischen den Ausgangsanschluß der Eingangsschaltung und einen zweiten Potentialanschluß (GND; Vcc) geschaltet ist, und mit einem auf das Eingangssignal ansprechenden Steueranschluß; und
eine Treiberschaltung mit n- und p-Kanal-MOSFETs aufweist, die zur Abgabe des Basis-Ansteuersignals mit dem Eingangsanschluß der Eingangsschaltung verbunden ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der
erste Schalttransistor ein zweiter bipolarer Ausgangstransistor
ist, wobei der Steueranschluß und der Strompfad des ersten
Schalttransistors der Basis und dem Kollektor-Emitter-Pfad des
zweiten bipolaren Ausgangstransistors entsprechen.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der
erste und der zweite bipolare Ausgangstransistor vom npn-Typ
sind.
4. Schaltung nach Anspruch 1 oder 3, gekennzeichnet durch eine
Ausgangsschaltung (221), die eine MOS-Schaltung, die zur Aufnahme
eines Ausgangssignales des internen Logikblockes vorgesehen
ist, und einen dritten bipolaren Ausgangstransistor mit einer
Basis aufweist, die an einen Ausgang der MOS-Schaltung angeschlossen
ist.
5. Schaltung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet,
daß eine der Logikschaltungen im internen Logikblock (21)
einen vierten bipolaren Transistor (Q1) mit einem zwischen den ersten Potentialanschluß und einen Ausgang der einen Logikschaltung geschalteten Kollektor-Emitter-Pfad sowie mit einer Basis; und
einen zweiten Schalttransistor (Q2) mit einem zwischen den Ausgang der einen Logikschaltung und den zweiten Potentialanschluß geschalteten Strompfad sowie mit einem Steueranschluß aufweist, wobei der Strompfad in Reihe mit dem Kollektor-Emitter- Pfad des vierten bipolaren Transistors zwischen den ersten und zweiten Potentialanschluß geschaltet ist;
wobei der p-Kanal-MOSFET (M) in der einen Logikschaltung einen Drain-Source-Pfad, der zwischen den ersten Potentialanschluß und die Basis des vierten bipolaren Transistors geschaltet ist, und ein Gate aufweist, das an einen Eingang der einen Logikschaltung angeschlossen ist;
wobei der n-Kanal-MOSFET (M4) in der einen Logikschaltung einen Drain-Source-Pfad, der zwischen die Basis des vierten bipolaren Transistors und den zweiten Potentialanschluß geschaltet ist, und ein Gate aufweist, das an den Eingang der einen Logikschaltung angeschlossen ist; und
wobei der Steueranschluß des zweiten Schalttransistors auf ein Signal anspricht, dessen Phase eines Signals entgegengesetzt ist, das an der Basis des vierten bipolaren Transistors erscheint.
einen vierten bipolaren Transistor (Q1) mit einem zwischen den ersten Potentialanschluß und einen Ausgang der einen Logikschaltung geschalteten Kollektor-Emitter-Pfad sowie mit einer Basis; und
einen zweiten Schalttransistor (Q2) mit einem zwischen den Ausgang der einen Logikschaltung und den zweiten Potentialanschluß geschalteten Strompfad sowie mit einem Steueranschluß aufweist, wobei der Strompfad in Reihe mit dem Kollektor-Emitter- Pfad des vierten bipolaren Transistors zwischen den ersten und zweiten Potentialanschluß geschaltet ist;
wobei der p-Kanal-MOSFET (M) in der einen Logikschaltung einen Drain-Source-Pfad, der zwischen den ersten Potentialanschluß und die Basis des vierten bipolaren Transistors geschaltet ist, und ein Gate aufweist, das an einen Eingang der einen Logikschaltung angeschlossen ist;
wobei der n-Kanal-MOSFET (M4) in der einen Logikschaltung einen Drain-Source-Pfad, der zwischen die Basis des vierten bipolaren Transistors und den zweiten Potentialanschluß geschaltet ist, und ein Gate aufweist, das an den Eingang der einen Logikschaltung angeschlossen ist; und
wobei der Steueranschluß des zweiten Schalttransistors auf ein Signal anspricht, dessen Phase eines Signals entgegengesetzt ist, das an der Basis des vierten bipolaren Transistors erscheint.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet,
daß der zweite Schalttransistor (Q2) ein fünfter bipolarer Transistor ist, wobei der Steueranschluß und der Strompfad des zweiten Schalttransistors der Basis und dem Emitter-Kollektor- Pfad des fünften bipolaren Transistors entsprechen;
daß die eine Logikschaltung einen ersten Widerstand (R1), der zwischen die Basis des vierten bipolaren Transistors und dem Drain-Anschluß des n-Kanal-MOSFETs geschaltet ist, und einen zweiten Widerstand (R2) aufweist, der zwischen die Basis des fünften bipolaren Transistors und den zweiten Potentialanschluß geschaltet ist;
daß der Drain-Anschluß des n-Kanal-MOSFETs mit dem Ausgang der einen Logikschaltung verbunden ist; und
daß der Source-Anschluß des n-Kanal-MOSFETs mit der Basis des fünften bipolaren Ausgangstransistors verbunden ist.
daß der zweite Schalttransistor (Q2) ein fünfter bipolarer Transistor ist, wobei der Steueranschluß und der Strompfad des zweiten Schalttransistors der Basis und dem Emitter-Kollektor- Pfad des fünften bipolaren Transistors entsprechen;
daß die eine Logikschaltung einen ersten Widerstand (R1), der zwischen die Basis des vierten bipolaren Transistors und dem Drain-Anschluß des n-Kanal-MOSFETs geschaltet ist, und einen zweiten Widerstand (R2) aufweist, der zwischen die Basis des fünften bipolaren Transistors und den zweiten Potentialanschluß geschaltet ist;
daß der Drain-Anschluß des n-Kanal-MOSFETs mit dem Ausgang der einen Logikschaltung verbunden ist; und
daß der Source-Anschluß des n-Kanal-MOSFETs mit der Basis des fünften bipolaren Ausgangstransistors verbunden ist.
7. Schaltung nach Anspruch 5 und 6, dadurch gekennzeichnet,
daß die eine der Logikschaltungen
einen weiteren Eingangsanschluß;
einen weiteren p-Kanal-MOSFET (M2) mit einem Gate, das mit dem weiteren Eingangsanschluß verbunden ist, und einem Source- Drain-Pfad, der zwischen den ersten Potentialanschluß und die Basis des vierten bipolaren Transistors geschaltet ist; und
einen weiteren n-Kanal-MOSFET (M3) mit einem Gate, das mit dem weiteren Eingangsanschluß verbunden ist, und einem Source- Drain-Pfad aufweist, der zwischen die Basis und den Kollektor des fünften bipolaren Transistors geschaltet ist;
wobei die Source-Drain-Pfade der einen p-Kanal-MOSFETs und n-Kanal-MOSFETs in Reihe miteinander verbunden sind, während die Source-Drain-Pfade der anderen p-Kanal-MOSFETs und n-Kanal-MOSFETs parallel miteinander verbunden sind (Fig. 8; Fig. 10).
einen weiteren Eingangsanschluß;
einen weiteren p-Kanal-MOSFET (M2) mit einem Gate, das mit dem weiteren Eingangsanschluß verbunden ist, und einem Source- Drain-Pfad, der zwischen den ersten Potentialanschluß und die Basis des vierten bipolaren Transistors geschaltet ist; und
einen weiteren n-Kanal-MOSFET (M3) mit einem Gate, das mit dem weiteren Eingangsanschluß verbunden ist, und einem Source- Drain-Pfad aufweist, der zwischen die Basis und den Kollektor des fünften bipolaren Transistors geschaltet ist;
wobei die Source-Drain-Pfade der einen p-Kanal-MOSFETs und n-Kanal-MOSFETs in Reihe miteinander verbunden sind, während die Source-Drain-Pfade der anderen p-Kanal-MOSFETs und n-Kanal-MOSFETs parallel miteinander verbunden sind (Fig. 8; Fig. 10).
8. Schaltung nach Anspruch 6 und 7, dadurch gekennzeichnet,
daß der vierte und der fünfte bipolare Transistor vom npn-Typ
sind.
9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,
daß der interne Logikblock (21) im mittleren
Bereich eines Halbleiterchips (300) ausgebildet ist, und daß die
Eingangsschaltung (201) zwischen dem äußeren Rand des Halbleiterchips
(300) und dem internen Logikblock ausgebildet ist.
10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß die
Ausgangsschaltung (221) zwischen dem äußeren Rand des Halbleiterchips
(300) und dem internen Logikblock (21) ausgebildet ist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58012711A JPH0773204B2 (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
JP58012712A JPS59139725A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
JP58012713A JPS59139726A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3448455C2 true DE3448455C2 (de) | 1993-07-01 |
Family
ID=27279954
Family Applications (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3448427A Expired - Lifetime DE3448427C2 (de) | 1983-01-31 | 1984-01-31 | |
DE3448428A Expired - Lifetime DE3448428C2 (de) | 1983-01-31 | 1984-01-31 | |
DE3448435A Expired - Fee Related DE3448435C2 (de) | 1983-01-31 | 1984-01-31 | |
DE3448455A Expired - Fee Related DE3448455C2 (de) | 1983-01-31 | 1984-01-31 | |
DE19843403276 Granted DE3403276A1 (de) | 1983-01-31 | 1984-01-31 | Integrierte halbleiterschaltung |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3448427A Expired - Lifetime DE3448427C2 (de) | 1983-01-31 | 1984-01-31 | |
DE3448428A Expired - Lifetime DE3448428C2 (de) | 1983-01-31 | 1984-01-31 | |
DE3448435A Expired - Fee Related DE3448435C2 (de) | 1983-01-31 | 1984-01-31 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843403276 Granted DE3403276A1 (de) | 1983-01-31 | 1984-01-31 | Integrierte halbleiterschaltung |
Country Status (8)
Country | Link |
---|---|
US (5) | US4689503A (de) |
KR (3) | KR910008521B1 (de) |
DE (5) | DE3448427C2 (de) |
FR (1) | FR2540311B1 (de) |
GB (2) | GB2135148B (de) |
HK (2) | HK30889A (de) |
IT (1) | IT1173161B (de) |
SG (1) | SG77488G (de) |
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-
1983
- 1983-11-30 KR KR1019830005666A patent/KR910008521B1/ko not_active IP Right Cessation
- 1983-12-06 FR FR8319472A patent/FR2540311B1/fr not_active Expired
-
1984
- 1984-01-25 GB GB08401959A patent/GB2135148B/en not_active Expired
- 1984-01-27 IT IT19352/84A patent/IT1173161B/it active
- 1984-01-31 DE DE3448427A patent/DE3448427C2/de not_active Expired - Lifetime
- 1984-01-31 US US06/575,567 patent/US4689503A/en not_active Expired - Lifetime
- 1984-01-31 DE DE3448428A patent/DE3448428C2/de not_active Expired - Lifetime
- 1984-01-31 DE DE3448435A patent/DE3448435C2/de not_active Expired - Fee Related
- 1984-01-31 DE DE3448455A patent/DE3448455C2/de not_active Expired - Fee Related
- 1984-01-31 DE DE19843403276 patent/DE3403276A1/de active Granted
-
1986
- 1986-08-11 GB GB08619512A patent/GB2177866B/en not_active Expired
-
1988
- 1988-09-02 US US07/240,450 patent/US4879480A/en not_active Expired - Lifetime
- 1988-11-18 SG SG774/88A patent/SG77488G/en unknown
- 1988-11-29 KR KR1019880015781A patent/KR910008517B1/ko not_active IP Right Cessation
- 1988-11-29 KR KR1019880015782A patent/KR910008518B1/ko not_active IP Right Cessation
-
1989
- 1989-04-13 HK HK308/89A patent/HK30889A/xx not_active IP Right Cessation
- 1989-04-13 HK HK306/89A patent/HK30689A/xx not_active IP Right Cessation
- 1989-10-31 US US07/429,489 patent/US4983862A/en not_active Expired - Lifetime
-
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- 1991-01-02 US US07/636,892 patent/US5103120A/en not_active Expired - Lifetime
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GB8401959D0 (en) | 1984-02-29 |
KR910008518B1 (ko) | 1991-10-18 |
HK30689A (en) | 1989-04-21 |
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Date | Code | Title | Description |
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Q172 | Divided out of (supplement): |
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|
8101 | Request for examination as to novelty | ||
8110 | Request for examination paragraph 44 | ||
AC | Divided out of |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |