JPS59139725A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野Ｊ°本発明は、半導体集積回路装置、たとえ
ば入出力レベルがＴＴＬレベル、内部論理レベルがＣＭ
ＯＳレベルの論理用半導体集積回路装置に利用して有効
な技術に関するものである。

［背景技術１第１図は本発明に先立って本願発明者によ
って検討されたところの入出力レベルがＴＴＬレベル、
内部論理レベルがＣＭＯＳレベルの論理用半導体集積回
路装置ＩＣのブロック図を示す。

かかる回路装置ＩＣはＴＴＬレベルの入力信号Ｉ　Ｎ＝
、Ｉ　Ｎ２−−−−　Ｉ　ＮｎをＣＭＯＳレベルの信号
にレベル変換するための入力バッファ１０．ＣＭＯＳレ
ベルで論理演算動作を実行するための内部論理ブロック
１１．この内部論理ブロック１１のＣＭＯＳレベルの出
力信号をＴＴＬレベルの出力信号にレベル変換するため
の出力バッ７ア１２を含み、各回路１０，１１，１２は
５ボルトの電源電圧Ｖｃｃが供給されるとともに、適正
に接地されている。

入力バッファ１０の入力端子ＩＮ、、ｌＮ２−−−−Ｉ
Ｎｎに供給されるハイレベル入力電圧Ｖ　！Ｈ１６は２
．０ボルト以上またこのローレベル入力電圧ＶｉＬ、。

（よ０．８ボルト以下に設定される。従って、入力バッ
ファ１０の入力端子ＩＮ、、ｌＮ２−−−−ＩＮｎに関
する入力スレッシュホールド電圧Ｖ＋ｔｌｌ＋ｏは０．
８ボルトと２．０ボルトとの間の１．３〜１．５ボルト
に設定される。

一方、入力バッファ１０の出力から得られるハイレベル
出力電圧ＶＯＨ＋。は内部論理ブロック１１のハイレベ
ル入力電圧Ｖ　ｉｎ、　＋　ｈ等しく設定され、入力バ
ッファ１０の出力から得られるローレベル入力電圧ＶＯ
ＬＩ。は内部論理ブロック１１のローレベル入力電圧Ｖ
ｉｔ、＋＋と等しく設定される。従って、内部論理ブロ
ック１１内のＣＭＯＳインバータを構成するＰチャンネ
ルＭＯ８ＦＥＴのスレッシュホールド電圧をＶｔｐ、　
ＮチャンネルＭＯ３ＦＥＴ・のスレッシュホールド電圧
ＶＴＮＩ電源電圧をＶｃｃとすると、上記電圧ＶＯ）１
１０１　Ｖ；ＨｌｌＴ　ＶＯＬＩＯＩＶ　ｉｔ、＋　＋
はそれぞれ次のように設定される。

Ｖｏｕ＋ｏ＝Ｖｉｎ　口　＞Ｖｃｃ−ＩＶｔｐｌ　　　
　　　−−−−（１）Ｖｏｔ、＋ｏ＝ＶｉＬ＋＋＜Ｖｔ
Ｎ　　　　　　　−−−−（２）Ｖｃｃを５ボルトＩＩ
ＶＴＰＩを０．６ボルトＩ　ＶＴＮを０．６ボルトに設
定すれば、Ｖｏｎ＋ｏとＶ　ｉｏ＋　＋とは４．４ボル
ト以下に、ＶＯＬＩＯとＶ　ｉＬ＋　＋とは０．６ボル
ト以上に設定される。

従って、内部論理ブロック１１内のＣＭＯＳインバータ
の入力ロジック・スレッシュホールド電圧Ｖｉｔｈ＋＋
は０．６ボルトと４．４ボルトとの開の約２．５ボルト
に設定される。

同様に、内部論理ブロック１１のハイレベル出力電圧Ｖ
ｏｕ＋＋と出力バッ７ア１２のハイレベル入力電圧■１
Ｈ１２とは４．４ボルト以上に設定され、内部論理ブロ
ック１１のローレベル出力電以ｖｏＬ８．と出力バッフ
ァ１２のローレベル入力を圧Ｖ　ｉ　Ｌ１２とは０．６
ボルト以下に設定され、出力バッ７ア１２の入力ロジッ
ク・スレッシュホールドｖｉｔｈ。

２は０．６ボルトと４．４ボルトとの間の約２．５ボル
トに設定されている。

出力バラ７７１２がＴＴＬレベルの出力信号を発生する
ように、出力バッ７ア１２のハイレベル出力電圧ＶＯＨ
＋２は２．７ボルト以上に、そのローレベル出力電圧Ｖ
ＯＬＩ２は０．５ボルト以下に設定されている。

第２図は本発明に先立って本願発明者によって検討され
た入力バッ７Ｔ１０のひとつを示す回路図であり、Ｐチ
ャネルＭＯ８Ｆ　ＥＴＭｐ＋ｙ　Ｍｐ２１ＮチャネルＭ
Ｏ８ＦＥＴＭｎ＋＊　Ｍｎ２＋　Ｍｎｚｔ抵抗Ｒｐによ
って構成されている。各ＭＯ８ＦＥＴのゲート、ソース
、ドレインはそれぞれ記号ｇ＋　Ｓｔｄによって示され
ている。

Ｍ　ｐ＋とＭｎ、とにより構成された１段目ＣＭＯＳイ
ンバータと、Ｍ１１２とＭｎ２とにより構成された２段
目ＣＭＯＳインバータとはカスケード接続され、Ｒｐと
Ｍｎ３とは、ＭｐｌとＭｎ＋のゲート絶縁膜を保護する
ためのゲート保護回路を構成する。２段目ＣＭＯＳイン
バータのＭｐ２とＭｎ２のドレインに接続された出力容
量Ｃｓは実際には、Ｍ＋）２とＭｎ２のドレイン容量、
゛入力バッ７ア１０の出力と内部論理ブロック１１の入
力との開の配線浮遊容量、内′部論理ブロック１１の入
力容量によってその値が決定される。

各ＭＯ８ＦＥＴ　Ｍ＋）＋ｔ　Ｍｐ２１　Ｍｎ１ｌ　Ｍ
ｎ２１　Ｍｎ、のチャンネル幅Ｗとチャンネル長しとの
比Ｗ／Ｌはそれぞれ２７／３，５．４２／３，１２６／
３．５．４２／３．１５／３に設定され、抵抗Ｒｐは２
キロオームの値に設定されている。

第３図は第２図の入力バッファ１０の伝播遅延時間ｔｐ
ｏＬ、　ｔｐｔ、Ｈの上記出力容量Ｃｓの依存性を示し
、たて軸は伝播遅延時間、横軸は出力容量Ｃｓを示して
いる。

第３５図に示しように、第１の伝播遅延時間ｔｐＭＬは
入力ＩＮＰＵＴが５０％値を境として変化してから出力
０ＵＴＰＵＴがハイレベルからローレベルに変化するに
際しその５０％値を境として変化するまでの時間として
定義され、第２の伝播遅延時間ｔｐＬＨは入力ＩＮＰＵ
Ｔが５０％値を境として変化してから出力０ＵＴＰＵＴ
がローレベルからハイレベルへ変化するにその５０％値
を境として変化するまでの時間として定義される。尚、
第３５図において、ｔｒは立下り時間、　ｔｒは立上り
時間として定義される。

このように、第３図から理解できるように、第２図の入
力バッファ１０の第１伝播遅延時間ｔｐＨＬの出力容量
依存性Ｋ　ＨＬ（＝Δｔｐｕｔ、／ΔＣｓ）は約０゜８
ｎｓｅｃ／ｐＦ＋第２伝播遅延時間ｔｐＬｏの出力容量
依存性ＫＬＨ（＝Δｔｐｕ＋／ΔＣｓ）は約１．４ｎｓ
ｅｃ／ｐＦと、ともに大きなものとなる。

第２図の入力バッ７７１０においては、その入力スレッ
シュホールド電圧Ｖｉｔｈ＋。を約１．３〜１゜５ボル
トに設定するために１段目ＣＭＯＳインバータのＭＩ）
　ＩとＭｎｌのチャンネル幅とチャンネル長との比Ｗ／
Ｌを大きく異ならせており、伝播遅延時間ｔｐ＋ｎ、、
　ｔｐｔｏの出力容量依存性ＫＩＩＬＩ　ＫＬ）ｌを小
さくするため２段目のＣＭＯＳインバータのＭｏ２とＭ
ｎ２の比Ｗ／Ｌをともに４２／３と大きな値としてＭｏ
２とＭｎ２のチャンネル長フンダクタンスを大きくして
いる。

両出力容量依存性ＫＨＬ、　ＫＬＨを小さくするために
は、２段目ＣＭＯＳインバータのＭｌ）２とＭｎ２の比
Ｗ／Ｌをどんどん大きくすれば良いが、これは下記の理
由により集積回路チップ表面上での入力バッファ１０の
占有面積の著しい増大をもたらし、集積密度向上に対し
ての阻害となる。

すなわち、集積回路の製造技術において現在微細化が精
力的に進められているが、現在の紫外線露光によるホト
リソグラフィーではＭＯＳ　ＦＥＴのチャンネル長しは
３μｍが下限値であり、ＭＯＳ　　ＦＥＴの比Ｗ／Ｌを
極めて大島な値とするためにはそのチャンネル幅Ｗを極
めて大きな値としなければならず、最終的にはそのＭＯ
Ｓ　ＦＥＴの素子領域の面積の着しい増大をもたらすた
めである。

一方、第４図は本発明に先立って本願発明者によって検
討された出力パワ７７１２のひとつを示す回路須であり
、ＰチャンネルＭＯ８ＦＥＴ　Ｍ、４．ＮチャンネルＭ
ＯＳ　ＦＥＴ　Ｍｎ４によって構成されている。各ＭＯ
８ＦＥＴのゲート、ソース、ドレインはそれぞれ記号ｇ
＊　ｓｇ　ｄによって示されている。

集積回路装置ＩＣ内で内部論理ブロック１１のＣＭＯＳ
レベルの出力信号は出力バッ７ア１２のＭＤ４とＭｎｓ
のゲートに印加されている、３０番端子には５ボルトの
電源電圧Ｖｃｃが供給されている。

従って、出力バッファ１２の入力ロジック・スレッシュ
ホールド電圧Ｖｉｔｈ＋２を約２．５ボルトに設定する
ためには、Ｍ　＋）４とＭｎ４の比Ｗ／Ｌは互いに等し
い値に設定される。

第４図に１土同様にＴＴＬ回路１４が表示されており、
この回路１４には３５番端子を介して５ボルトの電源電
圧Ｖｃｃが供給されている。２０番端子よりＴＴＬレベ
ルの出力バッ７ア１２の出力信号が得られ、３２番端子
を介してＴＴＬ回路１４のマルチエミッタトランジスタ
Ｑ１のひとつのエミッタに供給されている。

一方、ＴＴＬ回路としては標準形ＴＴＬ回路。

ショットキＴＴＬ回路、ロー・パワー・シミツト＊ＴＴ
ＩＪＩｆｌ、アドバンスト・ロー・パワー・ショットキ
ＴＴＬ回路が発表されており、これらの特性は、当然の
ことながら互いに多小異なっている。

また、出力バラ７７１２の出力は多数のＴＴＬ回路１４
の入力を同時かつ並列に駆動する必要がある。この駆動
能力のひとつのめやすとしては、ロー・パワー・シ９ッ
トキＴＴＬ回路の２０ｉの入力を並列駆動可能な事であ
る。

出力バラ７７１２の出力がローレベルの時には、ロー・
パワー・ショットキＴＴＬ回路のひとつの入力から０．
４ｍＡのローレベル入力電流ＩＩＬが出力バッファ１２
のＮチャンネルＭＯＳ　ＦＥＴ　Ｍｎ４のドレイン・ソ
ース径路に流れ込む。従って、上述の如く２０個の入力
を出力バッ７ア１２がローレベルに駆動するためには、
Ｍｎ４は合計８ｍＡを流す必要がある。

一方、出力バッ７ア１２のローレベル出力電圧ＶＯＬ１
２はすでに説明した様に０．５ボルト以下でなければな
らな！１ので、出力バッ７ア１２のＮチャンネルＭＯＳ
　ＦＥＴ　Ｍｎ４のオン抵抗ＲＯＭは０゜５ボルト／８
ミリアンペア＝６２．５オ一ム程度の小さな値に設定し
なければならない。

このように、Ｍｎ４のオン抵抗ＲＯＭを小さな値とする
ためには、Ｍｎ、の比Ｗ／、Ｌを７００／３乃至１００
０／３という極めて大きな値としなければならない。一
方、上述したように出力バッファ１２の入力ロジックス
レッシュホールド電圧Ｖｉｔｈ＋２を約２．５ボルトに
設定するためにはＭｐ４とＭｎ。

の比Ｗ／Ｌはともに等しい値とする必要があるため、出
力バッファ１２のＰチャンネルＭＯ８ＦＥＴＭＩ１４の
比Ｗ／Ｌも７００／３乃至１０００／３という極めて大
きな値としなければならない。

これは同様に、集積回路チップ表面上での出力バッファ
１２の占有面積の着しい増大をもたらし、集積密度向上
に対しての阻害となるばかりが、下記の理由により内部
論理ブロック１１のスイッチング速度の著しい低下を引
終起す。

すなわち、出力バラ７７１２の両ＭＯ８ＦＥＴＭｐ４ｖ
　Ｍｎ４の比Ｗ／Ｌをともに大トな値とすると、両ＭＯ
８ＦＥＴ　Ｍｐ＜ｓ　Ｍｎ４のデート容量も比例して大
きな値となる。これらＭ＋）４１　Ｍｎ４のデート容量
は内部論理ブロック１１の出力負荷容量となるので、内
部論理ブロック１１の出力抵抗とこれらデート容量とが
内部論理ブロック１１のスイッチング速度の低下を引き
起す。

一方、出力バッファ１２の出力は集積回路装置ＩＣの外
部出力端子（２０番端子）として導出されるばかりでな
く外部配線を介して多数のＴＴＬ回路１４の入力端子に
接続されるため、出力バッファ１２の出力負荷容量Ｃｘ
は極めて大きな値となる場合もしばしばある。

第５図は第４図の出力バッファ１２の出力負荷容量Ｃｘ
に対・する伝播遅延時間ｔｐｏｔ、、　ｔｐＬｏの依存
性を示し、たて軸は伝播遅延時間、横軸は出力負荷容量
を示している。

このように、第５図から理解で鰺るように、第４図の出
力バッファ１２の第１伝播遅延時間ｔｐｏ＋、の容量依
存性ＫＨＬ（＝Δｔｐｎｔ／ΔＣｘ　）は約０．３ｎｓ
ｅｅ／ｐＦ、第２伝播遅延時開ｔｐｔ、ｏの容量依存性
Ｋｔｏ（＝ΔｔｐＬｕ／ΔＣｘ）は約０．１７ｎｓｅｃ
／ｐＦと、ともに大きなものとなる。

従って、本発明の背景技術となった第２図の入力パワ７
７１０の問題点を要約すると、下記の如くとなる。

（１）入力バラ７７１０の伝播遅延時間の出力容量依存
性を小さくするためには、入カバ・ン７ア１０の２段目
ＣＭＯＳインバータの両ＭＯ３ＦＥＴ　Ｍｐ２＠　Ｍｎ
２の比Ｗ／Ｌを大きくしなければならず、集積密度向上
に対しての阻害となる。特に、集積回路装置ＩＣがマス
タースライス方式もしくはセミカスタムのゲートアレイ
方式である場合は、入力バッ７ア１０の出力に内部論理
ブロック１１内の極めて多数のデーデ入力端子が接続さ
れる可能性があり、入力バツ７ア１０の出力容量Ｃｓが
極めて大きくなる場合は、上記の問題点は極めて重大と
なる。

（２）さらに入力バツ７ア１０の１段目はＣＭＯＳイン
バータＭｐ１＋　Ｍｎｌで構成されているため、Ｒｐと
Ｍｎｓとによって構成されたゲート保護回路を接続して
も、入力端子ＩＮ、に印加されるサージ電圧に対する両
ＭＯ８ＦＥＴのゲート絶縁膜の破壊強度は十分ではない
。

また、本発明の背景技術となった第４図の出力パラ７７
１２の問題点を要約すると、下記の如くとなる。

（３）ｌバッファ１２の入力ロジック・スレッシュホー
ルド電圧ＶｉｔＴｏ□を約２．５ボルトに設定するとと
もに出力バッファ１２のローレベル出力時の電流吸込能
力を高めるためには、両ＭＯ８Ｆ　Ｅ　Ｔ　Ｍ＋）４１
　Ｍｎ４の比Ｗ／Ｌをともに互いに等しくかつ大きな値
としなければならず、集積密度向上に対しての阻害とな
る。

（４）出力バッファ１２の両ＭＯ３ＦＥＴ　Ｍｐ＝。

Ｍｎ＜の比Ｗ／Ｌを大きくするとこの両Ｍｐ＜ｒ　Ｍｎ
。

のデート容量も大きくなる。従って、内部論理ブロック
の出力抵抗とこれらデート容量とが内部輪゛埋ブロック
１１のスイッチング速度の低下をもたらす。特に、内部
論理ブロック１ｊの出力段が出力抵抗の大きなＭＯＳ　
ＦＥＴより構成されている場合は、このスイッチング速
度の低下は著しい問題となる。

（５）出力バッファ１２がＭＯＳ　　ＦＥＴ　Ｍｐ、。

Ｍ　ｎ、により構成されているため、伝播遅延時間の出
力負荷容量Ｃ×に対する依存性が大きい。特に、出力バ
ッ７ア１２の出力に多数のＴＴＬ回路１４の入力端子に
接続される場合は、この問題点は重要となる。

［発明の目的１ 本発明の目的とするところは、ＣＭＯＳレベルの入力信
号が印加されることによりＣＭＯＳレベルの出力信号を
発生する内部論理ブロックと、この内部論理ブロックの
ためのＴＴＬ−ＣＭＯＳレベル変換の如きレベル変換用
人カバソファおよび／またはＣＭＯ３−ＴＴＬレベル変
換の如きレベル変換用出力バッ７アとを有する半導体集
積回路装置において、集積密度の向上を可能とするとと
もに、上記人カバッ７７および／または上記出力バッ７
アの動作速度の出力容量依存性を小さくし、またかかる
動作速度を向上することにある。

本発明の前記ならび１こそのほかの目的と新規な特徴は
、不発明細書の記述および添付図面から明らかとなるで
あろう。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、ＣＭＯＳレベルで動作する内部論理ブロック
のためのＴＴＬ−ＣＭＯＴレベル変換用人カバッ７アの
レベル変換器においては、そのレベル変換器の出力容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　　ＦＥＴと比較してバイポーラ・トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電電流が得られ
るという作用により、入力バッファの伝播遅延時間およ
びその容量依存性を小さくするという目的を達成するこ
とがで軽る。

また、ＣＭＯＳレベルで動作する内部論理ブロックのた
めのＣＭＯ３−ＴＴＬレベル変換変換用出力フッ７アベ
ル変換器においては、そのレベル変換器の出力負荷容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　ＦＥＴと比較してバイポーラ・トランジスタは小
さな素子寸法でもその出力抵抗が小さくその電流増幅率
が大きく、大きな充電電流もしくは放電電流が得られる
という作用により、入力バッファの伝播遅延時間および
その容量依存性を小さくするという目的を達成すること
ができる。

［実施例Ｊ 以下に、本発明の実施例を図面に沿って説明する。

第６図は本発明の実施例に上る論理用半導体集積回路装
置ＩＣのブロック図を示し、第１図の入力バッファ１０
の動作と同様の動作を実行するＴＴＬ−ＣＭＯＳレベル
変換用人カバッ７ア２０゜第１図の内部論理ブロック１
１と同様にＣＭＯＳレベルで動作する内部論理ブロック
２１．第１図の出力バッ７アの動作と同様の動作を実行
する０ＭＯ８−ＴＴＬレベル変換用出カ出力７７２２を
含み、各回路２０，２１．２２は３０番端子を介して５
ボルトの電源電圧Ｖｃｃが供給されるとともに３１番端
子を介して適正に接地されている。

入力バッファ２０は複数のＴＴＬ−ＣＭＯＳレベル変換
器２０１，２０２−−−−２Ｏｎを有し、各入力は１番
端子、？置端子−−−−１９番端子にそれぞれ接続され
、各出力は内部論理ブロック２１と回路装置ＩＣ内部で
アルミニウム配線層により接続されている。

内部論理ブロック２１は０ＭＯ８−ＮＡＮＤゲ−）２１
１，２１２，２１３，２１４さらにＣＭＯ３−ＮＯＲゲ
−）２１（＃−１）、２１　ｉらｌ：必要に応じて０Ｍ
Ｏ８・エクスクル−スジＯＲデー）、０ＭＯ８・トラン
スミッション・デート。

ＣＭＯＳインバータなどを含んでいる。

０ＭＯ８−ＮＡＮＤデート２１１は例えば第７図に示す
ように、ＰチャンネルＭＯ３ＦＥＴ　Ｍｌ、Ｍ２とＮチ
ャンネルＭＯ３ＰＥＴ　Ｍ３．Ｍ、とを含む純ＣＭＯ３
回路により構成されている。また、ＣＭＯ，５−ＮＡＮ
Ｄ？−）　２１１の他の例としては第８図に示すように
、ＮＰＮ）ランジスタＱＩｆＱ２１抵抗Ｒ，、Ｒ２をさ
らに含む準ＣＭＯ８回路により構成されることもでｂ、
かかる準ＣＭＯ８回路はその出力段がバイポーラ・トラ
ンジスタＱ、、Ｑ２により構成されているため、出力駆
動能力が向上され、伝播遅延時間の出力負荷容量依存性
を小さくすることができる。

＊た０ＭＯ８−ＮＯＲｒ−）　２１１１１例え＋ｒｓ９
図に示すように、ＰチャンネルＭＯ８ＦＥＴＭ、、Ｍ２
とＮチャンネルＭＯ８ＦＥＴ　Ｍ、、Ｍ。

とを含む純ＣＭＯ８回路により構成されている。

またＣＭＯ３−ＮＯＲデート２１Ａの他の例としては第
１０図に示すよ）に、ＮＰＮ）ランジスタＱｌ＊Ｑｚ＊
抵抗Ｒ，，Ｒ２をさらに含む準ＣＭＯ８回路により構成
されることもでき、かかる準ＣＭＯ８回路はその出力段
がバイポーラ・トランジスタＱ、、Ｑ２により構成され
ているため、出力駆動能力が向上され、伝播遅延時間の
出力負荷容量依存性を小さくすることができる。

内部論理ブロック２１において、これらのＣＭＯ３−Ｎ
ＡＮＤデー）、０ＭＯ８−ＮＯＲデートはマスタースラ
イス方式もしくはセミカスタムのデートアレイ方式に従
って、種々の形態に接続される。

例えば、第１１図に示すように２つのＣＭＯ８ＮＡＮＤ
デートを組合せることにより又は第１２図に示すように
２つのＣＭＯ３−ＮＯＲデートを岨合せることによりＲ
−８７リツプ・７０ツブが構成され、第１３図に示すよ
うに４つの０ＭＯ８−ＮＯＲデートを組合せることによ
りクロック信号Ｃにより制御されるゲーテイドＲ−８７
リツ７−７０ツブが構成される。

このように、顧客のニーズに対応するマスタースライス
方式もしくはゲートアレイ方式の論理用半導体集積回路
装置ＩＣにおいては、その配線パターンのみを変更する
ことにより入力バッ７ア２０のレベル変換器２０１，２
０２−−−−２Ｏｎの出力と内部論理ブロック２１の種
々のデート又はインバータの入力との間は種々の形態で
接続され、同様に内部論理ブロック２゛１の種々のデー
ト又はインバータの出力と出力バラ７７２２のレベル変
換器２２１，２２２−−−−２２ｍの入力との開は種々
の形態で接続される。

出力バッ７ア２２は複数の０ＭＯ８−ＴＴＬレベル変換
器２２１，２２２−−−”２２Ｔｏを有し、各出力は２
０番端子、２１番端子−−−−２９番端子に接続されて
いる。

入力バッ７ア２０のレベル変換仝２０１，２０２−・−
２ｏｎの本質的特徴は、下記の通りである。

（１）各レベル変換器２０１，２０２−−−−２Ｏｎの
入力久しッシェホールド電圧ＶｉｔｈはＴＴＬローレベ
ル入力電圧０．８ボルトとＴＴＬ、１イレベル入力電圧
２．０ボルトとの間に設定されて１する。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２０１＝　２０２−−−−２０ｎの出力容
量Ｏｓの充電又は放電を実行する出力トランジスタはバ
イポーラ・トランジスタにより構成されている。

さらに、入力バッ７ア２０のレベル変換器２０１．２０
２−−＝２Ｏｎの好しい実施形態上の好適な特徴は下記
の通りである。

（３）上記（２）の出力容量Ｏ３の放電を実行するバイ
ポーラ出力トランジスタＱ、のベースとコレクタとの間
にショットキー・ノ゛リア・グイオーＹが接続されてい
る。

（４）各レベル変換器２０１，２０２−−−−２０ｎの
入力端子に供給される入力信号に応答してその出力によ
りバイポーラ出力トランジスタＱ１のベースを駆動する
ための駆動、トランジスタＱ２のベースとコレクタとの
間に第２のシヨ・ノドキー・ノくリア・ダイオードが接
続されて１する。

（５）各レベル変換器２０１＝　２０２−−−−２Ｏｎ
の出力容量Ｃｓの充電を実行す６出力トランジスタもバ
イポーラ・トランジスタＱ、により構成されている。

（６）高入力インピーダンスおよび増幅作用とを有する
ＭＯＳバッフ７を介して駆動トランジスタＱ２のベース
信号又はコレクタ信号が充電用／？イボーラ出力トラン
ジスタＱ、のベースに伝達される。

（７）各レベル変換器２０１，２０２−−−−２０ｎの
入力端子と駆動トランジスタＱ２のベースとの間にはレ
ベルシフト用のショットキー・バリア・ダイオードＤ１
が接続されている。

（８）各レベル変換器２０１，２０２−”−２Ｏｎの入
力端子と駆動トランジスタＱ２のベースとの開にはＰＮ
Ｐエミッタ・７オロワ・トランジスタＱ４とレベルシフ
ト用のＰＮ接合ダイオードＤ２とが接続されている。

第１４図乃至第３１−図は、本発明の実施例による入力
バッ７ア２０のレベル変換器２０１の種々の回路図を示
し、これら全てのレベル変換器は上記（１）および（２
）の本質的特徴を有している。さらに、これらのレベル
変換器は上記（３）乃至（８）の好適な特徴のうち少な
くとも一個を有している６第１４図のレベル変換器２０
１においては、入力端子ＩＮ、はレベルシフト用のショ
ットキ・バリア・ダイオードＤ、のカソードに接続され
、その７ノードは駆動トランジスタＱ２のベースに接続
されている。このダイオードＤ１の順方向電圧Ｖｐは０
．３５ボルト乃至０．４１ボルトに設定される様に、そ
のバリア金属の種類およびバリア面積が定められる。第
１５図乃至第３１図のレベル変換器ショットキ・バリア
・ダイオードＤ、の順方向電圧Ｖｐも同様にＯ，’３５
ボルト乃至０．４１ボルトに設定されている。

さらに第１４図においては、駆動トランジスタＱ２と放
電用出力トランジスタＱ１とはそのカギ形のベース電極
信号に示されるように、そのベースとコレクタとの間に
はショットキ・バリア・ダイオードＤが接続されている
。このようにショットキ・バリア・ダイオード付きのク
ランプド・トランジスタは良く知られているように、極
めて小さい蓄積時間を有する。以下の実施例において、
カギ形のベース電極信号を有するトランジスタは、かか
るクランプド・トランジスタであることを示している。

尚、放電用出力トランジスタＱ１のベースは、そのベー
スｔｐ放電用の５キロオームの抵抗Ｒ１゜を介して接地
電位点に接続されている。

また、第１４図において、電源電圧Ｖｃｃとショットキ
・バリア・ダイオードＤ、のアノードとの開には１８キ
ロオームの抵抗Ｒ１＋と２キロオームＣ抵抗Ｒ１２とが
直列接続されている。両抵抗Ｒ１１ｔＲ１２の共通接続
点は位相反転器としてのＰチャンネルＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｍｌ）＋。のゲートに接続され、そのドレインは
充電用出力トランジスタＱ、のべ一入に接続されている
。

さらに、レベル変換器２０１がローレベル出力を発生す
る際に、トランジスタＱ、を確実にオフさせるため、ダ
イオードＤ３が接続されている。

充電用出力トランジスタＱ、のエミッタにおけるレベル
変換器２０１の出力は出力容量Ｃｓに接続されるととも
に内部論理ブロック２１のＣＭＯ８・ＮＡＮＤゲート２
１１の入力に接続されている。

また、バイポーラ・トランジスタＱ、、Ｑ２．Ｑ、の各
エミッタ面積は１００μｍ２乃至１４４μ輸２に設定さ
れ、さらにこれより小さな面積とすることも可能である
。さらに、ＭＯＳ　ＦＥＴの比Ｗ／Ｌは３２／３乃至６
４／３の値とされている。

以上の構成を有する第１４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。

ｔｐｎｔ、（ただしＣ５＝ＯｐＦの時）　’−−−−１
．６ｎｓｅｃｔｐＬｏ（ただしＣ５＝ＯｐＦの時）　−
−−−５，７ｎｓｅｃＫ　ＭＬ　　　　　　　　　　　
　−−−−０，４ｎｓｅｃ／　ｐ　ＦＫＬＨ−−−−０
，４ｎｓｅｃ／ｐＦ 上記の伝播遅延時間ｔｐｎＬ、ｔｐｕ＋および出力容量
依存性ＫｏＬ＊　ＫＬ、）ｌは、第２図の入力バッ７Ｔ
１０の特性と比較し、優れたものであることが理解で鯵
る。

さらに、第１４図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）ショットキ・バリア・ダイオードＤ、の順方向電
圧Ｖｐは０．３５乃至０．４１ボルトに設定されトラン
ジスタＱ、、Ｑ２のベース・エミッタ間電圧■日Ｅ１Ｂ
　ＶｌＩＥ２は約０．７５ボルトであるため、レベル変
換器２０１の入力スレッシュホールド電圧Ｖｉｔｈは下
記のように設定される。

Ｖｉｔｈ＝−ＶＦ＋ＶＢ［ｌＩ＋ＶＢ）：２＝１．０９
乃至１．１５ボルト （２）レベル変換器２０１の出力容量Ｃｓの放電もしく
は充電を実行する出力トランジスタＱｌｌＱ３は出力抵
抗が小さなバイポーラ・トランジスタにより構成されて
いるため、スイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）飽和領域に駆動されるトランジスタＱｌｌＱ２の
各ベースと各コレクタとの開にはそれぞれショットキ・
バリア・ダイオードが接続されているため、両トランジ
スタＱ、、Ｑ、がオンからオフにスイッチ動作するに際
し、その蓄積時間を小さくすることができる。

（４）抵抗Ｒ１１１ＲＩ２の共通接続点の電位が上昇し
て位相反転用ＭＯ８ＦＥＴ　Ｍｐ＋ｏ＋充電用出充電用
出力トランジスタフするに際して、ＭＯＳＦＥＴ　Ｍｐ
、。のデートの人力インピーダンスは非常に高いため、
上記共通接続点からＭ　Ｐ　＋。のゲートに流入する電
流は非常に小さくなる。従って、ＭＯＳ　ＦＥＴ　Ｍｐ
、。ではなくバイポーラ・トランジスタによって位相反
転器を構成する場合と比較すれば、充電用出力トランジ
スタＱ、をオフからオンヘスイッチするための動作速度
が向上される。

第１５図のレベル変換器２０１は他のＰＮ接合ダイオー
ドＤ、が追加されている点のみが第１４図のものと相違
し・、かかるＤ４の追加によりレベル変換器のローレベ
ル出力電圧をさらに低下することができる。

第１５−図のレベル変換器２０１については、その伝播
遅延時間およびその出力容量依存性が、本発明者により
下記の通り確認された。

ｔｐｕｔ（ただしＣ５＝ＯｐＦの時）　−−−−１，８
９ｎｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　−−
−−６，３７ｎｓｅｃＫＨＬ　　　　　　　　　　　　
−−−−０，４ｎｓｅｃ／ｐＦＫＬＭ　　　　　　　　
　　　　−−−−０，４ｎｓｅｃ／ｐＦさらに、第１５
図のレベル変換器２０１においても、第１４図の場合と
同じ理由から希望の特性を得ることができる。

第１６図のレベル変換器２０１は駆動トランジスタＱ２
のコレクタ接続方法のみが第１４図のものと相違し、か
かる第１６図のレベル変換器の伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）　−−−−１，８
１ｎｓｅｃｔｐｕ＋（ただしＣ５＝ＯｐＦの時）　−−
−−５，０８ｎｓｅｃＫ　ＭＬ　　　　　　　　　　　
　−−−−０，４ｎｓｅｃ／　ｐ　ＦＫＬＩＩ　　　　
　　　　　　　　−−−−０，４ｎｓｅｃ／ｐＦまた、
第１６図のレベル変換器２０１においても、第１４図の
場合と同じ理由から希望の特性を得ることができる。

第１７図の各レベル変換器２０１は位相反転用Ｍ　ＯＳ
　　Ｆ　Ｅ　Ｔ　Ｍ　ｐ　１ｏのドレインと充電用出力
トランジスタＱ、のベースとの間に他のＮＰＮ）ランジ
スタＱ、が接続されている点のみが第１５図のものと相
違し、かかる第１７図のレベル変換器の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｏｔ、（ただしＣ５＝ＯｐＦの時）　−−−−２，
０１ｎｓｅｃしｐＬ）＋（ただしＣ５＝ＯｐＦの時）　
−−−−７，３０ｎｓｅｃＫ　ＨＬ　　　　　　　　　
　　　−−−−０，４ｎｓｅｃ／　ｐ　ＦＫ　Ｌ１４−
−−−０．４ｎｓｅｃ／ｐ　Ｆ第１８図のレベル変換器
２０１におし）て１よ、トランジスタＱ、、Ｑ２はシｉ
ｃｙトキ・／でリア・ダイオード付−きのクランプド・
トランジスタであＩ）、放電用出力トランジスタＱ１の
ベースはベース電荷放電用の５キロオームの抵抗ＲＩＯ
を介して接地電位点に接続されている。また、トランジ
スタＱ２のコレクタにはコレクタ電流制限用の２０キロ
オームの抵抗Ｒ１ｆｆが接続されてしする。

電源電圧Ｖｃｃとショットキ・バリア・ダイオードＤＩ
のアノードとの間には１８Ｎロオームの抵抗Ｒ１１と２
キロオームの抵抗Ｒｌ　２とが直列に接続されている。

両抵抗Ｒ１１ｔ　Ｒ＋２の共通接続点は充電用出力トラ
ンジスタとしてのＰチャンネルＭＯｓ　ＦＥＴ　Ｍｐ＋
＋のゲートに接続されて−する。また、このＭＪＩの比
Ｗ／Ｌは６４／３である。

かかる第１８図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｎｔ、（ただしＣｓ：ＯｐＦの時）　−−−−−１
，９ｎｓｅｃしｐＬ）＋（ただしＣ５＝ＯｐＦの時）　
−−−−２，９ｎｓｅｃＫＩＩＬ　　　　　　　　　　
　　　−−−−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−１
，３ｎｓｅｃ／ｐＦ さらに、第１８図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧Ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）　レベル変換器２０１の出力容量Ｃｓの放電を実
行する出力トランジスタＱ、は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、出力容
量放電時のスイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
２の蓄積時間を小さくすることができる。

第１９図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２はショットキ・バリア・ダイオード付きの
クランプド・トランジスタであり、放電用出力トランジ
スタＱ１のベースはベース電荷放電用の５キロオームの
抵抗Ｒ＋　ｏを介して接地電位点に接続されている。ト
ランジスタＱ２のコレクタには８キロオームの負荷抵抗
ＲＩ５が接続され、電源電圧Ｖｃｃとシ謄ットキ・バリ
ア・ダイオードＤ、のアノードとの間には２０キロオー
ムの抵抗Ｒｌ　４が接続されている。駆動トランジスタ
Ｑ２のコレクタ信号は充電用出力トランジスタとしての
ＮチャンネルＭＯ３ＦＥＴ　Ｍｎ、２のデートに接続さ
れている。、＊た、このＭｎ、２の比Ｗ／Ｌは６４／３
に設定されている。

かかる第１９図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認おれた。

ｔｐｏＬ（ただしＣ５＝ＯｐＦの時）　−−−−１，１
ｎｓｅｃｔｐＬｏ（ただしＣ５＝ＯｐＦの時）　−−−
−８，６ｎｓｅｃＫ）ＩＬ　　　　　　　　　　　　−
−−−０，３ｎｓｅｃ／ｐＦＫＬＭ　　　　　　　　　
　　　−−−−２，０ｎｓｅｃ／ｐＦさらに、第１９図
のレベル変換器２０１は７、第１８図の場合と同様な理
由により希望の特性を得ることができる。

第２０図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２は同様にクランプド・トランジスタであり
、放電用出力トランジスタＱ１のベースにはベース電荷
放電用の５キロオームの抵抗Ｒ３゜を介して接地電位点
に接続されている。トランジスタＱ２のコレクタには１
０キロオームの負荷抵抗Ｒ４が接続され、電源電圧Ｖｃ
ｃとショットキ・バリア・ダイオードＤ、のアノードと
の間には２０キロオームの抵抗Ｒ１４が接続されている
。

駆動トランジスタＱ２のコレクタ信号は増幅用トランジ
スタとしてのＮチャンネルＭＯ８ＦＥＴＭｎ　ｌｊのデ
ートに印加され、Ｍｎ１．の比Ｗ／Ｌは３２／３に設定
され、Ｍｎ＋３のドレインには２０キロオームの負荷抵
抗Ｒ１７が接続されている。Ｍｎｌ、のドレイン信号は
増幅用トランジスタとしてのＰチャンネルＭＯ８ＦＥＴ
　Ｍｐｌ−のゲートに印加され、Ｍｌ）＋、の比Ｗ／Ｌ
は６４／３に設定され、Ｍｐ＋’３のドレインには１０
キロオームの負荷抵抗かつ充電用バイポーラ出力トラン
ジスタＱ、のベース電荷放電用抵抗としてのＲＩＢが接
続されている７ かかる第２０図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）　−−−”２．２
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）　−−−
−７，５ｎｓｅｃＫＨＬ　　　　　　　　　　　　　　
　　　　　　　　　　−−−−０，４ｎｓｅｃ／ｐＦＫ
ＬＨ’−−−−０．４ｎｓｅｃ／ｐＦさらに、第２０図
のレベル変換器２０１は、下記理由により希望の特性を
得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧Ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することがで外る。

（２）第１４図の場合と同様に、出力容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ３．Ｑ
２の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ２のフレフタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、増幅用ＭＯ８ＦＥＴであるＭｎ１３と
ＭＤＩ２とはＱ２のコレクタ電位変化を増幅してＱ、の
ベースに伝達するばかりではなく、Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｍｎ　＋　ｙのデート入力インビーグンスが極めて
大きいことによりＱ２のコレクタからＱ３のベースへの
大きなベース電流の直接流入を禁止するため、出力トラ
ンジスタＱ３のスイッチング速度を向上することができ
る。

第２１図のレベル変換器２０１においては、Ｑｌ、Ｑ２
はクランプド・トランジスタＩＤ＋はレベルシフト用の
ショットキ・バリア・ダイオードであり、抵抗Ｒ＋　ｏ
　＊　Ｒ＋　４ｔ　ＲＩｓはそれぞれ５キロオーム、２
０キロオーム、８キロオームに設定されている。駆動ト
ランジスタＱ２のコレクタ信号は電圧増幅器としてのＣ
ＭＯＳインバータを構成するＰチャンネル間Ｏ８ＦＥＴ
　Ｍｐ、とＮチャンネルＭＯ８Ｆ　ＥＴ　Ｍｎ１４の両
デートにｍｌ加され、両ＭＯ８ＦＥＴ　Ｍｐ、。Ｍｎ　
＋　＜のドレイン信号は充電用出力トランジスタとして
のＰチャンネル間Ｏ８ＦＥＴ　Ｍｐ、、、のゲートに印
加される。Ｍｐ、４゜Ｍｎ＋４＋　Ｍ＋）＋’ｌの各地
Ｗ／Ｌはそれぞれ２４／３゜２２／３，６４／３に設定
されている。

かかる、第２１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐｎＬ（ただしＣ５＝ＯｐＦの時）−−−−２，’０
２ｎｓｅｃｔｐｕ＋（ただしＣ５＝ＯｐＦの時）−−−
−４，２７ｎｓｅｃＫ　ＭＬ　　　　　　　　　　　　
−−−−０，４２ｎｓｅｃｙ’ｐ　ＦＫＬＨ−−−−１
，３２ｎｓｅｃ／ｐＦさらに、第２１図の各レベル変換
器２０１は、下記の理由により希望の特性を得ることが
できる。

（１）、第１４図の場合と同様に、レベル変換器２０１
の入力スレッシェホールド電圧Ｖｉｔｈヲ１．０９乃至
１．１５ボルトに設定することができる。

（２）　レベル変換器２０１の出力容量Ｃｓの放電を実
行する出力トランジスタＱ、は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、出力容
量放電時のスイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
２の蓄積時間を小さくすることができる。

第２２図のレベル変換器２０１においては、Ｑ、は放電
用出力トランジスタとしてのクランプド・トランジスタ
であり、入力端子ＩＮ、にはレベルシフト用のシッット
キ・バリア・ダイオードＤ１のカソードが接続されてい
る６Ｄ１の７ノードとＱ、のベースとの開にはレベルシ
フト用のＰ１合ダイオードＤ５が接続され、電源電圧Ｖ
ｃｃとＤ　Ｉ　ＩＤ、の両アノードとの間には１０キロ
オームと等しい抵抗値に定められた抵抗Ｒｌ　！ｌ　ｔ
　Ｒ２０が直列接続され、入力端子ＩＮ、とＱ、のベー
スとの開には、ベース電荷放電用のシ５ットキ・バリア
・ダイオードＤ６が接続されている。

抵抗に＊　Ｒ２゜の共通接続点は充電用出力トランジス
タとしてのＰチャンネル間Ｏ８ＦＥＴ　Ｍ＋）＋＋のゲ
ートに接続され、Ｍｐ、　、の比Ｗ／Ｌは６４／３に設
定されている。

かかる、第２２図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

しｐ）ＩＬ（ただしＣｓ　＝　Ｏｐ　Ｆの時）　−−−
−２，４４ｎｓｅｃｔｐｕ＋（ただしＣ５＝ＯｐＦの時
）　−−−−５，４１ｎｓｅｃＫ）ＩＬ　　　　　　　
　　　　　　−−−−１，０ｎｓｅｃ／ｐＦＫＬＨ−−
−−５，３ｎｓｅｃ／ｐＦ さらに、第２２図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）ショットキ・バリア・ダイオードＤ、の順方向電
圧Ｖｐは０．３５乃至０．４１ボルトに設定され、ＰＮ
接合ダイオードＤ、の順方向電圧Ｖｐは０．７５ボルト
に、トランジスタＱ、のベース・エミッタ開電圧ＶＩＩ
Ｅ、は０．７５ボルトであるため、トランジスタＱ、が
オンとなるためのレベル変換器２０１の入力スレッシュ
ホールド電圧Ｖｉｔｈは下記のように設定される。

Ｖｉｔｈ＝　　ＶＦｌ＋ＶＰ５＋Ｖｌ］Ｅｌ＝１．０９
乃至１．１５ボルト （２）　出力容量Ｃｓの放電を実行する出力トランジス
タＱ、は出力抵抗の小さなバイポーラ・トランジスタに
より構成されているため、スイッチング時間もしくは伝
播遅延時間およびその出力容量依存性を小さくすること
ができる。

（３）　トランジスタＱ、はクランプド・トランジスタ
であるため、その蓄積時間を小さくすることがで鰺る。

第２３図のレベル変換器２０１においては、Ｑ３．Ｑ２
はクランプド・トランジスタｆＤｌはレベルシフト用の
ショットキ・バリア・ダイオードであり、抵抗Ｒ１゜ｔ
　Ｒ１４１ＲＩ５はそれぞれ５キロオーム、２０キロオ
ーム、８キロオームに設定されている。駆動トランジス
タＱ２のコレクタ信号は電圧増幅器としてのＣＭＯＳイ
ンバータを構成するＰチャンネルＭＯ８Ｆ’ＥＴ　Ｍｐ
ｚとＮチャンネルＭｎ８　ＦＥＴ　Ｍｎｚの両ゲートに
印加され、両ＭＯ８ＦＥＴのドレイン出力はスイッチ用
のＰチャンネルＭＯ８Ｆ’ＥＴ　Ｍｐｌｇのゲートに印
加される。Ｍｐ１４ｙ　Ｍｎ１４ｙ　Ｍｐ＋ｓノ各比Ｗ
各地はそれぞれ２４／３．３２／３．６４／３に設定さ
れている。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍｐ、　５のドレイン出力は充
電用出力トランジスタとしてのバイポーラ・トランジス
タＱ、のベースに印加されている。

かかる、第２３図のレベル変換器の伝播遅延時間およゾ
その出力容量依存性が下記の通り確認された。

ｔｐｎＬ（ただしｅｓ＝ＯｐＦの時）　−−−−５，０
７ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−−
−−５，０９ｎｓｅｃＫ　Ｈｔ、　　　　　　　　　　
　　−−−−０，４ｎｓｅｃ／ｐ　ＦＫ＋−ｕ　　　　
　　　　　　　　−−−−０，４ｎｓｅｃ／ｐＦさらに
、第２３図のレベル変換器２０１は、下記理由により希
望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧Ｖｉｔｈヲ１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることがで終る。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
、の蓄積時間を小さくすることがで鰺る。

（４）駆動トランジスタＱ、のフレフタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、ＣＭＯＳインバータＭρ、。、Ｍｎ＋
４はＱ２のコレクタ電位変化を増幅してＱ、のベースに
伝達するばかりではなく、Ｍｎ８　ＦＥＴ　Ｍｐ＋４ｔ
、Ｍｎｚのデー１ト入入力ンピーダンスが極めて大きい
ことによりＱ２のコレクタ力・らＱ、のベースへの大鰺
なベース電流の直接流入を禁止するため、出力トランジ
スタＱ、のスイッチング速度を向上することができる。

第２４図のレベルシフト２０１は充電用出力トランジス
タＱ、のベース電荷放電用の１０キロオームの抵抗Ｒ２
８がＱ、のベース・エミッタ間に接続されている点のみ
が第２３図のものと相違し、かかる第２４図のレベル変
換器２０１についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔｐｏＬ（ただしＣ５＝ＯｐＦの時）　−−−−６，２
ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−−−
−４，９ｎｓｅｃＫＨＬ　　　　　　　　　　　　−−
−−０，４ｎｓｅｃ／ｐＦＫ　ＬＭ　　　　　　　　　
　　−−−−０，４ｎｓｅｃ／ｐ　Ｆさらに、第２４図
のレベル変換器２０１は、第、２３図の場合と同様な理
由により希望の特性を得ることがで鰺る。

第２．５Ｉのレベル変換器２０１は、放電用出力トラン
ジスタＱ、のベース電荷放電回路の抵抗Ｒ３゜が１．５
キロオームの抵抗Ｒ，，，３キロオームの抵抗Ｒ２０ｔ
　クランプド・トランジスタＱ６により構成されたアク
ティブ・プルダウン回路により置換され、充電用出力ト
ランジスタＱ、のベース電荷を放電するためのショット
キ・バリア・ダイオードがＱ、のベースとＱ２のコレク
タとの間に接続されている点のみが第２４図のものと相
違し、かかる第２５図についても、その伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

しｐＨＬ（ただしＣ５＝ＯｐＦの時）　−−−−６，６
ｎｓｅｃＬｐｕ＋（ただしＣ５＝ＯｐＦの時）　−−−
−５，３ｎｓｅｃＫＨＬ　　　　　　　　　　　　−一
−−０，４ｎｓｅｃ／　ｐＦＫＬＨ−−−−０，４ｎｓ
ｅｃ／ｐＦ さらに、第２５図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることがで終る
。

第２６図のレベル変換器２０１は、第２５図のアクティ
ブ・プルダウン回路ＲＢ、ｓ＋　Ｒ２０１Ｑｅと同じア
クティブ・プルダウン回路によって放電抵抗Ｒ５゜が置
換されている点のみが第２４図のものと相違し、かかる
第２６図についても、その伝播遅延時間およびその出力
容量依存性が下記の通り確認された。

ｔｐＨｔ（ただしＣ５＝ＯｐＦの時）　−−−−８，６
２ｎｓｅｃｔｐｔ、ｎ（ただしＣ５＝＝ＯｐＦの時）　
−−−−４，７ｎｓｅｃＫｏｔ、　　　　　　　　　　
　　−−−−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−０，
４ｎｓｅｃ／ｐＦ さらに、第２６図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２７図のレベル変換器２０１においては、バイポーラ
・トランジスタＱ、、Ｑ２．Ｑ、はそれぞれ放電用出力
トランジスタ、駆動トランジスタ。

充電用出力トランジスタであり、Ｄ、、Ｄ’、はそれぞ
れレベルシフト用のショットキ・バリア・ダイオード、
ＰＮ接合ダイオードであり、Ｒｌ　４　ｔ　Ｒｌ　６　
ｆＲ，、、Ｒ２２はそれぞれ２０キロオーム、８キロオ
ーム、１０キロオーム、１０キロオームの抵抗であり、
ＭｐｌｓｒＭｎ＋ｓはそれぞれＰチャンネル間Ｏ８ＦＥ
Ｔ、ＮチャンネルＭＯ８ＦＥＴであり、両Ｍｐ＋ｓｔ　
Ｍｎ＋ｓの比Ｗ／Ｌはともに３２／３と等しい値に設定
されている。

特に、Ｍｆｌ＋ｓ＋　Ｍｎ’ｌＧＩ　Ｑｌｌ　Ｑ３が低
出力抵抗の準ＣＭＯＳインバータ型の増幅器である点に
特徴がある。

かかる第２７図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認されな。

ｔｐｏＬ（ただしＣ５＝ＯｐＦの時）−−−−５，４８
ｎｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）−−−−
５，２３ｎｓｅｃＫＨＬ　　　　　　　　　　　　−−
−−０，３７ｎｓｅｃ／ｐＦＫＬＨ−−−−０，３８ｎ
ｓｅｃ／ｐＦさらに、第２７図のレベル変換器２０１は
、下記理由により希望の特性を得ることができる。

（１）ショットキ・バリア・ダイオードＤ１の順方向電
圧Ｖｐは０．３５乃至０．４１ボルト、トランジスタＱ
２のベース・エミッタ間電圧Ｖｅｐ２は０゜７５ポル）
、Ｆ’Ｎ接合ダイオードＤ８の順方向電圧■Ｆ８は０．
７５ボルトに設定されているため′、トランジスタＱ２
のオン・オフ動作に関するレベル１換器２０１の入力ス
レッシュホールド電圧Ｖｉｔｂは下記のように設定され
る。

Ｖｉｔｈ＝　　Ｖｐ、＋Ｖ’ｅａ２＋ＶＦ＠＝１．０９
乃至１．１５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）ＱｌｌＱ２はクランプド・トランジスタであるた
め、その１１４１時間を小さくすることがでとる。

（４）駆動トランジスタＱ２のコレクタ電位変化は準Ｃ
ＭＯＳインバータＭｐ１６ｔ　Ｍ　ｎ　＋　６＋　Ｑ　
＊　＋　Ｑ　＋により増幅されて出力に伝達されてし・
るため、出力波形変化速度を向上することができる。

第２８図のレベル変換器２０１は、トランジスタＱ２の
コレクタ負荷が抵抗Ｒ１・。ではな（、ＰＮ接合ダイオ
ードＤｓ＝Ｄ、。と５キロオームの抵抗Ｒ２’ｌによ１
）構成されている点のみが第２７図のものと相違し、か
かる第２８図のレベル変換器の伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

しｐ）Ｉｔ、（ただしＣ５＝ＯｐＦの時）−−−−６，
６６ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）−−
−−４，１６ｎｓｅｃＫＨＬ　　　　　　　　　　　　
−−−−０，４２ｎｓｅｃ／　ｐＦＫＬ）Ｉ　　　　　
　　　　　　　−−−−０，３７ｎｓｅｃ／ｐＦさらに
、第２８図のレベル変換器２０１は、第２７図の場合と
同様な理由により希望の特性を得ることができる。

第２９図のレベル変換器２０１は、トランジスタＱ、を
確実にオフさせるためのＰＮ接合ダイオードＤ、が接続
され、トランジスタＱ３のベース電荷を放電させるため
のショットキ・バリア・グイオードＤ７が接続されてい
る点のみが第２３図のものと相違し、かかる第２９図の
レベル変換器２０１についても、その伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。

ｔｐ＋ｎ、（ただしＣ５＝ＯｐＦの時）−−−−１，７
２ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時１−−−
５．４４ｎｓｅｃＫＩＩＬ　　　　　　　　　　　−−
−−０，３２ｎｓｅｃ／ｐＦＫＬＨ−−−−０，２９ｎ
ｓｅｃ／ｐＦさらに、第２９図のレベル変換器２０１は
、第２３図の場合と同様な理由により希望の特性を得る
ことができる。

第３０図のレベル変換器は、第２９図において抵抗Ｒ１
が２５キロオームの抵抗Ｒ２４と５キロオームの抵抗Ｒ
２５とによって置換され、抵抗ＲＩ　５が比Ｗ／Ｌが２
４／３に設定されたＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　
Ｍｐｌｔによって置換されている点のみが第２９図のも
のと相違している。ＭｆｈｔはＱ２の能動負荷素子とし
て動作するため、増幅器Ｑ２１Ｍｐ１７の電圧利得は極
めて大きな値となる６かがる第３０図についても、伝播
遅延時間およびその出力容量依存性が下記の通り確認さ
れた。

ｔｐ＋ｕ、（ただしＣ５＝ＯｐＦの時）　−−−−２，
２ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）　−−
−−５，２ｎｓｅｃＫＭＬ　　　　　　　　　　−−−
−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−０，３ｎｓｅｃ
／ｐＦ さらに、第３０図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第３１図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２はクランプド・トランジスタ。

Ｑ３は充電用出力トランジスタ１０４はＰＮＰエミッタ
・７オロワ・トランジスタ、ＤＩはレベルシフト用のシ
ョットキ・バリア・ダイオード、Ｄ２はレベルシフト用
のＰＮ接合ダイオード１ＤｆｆはトランジスタＱ、を確
実にオフさせるためのＰＮ接合ダイオードｆ　Ｄｓは入
力端正の負のノイズをクランプするためのシ９ットキ・
バリア・ダイオードである。抵抗Ｒ３゜ｒ　ＲＩＳＩ　
Ｒｏはそれぞれ５キロオーム、８キロオーム、２０キロ
オームに設定されている。駆動トランジスタＱ２のコレ
クタ信号は電圧増幅器としてのＣＭＯＳインバータを構
成するＰチャンネルＭＯ８ＦＥＴ　Ｍｐｌ−とＮチャン
ネルＭＯＳ　　ＦＥＴ　Ｍｎ１−の両デートに印加され
、両ＭＯ８ＦＥＴのドレイン出力はスイッチ用のＰチャ
ンネルＭＯ８ＦＥＴ　Ｍｐ＋ｓのゲートに印加される。

Ｍｐｚｔ　Ｍｎ＋ｎｓ　Ｍｐ＋ｓの各地Ｗ／Ｌはそれぞ
れ２４／３．３２／３．６４／３に昶定されている。Ｍ
ＯＳ　ＦＥＴ　Ｍｐ、、のドレイン出力は充電用出力ト
ランジスタとしてのバイポーラ・トランジスタＱ、のベ
ースに印加されている。

かかる、第３１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認され・た。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）−−−−１，９４
−３，８４ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時
）−、−４，６４−５，４４ｎｓｅｃＫ）ＩＬ　　　　
　　　　　　　　　−−−−０＋３８ｎｓｅｃ／ｐＦＫ
Ｌ１１　　　　　　　　　　　　−−−−０．３０ｎｓ
ｅｃ／　ｐＦさらに、第３１図のレベル変換器２０１は
、下記理由により希望の特性を得ることができる６（１
）　ショットキ・バリア・ダイオードＤ、の順方向電圧
Ｖｐ１０．３５乃至０．４１ボルト、ＰＮＮ接合ダイオ
−ドウ２順方向電圧ＶＦ２は約０．７５ボルト、トラン
ジスタＱ、、Ｑ２．Ｑ、のベース・エミッタ間電圧ＶＲ
ＲＩ　？　ＶＢＥ！２１　Ｖｎｓ４ハ約０．７５．ｉｆ
シルトあるため、トランジスタＱ、、Ｑ２がオンとなる
入力スレッシュホールド電圧Ｖｉｔｈは下記のようにな
る。

Ｖｉｔｈ＝　　ＶｅＥ４＋Ｖｐ２＋ＶＢＥ２＋ＶｎＥ＋
＝１．５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ３は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑｌ、Ｑ２はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることがでとる。

（４）駆動トランジスタＱ２のコレクタ電位が上イして
充電用バイポーラ出力トランジスタＱ３がオフからオン
にスイッチ動作するに際し、ＣＭＯＳイア／（−夕Ｍｐ
１４．ＭｎｚはＱ２のコンフタ電位変化を増幅してＱ、
のベースに伝達するばかりではなく、ＭＯＳ　ＦＥＴ　
Ｍｐ、、、Ｍｎｚのデート入力インピーダンスが極めて
大きいことによりＱ２のコレクタからＱ、のベースへの
大鰺なベース電流の直接流入を禁止するとともに、Ｍｐ
１５の小さなオン抵抗を介してＱ、のベースにベース電
流が供給されるため、出力トランジスタＱ、のスイッチ
ング速度を向上することができる。　第３図には、第１
４図、第１９図、第２２図、第３３図のレベル変換器の
伝播遅延時間の出力容量依存性が一点鎖線により示され
ており、第１図と第２図の伝播遅延時間のいずれか一方
の出力容量依存性が改善されていることが理解できる。

次に、第６図の出力バッフ７２２の複数の０ＭＯ８−Ｔ
ＴＬレベル変換器２２１，２２２−−−−２２ｍについ
て説明する。これらのレベル変換器２２１、２２２−−
−−２２ｍの本質的特徴は下記の通りである。

（１）各レベル変換器２２１．２２２−−−−２２ｍの
入力スレッシュホールド電圧ＶｉｔｈｌＩＣＭＯＳロー
レベル出力電圧０．６ボルトのハイレベル出力電圧４．
４ボルトとの間に設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２２１，２２２−一一−２２ｍの出力負荷
容量Ｃｘの放電を実行する出力トランジスタはバイポー
ラ・トランジスタにより構成されている。

さらに、出力バッ７ア２２のレベル変換器２２１　、２
２２−＝−２２ｍの好ましい実施形態上の好適な特徴は
下記の通りである。

（３）放電用出力トランジスタＱＩＯのベースを駆動す
る駆動トランジスタＱ＋１のベースと内部論理ブロック
２１の出力との間には高入力インビーグンス回路が接続
されている。

（４）上記（３）の高入力インピーグンス回路は内部−
環ブロック２１の複数の出力信号を論理処理する機能を
有する。

（５）放電用出力トランジスタＱ　ｔｏと駆動トランジ
スタＱ、とは、ショットキ・バリア・ダイオード付訃の
クランプド・トランジスタにより構成されている。

（６）出力負荷容量Ｃ×を充電する出力トランジスタＱ
１□はバイポーラ・トランジスタにより構成されている
。

（７）制御信号に応答して放電用出力トランジスタＱＩ
Ｏと充電用出力トランジスタＱ＋２とを同時にオフする
ことにより出力端子ＯＵＴ、を７０−ティング状態に、
コントロールする機能を有する。

（８）　レベル変換器２２１，２２２−−−−２２ｍは
、オープン・コレクタ出力形式となっている。

第３２図乃至第３４図および第３６図は、本発明の実施
例による出力バッファ２０のレベル変換器２２１の種々
の回路例を示し、これら全てのレベル変換器は上記（１
）および（２）の本質的特徴を有している。さらに、こ
れらのレベル変換器は上記（３）乃至（８）の好適な特
徴のうち少なくとも一個を有している。

第３２図のレベル変換器２２１において、Ｑ、。

は出力負荷容量Ｃ×を放電するための出力トランジスタ
ＩＱＩＩはＱ、。を駆動するための駆動トランジスタｙ
Ｑ＋□は出力負荷容量Ｃｘを充電するための出力トラン
ジスタ、Ｑ、３はＱ＋＋のコレクタ信号変化をＱ１２の
ベースに伝達するための電流増幅トランジスタｔ　Ｒ３
０１Ｒｆｆｌｔ　Ｑ１４はＱ　１０のベース電荷を放電
するためのアクティブ・プルダウン回路。

ＱＣｓはマルチ・エミッタ・トランジスタ、Ｒ３２はＱ
、のコレクタ抵抗、Ｒ１，はＱ１２のベース電荷を放電
させるための抵抗ＩＤ＋。はＱ　ｌ　２のベース電荷を
放電させるためのシタットキ・バリア・ダイオード、Ｒ
１，はＱ１□ｔＱｌ＋のコレクタ電流を制限するための
抵抗、Ｒ３，はＱＣｓのベース抵抗である。

さらに、内部論理ブロック″２１のＰチャンネルＭＯ３
ＦＥＴ　Ｍ、、Ｍ２とＮチャンネルＭＯ８ＦＥＴ　Ｍ３
．Ｍ、とｔ、：より構成１ｉｃＭＯ９−ＮＡＮＤゲート
２１１の出力はマルチ・エミッタ・トランジスタＱＩＳ
の第１エミツタに印加され、０ＭＯ６−ＮＡＮＤデート
２１２の出力はＱ１０の第２エミツタに印加され、０Ｍ
Ｏ８−ＮＡＮＤデ−）２１３の出力はＱ＋ｓの第３エミ
ツタに印加されている。従って、レベル変換器２２１は
レベル変換機能を有するだけでなく、３人力ＮＡＮＤデ
ートとしての論理処理機能を有する。

さらに、第３２図のレベル変換器２２１は、下記の理由
により希望の特性を得ることができる。

（１）　　）ランジスタＱＣ５のベース・エミッタ間電
圧Ｖｓｔ＋ｓは約０．７５ボルト、Ｑ４．のベース・コ
レクタ間の電圧ＭＢＣは約０．５５ボルト、トランジス
タＱ＋ｏ、Ｑ＋＋のベース・エミッタ間電圧ＶｅＦ：ｌ
ｏｔ　ＶＢＲ口はそれぞれ約０．７５ボルトであるため
、レベルｉ換器２２１の入力スレッシュホールド電圧Ｖ
ｉｔｈは下記のように設定される。

Ｖｉｔｌ＋＝−ＶＩＩＩｇ＋５＋Ｖａｃ１ｇ＋Ｖｅｇ＋
＋＋Ｖｅｐ＋。

＝−０，７５＋０．５５＋０．７５＋０．７５＝１．３
ボルト （２）　レベル変換器２２１の出力負荷容量Ｃｘの放電
もしくは充電を実行す５る出力トランジスタＱ１０ｔＱ
＋□は出力抵抗の小さなバイポーラ・トランジスタによ
り構成されているため、スイッチング動作速度もしくは
伝播遅延時間およびその出力容量依存性を小さくするこ
とができる。

（３）　トランジスタＱＩ　ＯＩ　Ｑ　Ｉ　Ｉ　ｔ　Ｑ
　Ｉ　：ｌ　Ｉ　Ｑ　＋　４１　Ｑｌ、はクランプド・
・トランジスタであるため、その蓄積時間を小さくする
ことができる。

（４）マルチ・エミッタ・トランジスタＱＩＳは論理処
理機能を有しているので、マスタースライス方式又はゲ
ートアレイ方式の論理用半導体集積回路装置ＩＣの設計
自由度が向上する。

しかしなが呟かかる第３２図のレベル変換器２２１にお
いては、ＣＭＯ３−ＮＡＮＤデート２１１の出力がロー
レベルの場合には抵抗Ｒ，，Ｑｌ、のベース・エミッタ
接合を介して電源電圧Ｖｃｃから０ＭＯ８−ＮＡＮＤデ
ート２１１の出力に０゜４ミリアンペアという大きな電
流が常に流れこむため、０ＭＯ８−ＮＡＮＤゲート２１
１のＮチャンネルＭＯ８ＦＥＴ　Ｍ、、Ｍ４の比Ｗ／Ｌ
を１００／３と大きな値としてオン抵抗ＲＯＭを小さな
値としなければならない。これは集積回路装置ＩＣの集
積密度の低下をもたらすばかりではなく、両ＭＯ９ＦＥ
Ｔ　Ｍ３．Ｍ、のゲート容量も増大するため、０ＭＯ８
−ＮＡＮＤゲート２１１の′スイ・ノチング速度が低下
するとし１う問題が本発明者の検討により明らかとされ
た。

第３３図は、上記問題を解決するために開発されたレベ
ル変換器２２１の回路図を示し、第３２図のマルチ・エ
ミッタ・トランジスタＱ＋ｓは下記に説明する高入力イ
ンピーダンス回路によって置換されている。

すなわち、第３３図においてかかる高入力インピーダン
ス回路はＰＮＰ入力入力トランジスタワ５Ｑ、、、ＮＰ
Ｎエミッタ・７オロワ・トランジスタＱ１６．ショット
キ・バリア・ダイオードＤ、、、　Ｄ１２、抵抗Ｒｚ　
ｓ　ｔ　Ｒ＊　ｙ　＋　Ｒ３ａによって構成されてし・
る。

さらにレベル変換器２２１は、ＰＮＰ）ランノスタＱ２
．．ＮＰＮ）ランジスタＱ２゜、ＰＮ接合ダイオードＤ
　Ｉ　４　ｙ抵抗ＲＨＩによって構成されるとともに出
力端子ＯＵＴ、を７０−ティング状態に制御するための
制御回路を含む。

この制御　［ｆｆｌ　ＩＩのＰＮＰ）ランジスタＱ２０
のベースは、内部論理ブロック２１内のＰチャンネル間
Ｏ３ＦＥＴ　ＭｓとＮチャンネルＭＯ９ＦＥＴＭ６とに
よって構成された０ＭＯ８−ＮＡＮＤデー）２１１のイ
ネーブル信号ＥＮによって駆動される。尚、かかるＣＭ
Ｏ３−ＮＡＮＤゲート２１１の入力には反転イネーブル
信号ＥＮが印加されている。

さらに、この制御回路がレベル変換器２２１に付７Ｊｉ
ｉ’ｂれたために、上述の高入力インビーグンス回路に
さらにＰＮＰ入力入力ンジスタＱ２．とショットキ・バ
リア・ダイオードＤＩ３とが付加されて−する。

従って、イネーブル信号ＥＮがローレベルとなるとレベ
ル変換器２２１のトランジスタＱ、、、　Ｑｚ＋　Ｑ１
２ｔ　Ｑｌ３が同時にオフになるため、その出力端子Ｏ
ＵＴ、は７０−ティング状態となる。

一方、イネーブル信号ＥＮがハイレベルとなると、レベ
ル変換器２２１は２人力ＮＡＮＤゲートとしては論理処
理機能も同様に有しているため、集積回路装置ＩＣの設
計自由度が向上する。

さらに、シッットキ・バリア・ダイオードＤ　Ｉ　ｌ　
ｔＤｐｔｒ　Ｄ、、ノ順方向電圧Ｖｐ＋＋＋　Ｖｐ＋２
ｖ　ＶＦ１３は０．３５乃至０．４１ボルト、ＰＮＰ入
力入力ンジスタＱｌ　？　；　Ｑ　ｌ　８　ｒ　Ｑ　ｌ
　９のベース・エミッタ間電圧Ｖｓａ＋ｙｙ　Ｖａａ＋
ａｔ　ＶｔａＥｌ、ハ約０．７５ポル）、ＮＰＮ）ラン
ジスタＱ、。＋　Ｑ＋＋＋　ＱＣｓのベース・エミｙｊ
’間電圧ｖｅＥｌｏｌ　ｖＢＲ＋　Ｉｆ　ＶＦＩＥ１ｓ
ハ約０．７５ボルトであるため、例えばＰＮＰ）ランジ
スタＱ　ｌ　７のベースに印加されるＣＭＯ３−ＮＡＮ
Ｄゲ−）２１１の出力電圧に関してトランシ゛スタＱＩ
ＯＩＱ１１がオンとなる入力スレッシュホールド電圧■
ｉｔｈは下記のようになる。

Ｖｉｔｈ＝−Ｖ８ｓ１７＋　ＶＩＩＥ＋６　＋ＶＢＥ＋
　１　＋　ＶＢＥＩＧ＝１．５ボルト さらに、出力負荷゛容量Ｃｘの放電もしくは充電を実行
する出力トランジスタＱＩＯｔＱ＋２は出力抵抗の小さ
なバイポーラ・トランジスタにより構成されているため
、スイッチング速度もしくは伝播遅延時間およびその出
方容量依存性を小さくすることができる。また、トラン
ジスタＱ、。、Ｑ、。

Ｑ　１３＊　Ｑ　ｌ　４　ｓ　Ｑ　ｌｓはクランプド・
トランシ゛スタであるため、その遅延時間を小さくする
ことができる。

しかしなが呟第３３図のレベル変換器２２１＋：＃イテ
、（、同様に、０ＭＯ８−ＮＡＮＤＰ−）　２１１の出
力がローレベルの場合に、ＰＮＰ入カ入力ンジスタＱＩ
７のベースから無視できない電流がこのデート２１１の
出力に流れ込むため、上述の問題が完全には解決で軽な
いことが本発明者の検討により明らかとされた。

第３４図はかがる問題をほぼ完全に解決するために最終
的に解決されたレベル変換器２１１を示し、第３２図の
マルチ・エミッタ・トランジスタＱＩ５は下記に説明す
るようにＭＯＳ　ＦＥＴにょって構成された商人力イン
ピーダンス回路によって置換されている。

すなわち、第３４図においてかがる高入力インヒータン
ス回路はＮチャンネルＭＯ８ＦＥＴ　Ｍ＋＋ｔ　Ｍａ２
ｙ　Ｍ＋ｉｔ　ＰＮ接合ダイオードＤＩ４によって構成
されている。Ｍｌ　ｌＨＭ　ｌ　２　ｔ　Ｍ　＋　３の
ドレイン・ソース径路は並列接続され、各デートは内部
論理ブロック２１の０ＭＯ８−ＮＡＮＤデート２１１．
２１２，２１３にそれぞれ接続され、またこれらのドレ
イン・ソース径路にはＰＮ接合ダイオードＤ　Ｉ　４が
直列に接続されている。

また、抵抗Ｒ３゜ｌ　Ｒｊｌ　Ｒ３２１Ｒ３３１Ｒ３４
１Ｒ１５は、それぞれ２キロオーム、４キロオーム、１
０キロオーム、４キロオーム、５０〜７５オーム。

１６キロオームに設定されでいる。トランジスタＱ＋　
０１　Ｑ　Ｉ　Ｉ　Ｉ　Ｑ　＋　３　Ｉ　Ｑ　＋　４の
各エミッタ面積は、それぞれ、６７２μｍ２．１３２μ
ｒｎ２．３６３μ１２゜１８７μｍ２，２４２μ咎２に
設定されている。

さらに、かかるレベル変換器２２１においてはその論理
処理機能をさらに向上するため、駆動トランジスタＱ、
と同一エミッタ面積を有する第２駆動トランジスタＱ２
０がＱｌ＋と並列に接続され、上記高入力インピーダン
ス回路と同様にＮチャンネルＭＯ８ＦＥＴ　Ｍ、、、Ｍ
、９．Ｍ、６．ＰＮ接合グイ、オードＤ１３．抵抗Ｒ＋
９により構成された第２高入力インピーダンス回路を構
成し、このレベル変換器２２１を６人カコンプレックス
・デート回路としての論理処理機能を有している。

さらに、このレベル変換器２２１には、内部論理ブロッ
ク２１からローレベルのイネーブル信号ＥＮが供給され
た場合に、その出力端子ＯＵＴ。

をフローティング状態に制御するための制御回路が同様
に付加されている。この制御回路は、ＮチャンネルＭＯ
８ＦＥＴ　Ｍ、、、）ランジスタＱ２．。

Ｑ２２１Ｑ２３？抵抗Ｒ４゜、Ｒイ、、Ｒ４□ｔＲ４３
ｔシ１ットキ・バリア・ダイオードＤ’　１６１　Ｄ　
＋　７１　Ｄ　＋　ｅ　＋　Ｄｌ、によって構成されて
いる。

さらに、第３４図のレベル変換器２２１においては、６
つのＭＯＳ　ＦＥＴ　Ｍ、、−＝−Ｍ、６の各デートに
おける入力スレッシュホールド電圧をＣＭＯＳローレベ
ル出出力圧０．６ボルトとＣＭＯＳハイレベル出力電圧
４．４ボルトとの開の中間値２．５ボルトに設定するた
め、、　ｐＪｉ、、−−−−ｐＡ、６の比Ｗ／Ｌは下記
の如く設定されている。尚、この時、Ｍｌ　Ｈ−−−−
Ｍ　１６のしきい値電）ＦＥＶｔｕＪ、を約０　、７５
　Ｍルトに設定され、ＰＮ接合ダイオ−ｒＤ、の順方向
電圧Ｖ　ｐ　、４は０．７５ボルトに設定され、またＭ
ｌ−−−−Ｍ、６のチャンネル・コンダクタンスβ。は
６０Ｘ１０−６［１／オーム］に設定されている。

ＭＯＳ　ＦＥＴ　Ｍ、、のみがオンしている場合を考え
、そのデート電圧ＶＸ、ゲート・ソース間電圧Ｖａｓｇ
　　ドレイン電流Ｉｎ、ｌ−レイン電圧Ｖｙ等について
計算する。尚、この時Ｍ、は飽和領域にバイアスされて
いるものと考える。

ｖｘ＝”ＧＳ＋Ｖｐ１４　　　　　　　　　　　　−−
−（１）より＝”’−°（ＶＧＳ−ＶＴＲ）　２−−−
　（２）ＶＹ□ｖｃｃ−Ｒ３５・工ｏ　　　　　　　　
　　　　−、−（３）（１）式と（２＞式より、 一βＱＷ ＩＤ−−−−、（Ｖｘ−ｖＦ１４−ＶＴＨ）　２　　　
　　−−−　（４）　Ｌ ところで、■×が上昇することによ’）ｖＹが低下し、
トランジスタＱｌｏｔＱ＋＋がオフとなることに対応す
るＶｘが入力スレッシュホールド電圧として考えられる
。

トランジスタＱＩＯｔＱＩ＋がオフとなるドレイン電圧
ＶＹは、下記のように求められる。

ｖＹ”’ＢＥＬＬ＋ｖＢＥＩＯ−（５）（３）式と（５
）式とから、 Ｖｃｃが５ボルト、　ＶＢＥＩＩとＶＢＥＩＯとが０．
７５ボルト、Ｒ８５が１６キロオーム、Ｒ０が６０×１
０−６［１／オーム］、ｖ；が２．５ボルト１ＶＦ１４
が０．７５ボルト、ＶｔＯが０．７５ボルトの条件を上
記（７）式に入れると、 ＝　−ｘ　１０３ ６０ −７．ｉ９ζλと かくしで、Ｍ、、−−−−Ｍ、、の比Ｗ／Ｌは２２／３
に設定することにより、レベル変換器２２１の入力スレ
ッシュホールド電圧を２．５ボルトに設定できる。

以上の構成を有する第３４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が本発明者により確認された。

ｔｐｎＬ（ただしＣ５＝ＯｐＦの時）−−−−８，８ｎ
ｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）−−−−７
，８ｎｓｅｃＫＨＬ　　　　　　　　　　　−−−−０
，１１ｎｓｅｃ／ｐＦＫＬＨ−−−−０，０１ｎｓｅｃ
／ｐＦ第５図には、第３４図の実施例のレベル変換器の
伝播遅延時間の出力負荷容量依存性が一点鎖線により示
されており、第１と第２の伝播遅延時間ｔｐｏｔ、　ｔ
ｐｔ、ｕのそれぞれの出力容量依存性ＫＨＬ、　ＫＬＨ
が改善されていることが理解できる。

また、第３４図のレベル変換器２２１は、下記の理由に
より希望の特性を得ることがで軽る。

（１）上述した如く、トランジスタＱ１゜ＩＱｌｌのベ
ース・エミッタ間電圧■ＢＥ、ｏ、ｖＩ１１１：ｌｌに
関し、電源電圧Ｖｃｃ＋抵抗Ｒ，５，ＭＯ８ＦＥＴ　Ｍ
、１−−−Ｍ２Ｏのチャンネル・コンダクタンスβ。お
よびしきい値電圧Ｖｔｕ、ダイオードＤＩ４の順方向電
圧■８．に対応して、ＭＯＳ　ＦＥＴ　Ｍ、、−−−−
Ｍ、、の比Ｗ／Ｌ４：設定することにより、レベル変換
器２２１の入力スレッシュホールドｉＫ圧を０．６ボル
トと４．４ボルトの開の２．５ボルトに設定することが
できる。

（２）出力負荷容量Ｃｘを放電と充電を実行する出力ト
ランジスタＱＩＯＩＱ１１は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、スイッチ
ング動作速度もしくは伝播遅延時間およびその出力容量
依存性を小さくすることがで終る。

（３）駆動トランジスタＱｌ＋のベースと内部論理ブロ
ック２１の出力との間にはＭＯＳ　ＦＥＴ　Ｍｌにより
構成された高入力インピーダンス回路が接続されている
ため、ＭＯＳ　ＦＥＴ　Ｍ、、のデートから内部論理ブ
ロック２１の０ＭＯ８−ＮＡＮＤデート２１１の出力に
流入する電流を無視で軽るレベルまで低減することかで
終、０ＭＯ８−ＮＡＮＤ？−４２１１＋７）Ｎｆ−＋ン
＊ルＭＯ８ＦＥＴの比Ｗ／Ｌの着しい増大を防止するこ
とがどｂる。

（４）高入力インピーダンス回路のＭＯＳ　ＦＥＴ　Ｍ
、、、　Ｍ、２．　Ｍ＋３１ｉ３人力ＯＲ論理を実行す
るため、レベル変換器２２１の論理処理機能が向上する
。

（５）　２つの駆動トランジスタＱＩＩＱ２゜もＡＮＤ
論理を実行するため、レベル変換器／２２１の論理処理
機能がさらに向上する。

（６）　トランジスタＱＩ　ＯＩ　Ｑ　Ｉ　ｌ　Ｉ　Ｑ
　ｌ　３　ｊ　Ｑ　ｌ　４　ｔ　Ｑ２ｏはクランプド・
トランジスタであるため、その蓄積時間を小さくするこ
とができる。

（７）イネーブル信号ＥＮをローレベルとすることによ
りレベル変換器２２１の出力トランジスタＱ、。、Ｑ、
２が同時にオフとなって出力端子ＯＵＴ、がフローティ
ング状態となり、この出力端子ＯＵＴ、と他の図示しな
い論理回路の出力端子とを接続した並列運転に際し、こ
の出力端子ＯＵＴ。

の信号レベルを内部論理ブロック２１の出力と無関係と
することができる。

第３６図は本発明の他の実施例によるレベル変換器２２
１の回路例を示し、その出力端子０ＵＴ１はオープン・
コレクタ出力形の他のＴＴＬレベル論理用半導体集積回
路装置ＩＣ’の出力端子と共通接続され、この共通接続
点は２キロオームの負荷抵抗ＲＩＯＱを介して５ボルト
の電源電圧Ｖｃｃに接続されている。

オープン・コレクタ出力形のＴＴＬレベル回路装置ＩＩ
ｃ’は、特に限定されないが、ショットキ・バリア・ダ
イオードＤ＋＋Ｄ２ｔＤｉｔマルチ・エミッタ・トラン
ジスタＱ４０？　クランプド・トランジスタＱ４＋乃至
Ｑ、４．抵抗Ｒ４゜乃至Ｒ１，、ＰＮ接合ダイオードＤ
４により構成されている。しかし、出力トランジスタＱ
４３のコレクタはオープン・コレクタ出力として出力端
子としての４３番端子に接続される一方、回路装置ＩＣ
’の内部においてはいかなる回路素子も電源電圧Ｖｃｃ
と等出力トランジスタＱ４３のコレクタとの間に接続さ
れていない。

第３６図のレベル変換器２２１においても、回路装置Ｉ
Ｃの内部においていかなる回路素子も電源電圧Ｖｃｃと
出力トランジスタＱＩＯのコレクタとの間に接続されて
いない点を除けば、第３４図のレベル変換器２２１と全
く同様に形成されている。

かくして、回路装置ＩＣの出力端子と回路装置ＩＣ″の
出力端子とは、いわゆるワイヤード・ＯＲ回路の形態に
接続されている。また、イネーブル信号ＥＮをローレベ
ルとすることによりレベル変換器２２１の出力トランジ
スタＱＩＯを強制的にオフせしめ、出力端子０ＵＴｌの
レベルを内部論理ブロック２１の出力と無関係にするこ
とができる。

第３７図は、本発明の実施例による論理用半導体集積回
路装置ＩＣの半導体チップ表面における各回路ブロック
のレイアウトを示している。

半導体チップ３００の中央部（破線ｌ。に囲まれた領域
）には０Ｍ０３回路（純ＣＭＯ３回路、又は準ＣＭＯ８
回路）によって構成された内部論理ブロック２１が配線
され、半導体チップ３００の上辺部（破線ｌ、によって
囲まれた領域）には第３１図の入力レベル変換器（内部
が斜線を施された三角形で示す）が複数個さらに第３４
図の出力レベル変換器（内部が白の三角形で示す）が複
数個それぞれ交互に配置され、同様に半導体チップ３０
０の右辺部（破線１２によって囲まれた領域）、下辺部
（破線ｌ、によって囲まれた領域）、左辺部（破線ρ、
によって囲まれた領域）にはそれぞれ第３１図の入力レ
ベル変換器が複数個さらに第３４図の出力レベル変換器
が複数個交互に配置されている。

上辺部Ｑ１の上には入力レベル変換器の個数に対応した
個数の入力用ポンディングパッド（太い実線の四角形で
示す）と出力レベル変換器の個数に対応した個数の出力
用ポンディングパッド（細い実線の四角形で示す）とが
配置され、各入力レベル変換器の入力部は各入力用ポン
ディングパッドと対面し、各入力レベル変換器の出力部
は内部論理ブロック２１と対面し、各出力レベル変換器
の入力部は内部論理ブロック２１と対面し、各出力レベ
ル変換器の出力部は各出力用ポンディングパッドと対面
している。

右辺部ｌ、の右の複数の入力用ポンディングパッドと複
数の出力用ポンディングパッド、下辺部１３の下の複数
の入力用ポンディングパッドと複数の出力用ポンディン
グパッド、左辺部ａ４の左の複数の入力用ポンディング
パッドと複数の出力用ポンディングパッドは、上辺部１
１の場合と同様に配置されている。

右辺部１２．下辺部１３部左辺部１４内の入力レベル変
換器の入・出力部の方位と出力レベル変換器の入・出力
部の方位とはそれぞれ、上辺部ｌ。

の場合と同様である。

電源電圧Ｖｃｃを供給するための電源用ポンディングパ
ッド３０は半導体チップ３００の四つのエッヂ１部のう
ち少なくともひとつに配置され、接地電位点に接続する
ための接地用ポンディングパッド３１は上記四つのエッ
ヂ部のうち少なくともひとつに配置されている。

かかる第３７図に示したレイアウトの半導体チップ３０
０の裏面は、第３８図の金属リードフレームＬｐのタブ
リードＬ丁の表面に物理的かつ電気的に密着して接続さ
れる。

第３８図のリードフレームＬｐにおいては、このリード
フレームＬｐは半導体チップ３００の右上部に対応した
リード部分り、〜Ｌ１ｓｔ１わく部分Ｌｏｔ斜線を付し
たダム部分Ｌｏを有している。しかし、実際は半導体チ
ップの右下部、左下部、左上部に対応した部分について
もこれと同様であるため、リードフレームＬｐは斜線を
付したダム部分によってわく部分り。、リード部分り、
〜Ｌ６４゜タブリードし↑が互いに連結された構造の金
属被加工薄板である。

半導体チップ３００の裏面がタブリードＬｔの表面に接
続された後に、下記のボンディングワイヤ（例えば金線
又はアルミニウム線など）の配線が行なわれる。

市販のワイヤボンデイン装置を用いることにより、ワイ
ア１５により電源用ポンディングパッド３０とリード部
分Ｌｓ＜とが電気的に接続され、さらに順次して、ワイ
ア１６により入力用パッドとリード部り、とが、ワイア
Ｉ１７により出力用パッドとリード部分り、とが、ワイ
アｌ、により入力パッドとリード部分Ｌ７とが、ワイア
ｌ、により出力用パッドとリード部分ｌ、とが、ワイア
１１゜により入力用パッドとリード部分り、とか、ワイ
アｆｆ１１１により接地用ポンディングパッドとタブリ
ードしＴとの間がそれぞれ電気的に接続される。

上述のワイアの配線が完了した後のリードフレームＬｒ
と半導体チップ３００とは樹脂封止用の金型に納入され
、リードフレームＬｐのダム部り。

の内側に液状の樹脂が注入される。かかるダム部Ｌｏは
その外部に樹脂が流出することをさまたげる。かかる樹
脂が固化した後、一体の構造となったリードフレームＬ
Ｆと半導体チップ３００と樹脂とは金型から取り出され
、さらにフレス機械等によってダム部Ｌｏを除去するこ
とにより各リード部分り、−Ｌ、、の間が電気的に分離
されることがで鰺る。

固化樹脂の外部に突出した各リードＬ　Ｉ−Ｌ　ｓ　−
１、よ必要に応じて下側にまげられ、第３９図の完成図
に示すように回腸３０１によって封止された論理用半導
体集積回路装置ＩＣが完成する。同図に示すように、か
かる回路装置ＩＣは半導体チップ３００より発生する熱
を封止構造外部に積極的に逃がすための特別な放熱フィ
ンを具備していない。

もし、かかる放熱フィンを取りつげると、回路装置１１
ｃのコストが不所望に増大する。

また、半導体チップの封止方法としては、上述の樹脂封
止方法のほかに、セラミック封正方法と金属ケースを用
いる方法が考えられるが、回路装置１１ｃのコストの点
から考えると、上述の樹脂封止方法が最も有利である。

第３７図乃至第３９図の図面を用いた実施例による論理
用半導体集積回路装置ＩＣにおいては、入力バッファ２
０としての入力レベル変換器２０１　ｅ　２０２−Ｘ−
−−２Ｏｎ、”）総数が１８−５０．内部論理ブロック
２１としてのＣＭＯＳゲー）グー１゜２１２−−−−２
１１の総数が２００〜１５３０．出力バラ７ｙ３０とし
ての出力レベル変換器２２１゜２２２−−−−２２輪の
総数が１８〜５０と半導体チップ３００が大規模半導体
集積回路装置となっているにもかかわらず、下記の理由
により回路装置ＩＣを放熱フィン・レス構造とすること
ができた６すなわち、内部論理ブロック２１としての各
ＣＭＯＳデー）２１１，２１２−−−−２１１のゲート
当たりの消費電力は０．０３９ミリワツトと極めて小さ
いため、ゲート数２００〜１５３０の内部論理ブロック
２１全体の消費電力は７．８〜５９゜６７ミリワ・２Ｆ
と極めて小さい。第３１図の実施例による入力バッ７７
２０としての各入力レベル変換器２０１，２０２・−−
−２Ｏｎは多くのバイポーラ・トランジスタを含んでい
るので、各変換器１個当りの消費電力は２．６ミリワツ
トと大きく、変換器数１８〜５０の入力バッファ２０全
体の消費電力は４６．８〜１３０ミリワツトと大きい。

第３４図の実施例による出力バッ７ア２０としての各出
力レベル変換器２２１，２２２−−−−２２ｍも多くの
バイポーラ・トランジスタを含んでいるので、各変換器
１個当りの消費電力は３．８ミリワツトと大きく、変換
器数１８〜５ｏの出力バッ７ア２２全体の消費型カバ６
８．４〜１９０　Ｓ　＋７ワツトと大きい。

上述のデータがち、変換器数１８の入力バッフ７２０、
ゲート数２００の内部論理ブロック２１゜変換器数１８
の出力バッファ２２の回路装置■ｃにおいては、第３７
図の半導体チップ表面の中央部１ｏでは全体の６．４パ
ーセントの熱が発生されるのに対し、較辺部ｊ２＋ｔ’
ＬＩＬｌ　ρ１合計で９３．６パーセントの熱が発生さ
れる。

また、変換器５０の入力バッファ２０．デート数１５３
０の内部論理ブロック２１．変換器数５０の出力バラ７
７２２の回路装置ＩＣにおいては、第３７図の半導体チ
ップ表面の中央部１０では全体の１５．８パーセントの
熱が発生され、各辺部ρ目ρ２１１３１　Ｌ合計で８４
．２パーセントの熱が発生される。

ところで、第３７図に示すようにわずかの熱を発生する
内部論理ブロック２１はチップの中央部β。に配置され
大量の熱を発生する入カバン７７２０と出カバ・２７ア
２２とはチップの各辺部Ｉ　Ｉ？１１２．１．、Ｌに配
置されるため、第３８図がら各辺部１１．Ｌ、Ｌ−Ｌの
大量の熱はタブリードＬＴと接地用リードとしてのリー
ド部分り、を介して回路装置ＩＣの外部（特にプリント
基板にＩＣが実装今れた場合、プリント基板のアースラ
イン）に取り出されるぽかりではなく、多数のボンディ
ングワイアと各リード部分Ｌ２−−−−Ｌ、、とを介し
て回路装置ＩＣの外部（特にプリント基板にＩＣが実装
された場合、プリント基板の信号ラインと電源ライン）
に取り出されることができる。

上記実施例とは反対にチップの中央部ｌ。に大量の熱を
発生する入力バッ７ア２０と出カバン７ア２２を配置し
、中央部１２ｏの周辺に内部論理ブロック２１を配置し
た場合は、中央部１０の大量の熱が回路装置ＩＣの外部
に容易に取り出されないことが、本発明者による計算よ
り確認された。

上記の理由により、上記実施例の回路装置ＩＣを放熱フ
ィン・レス構造とすることができた。また、かかる回路
装置ＩＣを樹脂封止構造としだため、ＩＣのコストを大
幅に低減することが可能となった。

第４０図は、第３７図乃至第３９図の図面を用いた実施
例による論理用半導体集積回路装置ＩＣと他のＴＴＬレ
ベルの論理用半導体集積回路装置４０１．４０２−−−
−４Ｏｎ、５０１乃至５０５゜６００とをプリント基板
に実装することにより構成された電子システムのブロッ
クグイ７グラムを示している。

同図において、ＴＴＬレベルの出力を有する装置４０１
，４０２−＝４Ｏｎの各出力は回路装置ＩＣの入力ＩＮ
、、ＩＮ、−−−−ＩＮｎにそれぞれ供給され、回路装
置ＩＣの出力はＴＴＬ入カシカレベル置５０１−−−−
５０５の入力に供給されている。

さらに、回路装置ＩＣの出力ＯＵＴ、と装置６００の出
力とが共通接続されることにより、同装置ＩＣ，６００
は並列運転を実行する。

回路装置ＩＣの入力バッ７ア２０と出力バッ７ア２２と
に大量に発生する熱はプリント基板のアースライン、電
源ライン、入力信号ライン、出力信号ラインに放散され
ることができる。

また、出力バラ７７２２に供給されるイネーブル信号Ｅ
Ｎをローレベルに設定するとその出力。

ＵＴｌ−０ＵＴ２−−−−ＯＵＴＩＩ＋は７０−ティン
グ状態となり、装置５０１，５０２，５０３の入力レベ
ルは装置６００の出力レベルによって設定される。

また、入力バッ７ア２ｏと装置４０１．４０２−−−−
４０ｎとの開のインターフェースで高速度が得られ、内
部論理ブロック２１と入力バッ７ｙ２０との間のインタ
ーフェースで高速度が得られ、出力バッファ２２の内部
論理ブロック２１との開のインターフェースで高速度が
得られ、装置５ｏ１−−・５０５と出力バッファ２０と
の開のインターフェースでも高速度が得られる。

［効果］ 以上の実施例によれば、下記の如く理由より、好ましい
効果を得ることができる。

（１）入力レベル変換器２０１の出力容量Ｃｓの充電も
しくは放電を実行する出方トランジスタをバイポーラ・
トランジスタによって構成することにより、ＭＯＳ　　
ＦＥＴと比較してバイポーラ・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大きな充電電流もしく１．は放電電流が得られると
いう作用により、入力レベル変換器の伝播遅延時間およ
びその出方容量依存性を小さくすることができる。

（２）入力レベル変換器２０１においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの開には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間をホーくすることができる。　　゛ （３）好ましい実施例にょる入力レベル変換器２０１に
おいては、高入力インピーダンスおよび電圧増幅機能を
有するＭＯＳバッフ１を介して駆動トランジスタＱ２の
ベース信号又はコレクタ信号が充電用パイポτう出力ト
ランジスタの、のベースに伝達する５ことにより、この
ＭＯＳバッファの高入力インピーダンスおよび電圧増幅
機能の作用により、出力トランジスタＱ、の動作速度が
向上される。

（４）好ましい実施例に上る入力レベル変換器２０」に
おいては、入力端子ＩＮ、と駆動トランジスタＱ２との
開１こはＰＮＰエミ・ン夕・７オロワ・トランジスタＱ
、とＰＮ接合ダイオードＤ４とを接続することにより、
入力レベル変換器２０１の入力スレッシュホールド電圧
を適正に設定できるばかりでなく、ＰＮＰ）ランジスタ
Ｑ、の電流増幅作用によりそのベースにおける入力イン
ピーダンスが向上するため、入力端子ＩＮ、に接続され
るＴＴＬレベルの信号源の出方インピーダンスの影響を
低減することがでトる。

（５）出力レベル変換器２２１の出力負荷容量Ｃ×の充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによって構成することにより、ＭＯＳ
　　ＦＥＴと比較してバイポーラ・トランジスタは小さ
な素子寸法でもその出力抵抗が小さくその電流増幅率が
大きく、大きな充電電流もしくは放電電流が得られると
いう作用により、出力レベル変換器の伝播遅延時間およ
びその出力容量依存性を小さくすることができる。

（６）出力レベル変換器２２１においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリナ動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減でとるた
め、その蓄積時間を小さくすることができる。

（７）好ましい実施例による出力レベル変換器２２１に
おいては、内部論理ブロック２１の出力と駆動トランジ
スタＱ　Ｉ　＋のベースとの開には高入力インピーダン
スＭＯ８回路を接続することにより、このＭＯ８回路の
ＭＯＳ　ＦＥＴのゲートから内部論理ブロック２１の出
力に流入する電流を無視できるレベルまで低減すること
ができるため、内部論理ブロック２１の出力回路の集積
密度の低下およびスイッチング速度の低下を防止するこ
とができる。

（８）好ましい実施例による出力レベル変換器２２１に
おいては、高入力インピーダンスＭＯ８回路に内部論理
ブロック２１の複数の出力信号を論理処理する機能をも
たせることにより、マスタースライス方式又はゲートア
レイ方式の論理用半導体集積回路装置ＩＣの設計の自由
度を向上することができる。

（９）好ましい実施例による出力レベル変換器２２１に
おいては、イネーブル信号ＥＮによって出力端子ＯＵＴ
、を７０−ティング状態に制御するための制御回路が配
置されているため、この出力端子ＯＵＴ、と他の論理回
路の出力端子とが共通接続された場合に、この共通出力
端子のレベルを他の論理回路の出力によって設定するこ
とができる。

（１０）好ましい実施例によれば、純ｃＭｏｓ回路又は
準ＣＭＯ８回路によって構成することによりその消費電
力が低減された内部論理ブロック２１を半導体チップ表
面の中央部に配置し、複数のバイポーラ・トランジスタ
を含みその消費電力の大きな入力レベル変換器２０１−
−−一と出力レベル変換器２２１とを半導体チップ表面
の周辺部に配置することにより、熱放散が容易となった
ため、論理用半導体集積回路装置ＩＣを放電フィン・レ
ス構造としそのコストを低減することができた。

（１１）好ましい実施例によれば、論理用半導体集積回
路装置ＩＣを樹脂封止構造としたため、そのコストを低
減することができた。

（１２）一方、入力レベル変換器２０１の入力端子ＩＮ
、はＭＯＳ　ＦＥＴのデートに印加されるのではなくシ
ラットキ・バリア・グイオードＤ１のカソードもしくは
ＰＮＰ）ランジスタＱ、のベースに印加されているため
、入力端子ＩＮ、に印加されるサージ電圧に対する破壊
強度を向上することができた。

以上本発明者によってなさＫた発明を実施例にもとづき
具体的に説明したが、本発明の上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、第６図においては、入力バッファ２０のレベル
変換器２０１，２０２−−一−２ＯｎはＥＣＬ−ＣＭＯ
Ｓレベル変換を実行し、出力バッ７ア２２のレベル変換
器２２１．２２２−＝２２ｍは０ＭＯ８−ＥＣＬレベル
変換を実行するように構成することも可能である。この
ためには、入力バッファ２０．内部論理ブロック２１．
出力バッ７ア２２をグランドレベルと負の電源電圧−Ｖ
ＥＥで動作させれば良いことは言うまでもない。さらに
同様に、第６図においては、入力バッファ２０のレベル
変換器２０１，２０２＝−２Ｏｎはｉ２Ｌ−ＣＭＯＳレ
ベル変換を実行し、出力バッ７ア２２のレベル変換器２
２１．２２２−−−−２２ｍは０ＭＯ８−ｉ２Ｌレベル
変換を実行するように構成することも可能である。

さらに、第１４図乃至第２１図、第２３図乃至第２６図
、第２９図乃至第３０図の実施例において、第３１図の
ＰＮＰ・エミッタ・７オロワ・トランジスタＱ４．ＰＮ
接合ダイオードＤ２を付加しても良い。

また、ＭＯＳ　ＦＥＴの比Ｗ／Ｌの公魚りを３としてい
るのは、ＭＯＳ　ＦＥＴのチャンネル長りを３μｍとし
ているためであり、現在ホトリソグラフィーの改良によ
りこのチャンネル長しは２μｍ、１．５μｍさらに１μ
顛以下に微細化が進められ、これに対応して比Ｗ／Ｌの
公魚しは小さくなるであろう。

また、この微細化に伴ってバイポーラ・トランジスタの
素子寸法の縮小化を進められ、回路内の抵抗の抵抗値の
変更も生じるであろう。

また封止樹脂３０１よりの多数のリードＬ、−−−−Ｌ
　ｓ　４の取り出し方法も第３９図の実施例に限定され
ない。封止樹脂３０１の外形を長方形ではなくほぼ正四
角形とし、全４辺から多数のリードヒビ−−Ｌ−ｓ４を
取り出す方が、リードフレームＬＴと回路装置ＩＣの小
型化に適切であり、プリント基板上での実装密度が向上
される。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
を論理用半導体集積回路装置に適用した場合について説
明したが、それに限定されるものではない。

例えば、半導体チップ上には入力バッ７ア２０゜内部論
理ブロック２１．出力バッ７ア２２だけではなく、必要
に応じてバイポーラ・アナログ回路。

ＭＯＳ・アナログ回路、ＰチャンネルＭＯ８・ロジ・ン
ク、ＮチャンネルＭＯ８−ロジックｔ　１２１Ｊｊｌ路
、ＥＣＬ回路のいずれかが半導体チップ上に配置される
ことも可能であることは言うまでもない。

【図面の簡単な説明】

第１図は本発明に先立って本願発明者によって検討され
たところの論理用半導体集積回路装置ＩＣのブロック図
を示し、 第２図は本発明に先立って本癲１発明者によって検討さ
れた入力バッファの回路図を示し、第３図は第２図の入
力バッファの伝播遅延時間の出力容量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
た出力バッ７アの回路図を示し、第５図は第４図の出力
パラ７Ｔの伝播遅延時間の出力負荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置のＣＭＯ８−ＮＡ
ＮＤデート２１１の回路例を示し、第９図と第１０図と
は第６図の回路装置ＣＭＯ８−，ＮＯＲゲート２１Ｑの
回路例を示し、第１１図と第１２図とは第６図の回路装
置の内部論理ブロック２１内のＣＭＯ８−Ｒ−３７リツ
プ・７０ツブの回路例を示し、 第１３図は第６図の回路装置の内部論理ブロック２１内
のＣＭＯ３・ゲーテイドＲ−３７リツプ・フロップの回
路例を示し、 第１４図乃至第３１図は本発明の実施例による入力バッ
ファ２０のレベル変換器２０１の種々の回路図を示し、 第３２図乃至第３４図および第３６図は本発明の実施例
による出力バラ７７２１のレベル変換器２２１の種々の
回路図を示し、 第３５図は第１と第２の伝播遅延時間ｔｐ）Ｉｔ、ｙ　
ｔｐＬｌｌを定義するための入出力の波形図を示し第３
７図は本発明の実施例による論理用半導体集積回路装置
の半導体チップ表面における各回路ブロックのレイアラ
Ｆを示し、 第３８図は本発明の実施例による論理用半導体集積回路
装置の半導体チップのリードフレームＬＦのタブリード
Ｌｔへの接続およびボンディングワイアの接続の状態を
示す構造図を示し、第３９図は本発明の実施例による回
路装置の樹脂封止後の完成図を示し、 第４０９図は本発明の実施例による回路装置と他の回路
装置とをプリント基板に実装することにより構成された
電子システムのブロックグイ７グラムを示している。 第１４図 第１６図 ２と 第１８図 第１５図 、ムリ 第１７図 第１９図 第２０図 にす 第２２図 一シヱ 第２４図 ２６／ 第２１図 Ａり 第２３図 第２５図 第３２図 ２ａｄ 第３３図 第３４図 第３５図 作所高崎工場内

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置は； （１）ＣＭＯＳレベルで動作する内部論理ブロック（２
   １）と、 （２）その入力端子にＴＴＬレベルの如き他の論理レベ
   ルの入力信号が供給されることによりその出力端子に上
   記内部論理ブロック（２１）の入力信号としてのＣＭＯ
   Ｓレベルの出力信号を取り出すための入力レベル変換器
   （２０１）とを具備してなり、 （３）上記入力レベル変換器（２０１）の出力容量（Ｃ
   ８）の充電もしくは放電を実行するだめの該変換器（２
   ０１）の出力トランジスタはバイポーラ・トランジスタ
   によって構成されたことを特徴とする半導体集積回路装
   置。