DE2940500A1 - Datenleitungs-potentialeinstellschaltung und mis-speicheranordnung mit einer derartigen schaltung - Google Patents

Datenleitungs-potentialeinstellschaltung und mis-speicheranordnung mit einer derartigen schaltung

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DE2940500A1
DE2940500A1 DE19792940500 DE2940500A DE2940500A1 DE 2940500 A1 DE2940500 A1 DE 2940500A1 DE 19792940500 DE19792940500 DE 19792940500 DE 2940500 A DE2940500 A DE 2940500A DE 2940500 A1 DE2940500 A1 DE 2940500A1
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Description

BESCHREIBUNG
Die Erfindung betrifft eine Datenleitungs-Potentialeinstellschaltung, insbesondere eine Datenleitungs-Potentialeinstellschaltung zur Verwendung in einer Metall-Isolator-Halbleiter- oder MIS-Speicheranordnung, die aus Feldeffekttransistoren mit isoliertem Gatter, die nachstehend kurz als MISFETs bezeichnet werden, besteht.
Bei einer MIS-Speicheranordnung zur Lieferung von zu schrei* benden Datensignalen, die von einer Schreibschaltung erzeugt werden, durch ein Paar von gemeinsamen Datenleitungen an eine ausgewählte Speicherzelle einer Vielzahl von Speicherzellen und zur Zuführung von auszulesenden Datensignalen, die dann von der ausgewählten Speicherzelle erzeugt werden,durch die gemeinsamen Datenleitungen an eine Ausleseschaltung existiert eine relativ hohe parasitäre oder Streukapazität in den paarweise angeordneten gemeinsamen Datenleitungen, so daß die Signale mit einem Pegel, der den vorhergehenden Datensignalen entspricht, in den paarweise angeordneten gemeinsamen Datenleitungen gehalten werden.
Die bei der Leseoperation ausgewählte Speicherzelle schafft ein derartiges Potential in den paarweise angeordneten gemeinsamen Datenleitungen, das den darin gespeicherten Datensignalen entspricht. Eine Speicherzelle hat jedoch üblicherweise eine verringerte Antriebskapazität für eine kapazitive Last, da eine integrierte Schaltung aus Halbleiterbauelementen wegen der hohen Integration und des niedrigen Energieverbrauchs in ihrer Größe reduziert ist.
Wenn es daher erforderlich ist, daß das in den gemeinsamen Datenleitungen auf einem Pegel gehaltene Potential von einer Speicherzelle auf einen anderen Pegel beträchtlich
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geändert wird, z.B. dann, wenn die Datensignale in eine andere Speicherzelle eingeschrieben und dann aus der erwähnten einen Speicherzelle ausgelesen werden, ist eine relativ lange Zeit erforderlich- Infolgedessen wird die Zeit zum Auslesen der Datensignale lang.
Um eine Verringerung der Betriebsgeschwindigkeit zu verhindern, ist es wünschenswert, daß die entsprechenden Potentiale der paarweise angeordneten Datenleitungen vorher zwangsläufig in die Nähe des gleichförmigen Potentials gesetzt werden, das durch die Speicherzellen bestimmt ist.
Der Erfindung liegt daher die Aufgabe zugrunde, eine neuartige Datenleitungs-Potentialeinstellschaltung anzugeben, mit der das Potential eines Paares von Datenleitungen zwangsläufig auf einen vorgegebenen Pegel gesetzt werden kann.
Mit der erfindungsgemäßen Datenleitungs-Potentialeinstellschaltung wird in vorteilhafter Weise erreicht, daß die Potentialdifferenz zwischen den paarweise angeordneten Datenleitungen zwangsläufig reduziert wird.
Ein weiterer Vorteil der erfindungsgemäßen Datenleitungs-Potentialeinstellschaltung besteht darin, daß die Zeit zum Einstellen des Potentials verkürzt wird. Ein weiterer Vorteil der erfindungsgemäßen Datenleitungs-Potentialeinstellschaltung besteht darin, daß das jeweilige Potential auf den richtigen Pegel gesetzt werden kann.
Schließlich wird mit der erfindungsgemäßen Datenleitungs-Potentialeinstellschaltung in vorteilhafter Weise erreicht, daß eine damit ausgerüstete MIS-Speicheranordnung bei hoher Geschwindigkeit arbeiten kann.
Gemäß der Erfindung wird das Potential eines Paares von Datenleitungen zwangsläufig auf einen Pegel eingestellt, der im wesentlichen zwischen einem ersten und einem zweiten Pegel liegt, bevor er auf den ersten oder zweiten Pegel von einer SignalZuführungsschaltung, wie z.B. einer Speicherzelle gesetzt wird, und zwar entweder durch eine Schalteinrichtung zum Kurzschließen der Datenleitungen oder durch eine Schalteinrichtung zum Kurzschließen der entsprechenden Datenleitungen
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mit voreingestellten Vorspannungsanschlüssen.
Somit genügt es, wenn die Signalzuführungsschaltung den paarweise angeordneten Datenleitungen nur eine kleine Pegelverschiebung erteilt. Infolgedessen tritt der Effekt ein, daß die paarweise angeordneten Datenleitungen einen voreingestellten Pegel durch die Wirkung der Signalzuführungsschaltung innerhalb kurzer Zeit erreichen.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in Figur 1 ein Blockschaltbild einer MIS-Speicheranordnung u unter Verwendung einer ersten Ausführungsform der erfindungsgemäßen Datenleitungs-Potentialeinstellschaltung;
Figur 2 eine schematische Schaltungsanordnung zur Erläuterung
des Blockes 4 in Figur 1;
Figur 3 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 2 in Figur 1;
Figur 4 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 10 in Figur 1;
Figur 5 ein Wellenformdiagramm zur Erläuterung der Betriebssignale der MIS-Speicheranordnung nach Figur 1; Figur 6 eine Draufsicht zur Erläuterung einer integrierten Halbleiterschaltungsanordnung; Figur 7 einen Schnitt längs der Linie A-A der Figur 6;
Figur 8 und 9 schematische Schaltungsanordnung zur Erläuterung von zwei weiteren Ausführungsformen der Datenleitungs-Potentialeinstellschaltungen;
Figur 10 eine schematische Schaltungsanordnung zur Erläuterung einer Vorspannungs-Generatorschaltung zur Verwendung
bei den Schaltungsanordnungen nach Figur 8 und 9; Figur 11 ein Blockschaltbild zur Erläuterung einer MIS-Speicheranordnung unter Verwendung einer weiteren erfindungsgemäßen Ausführungsform einer Datenleitungs- Potentialeinstellschaltung;
Figur 12 eine schematische Schaltungsanordnung zur Erläuterung
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des Blockes 6 in Figur 11;
Figur 13 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 7 in Figur 11;
Figur 14 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 13 in Figur 11;
Figur 15 ein Wellenformdiagramm zur Erläuterung der Betriebssignale der MIS-Speicheranordnung nach Figur 11; Figur 16A bis 16F, Figur 17 und Figur 18 schematische Schaltungsanordnungen zur Erläuterung von weiteren erfindungsgemäßen Ausführungsformen von Datenleitungs-Po-
tentialeinstellschaltungen;
Figur 19 eine schematische Schaltungsanordnung zur Erläuterung
einer Vorspannungs-Generatorschaltung; und in Figur 20 ein Diagramm zur Erläuterung der charakteristischen Betriebskurven eines MISFET.
Bei einer ersten Ausführungsform der neuartigen MIS-Speicheranordnung, wie sie in Figur 1 dargestellt ist, bezeichnet das Bezugszeichen 11 eine Speichermatrix, die aus einer Vielzahl von in Matrixform angeordneten Speicherzellen 5a bis 5d, Wortleitungen W1 bis Wi und paarweise angeordneten Ziffernleitungen DO1 und D11 sowie DO2 und D12 besteht.
Jede der Speicherzellen, d.h. beispielsweise die Speicherzelle 5a besteht in der dargestellten Weise aus MISFETs Q1 und Q2 und ihren Ladewiderständen R1 und R2, welche zusammen eine Flip-Flop-Schaltung bilden, und MISFETs Q3 und Q4 als Ubertragungsgatter. Bei diesen als Übertragungsgatter ausgelegten MISFETs Q3 und Q4 werden ihre Gate-Elektroden als selektive Anschlüsse ihrer Speicherzelle und ihre Drain-Elektroden D als ein Paar von Eingangs- und Ausgangs-Klemmen verwendet.
Die in derselben Zeile angeordneten Speicherzellen,z.B. die Speicherzellen 5a und 5c, sind mit ihren entsprechenden selektiven Anschlüssen gemeinsam an die dieser Zeile entsprechende Wortleitung W1 angeschlossen.
Andererseits sind die Speicherzellen, die in derselben . Reihe oder Spalte angeordnet sind, d.h. die Speicherzellen 5a und 5b, mit ihren entsprechenden Eingangs- und Ausgangs-
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a 9 ¥o soo
klemmen gemeinsam an die paarweise angeordneten Ziffernleitungen D01 und D02 angeschlossen, die dieser Reihe oder Spalte entsprechen.
Die MISFETs Q5 bis Q8 der Senkungsbetriebsart, deren Gate- und Source-Elektroden verbunden sind, sind als Lastelemente zwischen die entsprechenden Ziffernleitungen D01, D11, D02 und D12 sowie einen Spannungsanschluß V.,-, geschaltet. Die Lastelemente für die Ziffernleitungen werden verwendet, um die von den Speicherzellen kommenden Datensignale auszulesen, was nachstehend näher erläutert werden soll. Die Lastwiderstände R1 und R2 der entsprechenden Speicherzellen sind so ausgelegt, daß sie hohe Widerstände besitzen, um die während der Datenhaltevorgänge zu verbrauchende Energie zu reduzieren, während die Lastelemente, die mit den oben erwähnten Ziffernleitungen verbunden sind, so ausgelegt sind, daß sie für die Leseoperationen relativ niedrige Widerstände haben.
In Figur 1 und den nachstehend näher beschriebenen Figuren der Zeichnung sind die MISFETs der Senkungsbetriebsart mit anderen Symbolen bezeichnet als die MISFETs der Anreicherungsbetriebsart, und zwar durch Hinzufügen von gestrichelten Linien zwischen den Source- und Drain-Elektroden, wie es in Figur 1 bei den MISFETs Q5 bis Q8 angedeutet ist.
Die oben erwähnten entsprechenden Ziffernleitungen D01, D11, D02 und D12 sind außerdem in der dargestellten Weise an gemeinsame Datenleitungen CDO und CD1 angeschlossen, und zwar über MISFETs Q9 und Q12, die jeweils eine Ubertragungsgatterschaltung bilden.
Mit dem Bezugszeichen 4 ist ein X-Adressendecodierer bezeichnet, der so arbeitet, daß er Adressensignale von Adressen eingängen AXa oder AXb durch eine Adressenpufferschaltung 3a oder 3b erhält und eine Wortleitung der Vielzahl von Wortleitungen W1 bis Wi auswählt.
Bei der hier betrachteten AusfÜhrungsform ist, obwohl nicht darauf beschränkt, um den Energieverbrauch der die Speichermatrix des Adressendecodierers oder dergleichen umgebenden Schaltungen zu verringern, jeder der Logikblocks, welche die Peripherieschaltungen bilden, mit einem als Leistungsschalter
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arbeitenden MISFET ausgerüstet, der in Abhängigkeit von
Leistungsschaltsignalen gesteuert wird, welche auf der Basis von Chip-Wählsignalen erzeugt werden. Der MISFET für den
Leistungsschalter wird nicht-leitend gemacht/ wenn keine
Wahl des Chips erfolgt, so daß sein Energieverbrauch reduziert wird.
Figur 2 zeigt im einzelnen ein Beispiel des X-Adressendecodierers 4 nach Figur 1. Der entsprechende Block zur Auswahl der Wortleitung W1 besteht aus den MISFETs Q16 bis Q24.
Ein NOR-Gatter besteht aus dem MISFET Q16, der als Senkungslast arbeitet, und den Anreicherungs-MISFET Q17 und Q19, die mit ihren Eingangsklemmen A1 bis A3 an die Ausgänge der Adressenpuff erschaltungen 3a oder 3b in Figur 1 angeschlossen sind. Ferner besteht eine Inverterschaltung aus dem Senkungslast-
MISFET Q20 und dem Anreicherungs-MISFET Q21, welche das Ausgangssignal des erwähnten NOR-Gatters erhalten. Außerdem besteht eine Gegentaktendstufe aus dem Anreicherungs-MISFET Q23, der das Ausgangssignal des NOR-Gatters erhält, und dem Anreicherungs-MISFET Q24, der sein Signal vom Inverterkreis erhält.
Zwischen dem NOR-Gatter und der Inverterschaltung sowie einem Referenzpotentialpunkt oder Erdpunkt der Schaltung ist ein gemeinsamer MISFET Q22 vorgesehen, der von den Leistungsschaltsignalen gesteuert wird, welche über einen Anschluß
5 PS6 zugeführt werden. Ferner ist zwischen dem MISFET Q23 der Gegentaktendstufe und dem Spannungsanschluß V„c ein MISFET
Q25 vorgesehen, der von Leistungsschaltsignalen gesteuert
wird, die durch einen Anschluß PS4 zugeführt werden. Die übrigen Blöcke zur Wahl der jeweiligen Wortleitung Wi sind in
gleicher Weise aufgebaut.
Die Leistungsschaltsignale an den genannten Anschlüssen PS4 und PS6 werden von einem Zeitimpulsgenerator 10 erzeugt. Dieser Zeitimpulsgenerator 10 hat beispielsweise, ohne darauf beschränkt zu sein, den in Figur 4 dargestellten Aufbau. In
Abhängigkeit von den Chipwählsignalen an einem Anschluß PS
werden die Leistungsschaltsignale an den genannten Anschlüssen
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PS4 und PS6 erzeugt.
Der Chipwählzustand wird angegeben durch den niedrigen Pegel der Signale, die dem erwähnten Anschluß PS zugeführt weden. In Abhängigkeit von diesem Signalpegel werden die Signale an den genannten Anschlüssen PS4 und PS6 auf einen hohen Pegel angehoben.
Der Chip-Nichtwählzustand wird angegeben durch den hohen Pegel der Signale, die dem Anschluß PS zugeführt werdne. In Abhängigkeit von diesem Signalpegel werden die Signale an den genannten Anschlüssen PS4 und PS6 auf einen niedrigen Pegel abgesenkt.
Infolgedessen werden während der Chipwähloperation die MISFETs Q22, Q32 und Q25 des X-Adressendecodierers 4 leitend gemacht, wenn die Signale bei den genannten Anschlüssen PS4 und PS6 den hohen Pegel annehmen. Wenn zu diesem Zeitpunkt beispielsweise die Adressensignale an den Eingängen A1 bis A3 alle auf dem niedrigen Pegel sind, so werden die Signale an der Wortleitung W1 entsprechend auf den hohen Pegel angehoben. Mit anderen Worten, es wird die Wortleitung W1 gewählt.
Während des Nichtwählzustandes des Chips werden die genannten MISFETs Q22, Q32 und Q25 nicht-leitend gemacht, und zwar durch den niedrigen Pegel der Signale an den Anschlüssen PS4 und PS6. Unter dieser speziellen Bedingung sind die Signale an den Wortleitungen W1 bis Wi auf dem niedrigen Pegel.
Figur 3 zeigt im einzelnen ein Ausführungsbeispiel des Y-Adressendecodierers 2 nach Figur 1. Jeder der Blöcke zur Erzeugung von Wählsignalen an den entsprechenden Anschlüssen Y1 und Y2 besteht, wie im linken Teil der Figur der Zeichnung erkennbar, aus einem NOR-Gatter, das seinerseits aus einem Senkungslast-MISFET Q35 und Anreicherungs-MISFETs Q36 bis Q38, um<i.die Ausgangssignale von den Adressenpufferschaltungen 1a und 1b an ihren Anschlüssen A7 bis A9 zu empfangen, und einem MISFET Q39 besteht, der von den Leistungsschaltsingalen gesteuert wird.
Die Leistungsschaltsignale am erwähnten Anschluß PS5 gehen bei Nichtwahl des Chips auf den niedrigen Pegel, und zwar in
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gleicher Weise wie die oben erläuterten Anschlüsse PS4 und PS6. Infolgedessen werden bei Nichtwahl des Chips die Ausgänge Y1 und Y2 des Y-Adressendecodierers 2 auf den hohen Pegel angehoben.
Obwohl es bei der Anordnung gemäß Figur 2 und 3 vorstellbar ist, daß die MISFETs Q22, Q32, Q39 und Q44, die als Leistungsschalter arbeiten, an der Seite des Spannungsanschlusses V_c angeordnet sind, wird eine derartige Modifikation nicht bevorzugt, da der Ausgangssignalpegel bei der Betätigung des Decodierers durch die Schwellwertspannung der als Leistungsschalter arbeitenden MISFETs abgesenkt wird.
Wenn zur Verhinderung dieser Schwierigkeit von MISFETs mit einer niedrigen Schwellwertspannung Gebrauch gemacht wird, so besteht die Neigung, daß ein Leckstrom bei dem Nichtwählzustand entsteht, der es schwierig macht, den Energieverbrauch beim Chipnichtwählzustand zu reduzieren. Im Einklang mit der vorstehend gegebenen Begründung sind die als Leistungsschalter arbeitenden MISFETs vorzugsweise an der Seite des Referenzpotentials vorgesehen.
Mit dem Bezugszeichen 8 ist in Figur 1 eine Ausleseschaltung bezeichnet, die mit ihren paarweise angeordneten Eingängen IO und 11 direkt an die bereits erwähnten paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 angeschlossen sind. Somit erzeugt die Ausleseschaltung 8 solche Datensignale an ihrem Ausgangsanschluß DQ _,, wie es der Potentialdifferenz zwischen den Signalen entspricht, die den Eingängen IO und 11 zugeführt werden.
Das Bezugszeichen 9 bezeichnet eine Schreibschaltung. Diese Schreibschaltung 9 erzeugt solche Signale entgegengesetzter Phase an ihren paarweise angeordneten Ausgängen OO und 01, wie es den Datensignalen entspricht, die an einem Eingangsanschluß D1n zugeführt werden. Die Ausgänge 00 und 01 sind in der dargestellten Weise an die gemeinsamen Datenleitungen CDO und CD1 über die MISFETs Q13 und Q14 angeschlossen. Diese MISFETs Q13 und Q14 werden in Abhängigkeit von den Schreibsteuersignalen leitend bzw. nicht-leitend gemacht, welche über
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einen Anschluß WE zugeführt werden.
Bei der Speicheranordnung der hier beschriebenen Ausführungsanordnung kann die Ausleseschaltung 8 eine hohe Eingangsimpedanz haben, da sie aus den MISFETs besteht. Andererseits hat die Schreibschaltung 9 eine relativ niedrige Ausgangsimpedanz und ist durch die Wirkung der MISFETs Q13 und Q14 während anderer Operationen als der Schreiboperation von den gemeinsamen Datenleitungen abgetrennt. Infolgedessen werden bei der Nichtwähloperation nach der Auslese- oder Schreiboperation die Auslese- oder Schreibsignale gehalten, da sie sich in den gemeinsamen Datenleitungen CDO und CD1 befinden.
Dies führt zu dem bereits erwähnten Problem, wenn die gespeicherte Information mit dem entgegengesetzten Pegel zu dem gehaltenen ausgelesen wird. Um dieses Problem zu lösen, ist gemäß der Erfindung ein MISFET Q15, der als Zweiwegeschalter arbeitet, in der dargestellten Weise zwischen den paarweise angeordneten gemeinsamen Datenleitungen CDO und CD1 angeordnet. Somit wird dafür gesorgt, daß die paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 dasselbe Potential haben, indem man beim Chipnichtwählzustand den MISFET Q15 leitend macht, und zwar in Abhängigkeit von Steuersignalen an einem Anschluß CSC.
Infolgedessen wird dann, wenn die Datensignale aus der Speicherzelle auszulesen sind, die vom X-Adressendecodierer 4 und dem Y-Adressendecodierer 2 neu zu wählen ist, die Zeitspanne verkürzt, bis die gemeinsamen Datenleitungen ODO und CD1 eine vorgegebene Potentialdifferenz erreichen.
Bei der hier beschriebenen Ausführungsform können die dem bereits erwähnten Anschluß CSC zuzuführenden Steuersignale einen relativ hohen Pegel besitzen, wie nachstehend näher erläutert wird, da der MISFET Q15 in zufriedenstellender Weise in seinen Leitungszustand gebracht wird.
Genauer gesagt,ist der Y-Adressendecodierer 2 der hier beschriebenen Ausführungsform so aufgebaut, daß er MISFETs Q39 und Q44 aufweist, die als Leistungsschalter an der Seite
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des Referenzpotentialanschlusses/ wie bereits erwähnt, arbeiten. Infolgedessen erreicht nur die ausgewählte Wählleitung der Y-Adressenwählleitungen Y1 und Y2 ihren hohen Pegel während des Chipwählzustandes. Andererseits nehmen während des Chipnichtwählzustandes beide Wählleitungen Y1 und Y2 ihren hohen Pegel an.
Wie sich aus dem konkreten Aufbau der in Figur 6 und 7 dargestellten integrierten Halbleiterschaltungen ergibt, bestehen relativ hohe Streukapazitäten C1 bis C4 zwischen den Y-Adressenwählleitungen Y1 und Y2 und den gemeinsamen Datenleitungen CDO und CD1.
Wenn die Potentiale der beiden Y-Adressenwählleitungen Y1 und Y2 auf den hohen Pegel angehoben werden, da sich der Zustand vom Chipwählzustand zum Chipnichtwählzustand verschiebt, so ändern sich infolgedessen die gemeinsamen Datenleitungen CDO und CD1, so daß sie aufgrund der Kombination zwischen den Streukapazitäten das hohe Potential haben.
Um den bereits erwähnten MISFET Q15 zu betreiben, muß sein Gate-Potential auf einen höheren Pegel als die Schwellwertspannung der gemeinsamen Datenleitung CDO oder CD1 gebracht werden,welche als Quelle des MISFET Q15 arbeitet.
Die Steuersignale am Anschluß CSC sind daher so, daß sie den hohen Pegel haben, wie es oben bereits erläutert worden ist.
Figur 6 zeigt eine Draufsicht einer integrierten Halbleiterschaltung, die mit den Ziffernleitungen, den gemeinsamen Datenleitungen, den Y-Adressenwählleitungen und den MISFETs ausgerüstet ist. Figur 7 zeigt einen Schnitt längs der Linie A-A der Figur 6.
Bei der Anordnung gemäß Figur 6 ist ein p-leitendes Siliziumsubstrat 100 an seiner Oberfläche in der mit gestrichelten Linien dargestellten Weise mit η-leitenden Bereichen DLO1, DL11, DL02 und DL12 zur Beschaltung der Speicherzellen 5b und 5d sowie η-leitenden Bereichen S9 bis S12 und D9 bis D12 zur Bildung der Source- und Drain-Bereiche der MISFETs Q9 bis Q12 ausgebildet. Eine Gate-Elektrode G9, die aus einer poly-
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kristallinen Siliziumschicht mit einem Muster besteht, wie es strichpunktiert angedeutet ist, ist außerdem auf dem pleitenden Siliziumsubstrat 100 zwischen den η-leitenden Bereichen S9 und D9 ausgebildet. Die anderen Gate-Elektroden G10 bis G12 sind in gleicher Weise ausgebildet. Ein Siliziumoxidfilm 103 ist auf der gesamten Oberfläche, einschließlich der Oberfläche eines dicken Siliziumoxidfilmes 1O1 ausgebildet. Der Siliziumoxidfilm 103 ist mit Löchern versehen, um die Verdrahtungsschichten D01, D11, DO2, D12, CDO und CD1 zu bilden, die aus Aluminium oder dergleichen bestehen.
Die Verdrahtungsschicht D01 ist so ausgelegt, daß sie an den Stellen der angegebenen X-Markierungen in Figur 6 mit dem n-leitenden Bereich DLO1 der Speicherzelle 5b und dem Source-Bereich des MISFET Q9 in Kontakt steht und somit die Ziffernleitung DO1 gemäß Figur 1 bildet. In gleicher Weise bilden die Verdrahtungschichten D11, D02 und D12 die Ziffernleitungen D11, D02, bzw. D12 gemäß Figur 1.
Die Verdrahtungsschicht CDO ist so ausgelegt, daß sie mit den η-leitenden Bereichen D10 und D11 in Kontakt steht und auf diese Weise die gemeinsame Datenleitung CDO gemäß Figur 1 bildet. In gleicher Weise bildet die Verdrahtungsschicht CD1 die andere gemeinsame Datenleitung CD1 gemäß Figur
Andererseits sind die Verdrahtungsschichten CDO und CD1 so ausgelegt, daß sie die Gate-Elektroden G9 bis G12 über den relativ dünnen Siliziumoxidfilm 103 kreuzen.
Infolgedessen sind die Verdrahtungsschichten CDO und CD1 und die Gate-Elektroden G9 bis G12 wechselseitig über die Streukapazitäten C1 bis C4 verbunden (vgl. Figur 1).
Wie in Figur 4 dargestellt, werden bei der hier betrachteten Ausführungsform die Steuersignale dem oben erwähnten Anschluß CSC von der Schaltung zugeführt, die aus einem Last-MISFET Q71, einem mit dem MISFET Q71 in Reihe geschalteten Treiber-MISFET Q72, einem aktiven Last-MISFET Q73, einem mit dem MISFET Q73 in Reihe geschalteten Treiber-MISFET Q74 und einem Bootstrap-Kondensator C5 besteht.
Der MISFET Q72 wird an seiner Gate-Elektrode über den
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Anschluß PS6 mit Leistungsschaltsignalen versorgt/ die in entgegengesetzter Phase zu den an dem Anschluß PS zuzuführenden Chipwählsignalen liegen und relativ verzögert sind. Der MISFET Q73 wird mit seiner Gate-Elektrode über einen Anschluß PS mit Leistungsschaltsignalen versorgt, die im wesentlichen in gleicher Weise verarbeitet werden wie die Chipwählsignale. Andererseits wird der MISFET Q74 an seiner Gate-Elektrode über einen Anschluß PS2 mit Leistungsschaltsignalen versorgt, die eine relativ schnelle Zeitfolge haben.
Bei der oben beschriebenen Anordnung sind beim Chipwählzustand die erwähnten MISFETs Q72 und Q74 leitend. Infolgedessen befindet sich das Potential des Anschlusses CSC auf dem niedrigen Pegel, der im wesentlichen gleich dom Referenzpotential oder Erdpotential ist.
Wenn eine Verschiebung vom Chipwählzustand zum Chipnichtwählzustand erfolgt, so wird der MSIFET Q73 zuerst leitend und dann der MISFET Q74 nicht leitend gemacht. Zu diesem Zeitpunkt ist der MISFET Q72 immer noch leitend, so daß der Kondensator C5 aufgeladen wird. Nach einer kleinen Zeitverzögerung wird der MISFET Q72 nichtleitend gemacht. In diesem speziellen Zustand wird eine Spannung, uie im wesentlichen gleich der Versorgungsspannung ist, einem Anschluß des Kondensators C5 über den Last-MISFET Q71 zugeführt, so daß die Ausgangssignale am Anschluß CSC einen hohen Pegel erreichen, d.h. 2 V , der das
V*>Vr
Doppelte des Versorgungsspannungspegels ausmacht.
Die Operationen der vollständigen statischen MIS-Speicheranordnung, deren Peripherieschaltung, wie z.B. der Decoder, mit dem Leistungsschalter ausgerüstet ist, sollen nachstehend im einzelnen unter Bezugnahme auf das Diagramm der Betriebswellenformen in Fig. 5 erläutert werden.
Zum Zeitpunkt to wird die Speicherschaltung in Abhängigkeit vom hohen Pegel der Chipwählsignale CS
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in seinen nichtleitenden Zustand gebracht. In Abhängigkeit von den Chipwählsignalen ändern sich die Leistungsschaltsignale an den Anschlüssen PS5 und PS6 zu den Zeitpunkten t4 bzw. t5 von dem hohen zum niedrigen Pegel. Infolgedessen werden die Operationen der Peripherieschaltung, wie z.B. der Adressendecodierer, unterbrochen. Wenn in diesem Falle die vorherigen Operationen von der Lesebetriebsart sind, werden die Signale des vorherigen Lesepegels in den gemeinsamen Datenleitungen CDO und CD1 gehalten. Diese gehaltenen Pegel der Lesepegelsignale werden durch die Bootstrap-Effekte angehoben, die durch das Abschalten der Leistungsschalter erhalten werden.
Der MISFET Q15 wird leitend gemacht, und zwar in Abhängigkeit von den Steuersignalen auf hohem Pegel, die durch die Verwendung der Leistungsschaltsignale an den Anschlüssen PS2 und PS6 erzeugt werden. Infolgedessen werden die Potentiale der beiden gemeinsamen Datenleitungen CDO und CD1 auf den gleichen Pegel geändert.
Wenn andererseits die anschließenden Operationen von der Lesebetriebsart sind und wenn die auszulesenden Daten den invertierten Signalen der Daten der vorherigen Operationen entsprechen, sind die gemeinsamen Datenleitungen CDO und CD1 vorher auf den gleichen Pegel geändert worden, wie oben bereits erwähnt, so daß die Potentiale der gemeinsamen Datenleitungen mit hoher Geschwindigkeit durch die Datensignale der ausgewählten Speicherzelle bestimmt werden. Infolgedessen wird die Geschwindigkeit der Leseoperationen verbessert.
Wenn andererseits eine Pegeldifferenz während des Nichtwählzustandes vorliegt, wie sie strichliert in Fig. angedeutet ist, so muß die Zeit t, verstreichen, bevor die Potentiale der gemeinsamen Datenleitungen gemäß den Datensignalen invertiert werden.
Wenn andererseits der vorherige Operationszyklus von . der Schreibbetriebsart ist, so nimmt die Pegeldifferenz zwischen den gemeinsamen Datenleitungen durch die Schreibschaltung 9 zu. Die Zeitverzögerung für den umgekehrten
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Lesezweck würde daher ohne die Anordnung des MISFET Q15 weiter vergrößert. Wenn die Datensignale in eine der Speicherzellen eingeschrieben und dann aus einer anderen Speicherzelle ausgelesen werden, so sind die mit der oben beschriebenen neuartigen Ausführungsform erzielbaren Wirkungen besonders vorteilhaft.
Die Erfindung ist jedoch nicht auf die bislang beschriebenen Ausführungsformen beschränkt, vielmehr kann selbstverständlich auch eine Ausdehnung auf Ausführungsformen erfolgen, wie sie beispielsweise in Fig. 8 und 9 dargestellt sind, bei denen die als Schalteinrichtungen arbeitende MISFETs Q8O, Q81, Q82 und Q83 in den paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 vorgesehen sind, so daß die gleiche Vorspannung während des Chipnichtwählzustandes von einer Schaltung, beispielsweise einer in Fig. 10 dargestellten Schaltung 20, erzeugt werden kann.
Fig. 11 zeigt ein Blockschaltbild zur Erläuterung einer MIS-Speicheranordnung, die mit einer Datenleitungspotentialeinstellschaltung gemäß einer anderen Ausführungsform der Erfindung ausgerüstet ist.
Bei dieser Ausführungsform sind die paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 an eine Datenleitungspotential-Einstellschaltung angeschlossen, die aus einer ersten Schaltung 9a und einer zweiten Schaltung 12, den paarweise angeordneten Ausgangsklemmen der Schreibschaltung 6 sowie den paarweise angeordneten Eingangsklemmen einer Ausleseschaltung 7 besteht.
Obwohl nicht darauf beschränkt, sind der Eingang der Schreibschaltung 6 und der Ausgang der Auslegeschaltung 7 an einen einzigen Eingabe/Ausgabe-Anschluß I/O angeschlossen.
Die Schreibschaltung 6 besteht, wie in Fig. 12 dargestellt, aus: einer ersten Inverterschaltung als Eingangspuffer mit den MISFETs Q120 und Q121; zweiten und dritten Inverterschaltungen zur Wellenformausbildung mit den MISFETs Q123 und Q124 bzw. Q125 und Q126; vierten und fünften Inver-
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terschaltungen zur Wellenformausbildung mit den MISFETs Q127 und Q128 bzw. Q129 und 130; einem ersten Gegentaktverstärker mit den MISFETs Q131 und Q132; einem zweiten Gegentaktverstärker mit den MISFETs Q133 und Q134; den MISFETs Q135 und Q136 zur Eingangsdatenumschaltung, die zwischen die Ausgänge der ersten und zweiten Gegentaktverstärker und die gemeinsamen CDO bzw. CD1 geschaltet sind; sowie den MISFETs QI37 bis Q140, die als Leistungsschalter arbeiten.
Die als Leistungsschalter arbeitenden MISFETs Q137 bis Q139 werden an ihren Gate-Elektroden mit Steuersignalen über einen Anschluß CSX versorgt, während der MISFET Q140 an seiner Gate-Elektrode mit Steuersignalen über einen Anschluß WED versorgt wird.
Die oben erwähnten entsprechenden Steuersignale sowie die anderen Steuersignale, die im folgenden näher erläutert sind, werden von nicht dargestellten Steuerschaltungen zugeführt, die in die MIS-Speicheranordnung eingebaut sind, welche die Chipwählsignale von außen durch einei nicht dargestellten Anschluß CS und die Schreibsteuersignale von außen durch einen nicht dargestellten Anschluß WE empfängt.
Der Zeitablauf der entsprechenden Steuersignale ist in den Fig. 15A bis 15J dargestellt.
Wie in Fig. 15B dargestellt, sind die Chipwählsignale am Anschluß CS so ausgelegt, daß sie den Chipnichtwählzustand durch ihren hohen Pegel H und den Chipwählzustand durch ihren niedrigen Pegel L vorgeben.
Wie in Fig. 15F dargestellt, sind die Schreibsteuersignale an Anschluß WE so ausgelegt, daß sie die Leseoperation durch ihren hohen Pegel H und die Schreiboperation durch ihren niedrigen Pegel L vorgeben.
Ein Anschluß CSA1 wird, wie in Fig. 15C dargestellt, von der oben erwähnten Steuerschaltung mit Steuersignalen versorgt, die mit den Chipwählsignalen in Phase sind, wobei sie gegenüber diesen eine leichte Zeitverzögerung besitzen.
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Ein Anschluß CSA2 wird, wie in Fig. 15D dargestellt, von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß CSA1 sind, während sie eine leichte Zeitverzögerung gegenüber diesen besitzen. Wie in Fig. 15E dargestellt, wird ein Anschluß CSX von der Steuerschaltung mit Steuersignalen versorgt, die in Phase mit den Signalen am Anschluß CSA2 sind, wobei sie eine leichte Zeitverzögerung gegenüber diesen haben.
Wie in Fig. 15G dargestellt, wird ein Anschluß WE1 von der Steuerschaltung mit Steuersignalen versorgt, die in Abhängigkeit vom niedrigen Pegel der Schreibsteuersignale nur dann auf den hohen Pegel angehoben werden, wenn die Chipwählsignale auf dem niedrigen Pegel sind.
Wie in Fig. 15H dargestellt, wird ein Anschluß WED von der Steuerschaltung mit Steuersignalen versorgt, deren Anstiegszeit gegenüber der der Signale am Anschluß WE1 leicht verzögert ist und deren Abschaltzeit im wesentlichen mit der dieser Signale zusammenfällt.
Wie in Fig. 151 dargestellt, wird ein Anschluß WE" von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß WED sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.
Wie in Fig. 15J dargestellt, wird ein Anschluß WE1 von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Steuersignalen am Anschluß WE" sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.
Wenn die Schreibsteuersignale auf den hohen Pegel angehoben werden, während sich die Chipwählsignale auf dem niedrigen Pegel befinden, liefert infolgedessen die in Fig. dargestellte Schreibschaltung 6 die Differentialsignale entsprechend den Datensignalen an den Eingabe/Ausgabe-Anschluß I/O an die gemeinsamen Datenleitungen CDO und CD1 über die Datenumschaltungs-MISFETs Q135 und Q136. Mit anderen Worten, wenn das Ptential an dem Eingabe/Ausgabe-Anschluß I/O durch die Schreibschaltung 6 auf den hohen
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Pegel angehoben wird, so wird die eine gemeinsame Datenleitung CDO mit ihrem Potential auf den niedrigen Pegel heruntergeschaltet, während die andere gemeinsame Datenleitung CD1 mit ihrem Potential auf den hohen Pegel angehoben wird.
Obwohl die neuartige Schaltung keinesfalls darauf beschränkt ist, ist die erwähnte Schreibschaltung 6 so ausgelegt, daß bei einer Versorgungsspannung V-, mit einem Potential von + 4,5 Volt das Potential von einer der gemeinsamen Datenleitungen CDO und CD1 auf einen hohen Pegel von 3,8 Volt angehoben und das Potential der anderen gemeinsamen Datenleitung auf einen niedrigen Pegel von 0,3 Volt abgesenkt wird.
Die Ausleseschaltung 7, die in Fig. 13 dargestellt ist, bekteht aus: einem ersten Differentialverstärker, bestehend aus den MISFETs Q141 bis Q144 sowie Q147 und Q165; einem ersten Kompensator, bestehend aus den MISFETs Q145, Q146 und Q166, um den Ausgangssignalpegel des ersten Differentialverstärkers abzutasten und diesen auf den richtigen Pegel zu bringen; einem zweiten Differentialverstärker, bestehend aus den MISFETs Q148 bis Q151 sowie Q154 und Q167; einem zweiten Kompensator, bestehend aus den MSIFETs Q152, Q153 und Q168; ersten und zweiten Gegentaktverstärker^ bestehend aus den MISFETs Q155 und Q156 bzw. Q157 und Q158; dritten und vierten Gegentaktverstärker^ bestehend aus den MISFETs Q159 und Q160 bzw. Q161 und Q162; einer Gegentaktendstufe, bestehend aus den MISFETs Q163 und 0.164; den MISFETs Q172 und Q17 3 für den Erprobungszustand; sowie den MISFETe 0.169 bis Q171, die als Leistungsschalter arbeiten.
Die MISFETs Q165 bis Q168 der ersten und zweiten
Differentialverstärker und die ersten und zweiten Kompensatoren werden von Steuersignalen eingeschaltet und ausgeschaltet, die ihnen über den Anschluß CSX zugeführt werden. Wenn bei einer derart aufgebauten Ausleseschaltung 7 die Steuersignale am Anschluß WE1 auf hohem Pegel sind, werden die in Reihe geschalteten Ausgangs-MlSFETs Q163 und Q164 durch die MISFETs Q173 und Q172 nichtleitend ge-
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macht. Infolgedessen wird der Eingabe/Ausgabe-Anschluß I/O in einen Floating-Zustand gebracht.
Wenn andererseits die Steuersignale am Anschluß WE1 auf niedrigem Pegel sind, so wird einer der genannten Ausgangs-MISFETs Q163 oder QI64 leitend gemacht, während der andere nichtleitend gemacht wird, und zwar in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Datenleitungen CDO und CDI. Mit anderen Worten, die Gegentaktendstufe erzeugt die Signale mit hohem oder niedrigem Pegel in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Datenleitungen CDO und CDI.
Wenn bei der hier betrachteten Ausführungsform die Last-MISFETs Q5 bis Q8, die an die entsprechenden Ziffernleitungen DO1, D11, DO2 und D12 angeschlossen sind, in geeigneter Weise voreingestellt sind, so kann der Mittelpegel der Differenzsignale zwischen den paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1, der durch die gewählte Speicherzelle bestimmt ist, mit dem Mittelpegel der Differenzsignale zwischen den gemeinsamen Datenleitungen CDO und CD1 zusammenfallen, der im wesentlichen durch die Schreibschaltung 6 bestimmt ist.
Die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1, die durch die Datensignale der ausgewählten Speicherzelle bestimmt sind, können Pegel in der beschriebenen Weise annehmen, z.B. einen hohen Pegel von 2,8 Volt und einen niedrigen Pegel von 2,5 Volt, da die Ladetragkapazitäten der MISFETs Q1 und Q2 der Speicherzelle begrenzt sind.
Infolgedessen kann die Auslegeschaltung 7 eine ausreichende Empfindlichkeit gegenüber Signalen kleiner Pegeldifferenz zwischen den gemeinsamen Datenleitungen CDO und CD1 haben.
Wie in Fig. 11 dargestellt, besteht die erste Schaltung, die die Datenleitungs-Potentialeinstellschaltung bildet, aus einer Schalteinrichtung 91, bestehend aus einem MISFET Q1O2, der zwischen die gemeinsamen Datenleitungen CDO
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und CD1 geschaltet ist; sowie einer Stromzuführungseinrichtung 9", bestehend aus den MISFETs Q1OO und Q1O1, die zwischen die Spannungsversorgung Vrc und die gemeinsamen Datenleitungen CDO bzw. CD1 geschaltet sind. Der MISFET Q1O2 wird an seiner Gate-Elektrode mit Schreibsteuersignalen von einem Schreibimpulsrückste11-generator 13 über einen Anschluß 4>WR1 versorgt. In gleicher Weise werden die MISFETs Q1OO und Q1O1 an ihren Gate-Elektroden mit Schaltsteuersignalen über einen Anschluß ΦνίΙ12 versorgt.
Bei der hier besprochenen Ausführungsform ist berücksichtigt, daß die Leseoperationen mit hoher Geschwindigkeit möglich sein sollen, auch wenn die Schreib- und Leseoperationen während einer kontinuierlichen Chipwählperiode wiederholt werden.
Zu diesem Zweck werden die Schaltsteuersignale an den Anschlüssen 3>WR1 und <&WR2 für eine vorgegebene Periode auf einen hohen Pegel angehoben, wie sich aus dem konkreten Ausführungsbeispiel des Schreibimpulsrückstellgenerators 13 in Fig. 1 ergibt, der nachstehend näher erläutert ist, auch wenn der Chip im wesentlichen gewählt ist, wenn die Schreibsteuersignale auf ihren hohen oder niedrigen Pegel geändert werden.
Infolgedessen wird der zwischen die gemeinsamen Datenleitungen CDO und CD1 geschaltete MISFET Q102 auch während der Chipwählperiode im wesentlichen leitend gemacht. Im Unterschied zu der Chipnichtwählperiode kann während der Chipwählperiode verhindert werden, daß die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 auf einen ungewünscht hohen Pegel angehoben werden, und zwar durch die Kombination der Streukapazitäten zwischen den Y-Adressenwählleitungen Y1 und Y2 und den gemeinsamen Datenleitungen CDO und CD1.
Während der Chipwählperiode ist mit anderen Worten das Potential auf der gemeinsamen Datenleitung CDO und CD1, die als Quelle für den MISFET Q102 arbeitet, auf einen relativ niedrigen Pegel. Infolgedessen ist der MISFET Q102 auch
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bei einem relativ niedrigen Gate-Potential leitend.
Wenn jedoch die Signale mit hohem Pegel bei relativ niedrigem Potential dem Anschluß 4>WR1 zugeführt werden, so wird der MISFET Q102 im Sättigungsbereich Z2 der Kennlinien betrieben, bei denen die Drain-Source-Spannung VDS gegen den Drain-Strom IDS aufgetragen ist (vgl. Fig. 20). Im Sättigungsbereich Z2 befindet sich der Drain-Strom im Sättigungszustand. Infolgedessen wird es schwierig, einen Ausgleich zwischen dem Potential, das in der Streukapazität C6 der gemeinsamen Datenleitung CDO gehalten ist, und dem Potential, das in der Streukapazität C7 der gemeinsamen Datenleitung.CDI gehalten ist, innerhalb einer kurzen Zeit durch den MISFET Q102 vorzunehmen.
Bei der hier beschriebenen Ausfuhrungsform sind daher die dem Anschluß 4>WR1 zuzuführenden Signale auf einem so ausreichend hohen Pegel, daß der MISFET Q102 im Nichtsättigungsbereich Z1 gemäß Fig. 20 betrieben werden kann.
Im Gegensatz dazu werden die MISFETs Q1OO und Q101 im wesentlichen im Sättigungsbereich betrieben, und zwar aus den nachstehend angegebenen Gründen.
Genauer gesagt ist es so, daß dann, wenn die MISFETs Q1OO und Q101 im Nichtsättigungsbereich betrieben würden, wie es beim MISFET Q102 der Fall ist, die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 auf ein sehr hohes Potential, im wesentlichen gleich der Versorgungsspannung, angehoben würden, und zwar aufgrund ihrer ausreichend niedrigen Leitfähigkeit innerhalb einer relativ kurzen Zeitspanne. Da in diesem Falle die Ausleseschaltung 7 in der beschriebenen Weise so ausgelegt ist, daß sie ihre ausgezeichneten Betriebseigenschaften nur für Eingangssignale innerhalb eines vorgegebenen Bereiches besitzt, muß eine relativ lange Zeitspanne verstreichen, bevor die Potentiale der gemeinsamen Datenleitungen CDO und CD1 auf einen Pegel reduziert werden, der in einen vorgegebenen Bereich von der gewählten Speicherzelle fällt.
Aus der vorstehenden Begründung ergibt sich, daß die MISFETs Q100 und Q101 im Sättigungsbereich betrieben
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werden, um zu verhindern, daß die Potentiale der gemeinsamen Datenleitungen CDO und CD1 auf einen ungewünschten Pegel ansteigen.
Der Schreibimpulsrückstellgenerator 13 ist so ausgelegt, daß er einen Aufbau gemäß Fig. 14 aufweist. ·
In Fig. 14 besteht eine erste Inverterschaltung aus MISFETs Q180 und Q181. In Abhängigkeit von den Steuersignalen, die auf der Basis der Chipwählsignale erzeugt und über einen Anschluß CSA1 zugeführt werden, erzeugt die erste Inverterschaltung ihre invertierten Signale am Anschluß P5.
Andererseits besteht eine zweite Inverterschaltung aus den MISFETs Q185 und Q186. In Abhängigkeit von den Steuersignalen, die auf der Basis der Schreibsteuersignale erzeugt und durch einen Anschluß WED zugeführt werden, erzeugt der zweite Inverter seine invertierten Signale am Anschluß P1.
Eine dritte Inverterschaltung besteht aus den MISFETs Q187 und Q188. Die Operationen dieser dritten Inverterschaltung sind durch den MISFET Q192 begrenzt, der zwischen den MISFET Q187 und die Versorgungsspannung Vcc geschaltet ist.
Außerdem ist ein erstes NOR-Gatter vorgesehen, das zwei Eingangsklemmen besitzt und aus den MSIFETs Q189 bis Q191 besteht. In gleicher Weise wie die dritte Inverterschaltung ist das erste NOR-Gatter ebenfalls so ausgelegt, daß seine Operationen von dem MSIFET Q193 gesteuert sind, der zwischen den MISFET Q189 und die Versorgungsspannung V__ geschaltet ist.
Ferner ist ein zweites NOR-Gatter mit zwei Eingangsklemmen vorgesehen, das aus den MISFETs Q182 bis Q184 besteht. Eine vierte Inverterschaltung besteht aus den MISFETs Q194 und Q195, und eine fünfte Inverterschaltung besteht aus den MISFETs Q2OO und Q2O1.
Ein drittes NOR-Gatter mit zwei Eingangsklemmen besteht aus den beiden MISFETs Q196 und Q199.
Eine Schaltung mit mitlaufender Ladespannung oder eine Bootstrap-Schaltung besteht aus den beiden MISFETs Q2O2 und Q2O3 sowie einem Kondensator C8.
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Das dritte NOR-Gatter ist, wie aus der Zeichnung erkennbar, so ausgelegt, daß sein Eingangsanschluß mit dem des zweiten NOR-Gatters zusammengeschaltet ist, so daß es gleiche Operationen ausführt wie das zweite NOR-Gatter. Während jedoch das Potential mit hohem Pegel am Ausgang P4 des zweiten NOR-Gatters auf einen Pegel angehoben werden., kann, der im wesentlichen höchstens gleich der Versorgungsspannung ist, kann das Potential mit hohem Pegel am Ausgang P7 des dritten NOR-Gatters durch die Wirkung der Bootstrap-Schaltung auf einen höheren als die Versorgungsspannung angehoben werden. Das dritte NOR-Gatter verwendet daher als Last den MISFET Q196 der Anreicherungsbetriebsart, der vom Potential mit hohem Pegel am Ausgang P7 nicht leitend gemacht wird. Der MISFET Q196 wird durch die Signale getrieben, die am Ausgang P6 der vierten Inverterschaltung erhältlich sind.
Wenn die Signale am Anschluß CSA1 sich gemäß dem Chipnichtwählzustand auf hohem Pegel befinden, so wird dementsprechend der MISFET Q191 des ersten NOR-Gatters leitend gemacht, so daß er an seinem Ausgang P3 Signale mit niedrigem Pegel erzeugt.
Da zu diesem Zeitpunkt der Chipnichtwählzustand vorliegt, wie es oben beschrieben worden ist, sind die am Anschluß WED erhältichen Signale auf ihrem niedrigen Pegel.
Infolgedessen erhält das zweite NOR-Gatter die Signale mit niedrigem Pegel an seinen beiden Eingangsklemmen durch die Anschlüsse P3 und WED, so daß es Signale mit hohem Pegel an seinem AusgangP4 erzeugt, d.h. tfWR2.
Gleichzeitig erzeugt das dritte NOR-Gatter auch seine Signale mit hohem Pegel an seinem Ausgang P4, d.h. ΦWR1.
Zu diesem Zeitpunkt erzeugt darüber hinaus die fünfte Inverterschaltung seine Signale mit niedrigem Pegel an seinem Ausgang P8 in Abhängigkeit von den Signalen mit hohem Pegel am Ausgang P7. Die Bootstrapschaltung spricht auf die Signale mit niedrigem Pegel am Ausgang P8 an und erzeugt ihre Signale mit hohem Pegel am Ausgang P9. Da der Kondensator C8 vorher aufgeladen worden ist, werden, wie sich aus der nachstehenden Beschreibung ergibt, die Signale mit hohem Pegel am Ausgang
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Ρ7 durch die Signale mit hohem Pegel am Ausgang P9 und die im Kondensator C8 gespeicherte Energie verstärkt.
Wenn die Signale am Anschluß CSAI sich auf niedrigem Pegel befinden, so spricht die erste Inverterschaltung darauf an, und erzeugt ihre Signale mit hohem Pegel am Ausgang PS.
In Abhängigkeit von den Signalen mit hohem Pegel am Ausgang PS werden die MISFETs Q192 und Q193 leitend gemacht, so daß die dritte Inverterschaltung und das erste NOR-Gatter in ihre Betriebszustände gebracht werden.
Da die Signale am Anschluß CSA1, wie oben beschrieben, auf niedrigem Pegel sind, ist der MISFET Q191 im ersten NOR-Gatter, der das Signal auf einer Eingangsseite erhält, im nichtleitenden Zustand. Infolgedessen ist der Signalpegel am Ausgang P3 des ersten NOR-Gatters in Abhängigkeit von dem Signalpegel am Ausgang P2 der dritten Inverterschaltung bestimmt.
Wenn zu diesem bestimmten Zeitpunkt die Signale am Anschluß WED in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle auf ihrem niedrigen Pegel sind, so nehmen die Signale am Anschluß P1 den zweiten Inverterschaltung ihren hohen Pegel an, während die Signale am Ausgang P2 der dritten Inverterschaltung ihren niedrigen Pegel annehmen. In Abhängigkeit vom niedrigen Pegel der Signale am Ausgang P2 nehmen die Signale am Ausgang P3 des ersten NOR-Gatters ihren hohen Pegel an.
Die zweiten und dritten NOR-Gatter erhalten die Signale mit hohem Pegel durch den Ausgang P3, so daß sie ihre Signale mit niedrigem Pegel an ihrem entsprechenden Ausgängen P4 bzw. P7 erzeugen, d.h. 4>WR2 und 4>WR1.
Wenn die Signale am Anschluß WED ihren hohen Pegel in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle annehmen, so werden bei den zweiten und dritten NOR-Gattern in Abhängigkeit davon ihre entsprechenden MISFETs Q184 und Q199 leitend gemacht, so daß die Signale <I>WR2 und 4>WR1 an den entsprechenden Anschlüssen auf niedrigem Pegel abgesenkt werden. Wenn darüber hinaus die Signale am
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Anschluß WED In der oben beschriebenen Weise auf den hohen Pegel angehoben werden, so fällt das Signal am Ausgang P3 des ersten NOR-Gatters auf den niedrigen Pegel nach einer derartigen Verzögerungszeit ab, wie sie durch die ersten und zweiten Inverterschaltungen und das erste NOR-Gatter bestimmt ist.
Wenn die Signale am Anschluß WED wieder von ihrem hohen auf ihren niedrigen Pegel zurückgebracht werden, und zwar in Abhängigkeit von der Beendigung der Schreiboperation der Datensignale in die Speicherzelle, so werden die MISFETs Q184 und Q199 der zweiten und dritten NOR-Gatter nichtleitend gemacht.
Zu diesem Zeitpunkt werden in Abhängigkeit von den Signalen mit niedrigem Pegel am Ausgang P3 des ersten NOR-Gatters die überigen MSIFETs Q183 und Q197 der zweiten und dritten NOR-Gatter ebenfalls ebenfalls nichtleitend gemacht.
Infolgedessen erzeugen die zweiten und dritten NOR-Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen i>WR2 und 4>WR1 .
Wenn die Signale am Anschluß WED auf den niedrigen Pegel abfallen, wie es oben erläutert worden ist, so werden die Signale am Ausgang P3 des ersten NOR-Gatters auf ihren hohen Pegel nach einer solchen Verzögerungszeit angehoben, wie sie durch die ersten und zweiten Inverterschaltungen und das NOR-Gatter bestimmt ist.
Infolgedessen erzeugen die zweiten und dritten NOR-Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen 4>WR2 und 4WR1 für die oben angegebene Verzögerungszeit.
Wenn die Signale am Anschluß 4>WR1 vom niedrigen auf den hohen Pegel geändert werden, so werden, wie oben angegeben, die Signale am Ausgang P8 der fünften Inverterschaltung dementsprechend von ihrem hohen auf den niedrigen Pegel geändert. Da in diesem Falle in der fünften Inverterschaltung eine Verzögerung der Signale erfolgt, werden die MISFETs in der Bootstrap-Schaltung für die Verzögerungszeit der ersten Inverterschaltung leitend gemacht, wenn die Signale an» An-
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Schluß 4>WR1 auf ihren hohen Pegel angehoben werden. Infolgedessen wird der Kondensator C8 durch die Signale mit hohem Pegel am Anschluß i>WR1 vorher aufgeladen. Nach der Verzögerungszeit der fünften Inverterschaltung wird der MISFET Q2O3 nichtleitend gemacht. Infolgedessen werden die Signale am Anschluß P9 der Bootstrap-Schaltung auf ihren hohen Pegel angehoben, so daß die Signale am Anschluß 4>WR1 durch die Wirkung des Kondensators C8 auf einen höheren Pegel angehoben werden.
Bei der hier erörterten Ausführungsform wird die erste Schaltung 9a der Datenleitungs-Potentialeinstellschaltung so betrieben, daß sie im wesentlichen die Potentiale der paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 bei hoher Geschwindigkeit ausgleicht. Mit der dargestellten Anordnung ist es jedoch schwierig, daß die erste Schaltung 9a so arbeitet, daß die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 einen gewünschten Pegel exakt annehmen.
Um diese Schwierigkeit auszuräumen, wird bei der hier erörterten Ausführungsform eine zweite Schaltung 12 verwendet, die bei einer relativ niedrigen Geschwindigkeit arbeitet, aber ein genau eingestelltes Potential haben kann und in Kombination mit der ersten Schaltung 9a arbeitet. Aufgrund einer derartigen Konstruktion können die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CDO und CD1 durch die Wirkung der ersten Schaltung 9a mit hoher Geschwindigkeit in die Nähe des gewünschten Pegels gebracht und dann durch die Wirkung der zweiten Schaltung 12 auf den gewünschten Pegel selbst gebracht werden.
Wie sich aus Fig. 11 entnehmen läßt, besteht die zweite Schaltung 12 aus: MISFETs Q106 und Q107, die in Reihe zwischen die Versorgungsspannung V_.c und die gemeinsame Datenleitung CDO geschaltet sind; MISFETs Q109 und Q110, die in Reihe zwischen die Versorgungsspannung Vcc und die andere gemeinsame Datenleitung CD1 geschaltet sind; MISFETs Q108 und Q111, die zwischen die gemeinsamen Datenleitungen CDO und CD1 und den Referenzpotentialanschluß geschaltet sind; und MISFETs
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Q103 und Q105, die in Reihe zwischen die Versorgungsspannung Vc_ und den Referenzpotentialanschluß geschaltet sind.
Die MISFETs Q103, Q107 und QI11 werden an ihren Gate-Elektroden über den Anschluß WE' mit Steuersignalen, die in der oben beschriebenen Weise auf der Basis der Schreibsteuersignale auf den niedrigen Pegel abfallen, während der MISFET Q104 an seiner Gate-Elektrode über den Anschluß CSA2 mit Steuersignalen versorgt wird, die in der beschriebenen Weise auf der Basis der Chipwählsignale auf den hohen Pegel angehoben werden.
Der MISFET Q105 wird an seiner Gate-Elektrode mit der Versorgungsspannung versorgt. Andererseits werden die MISFETs Q108 und Q111 an ihren Gate-Elektroden von dem Verbindungspunkt zwischen den MISFETs Q104 und Q105 mit den Steuersignalen versorgt, die in Abhängigkeit von den Steuersignalen an den Anschluüssen WE1 und CSA2 geliefert werden.
Wenn in der zweiten Schaltung 12 die Signale am Anschluß WE' auf den hohen Pegel angehoben werden, so werden die MISFETs Q103, Q107 und Q110 in Abhängigkeit davon leitend gemacht. In Abhängigkeit vom Leitzustand des MISFETs Q103 wird außerdem zwischen der Drain-Elektrode und Source-Elektrode des MSIFET Q105 eine Vorspannung erzeugt, die in der Weise arbeitet, daß sie die MISFETs Q108 und Q111 leitend macht.
Infolgedessen beginnen die MISFETs Q106 bis Q108, die in Reihe zwischen die Versorgungsspannung V_,c und den Referenzpotentialanschluß geschaltet sind, ihre Operationen. Das Potential auf der gemeinsamen Datenleitung CDO wird so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die MISFETs Q106 bis Q108 aufgebaut wird. In gleicher Weise wird das Potential auf der gemeinsamen Datenleitung CD1 so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die in Reihe geschalteten MISFETs Q109 bis QI11 aufgebaut wird.
Die entsprechenden geteilten Spannungen werden auf solche Werte eingestellt, daß sie mit dem Mittelwert innerhalb des Ziffernleitungspotentialbereiches zusammenfallen,
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der durch die Speicherzelle bestimmt ist, wenn die Datensignale ausgelesen werden. Bei der hier betrachteten Ausführungsform arbeitet die zweite Schaltung 12 außerdem so, daß sie als Last wirkt, die zwischen die gemeinsamen Datenleitungen CDO und CD1 geschaltet ist, wenn die Datensignale aus der ausgewählten Speicherzelle ausgelesen werden.
Die MISFETs Q106 bis QI11 der zweiten Schaltung 12 besitzen eine relativ kleine Größe, ähnlich wie die Last-MISFETs Q5 bis Q8, die an die Ziffernleitungen angeschlossen sind, und zwar im Hinblick darauf, eine Pegeldifferenz zwischen den Signalen zu verhindern, die von der Speicherzelle den gemeinsamen Datenleitungen CDO und CD1 zugeführt werden.
Infolgedessen können die Potentialveränderungen auf den gemeinsamen Datenleitungen CDO und CD1, die durch die zweite Schaltung bestimmt sind, relativ niedrig sein, wie es oben erläutert worden ist.
Fig. 15 zeigt das Zeitablaufdiagramm der Speicheranordnung gemäß der oben beschriebenen Ausfuhrungsform.
Zum Zeitpunkt t1 sind die Chipwählsignale am Anschluß CS, wie in Fig. 15B dargestellt, von ihrem hohen Pegel H auf ihren niedrigen Pegel L abgefallen, um den Chipwählzustand zu ermöglichen.
Zum gleichen Zeitpunkt werden neue Adressensignale, z. B. die Adressensignale zur Angabe der Speicherzelle, dem Adresseneingang A. des X-Adressendecodierers 4 und dem Y-Adressendecodierer 2 zugeführt, wie es in Fig.15A dargestellt ist.
Infolgedessen wird das Potential der Wortleitung W1 sowie der Y-Adressenwählleitung Y1 auf den hohen Pegel angehoben. Wenn die Wortleitung W1 den hohen Pegel annimmt, so wird die Flipflopschaltung (Q1, Q2, R1 und R2) der Speicherzelle 5a über die datenübertragenden MISFETs Q3 und Q4 mit den Ziffernleitungen D01 und D11 verbunden. Wenn andererseits die Y-Adressenwählleitung Y1 den hohen Pegel annimmt, so werden die Ziffernleitungen DO1 und D11 über die MISFETs Q9
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und Q1O mit den gemeinsamen Datenleitungen CDO bzw. CD1 verbunden.
Wenn die Schreibsteuersignale am Anschluß WE auf den niedrigen Pegel abfallen, wie es in Fig. 15F dargestellt ist, so nehmen die Signale am Anschluß WE1 den hohen Pegel an, wie es in Fig. 15G dargestellt ist.
Zum Zeitpunkt t~ werden die Signale am Anschluß WED auf den hohen Pegel angehoben, wie es in Fig. 15H dargestellt ist.
Infolgedessen werden die Datensignale für die Schreiboperation von der Schreibschaltung 6 gemäß Fig. 12 durch die Daten umwandelnden MISFETs Q135 und Q136 den gemeinsamen Datenleitungen CDO und CD1 zugeführt. Wenn die dem Eingabe/-Ausgabe-Anschluß I/O zugeführten Datensignale beispielsweise auf hohem Pegel sind, so wird das Potential der gemeinsamen Datenleitung CD1 auf einen hohen Pegel von V1H angehoben, während das Potential der anderen gemeinsamen Datenleitung CDO auf einen Pegel von V1L abfällt, wie es in Fig. 15K dargestellt ist. Wie oben erläutert, ist der hohe Pegel der gemeinsamen Datenleitungen, der durch die Schreibschaltung 6 eingestellt wird, ein relativ hohes Potential, beispielsweise mit 3,8 Volt, während ihr niedriger Pegel ein relativ niedriges Potential ist, beispielsweise 0,3 Volt.
Aufgrund der Tatsache, daß die Signale auf den gerneinsamen Datenleitungen der Speicherzelle 5a durch die MISFETs Q9 und Q10 und die Ziffernleitungen zugeführt werden, werden die MISFETs Q1 und Q2 der Speicherzelle 5a leitend bzw. nichtleitend gemacht.
Obwohl nicht darauf beschränkt, ist der hohe Pegel der Datensignale so ausgelegt, daß er einem der Binäreignale entspricht. Dementsprechend sind der leitende Zustand des MISFET Q1 der Speicherzelle und der nichtleitende Zustand des MISFET Q2 der Speicherzelle so ausgelegt, daß sie einem Pegel von Binärsignalen entsprechen.
Wenn die Steuersignale am Anschluß WE1 zum Zeitpunkt t3 auf den niedrigen Pegel zurückkehren, wie es in Fig. 15G dargestellt ist, so v/erden die gemeinsamen Datenleitungen CDO
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und CD1 elektrisch von der Schreibschaltung 6 getrennt. In diesem Augenblick halten jedoch die gemeinsamen Datenleitungen CD1 und CDO die Potentiale V1H und V1L mit hohem und niedrigem Pegel, die während der Schreiboperation zugeführt werden, und zwar durch die Wirkung der Streukapazitäten C6 und C7.
Bei der hier betrachteten Ausführungsform fallen die Steuersignale am Anschluß WED gleichzeitig mit den Signalen am Anschluß WE1, wie es in Fig. 15H dargestellt ist.
Infolgedessen werden an den Anschlüssen 4>WR1 und 4>WR2 von dem Schreibimpulsrückstellgenerator 13 gemäß Fig. 14 Steuersignale erzeugt, die gleichzeitig mit dem Abfallen der Signale am Anschluß WE1 angehoben werden, wie es in den Fig. 15L und 15M dargestellt ist.
Obwohl nicht speziell darauf beschränkt, wird gemäß der Ausführungsform nach Fig. 14 das Potential der Signale am Anschluß 4>WR2 auf einen Pegel verstärkt, der im wesentlichen gleich dem der Versorgungsspannung von 4,5 Volt ist. Andererseits wird das Potential der Signale am Anschluß *WR1 auf einen Pegel angehoben, der den Wert 2 (V _, - V,. ) besitzt, z.B. ungefähr 8,3 Volt. In obigem Falle steht Vcc für die Versorgungsspannung, während V , für die Schwellwertspannung der MISFETs steht.
Der MISFET Q102 der ersten Schaltung 9a wird durch die Steuersignale am Anschluß 4>WR1 in seinen leitenden Zustand gebracht.
Infolgedessen werden die Ladungen der Streukapazität C7 über den MISFET Q1O2 der Streukapazität C6 zugeführt, so daß das Potential auf der gemeinsamen Datenleitung CD1 abgesenkt wird, während das Potential auf der anderen gemeinsamen Datenleitung CDO angehoben wird, wie es in Fig. 15K dargestellt ist.
Die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1, die durch die Wirkung des MISFET Q102 in ihren ausgeglichenen Zustand gebracht werden, sind so ausgelegt, daß sie mit dem mittleren Pegel zwischen den Signalen mit hohem und niedrigem Pegel zusammenfallen, welche von der
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Schreibschaltung 6 erzeugt werden.
Aufgrund der vorstehend geschilderten Umstände sind die Speicherzellen in ihrer Größe verringert, so daß ihre Lasttreibkapazität auf einen niedrigen Pegel begrenzt ist. Infolgedessen ist der Spannungsabfall, der in der Lasteinrichtung der Ziffernleitungen durch die Speicherzellen hervorgerufen wird, entsprechend begrenzt.
Die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1, die durch die Speicherzellen gegeben sind, werden dementsprechend auf einen relativ hohen Pegel erhöht.
Das ausgeglichene Potential auf den gemeinsamen Datenleitungen CDO und CD1, das nur durch den MISFET Q102 bestimmt ist, wird niedriger als das Potential auf diesen, das durch die Speicherzellen vorgegeben wird.
Infolgedessen sorgen bei der erfindungsgemäßen Ausführungsform die am Anschluß 4>WR2 erhältlichen Steuersignale dafür, daß die MISFETs Q100 undQ1O2 leitend werden und die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 angehoben werden.
Zum Zeitpunkt t. wird die Potentialdifferenz zwischen den Potentialen V2L' und V2H1 auf den gemeinsamen Datenleitungen CDO und CD1 auf einen so niedrigen Pegel reduziert, der ungefähr 0,3 Volt ausmacht.
Nach dem Zeitpunkt t. werden die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 durch die MISFETs Q100 und Q101 angehoben.
Zum Zeitpunkt t5 werden die Signale an den Anschlüssen Φνίΐίΐ und 3>WR2 auf den niedrigen Pegel zurückgeführt und die MISFETs Q100 bis Q102 der ersten Schaltung 9a nichtleitend gemacht. Zu diesem Zeitpunkt nehmen die Potentiale auf den gemeinsamen Datenleitungen CD1 und CDO die Pegel von V2H" und V2L" an, wie es in Fig. 15K dargestellt ist.
Vor dem Zeitpunkt t_ wird die zweite Schaltung 12 vorher in ihren Betriebszustand gebracht, so daß sie in der Weise arbeitet, daß sie die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 nach dem Zeitpunkt t_ auf das
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richtige Potential bringt.
Zum Zeitpunkt t_ werden die Adressensignale so geändert, daß sie die andere auszulesende Speicherzelle angeben.
Infolgedessen werden die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 von der Speicherzelle bestimmt, die neu gewählt worden ist.
Die Datensignale der neugewählten Speicherzelle werden zum Zeitpunkt t_ durch die Ausleseschaltung 7 ausgelesen. Die Fig. 16A bis 16F, 17 und 18 zeigen schematische Schaltungsanordnungen von weiteren Ausführungsformen gemäß der Erfindung.
Hier werden die Anschlüsse <t>WR1 und 4>WR2 aus den oben erläuterten Figuren mit Schaltsignalen, um die MISFETs bei ihrem ungesättigten Zustand zu betreiben, und Schalt-Signalen, um die MISFETs bei gesättigtem Zustand zu betreiben, von einer Schaltung versorgt, beispielsweise der in Fig. 14 dargestellten Schaltung.
Fig. 16A zeigt eine Schaltung der Bauart, bei der die zweite Schaltung in der Ausführungsform gemäß Fig. 11 entbehrlich ist.
Fig. 16B zeigt eine Schaltung, um zu verhindern, daß die Potentiale auf den gemeinsamen Datenleitungen CDO und CD1 auf einen höheren Pegel ansteigen als eine vorgegebene Spannung und zwar durch Anlegen einer Vorspannung, die auf einen niedrigeren Pegel als die Versorgungsspannung begrenzt ist, an den Anschluß V-,-' . Die Vorspannung wird auf einen Pegel eingestellt, der beispielsweise gleich der gesetzten Spannung der gemeinsamen Datenleitungen ist. Die Vorspannung kann, obwohl nicht darauf beschränkt, durch eine Schaltung gemäß Fig. 19 erzeugt werden.
Fig. 16C zeigt eine Schaltung zur Steuerung der MISFETs Q100 bis Q1O2 in Abhängigkeit von den dem Anschluß 4>WR1 zuzuführenden Schaltsignalen mit hohem Pegel. Durch die Verwendung dieser Schaltung werden die MISFETs Q100 bis Q1O2 bei ihrem !ungesättigten Zustand betrieben, so daß die Potentiale auf den gemeinsamen Datenleitungen rasch angehoben werden können.
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Fig. 16D gibt eine Schaltung an, um Schaltsignale mit hohem Pegel vom Anschluß <i>WR1 den MISFETs Q1OO bis Q1O2 zuzuführen und um die Vorspannung, die in der Fig. 16B dargestellten Weise begrenzt ist, dem Anschluß V-, ' zuzuführen. Fig. 16E zeigt eine Schaltung der Bauart, bei der die MISFETs Q1OO und Q1O1 mit ihren Gate- und Drain-Elektroden verbunden und die verbundenen Punkte an die Anschlüsse 4>WR1 oder *WR2 angeschlossen sind.
Fig. 16F zeigt eine Schaltung der Bauart, bei der die MISFETs Q1OO und Q1O1 mit ihren Gate-Elektroden an die Versorgungsspannung Vcc angeschlossen sind. Bei der Schaltung gemäß Fig. 16F sind die MISFETs ständig leitend. Die MISFETs Q1OO und Q1O1 sind daher so ausgelegt, daß ihre Stromversorgungskapazitäten so reduziert sind, daß sie den Operationen der anderen Schaltungen, wie z.B. der Schreibschaltung, keine Beschränkung auferlegen.
Fig. 17 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie einen Aufbau der in Fig. 16C dargestellten Art besitzt.
Fig. 18 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie aus dem MISFET Q1O2 besteht. Selbstverständlich ist die Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt. Beispielsweise kann die zweite Schaltung 12 gemäß der Ausführungsform nach Fig. 11 mit den entsprechenden Schaltungen kombiniert werden,, die in den Fig. 16A bis 16F dargestellt sind. Außerdem können die MISFETs Q100 bis Q1O2 durch einen bipolaren Transistor ersetzt werden.
Andererseits können die MISFETs Q1OO bis Q1O2 in Senkungsbetriebsart ausgelegt sein, obwohl sie bei den Ausführungsbeispielen zur Anreicherungsbetriebsart gehören. Außerdem können die MISFETs durch bipolare Transistoren, Dioden oder Widerstände ersetzt werden. Darüber hinaus können die MISFETs auch durch eine Vielzahl von Bauelementen
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οι sot zt weiden, die· zwischen die; Voi spannungsqucl It; und die; Datenleitungon geschaltet sind. Auch die zweite Schaltung 1? ist nicht auf die dai gost el Ii c> Ausfühiungsioim beschränkt/ sondern kann dui ch eine Violzahl anderer iJcIialHingen mit gleicher I'unktion ersetzt W(1Id(Mi.
3 0 017/07/17

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  1. PATENTANWÄLTE
    SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBIN6HAUS FINCK
    MARIAHfLFPLATZ 2*3, MÖNCHEN BO POSTADRESSE: POSTFACH 95 O1 6O, O-8OO0 MÜNCHEN BB
    294050Q
    HITACHI, LTD.
    DEA-25 019 5* okt°ber 1979
    Datenleitungs-Potentialeinstellschaltung und MIS-Speicheranordnung mit einer derartigen Schaltung
    PATENTANSPRÜCHE
    ι Iy Datenleitungs-Potentialeinstellschaltung, gekennzeichnet durch eine Schalteinrichtung mit einem Steueranschluß und ersten und zweiten Ausgangsanschlüssen, wobei der erste Ausgangsanschluß an eine der paarweise angeordneten Datenleitungen angeschlossen ist, die jeweils Signale entgegengesetzter Phasen erhalten, während der zweite Ausgangsanschluß an die andere der paarweise angeordneten Datenleitungen angeschlossen ist; und durch eine Steuerschaltung, die mit ihrem Ausgang an den Steueranschluß der Schalteinrichtung angeschlossen ist, so daß die Potentialdifferenz zwischen den Datenleitungen dadurch verringert wird, daß die Schalteinrichtung leitend gemacht wird.
  2. 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Schalteinrichtung im ungesättigten
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    ■ ORIGINAL INSPECTED
    Bereich betrieben wird.
  3. 3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schalteinrichtung einen Feldeffekttransistor mit isolierter Gate-Elektrode aufweist, der durch die Steuersignale bei einem höheren Pegel leitend gemacht wird als die Schwellwertspannung der Potentiale auf den paarweise angeordneten Datenleitungen ausmacht.
  4. 4. Datenleitungs-Potentialeinstellschaltung, g e k e η η zeichnet durch eine erste Schalteinrichtung mit einem Steueranschluß und ersten und zweiten Ausgangsanschlüssen, wobei der erste Ausgangsanschluß an einen Referenzspannungsanschluß angeschlossen ist, während der zweite Ausgangsanschluß an eine der paarweise angeordneten Datenleitungen angeschlossen ist, die jeweils Signale entgegengesetzter Phasen erhalten; durch eine zweite Schalteinrichtung mit einem Steueranschluß und ersten und zweiten Ausgangsanschlüssen, wobei der erste Ausgangsanschluß an den Referenzspannungsanschluß angeschlossen ist, während der zweite Ausgangsanschluß an die andere der paarweise angeordneten Datenleitungen angeschlossen ist; und durch eine Steuerschaltung, die mit ihrem Ausgang an die Steueranschlüsse der ersten und zweiten Schalteinrichtungen angeschlossen ist, so daß die Potentiale der paarweise angeordneten Datenleitungen zwangsläufig auf die Spannung des Referenzspannungsanschlusses geändert werden, indem die ersten und
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    zweiten Schalteinrichtungen leitend gemacht werden.
  5. 5. Schaltung nach Anspruch 4, gekennzeichnet durch eine dritte Schalteinrichtung mit einem Steueranschluß und ersten und zweiten Ausgangsanschlüssen/ wobei der erste Ausgangsanschluß an eine der paarweise angeordneten Datenleitungen, der zweite Ausgangsanschluß an die andere der paarweise angeordneten, gemeinsamen Datenleitungen und der Steueranschluß an den Ausgang der Steuerschaltung angeschlossen sind.
  6. 6. Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die erste und zweite Schalteinrichtung im Sättigungszustand betrieben werden, während die dritte Schalteinrichtung im ungesättigten Zustand betrieben wird.
  7. 7. Schaltung nach Anspruch 4 oder 5, dadurch g e k e η η zeichnet, daß die ersten, zweiten und dritten Schalteinrichtungen aus Feldeffekttransistoren mit isolierter Gate-Elektrode bestehen und daß der die dritte Schalteinrichtung bildende Transistor mit isolierter Gate-Elektrode durch Steuersignale leitend gemacht wird, die einen höheren Pegel besitzen als die Schwellwertspannung der Potentiale auf den paarweise angeordneten Datenleitungen ausmacht.
  8. 8. MIS-Speicheranordnung, gekennzeichnet durch eine Vielzahl von Paaren von Ziffernleitungen, die gemeinsam an die Eingänge und Ausgänge einer Vielzahl von
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    Speicherzellen angeschlossen sind; durch ein Paar von gemeinsamen Datenleitungen; durch eine Gatterschaltung zur Verbindung von einem ausgewählten Paar der Vielzahl von Paaren von Ziffernleitungen mit dem Paar von gemeinsamen Datenleitungen; durch Schreib- und Ausleseschaltungen, die an das Paar von gemeinsamen Datenleitungen angeschlossen sind; durch einen Feldeffekttransistor mit isolierter Steuerelektrode mit einer Gate-Elektrode und ersten und zweiten Ausgängen, wobei der erste Ausgang an eine der paarweise angeordneten, gemeinsamen Datenleitungen angeschlossen ist, der zweite Ausgang an die andere der paarweise angeordneten, gemeinsamen Datenleitungen angeschlossen ist, und eine Steuerschaltung mit ihrem Ausgang an die Gate-Elektrode des Feldeffekttransistors mit isolierter Steuerelektrode angeschlossen ist, so daß die Potentialdifferenz zwischen dem Paar von gemeinsamen Datenleitungen vorher verringert wird, indem der Feldeffekttransistor mit isolierter Steuerelektrode leitend gemacht wird, bevor die Leseoperation der Datensignale aus den Speicherzellen gestartet wird.
  9. 9. MIS-Speicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß die MIS-Speicheranordnung so aufgebaut ist, daß sie durch Chipwählsignale in einen Haltezustand und einen Bereitschaftszustand gesteuert wird, und daß die Steuerschaltung so aufgebaut ist, daß sie den Feldeffekttransistor mit isolierter Steuerelektrode in Abhängigkeit von den Chipwählsignalen auf einem Pegel zur Angabe des Haltezustandes leitend macht.
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  10. 10. MIS-Speicheranordnung, ge kennzeichnet durch eine Vielzahl von Paaren von Ziffernleitungen, die gemeinsam an Eingänge und Ausgänge einer Vielzahl von entsprechenden Speicherzellen angeschlossen sind;;ein Paar von gemeinsamen Datenleitungen; eine Gatterschaltung zum Anschließen eines ausgewählten Paares von Ziffernleitungen an das Paar von gemeinsamen Datenleitungen; Schreib- und Ausleseschaltungen, die an das Paar von gemeinsamen Datenleitungen angeschlossen sind; einen ersten Feldeffekttransistor mit isolierter Steuerelektrode mit einer Gate-Elektrode und ersten und zweiten Ausgängen, wobei der erste Ausgang an einen Referenzspannungsanschluß und der zweite Ausgang an eine der paarweise angeordneten, gemeinsamen Datenleitungen angeschlossen ist; einen zweiten Feldeffekttransistor mit isolierter Steuereleketrode mit einer Gate-Elektrode und ersten und zweiten Ausgängen, wobei der erste Ausgang an den Referenzspannungsanschluß und der zweite Ausgang an die andere der paarweise angeordneten, gemeinsamen Datenleitungen angeschlossen ist; und eine Steuerschaltung, die mit ihrem Ausgang an die Gate-Elektroden der ersten und zweiten Feldeffekttransistoren mit isolierter Steuereleketrode angeschlossen ist, so daß die entsprechenden Potentiale auf dem Paar.von gemeinsamen Datenleitungen zwangsläufig auf das Potential des Referenzspannungsanschlusses geändert werden, indem die Steuersignale mit einem hohen Pegel von der Steuerschaltung den Gate-Elektroden zugeführt werden, bevor die Leseoperation der Datensignale aus den Speicherzellen gestartet wird.
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  11. 11. MIS-Speicheranordnung nach Anspruch 10, gekennzeichnet durch einen dritten Feldeffekttransistor mit isolierter Steuerelektrode mit einer Gate-Elektrode und ersten und zweiten Ausgängen, wobei der erste Ausgang an eine der paarweise angeordneten, gemeinsamen Datenleitungen, der zweite Ausgang an die andere der paarweise angeordneten, gemeinsamen Datenleitungen und die Gate-Elektrode an den Ausgang der Steuerschaltung angeschlossen sind.
  12. 12. MIS-Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet , daß die MIS-Speicheranordnung durch Chipwählsignale in einen Haltezustand und einen Bereitschaftszustand steuerbar ist und daß die Steuerschaltung so aufgebaut ist, daß sie die ersten, zweiten und dritten Feldeffekttransistoren mit isolierter Steuereleketrode in Abhägnigkeit von den Chipwählsignalen auf einem Pegel zur Vorgabe des Haltezustandes leitend macht.
  13. 13. MIS-Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet , daß der erste und der zweite Feldeffekttransistor mit isolierter Steuerelektrode in ihrem Sättigungsbereich betrieben werden, während der dritte Feldeffekttransistor mit isolierter Steuerelektrode im nichtgesättigten Bereich betrieben wird.
  14. 14. MIS-Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet , daß die Steuerschaltung Steuersignale mit einem höheren Pegel liefert als die Schwellwertspannung
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    der Potentiale auf dem Paar von gemeinsamen Datenleitungen zur Gate-Elektrode des dritten Feldeffekttransistors mit isolierter Steuerelektrode ausmacht.
  15. 1 5. MSI-Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Steuerschaltung so ausgelegt ist, daß sie die ersten, zweiten und dritten Feldeffekttransistoren mit isolierter Steuerelektrode für eine vorgegebene Zeit leitend macht, nachdem die Datensignale in die Speicherzellen eingeschrieben sind.
  16. 16. MIS-Speicheranordnung nach Anspruch 11, gekennzeichnet durch eine Spannungszuführungseinrichtung, die an das Paar von gemeinsamen Datenleitungen angeschlossen ist, um das Mittelpotential innerhalb des Potentialbereiches der paarweise angeordneten, gemeinsamen Datenleitungen zu liefern, das von den Speicherzellen variiert wird.
  17. 17. MIS-Speicheranordnung nach Anspruch 16, dadurch gekennzeichnet, daß die Spannungszuführungseinrichtung einen vierten und fünften Feldeffekttransistor mit isolierter Steuerelektrode aufweist, die zwischen eine Versorgungsspannung und das Paar von gemeinsamen Datenleitungen geschaltet ist und nichtleitend wird, wenn die Datensignale in die Speicherzellen eingeschrieben werden.
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