JPH0612612B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0612612B2 JPH0612612B2 JP62051354A JP5135487A JPH0612612B2 JP H0612612 B2 JPH0612612 B2 JP H0612612B2 JP 62051354 A JP62051354 A JP 62051354A JP 5135487 A JP5135487 A JP 5135487A JP H0612612 B2 JPH0612612 B2 JP H0612612B2
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- Japan
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- data
- circuit
- input
- memory device
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関し、特に複数のメモリセ
ルに記憶されている各データを全て同一のデータに書替
えるデータクリア技術に係る。
ルに記憶されている各データを全て同一のデータに書替
えるデータクリア技術に係る。
（従来の技術） 第７図に従来のＳＲＡＭの構成を示す。この図におい
て、１はアドレス入力端子、２はアドレス入力端子１か
らのアドレス信号が導かれるアドレス入力回路、３はア
ドレス入力回路２から導かれる行アドレス信号をデコー
ドする行デコーダ、４は行デコーダ３の出力により選択
駆動されるワード線、５，はビット線対、６はビット
線対５，と電源端子ＶＤＤの間に接続された負荷、８
はビット線対５，に同一列のものが複数個づつ接続さ
れると共に前記ワード線４に同一行のものが複数個づつ
接続されたスタティック型のメモリセル、９は前記ビッ
ト線対５、に１個づつ接続されたセンスアンプ、10は
前記ビット線対５，に１個づつ接続された書込み回
路、11は書込み信号端子12からの書込み信号入力に基づ
いて前記書込み回路10の書込み動作を制御する書込み制
御回路、13は前記アドレス入力回路２から導かれる列ア
ドレス信号をデコードして前記ビット線対５，を選択
駆動する列デコーダ、14はデータ入出力端子15を介して
外部とのデータの入出力を行なうためのデータ入出力回
路である。
て、１はアドレス入力端子、２はアドレス入力端子１か
らのアドレス信号が導かれるアドレス入力回路、３はア
ドレス入力回路２から導かれる行アドレス信号をデコー
ドする行デコーダ、４は行デコーダ３の出力により選択
駆動されるワード線、５，はビット線対、６はビット
線対５，と電源端子ＶＤＤの間に接続された負荷、８
はビット線対５，に同一列のものが複数個づつ接続さ
れると共に前記ワード線４に同一行のものが複数個づつ
接続されたスタティック型のメモリセル、９は前記ビッ
ト線対５、に１個づつ接続されたセンスアンプ、10は
前記ビット線対５，に１個づつ接続された書込み回
路、11は書込み信号端子12からの書込み信号入力に基づ
いて前記書込み回路10の書込み動作を制御する書込み制
御回路、13は前記アドレス入力回路２から導かれる列ア
ドレス信号をデコードして前記ビット線対５，を選択
駆動する列デコーダ、14はデータ入出力端子15を介して
外部とのデータの入出力を行なうためのデータ入出力回
路である。
前記メモリセル８としては例えば第８図に示すような抵
抗負荷型のメモリセルが使用される。この抵抗負荷型の
メモリセル８は、抵抗Ｒ１、Ｒ２とＮチャンネル型ＭＯ
ＳトランジスタＮ１、Ｎ２とから成るフリップフロップ
と、ワード線４の電位に基づきフリップフロップとビッ
ト線対５，との間でデータの受渡しを行なう伝送ゲー
ト用のＮチャンネル型ＭＯＳトランジスタＮ３、Ｎ４と
から構成されている。
抗負荷型のメモリセルが使用される。この抵抗負荷型の
メモリセル８は、抵抗Ｒ１、Ｒ２とＮチャンネル型ＭＯ
ＳトランジスタＮ１、Ｎ２とから成るフリップフロップ
と、ワード線４の電位に基づきフリップフロップとビッ
ト線対５，との間でデータの受渡しを行なう伝送ゲー
ト用のＮチャンネル型ＭＯＳトランジスタＮ３、Ｎ４と
から構成されている。
前記行デコーダ３の１行分に対応するデコーダ回路、お
よび列デコーダ13の１列分に対応するデコーダ回路は、
それぞれ例えば第９図に示されているような論理回路で
構成されている。すなわち、アドレス信号はナンド回路
31に供給され、このナンド回路31の出力がインバータ32
で反転されて出力線（ワード線あるいは列選択線）33に
出力される構造になっている。
よび列デコーダ13の１列分に対応するデコーダ回路は、
それぞれ例えば第９図に示されているような論理回路で
構成されている。すなわち、アドレス信号はナンド回路
31に供給され、このナンド回路31の出力がインバータ32
で反転されて出力線（ワード線あるいは列選択線）33に
出力される構造になっている。
前記書込み回路10は例えば第１０図のような回路で構成
することができる。すなわち、この書込み回路10にあっ
ては、一端がビット線対５、にそれぞれ接続されてい
る書込み用のＮチャンネル型ＭＯＳトランジスタＮ41、
Ｎ42の他端が相互接続されており、この相互接続点が列
選択用のＮチャンネル型ＭＯＳトランジスタＮ43を介し
て接地されている。この列選択用のトランジスタＮ43の
ゲートには列デコーダ13からの出力が供給され、前記書
込み用のトランジスタＮ41、Ｎ42の各ゲートには書込み
制御線44、45を介して書込み制御回路11からの書込み信
号が供給される。
することができる。すなわち、この書込み回路10にあっ
ては、一端がビット線対５、にそれぞれ接続されてい
る書込み用のＮチャンネル型ＭＯＳトランジスタＮ41、
Ｎ42の他端が相互接続されており、この相互接続点が列
選択用のＮチャンネル型ＭＯＳトランジスタＮ43を介し
て接地されている。この列選択用のトランジスタＮ43の
ゲートには列デコーダ13からの出力が供給され、前記書
込み用のトランジスタＮ41、Ｎ42の各ゲートには書込み
制御線44、45を介して書込み制御回路11からの書込み信
号が供給される。
第１１図は上記のような構成のメモリセル８を含むＳＲ
ＡＭの具体的な回路構成の一部を示すもので、この図に
はメモリセル８の他にＮチャンネル型ＭＯＳトランジス
タＮ51、Ｎ52から成る負荷６と、Ｎチャンネル型ＭＯＳ
トランジスタＮ61、Ｎ62から成り列デコーダ13からの列
デコード信号で制御される列選択用スイッチング回路
と、データ入出力回路14のデータ入力バッファ部が示さ
れている。このデータ入力バッファ部は、Ｐチャンネル
型ＭＯＳトランジスタＰ１とＮチャンネル型ＭＯＳトラ
ンジスタＮ71とから成りビット線５に接続されているＣ
ＭＯＳインバータ回路141と、Ｐチャンネル型ＭＯＳト
ランジスタＰ２とＮチャンネル型ＭＯＳトランジスタＮ
72とから成りビット線５に接続されているＣＭＯＳイン
バータ回路142から構成されている。
ＡＭの具体的な回路構成の一部を示すもので、この図に
はメモリセル８の他にＮチャンネル型ＭＯＳトランジス
タＮ51、Ｎ52から成る負荷６と、Ｎチャンネル型ＭＯＳ
トランジスタＮ61、Ｎ62から成り列デコーダ13からの列
デコード信号で制御される列選択用スイッチング回路
と、データ入出力回路14のデータ入力バッファ部が示さ
れている。このデータ入力バッファ部は、Ｐチャンネル
型ＭＯＳトランジスタＰ１とＮチャンネル型ＭＯＳトラ
ンジスタＮ71とから成りビット線５に接続されているＣ
ＭＯＳインバータ回路141と、Ｐチャンネル型ＭＯＳト
ランジスタＰ２とＮチャンネル型ＭＯＳトランジスタＮ
72とから成りビット線５に接続されているＣＭＯＳイン
バータ回路142から構成されている。
次に、上記のようなＳＲＡＭの書込み動作を説明する。
例えば、メモリセル８にデータ“１”が記憶されている
状態、すなわちフリップフロップのノードＣ、Ｄにそれ
ぞれ“１”、“０”レベルが保持されている状態で、こ
のデータを“０”に書替える場合を考える。この場合に
は、インバータ回路142からビット線５に“０”レベル
が、インバータ回路141からビット線に“１”レベル
が入力され、ノードＤにはまず電源ＶＤＤからトランジ
スタＮ52、Ｎ４を介して流れる電流ｉ１と電源ＶＤＤか
らトランジスタＰ１、Ｎ62、Ｎ４を介して流れる電流ｉ
２との和の電流ｉ３が充電電流として流れる込む。ま
た、ノードＣからはトランジスタＮ３、Ｎ61、Ｎ72を介
して接地端子ＶＳＳに放電電流ｉ４が流れる。この結
果、ノードＣの電位が下がり、ノードＤの電位が上がる
ため、トランジスタＮ１はオフからオン状態に、トラン
ジスタＮ２はオンからオフ状態にそれぞれその導通状態
が変化する。この結果、電源端子ＶＤＤから接地端子Ｖ
ＳＳには、トランジスタＮ51、Ｎ61、およびＮ72を介し
た貫通電流Ｉ１と、トランジスタＮ51、Ｎ３、およびＮ
１を介した貫通電流Ｉ２がデータ書込みの期間中ずっと
流れ続ける。このようなビット線を流れる貫通電流Ｉ
１、Ｉ２によって、書込み動作時には比較的大きな電力
が消費されることになる。
例えば、メモリセル８にデータ“１”が記憶されている
状態、すなわちフリップフロップのノードＣ、Ｄにそれ
ぞれ“１”、“０”レベルが保持されている状態で、こ
のデータを“０”に書替える場合を考える。この場合に
は、インバータ回路142からビット線５に“０”レベル
が、インバータ回路141からビット線に“１”レベル
が入力され、ノードＤにはまず電源ＶＤＤからトランジ
スタＮ52、Ｎ４を介して流れる電流ｉ１と電源ＶＤＤか
らトランジスタＰ１、Ｎ62、Ｎ４を介して流れる電流ｉ
２との和の電流ｉ３が充電電流として流れる込む。ま
た、ノードＣからはトランジスタＮ３、Ｎ61、Ｎ72を介
して接地端子ＶＳＳに放電電流ｉ４が流れる。この結
果、ノードＣの電位が下がり、ノードＤの電位が上がる
ため、トランジスタＮ１はオフからオン状態に、トラン
ジスタＮ２はオンからオフ状態にそれぞれその導通状態
が変化する。この結果、電源端子ＶＤＤから接地端子Ｖ
ＳＳには、トランジスタＮ51、Ｎ61、およびＮ72を介し
た貫通電流Ｉ１と、トランジスタＮ51、Ｎ３、およびＮ
１を介した貫通電流Ｉ２がデータ書込みの期間中ずっと
流れ続ける。このようなビット線を流れる貫通電流Ｉ
１、Ｉ２によって、書込み動作時には比較的大きな電力
が消費されることになる。
さらに、ＳＲＡＭ内に設けらた複数のメモリセルの内容
を同一のデータに書替えるデータクリア動作を行なう場
合には、メモリセルを順次選択して前述のような書込み
動作を繰返し実行する必要があるため、このデータクリ
ア時における消費電力はさらに大きなものとなる。
を同一のデータに書替えるデータクリア動作を行なう場
合には、メモリセルを順次選択して前述のような書込み
動作を繰返し実行する必要があるため、このデータクリ
ア時における消費電力はさらに大きなものとなる。
また、前述したような書込み動作開始時に流れる充放電
電流（ピーク電流）は非常に大きいため、このピーク電
流によって回路にノイズが発生される場合がある。
電流（ピーク電流）は非常に大きいため、このピーク電
流によって回路にノイズが発生される場合がある。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の半導体記憶装置では記憶データのデータクリアを行な
う場合にビット線に流れる貫通電流によって非常に大き
な電力が消費される点を改善し、データクリア時に流れ
る貫通電流を防ぐことにより少ない消費電力でデータク
リアを行なうことができる半導体記憶装置を提供するこ
とを目的とする。
の半導体記憶装置では記憶データのデータクリアを行な
う場合にビット線に流れる貫通電流によって非常に大き
な電力が消費される点を改善し、データクリア時に流れ
る貫通電流を防ぐことにより少ない消費電力でデータク
リアを行なうことができる半導体記憶装置を提供するこ
とを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） この発明に係わる半導体記憶装置にあっては、データク
リア回路を負荷と電源電位供給端子間に設け、そのデー
タクリア回路を、負荷の他端と電源電位供給端子との間
に接続されデータクリア信号の入力時に入力データに応
じてオンおよびオフの一方の状態に制御され、データク
リア信号の非入力時にオン状態に制御される第１スイッ
チ回路と、負荷の他端と基準電位供給端子間に接続され
データクリア信号の入力時に入力データに応じてオンお
よびオフの他方の状態に制御され、データクリア信号の
非入力時にオフ状態に制御される第２スイッチ回路とか
ら構成したものである。この構成においては、各メモリ
セルの記憶データを“１”に書き替えるためにビット線
を充電する場合には、第１のスイッチ回路がオンし、負
荷と電源電位供給端子間が導通される。これにより、ビ
ット線は負荷回路によってのみ充電されるので、その時
にビット線に流れる電流は少ない。一方、各メモリセル
の記憶データを“０”に書き替えるためにビット線を放
電する場合には、第１のスイッチ回路はオフされ、負荷
と電源電位供給端子間が遮断される。また、第２のスイ
ッチ回路がオンし、ビット線が基準電位供給端子に接続
されてその電位が放電される。この場合、第１のスイッ
チ回路により負荷と電源電位供給端子間が遮断されるこ
とによって、ビット線から電流供給源が切り離された状
態になっているので、ビット線を介して電源端子間に流
れる貫通電流はゼロとなり、貫通電流を防ぐことが可能
となる。
リア回路を負荷と電源電位供給端子間に設け、そのデー
タクリア回路を、負荷の他端と電源電位供給端子との間
に接続されデータクリア信号の入力時に入力データに応
じてオンおよびオフの一方の状態に制御され、データク
リア信号の非入力時にオン状態に制御される第１スイッ
チ回路と、負荷の他端と基準電位供給端子間に接続され
データクリア信号の入力時に入力データに応じてオンお
よびオフの他方の状態に制御され、データクリア信号の
非入力時にオフ状態に制御される第２スイッチ回路とか
ら構成したものである。この構成においては、各メモリ
セルの記憶データを“１”に書き替えるためにビット線
を充電する場合には、第１のスイッチ回路がオンし、負
荷と電源電位供給端子間が導通される。これにより、ビ
ット線は負荷回路によってのみ充電されるので、その時
にビット線に流れる電流は少ない。一方、各メモリセル
の記憶データを“０”に書き替えるためにビット線を放
電する場合には、第１のスイッチ回路はオフされ、負荷
と電源電位供給端子間が遮断される。また、第２のスイ
ッチ回路がオンし、ビット線が基準電位供給端子に接続
されてその電位が放電される。この場合、第１のスイッ
チ回路により負荷と電源電位供給端子間が遮断されるこ
とによって、ビット線から電流供給源が切り離された状
態になっているので、ビット線を介して電源端子間に流
れる貫通電流はゼロとなり、貫通電流を防ぐことが可能
となる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明の一実施例に係るＳＲＡＭの構成を示
すもので、従来のＳＲＡＭでは負荷６を構成するＭＯＳ
トランジスタのソース側に電源端子ＶＤＤが直接設けら
れていたのに対し、このＳＲＡＭにあっては負荷６のソ
ース側にデータクリア回路16が接続されている。さら
に、行デコーダ30は、メモリクリア信号が入力されると
アドレス入力回路12からのアドレス信号に関係なく全て
のワード線を駆動する構造になっている。また、他の部
分は第７図で示した従来のＳＲＡＭと同一の構成であ
り、その部分には同一の符号が付してある。
すもので、従来のＳＲＡＭでは負荷６を構成するＭＯＳ
トランジスタのソース側に電源端子ＶＤＤが直接設けら
れていたのに対し、このＳＲＡＭにあっては負荷６のソ
ース側にデータクリア回路16が接続されている。さら
に、行デコーダ30は、メモリクリア信号が入力されると
アドレス入力回路12からのアドレス信号に関係なく全て
のワード線を駆動する構造になっている。また、他の部
分は第７図で示した従来のＳＲＡＭと同一の構成であ
り、その部分には同一の符号が付してある。
上記データクリア回路16は、外部システムから供給され
るリセット信号とデータ信号に基づいて上記負荷６のソ
ース側端子Ａ、Ｂの電位をそれぞれ設定するものであ
る。すなわち、データクリア回路16は、メモリクリア信
号が“０”レベルの場合には上記端子Ａ、Ｂがそれぞれ
“１”レベルに設定し、メモリクリア信号が“１”レベ
ルの場合には例えば上記端子Ａをデータ信号のレベル
に、上記端子Ｂをデータ信号の反転レベルに設定する。
るリセット信号とデータ信号に基づいて上記負荷６のソ
ース側端子Ａ、Ｂの電位をそれぞれ設定するものであ
る。すなわち、データクリア回路16は、メモリクリア信
号が“０”レベルの場合には上記端子Ａ、Ｂがそれぞれ
“１”レベルに設定し、メモリクリア信号が“１”レベ
ルの場合には例えば上記端子Ａをデータ信号のレベル
に、上記端子Ｂをデータ信号の反転レベルに設定する。
上記のようなデータクリア回路16は、例えば第２図に示
すような論理回路で構成することできる。すなわち、メ
モリクリア信号はナンド回路161の一方の入力に供給さ
れると共に、ナンド回路162の一方の入力に供給され
る。上記ナンド回路161の他方の入力にはインバータ回
路163を介してデータ信号が供給され、また上記ナンド
回路162の他方の入力にはデータ信号が直接供給されて
いる。そして、ナンド回路161の出力は上記端子Ａに結
合され、ナンド回路162の出力は上記端子Ｂに結合され
る。
すような論理回路で構成することできる。すなわち、メ
モリクリア信号はナンド回路161の一方の入力に供給さ
れると共に、ナンド回路162の一方の入力に供給され
る。上記ナンド回路161の他方の入力にはインバータ回
路163を介してデータ信号が供給され、また上記ナンド
回路162の他方の入力にはデータ信号が直接供給されて
いる。そして、ナンド回路161の出力は上記端子Ａに結
合され、ナンド回路162の出力は上記端子Ｂに結合され
る。
第３図は上記行デコーダ30の１行分に対応する行デコー
ダ回路の具体的な回路構成の一例を示すものである。す
なわち、この行デコーダ回路にあっては、一端が電源端
子ＶＤＤに接続された負荷301の他端に行アドレス信号
のビット数ｎと同数のＭＯＳトランジスタＱ１〜Ｑｎが
直列に接続されている。これら直列接続されたＭＯＳト
ランジスタＱ１〜Ｑｎの各導電型の組合せは１行毎に異
なるように設定されており、この導電型の組合せと各ト
ランジスタのゲートに供給される行アドレス信号とが一
致し、全てのトランジスタがオン状態となった場合に、
インバータ回路302から“１”レベルの信号が出力され
てワード線４が駆動される。さらに、インバータ回路30
2の入力端と接地端子ＶＳＳ間に挿入されたＮチャンネ
ル型ＭＯＳトランジスタＮ30のゲートにはメモリクリア
信号が供給されるので、このメモリクリア信号が“１”
レベルの場合すなわちデータクリア期間には、行アドレ
ス信号に関係なくワード線４が駆動される。
ダ回路の具体的な回路構成の一例を示すものである。す
なわち、この行デコーダ回路にあっては、一端が電源端
子ＶＤＤに接続された負荷301の他端に行アドレス信号
のビット数ｎと同数のＭＯＳトランジスタＱ１〜Ｑｎが
直列に接続されている。これら直列接続されたＭＯＳト
ランジスタＱ１〜Ｑｎの各導電型の組合せは１行毎に異
なるように設定されており、この導電型の組合せと各ト
ランジスタのゲートに供給される行アドレス信号とが一
致し、全てのトランジスタがオン状態となった場合に、
インバータ回路302から“１”レベルの信号が出力され
てワード線４が駆動される。さらに、インバータ回路30
2の入力端と接地端子ＶＳＳ間に挿入されたＮチャンネ
ル型ＭＯＳトランジスタＮ30のゲートにはメモリクリア
信号が供給されるので、このメモリクリア信号が“１”
レベルの場合すなわちデータクリア期間には、行アドレ
ス信号に関係なくワード線４が駆動される。
第４図は行デコーダ30の他の回路構成を示すもので、こ
の行デコーダ回路にあっては、トランジスタＱ１〜Ｑｎ
が並列接続されており、この並列接続されたトランジス
タＱ１〜Ｑｎの共通の一端と接地端子ＶＳＳとの間にＮ
チャンネル型ＭＯＳトランジスタＮ30が挿入されてい
る。このトランジスタＮ30のゲートには、メモリクリア
信号がインバータ回路303を介して供給される。すなわ
ち、“１”レベルのメモリクリア信号が供給された場合
には、トランジスタＮ30がオフ状態となるので、行アド
レス信号に関係なくインバータ回路302を介してインバ
ータ回路304から“１”レベルが出力され、ワード線４
が駆動される。
の行デコーダ回路にあっては、トランジスタＱ１〜Ｑｎ
が並列接続されており、この並列接続されたトランジス
タＱ１〜Ｑｎの共通の一端と接地端子ＶＳＳとの間にＮ
チャンネル型ＭＯＳトランジスタＮ30が挿入されてい
る。このトランジスタＮ30のゲートには、メモリクリア
信号がインバータ回路303を介して供給される。すなわ
ち、“１”レベルのメモリクリア信号が供給された場合
には、トランジスタＮ30がオフ状態となるので、行アド
レス信号に関係なくインバータ回路302を介してインバ
ータ回路304から“１”レベルが出力され、ワード線４
が駆動される。
第５図は上記のような構成のＳＲＡＭの具体的な回路構
成の一部を示すもので、この図にはデータクリア回路16
の他にＮチャンネル型ＭＯＳトランジスタＮ51、Ｎ52か
ら成る負荷６、Ｎチャンネル型ＭＯＳトランジスタＮ6
1、Ｎ62から成り列デコーダ13からのデコード出力で制
御される列選択用スイッチング回路、およびデータ入出
力回路14のデータ入力バッファ部が示されている。この
データ入力バッファ部は、Ｐチャンネル型ＭＯＳトラン
ジスタＰ１とＮチャンネル型ＭＯＳトランジスタＮ71と
から成るＣＭＯＳインバータ回路141と、Ｐチャンネル
型ＭＯＳトランジスタＰ２とＮチャンネル型ＭＯＳトラ
ンジスタＮ72とから成るＣＭＯＳインバータ回路142と
から構成されている。
成の一部を示すもので、この図にはデータクリア回路16
の他にＮチャンネル型ＭＯＳトランジスタＮ51、Ｎ52か
ら成る負荷６、Ｎチャンネル型ＭＯＳトランジスタＮ6
1、Ｎ62から成り列デコーダ13からのデコード出力で制
御される列選択用スイッチング回路、およびデータ入出
力回路14のデータ入力バッファ部が示されている。この
データ入力バッファ部は、Ｐチャンネル型ＭＯＳトラン
ジスタＰ１とＮチャンネル型ＭＯＳトランジスタＮ71と
から成るＣＭＯＳインバータ回路141と、Ｐチャンネル
型ＭＯＳトランジスタＰ２とＮチャンネル型ＭＯＳトラ
ンジスタＮ72とから成るＣＭＯＳインバータ回路142と
から構成されている。
この図では、データクリア回路16を構成するナンド回路
161、162、およびインバータ回路163をそれぞれトラン
ジスタによって構成した例が示されている。すなわち、
ナンド回路161はＰチャンネル型ＭＯＳトランジスタＰ0
1、Ｐ02と、Ｎチャンネル型ＭＯＳトランジスタＮ01、
Ｎ02から構成され、ナンド回路162はＰチャンネル型Ｍ
ＯＳトランジスタＰ03、Ｐ04とＮチャンネル型ＭＯＳト
ランジスタＮ03、Ｎ04から構成され、そして、インバー
タ回路163はＰチャンネル型ＭＯＳトランジスタＰ05と
Ｎチャンネル型ＭＯＳトランジスタＮ05から構成されて
いる。
161、162、およびインバータ回路163をそれぞれトラン
ジスタによって構成した例が示されている。すなわち、
ナンド回路161はＰチャンネル型ＭＯＳトランジスタＰ0
1、Ｐ02と、Ｎチャンネル型ＭＯＳトランジスタＮ01、
Ｎ02から構成され、ナンド回路162はＰチャンネル型Ｍ
ＯＳトランジスタＰ03、Ｐ04とＮチャンネル型ＭＯＳト
ランジスタＮ03、Ｎ04から構成され、そして、インバー
タ回路163はＰチャンネル型ＭＯＳトランジスタＰ05と
Ｎチャンネル型ＭＯＳトランジスタＮ05から構成されて
いる。
次に、このように構成のＳＲＡＭのメモリクリア動作を
説明する。
説明する。
今、メモリセル８に“１”レベルが書込まれている状
態、すなわちフリップフロップのノードＣに“１”レベ
ルが保持され、ノードＤに“０”レベルが保持されてい
る状態とする。この状態で、トランジスタＮ61、Ｎ62を
共にオフ状態にしておき、データクリア回路16に“１”
レベルのメモリクリア信号と“０”レベルのデータ信号
を供給すると、端子Ａは“０”レベル、端子Ｂは“１”
レベルに設定される。そして、まずノードＤにはトラン
ジスタＰ03、Ｎ52、Ｎ４を介して電源端子ＶＤＤから電
流ｉ01が充電電流として流れ込み、ノードＣからはトラ
ンジスタＮ３、Ｎ51、Ｎ01、Ｎ02を介して接地端子Ｖ
ＳＳに放電電流ｉ02が流れる。
態、すなわちフリップフロップのノードＣに“１”レベ
ルが保持され、ノードＤに“０”レベルが保持されてい
る状態とする。この状態で、トランジスタＮ61、Ｎ62を
共にオフ状態にしておき、データクリア回路16に“１”
レベルのメモリクリア信号と“０”レベルのデータ信号
を供給すると、端子Ａは“０”レベル、端子Ｂは“１”
レベルに設定される。そして、まずノードＤにはトラン
ジスタＰ03、Ｎ52、Ｎ４を介して電源端子ＶＤＤから電
流ｉ01が充電電流として流れ込み、ノードＣからはトラ
ンジスタＮ３、Ｎ51、Ｎ01、Ｎ02を介して接地端子Ｖ
ＳＳに放電電流ｉ02が流れる。
このような充放電電流によるピーク電流の値は、負荷６
を形成するトランジスタＮ51、Ｎ52の抵抗値がトランジ
スタＮ61、Ｎ62の抵抗値よりも大きく設定されているこ
とから、第１１図で説明したような従来のピーク電流よ
りもかなり少なくなる。
を形成するトランジスタＮ51、Ｎ52の抵抗値がトランジ
スタＮ61、Ｎ62の抵抗値よりも大きく設定されているこ
とから、第１１図で説明したような従来のピーク電流よ
りもかなり少なくなる。
そして、このような充放電電流が流れることにより、ノ
ードＣの電位が下がり、ノードＤの電位が上がるため、
トランジスタＮ１はオフからオン状態に、トランジスタ
Ｎ２はオンからオフ状態にその導通状態がそれぞれ変化
する。この時、従来のＳＲＡＭではトランジスタＮ51、
Ｎ３、Ｎ１を介して電源端子ＶＤＤから接地端子ＶＳＳ
に貫通電流が流れたが、この発明によるＳＲＡＭでは端
子Ａが“０”レベルに設定されているため前述のような
貫通電流は全く流れなくなる。したがって、貫通電流を
流さずにメモリセル８に記憶されていたデータ“１”を
“０”に書替えることが可能となる。また、データとし
て“０”が保持されているメモリセルの内容は書替えら
れないので、全てのメモリセルの内容をデータ信号のレ
ベルすなわち“０”レベルに設定することができる。
ードＣの電位が下がり、ノードＤの電位が上がるため、
トランジスタＮ１はオフからオン状態に、トランジスタ
Ｎ２はオンからオフ状態にその導通状態がそれぞれ変化
する。この時、従来のＳＲＡＭではトランジスタＮ51、
Ｎ３、Ｎ１を介して電源端子ＶＤＤから接地端子ＶＳＳ
に貫通電流が流れたが、この発明によるＳＲＡＭでは端
子Ａが“０”レベルに設定されているため前述のような
貫通電流は全く流れなくなる。したがって、貫通電流を
流さずにメモリセル８に記憶されていたデータ“１”を
“０”に書替えることが可能となる。また、データとし
て“０”が保持されているメモリセルの内容は書替えら
れないので、全てのメモリセルの内容をデータ信号のレ
ベルすなわち“０”レベルに設定することができる。
また、データクリア回路16に“１”レベルのメモリクリ
ア信号と“１”レベルのデータ信号を供給すれば、同様
にして全てのメモリセルの内容を“１”レベルに設定で
きる。
ア信号と“１”レベルのデータ信号を供給すれば、同様
にして全てのメモリセルの内容を“１”レベルに設定で
きる。
メモリクリア信号が“０”レベルの場合すなわちデータ
クリア期間でない場合には、端子Ａ、Ｂの電位が共に
“１”レベルに設定されるので、従来と同様にデータバ
ッファ141、142からの通常のデータ書込みを実行するこ
とができる。
クリア期間でない場合には、端子Ａ、Ｂの電位が共に
“１”レベルに設定されるので、従来と同様にデータバ
ッファ141、142からの通常のデータ書込みを実行するこ
とができる。
尚、上記実施例においては１列のデータクリアについて
説明したが、このデータクリアはチップ内の全メモリセ
ルに対して行なうこともできる。また、複数のワード線
全てを同時に駆動するのでなく、複数のワード線を数ブ
ロックに分割して、そのブロック毎にワード線を駆動す
ることも可能である。これは、例えば、第３図または第
４図の行デコーダをその各ブロック毎に設けることによ
って実現することができる。
説明したが、このデータクリアはチップ内の全メモリセ
ルに対して行なうこともできる。また、複数のワード線
全てを同時に駆動するのでなく、複数のワード線を数ブ
ロックに分割して、そのブロック毎にワード線を駆動す
ることも可能である。これは、例えば、第３図または第
４図の行デコーダをその各ブロック毎に設けることによ
って実現することができる。
また、第２図のデータクリア回路に設けられるナンド回
路161、162に代えて、第６図に示すような３入力ナンド
回路161′、162′を用いてデータクリア回路を構成し、
その各３入力ナンド回路161′、162′の第３の入力にそ
れぞれ列デコーダからの列選択信号を供給すれば、列単
位でデータクリアを実行することもできる。さらに、デ
ータクリア回路へのデータ信号としてデータ入出力回路
からのデータを用いれば、各列のデータクリアをその列
に対応する入力データに基づいて行なうことができる。
路161、162に代えて、第６図に示すような３入力ナンド
回路161′、162′を用いてデータクリア回路を構成し、
その各３入力ナンド回路161′、162′の第３の入力にそ
れぞれ列デコーダからの列選択信号を供給すれば、列単
位でデータクリアを実行することもできる。さらに、デ
ータクリア回路へのデータ信号としてデータ入出力回路
からのデータを用いれば、各列のデータクリアをその列
に対応する入力データに基づいて行なうことができる。
以上、ＳＲＡＭについてのみ記載したが、同様にしてＤ
ＲＡＭの各メモリセルに対しても同一データを同時に書
込むことできる。
ＲＡＭの各メモリセルに対しても同一データを同時に書
込むことできる。
［発明の効果］ 以上のようにこの発明によれば、貫通電流を流すことな
くデータクリア動作を実行することができるので、デー
タクリア動作での消費電力が少なくて済み、半導体記憶
装置の低消費電力化を達成することができるようにな
る。さらに、データ書替えの瞬間に流れるピーク電流の
値が小さくなるため、このピーク電流によるノイズの発
生を押えることができ、信頼性が向上される。
くデータクリア動作を実行することができるので、デー
タクリア動作での消費電力が少なくて済み、半導体記憶
装置の低消費電力化を達成することができるようにな
る。さらに、データ書替えの瞬間に流れるピーク電流の
値が小さくなるため、このピーク電流によるノイズの発
生を押えることができ、信頼性が向上される。
第１図はこの発明の一実施例に係る半導体記憶装置を説
明するブロック構成図、第２図は上記半導体記憶装置に
設けられたデータクリア回路の具体的な構成を示す論理
回路図、第３図および第４図はそれぞれ上記半導体記憶
装置に設けられる行デコーダの１行分に対応する構成を
具体的に示す回路構成図、第５図は上記半導体記憶装置
の動作を説明するためにその要部を詳細に示す回路構成
図、第６図は上記データクリア回路の他の構成例を示す
論理回路図、第７図は従来の半導体記憶装置を説明する
ブロック構成図、第８図はメモリセルの具体的な構成を
示す回路構成図、第９図は従来の半導体記憶装置に設け
られる行デコーダおよび列デコーダを説明する論理回路
図、第１０図は書込み回路の具体的な構成を示す回路構
成図、第１１図は従来の半導体記憶装置の動作を説明す
るためにその要部を詳細に示す回路構成図である。 ２……アドレス入力回路、６……負荷素子、８……メモ
リセル、９……センスアンプ、10……書込み回路、11…
…書込み制御回路、13……列デコーダ、14……データ入
出力回路、16……データクリア回路、30……行デコー
ダ。
明するブロック構成図、第２図は上記半導体記憶装置に
設けられたデータクリア回路の具体的な構成を示す論理
回路図、第３図および第４図はそれぞれ上記半導体記憶
装置に設けられる行デコーダの１行分に対応する構成を
具体的に示す回路構成図、第５図は上記半導体記憶装置
の動作を説明するためにその要部を詳細に示す回路構成
図、第６図は上記データクリア回路の他の構成例を示す
論理回路図、第７図は従来の半導体記憶装置を説明する
ブロック構成図、第８図はメモリセルの具体的な構成を
示す回路構成図、第９図は従来の半導体記憶装置に設け
られる行デコーダおよび列デコーダを説明する論理回路
図、第１０図は書込み回路の具体的な構成を示す回路構
成図、第１１図は従来の半導体記憶装置の動作を説明す
るためにその要部を詳細に示す回路構成図である。 ２……アドレス入力回路、６……負荷素子、８……メモ
リセル、９……センスアンプ、10……書込み回路、11…
…書込み制御回路、13……列デコーダ、14……データ入
出力回路、16……データクリア回路、30……行デコー
ダ。
Claims (4)
- 【請求項１】複数のメモリセルと、 前記複数のメモリセルに接続されているビット線と、 前記各メモリセルにそれぞれ接続されている複数のワー
ド線と、 一端が前記ビット線にそれぞれ接続され、他端が電源電
位供給端子に接続されている負荷と、 前記複数のワード線を１以上のブロックとし、前記複数
のメモリセルに記憶されている各データを同一のデータ
に書き替えるためのデータクリア信号に応答してその１
つのブロックの全てのワード線を駆動する行デコーダ
と、 前記負荷の他端と前記電源電位供給端子との間に接続さ
れ、前記データクリア信号に応答して前記ビット線を充
電または放電することによって前記各メモリセルの記憶
データを“１”または“０”に書き替えるデータクリア
回路とを具備し、 前記データクリア回路は、 前記負荷の他端と前記電源電位供給端子との間に接続さ
れ前記データクリア信号の入力時に入力データに応じて
オンおよびオフの一方の状態に制御され、前記データク
リア信号の非人力時にオン状態に制御される第１スイッ
チ回路と、 前記負荷の他端と基準電位供給端子間に接続され前記デ
ータクリア信号の入力時に入力データに応じてオンおよ
びオフの他方の状態に制御され、前記データクリア信号
の非入力時にオフ状態に制御される第２スイッチ回路と
を含むことを特徴とする半導体記憶装置。 - 【請求項２】前記複数のワード線は全体が１ブロックと
して構成されている特許請求の範囲第１項記載の半導体
記憶装置。 - 【請求項３】前記複数のワード線は複数のブロックで構
成されている特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項４】前記データクリア回路は、前記ビット線を
選択するカラム選択信号の発生の有無によって前記デー
タクリア信号の入力時における前記ビット線の充放電動
作が許可または禁止されるように構成されている特許請
求の範囲第１項乃至第３項のいずれか１項記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051354A JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
| US07/163,750 US4879686A (en) | 1987-03-06 | 1988-03-03 | Semiconductor memory device with a data clear circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051354A JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217596A JPS63217596A (ja) | 1988-09-09 |
| JPH0612612B2 true JPH0612612B2 (ja) | 1994-02-16 |
Family
ID=12884592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051354A Expired - Fee Related JPH0612612B2 (ja) | 1987-03-06 | 1987-03-06 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4879686A (ja) |
| JP (1) | JPH0612612B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| US5267210A (en) * | 1988-05-18 | 1993-11-30 | Sgs-Thomson Microelectronics, Inc. | SRAM with flash clear for selectable I/OS |
| JP3057693B2 (ja) * | 1989-07-27 | 2000-07-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| DE69025284T2 (de) * | 1989-12-01 | 1996-06-27 | Matsushita Electronics Corp | Halbleiterspeicher dynamischen Typs |
| JPH04360095A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | 半導体記憶回路 |
| FR2760286B1 (fr) * | 1997-02-28 | 1999-04-16 | Sgs Thomson Microelectronics | Procede d'effacement d'une memoire ram statique et memoire en circuit integre associe |
| US8411491B1 (en) * | 2011-01-03 | 2013-04-02 | Altera Corporation | Memory array with distributed clear transistors and variable memory element power supply |
| US10541011B1 (en) * | 2017-08-01 | 2020-01-21 | SK Hynix Inc. | Electronic device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| US4393473A (en) * | 1981-07-13 | 1983-07-12 | Fairchild Camera & Instrument Corp. | Random access memory preset circuitry |
| JPS5819794A (ja) * | 1981-07-29 | 1983-02-04 | Fujitsu Ltd | 半導体メモリ |
| JPS5894189A (ja) * | 1981-11-27 | 1983-06-04 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS60182096A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6271088A (ja) * | 1985-09-24 | 1987-04-01 | Hitachi Ltd | スタテイツク型ｒａｍ |
-
1987
- 1987-03-06 JP JP62051354A patent/JPH0612612B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-03 US US07/163,750 patent/US4879686A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4879686A (en) | 1989-11-07 |
| JPS63217596A (ja) | 1988-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |