DE3035260C2 - Dynamischer monolithischer Speicher - Google Patents

Description

— wobei jede Speicher-Zelle (MC) aufweist:

— eine Kapazität (Cj) zum Speichern einer ersten (0 Volt) oder einer zweiten (V_n) Spannung und

— einen Feldeffekt-Transistor (Q₄), der mit seinen Elektroden folgendermaßen angeschlossen ist:

— eine Gate-Elektrode an die entsprechende Wo-t-Leitung(W₀- W₆₃, W₀- W₆₃),

— eine erste Elektrode an die entsprechende Daten-Leitung (Do. Do) und

— eine zweite Elektrode an die Kapazität

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— wobei die Daten-Leitungen auf eine dritte Spannung vor der Leseoperation vorgeladen werden, und wobei die in der Kapazität (Cs) gespeicherte Information in Abhängigkeit von dem Maß der Spannungsänderung der dritten Spannung der entspreehe..Jen Daten-Leitung (D₀. Do) auf das Einschalten des Feidfiffekt-Transistors hin, der wahlweise mitteis einer entsprechenden Wortleitung ange-teuert ist, ausgelesen wird,

dadurch gekennzeichnet, daß

— die dritte Spannung gleich oder um einen geringen Betrag größer oder kleiner als die zweite Spannung (V,_x) ist und daß

— der Feldeffekt-Transistor (Qa) ein p-Kan?>Feldeffekt-Transistor ist. der in einem Gebiet ausgebildet ist, dessen Vorspannung die gleiche Polarität wie die dritte Spannung besitzt, so daß die erste Elektrode des Feldeffekt-Transistors ((J₄), die mit einer entsprechenden Daten-Leitung (Do) verbunden ist. beim Lesevorgang als Source-Elektrode wirkt.

Daten-Leitung (D₀, Do) und

— eine zweite Elektrode an die Kapazität

{Ca).

— wobei die Datenleitungen auf eine dritte Spannung vor der Leseoperation vorgeladen werden, und wobei die in der Kapazität (Cj) gespeicherte Information in Abhängigkeit von dem Maß der Span.nungsänderung der dritten Spannung der e «sprechenden Daten-Leitung (D₀, D₀) auf das Einschalten des Feldeffekt-Transistors hin, der wahlweise mittels einer entsprechenden Wortleitung angesteuert ist, ausgelesen wird,

dadurch gekennzeichnet, daß

— die dritte Spannung gleich der ersten Spannung (0 Volt) ist oder um einen geringen Betrag oberhalb oder unterhalb der ersten Spannung (0 Volt) liegt und daß

— der Feldeffekt-Transistor (Qa) ein n-Kanal-Feldeffekt-Transistor ist, so daß die erste Elektrode des Feldeffekt-Transistors, die mit einer entsprechenden Daten-Leitung (Do) verbunden ist, als Source-Elektrode wirkt

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2. Dynamische-- monolithischer Speicher mit

mehreren Daten-Leitungen,
mehreren Wort-Leitungen und mehreren Speicher-Zellen an den Schnittstellen zwischen den Daten-Leitungen und den Wort-Leitungen.

- wobei jede Speicher-Zelle (MC) aufweist:

- eine Kapazität (Q) zum Speichern einer ersten (0 Volt) oder einer zweiten (V_1x) Spannung und

- einen Feldeffekt-Transistor (<?₄), der mit seinen Elektroden folgendermaßen angeschlossen ist:

- eine Gate-Elektrode an die entsprechende Wort-Leitung (Wo- W₆₁, W₀- W₆₃),

- eine erste Elektrode an die entsprechende

Die Erfindung betrifft einen dynamischen monolithischen Speicher gemäß den Oberbegriffen der unabhängigen Ansprüche 1 bzw. 2.

Aus der DE-Z »Elektronik«, 1976, Heft 10, Seite 54. der US-PS 40 03 036 und der »1978 IEEE, International Solid-State Circuits Conference«. Seiten 156—157, sind bereits solche dynamischen Speicher bekannt, deren Speicher-Zellen jeweils einen einzigen (einzelnen) N-Kanal-Metalloxid-Feldeffekt-Trans;-tor (im folgenden NMOS genannt) und einen Kondensator aufweisen. Die im Stand der Technik offenbarten 1-Transistor-MOS DRAMs weisen einen Feldeffekt-Transistor auf, dessen erste Elektrode beim Lesebetrieb mit einer Daten-Leitung so verbunden ist. daß sie als Drain-Elektrode wirkt. Die im Kondensator zu speichernden Spannungen bc tragen jeweils V₁₁ (5 V) und 0 V und die Voraufladespannung für die Daten-Leitung beträgt V₁₁- (5 V).

Deshalb funktioniert beim Einschalten des Feldeffekt-Transistors, fails die in der Kapazität gespeicherte Spannung V₁₁ oder 0 V ist, die -rste Elektrode des mit der Daten-Leitung verbundenen Feldeffekt-Transistors eis Drain-Elektrode und die zweite Elektrode des Feldeffekt-Transistors, die mit der Kapazität verbunden ist. als Source-Elektrode. Bei dieser Betriebsweise hat die Spannung der Daten-Leitung nach dem Einschalten des Feldeffekt-Transistors den Wert V_n -//(/ist ein kleiner Spannungswert). Gleichzeitig ändert sich die Spannung der Source-Elektrode des FET. das ist die mit der Kapazität verbundene Elektrode von 0 V auf V. -ß. Durch die Änderungsrichtung der SourceSpannung wird eine Änderung der Gate-Ansteuerspannung zum Einschalten des FET ausgelöscht. Aus diesem Grund verzögert sich bei den bekannten 1-Transislor-MOS-DRAM-Speicherschaltungen das Einschalten des Feldcffeki-Transistors, wodurch der Lesebetrieb verlangsamt ist.

Dieses Problem tritt auch beim P-Kanal-Mctalloxid-Feldeffekt-Transistor (im folgenden PMOS genannt) auf.

Demgegenüber ist es Aufgabe der Erfindung, einen dynamischen monolithischen Speicher mit hoher Lesegeschwindigkeit zu schaffen.

Die Lösung der obigen Aufgabe erfolgt bei einem dynamischen monolithischen Speicher gemäß dem Oberbegriff des Anspruchs 1 erfindungsgemäß durch dessen kennzeichnende Merkmale, wobei ein p-Kanal-Feldeffekt-Transistor verwendet wird.

Die Lösung <Ser obigen Aufgabe erfolgt ferner bei einem dynamischen monolithischen Speicher gemäß dem Oberbegriff des Anspruchs 2 erfindungsgemäß durch die in dessen Kennzeichen angegebenen Merkmale, wobei ein n-Kanal-Feldeffekt-Transistor verwendet wird.

Durch die Erfindung wird der Lesevorgang aufgrund der sehr geringen Spannungsänderung der Daten-Leitungs-Spannung beim Einschalten des FET beschleunigt. Dies liegt daran, daß die zur Datenspeicherung verwendete Kapazität im Vergleich mit der Kapazität der Daten-Leitung sehr klein ist.

Anhand der Zeichnung wird die Erfindung näher erläutert Es zeigt

F i g. 1 schematisch das Schaltbild eines ersten Ausführungsbeispiels des dynamischen Speichers mit den Merkmalen der Erfindung,

F i g. 2 ein genaueres Schaltbild des Decodierers und des Treibers des ersten Ausführungsbeispiels.

F i g. 3 ein Signai-Zeit-Diagramm zur Erläuterung des Betriebes des Speichers nach dem ersten Ausiührungsbeispiel.

F i g. 4 schematisch das Schaltbild des Treibers und des Decodierers eines zweiten Ausführungsbeispiels des dynamischen Speichers gemäß der Erfindung,

F i g. 5 schematisch das Schaltbild eines dritten Ausführungsbeispiels des dynamischen Speichers gemäß der Erfindung.

F i g. 6 ein Signal-Zeit-Diagramm zur Erläuterung des Betriebes des vierten Ausführungsbeispiels gemäß der Erfindung,

Fig. 7 eine Schnittansicht des Speichers gemäß der Erfindung und

Fig.8 das Schaltbild eines Wannen-Vo.spannungs-Erzeugers für den Speicher gemäß der Erfindung.

Fig. 1 zeigt ein erstes Ausführungsbeispiel gemäß der Erfindung.

In F i g. 1 sind zunächst zu sehen ein Paar Daten-Leitungen D₀ und Do, die mit einem Vor-Verstärker PA verbunden sind. Die Daten-Leitung D₀ wird von 64 Wort-Leitungen VV₀- W₆₃ zum Ansteuern von Speicher-Zellen und einer Wort-Leitung Wo zum Ansteuern einer Pseudo-(B!ind-. Schein-)Zelle geschnitten, während die Daten-Leitung Ä> von 64 Wort-Leitungen VVb— W₆₃ zum Ansteuern der Speicher-Zellen und einer Wort-Leitung Wz zum Ansteuern der Pseudo-Zelle geschnitten wird. An den Schnittstellen zwischen den Wort-Leitungen VV₀- W_hi und der Daten-Leitung W₀ sowie zwischen den Wort-Leitungen VV₀- Wt) und der Daten-Leitung A) sind Speicher-Zellen /V/Cvorgesehen, wahrend an den Schnittstellen zwischen der Wort-Leilung H'/jfürdiePseudo-ZelleundderDaten-Leitung Do sowie zwischen der Wort-Leitung Wo für die Pseudo-Zelle und der Daten-Leitung A) Pseudo-Zellen DMC vorhanden sind. Jede Speicher-Zelle MC besteht aus einem p-Kanal-MOS-Feldeffekt-Transistor (PMOS) Q_A und einer Kapazität G, die mit der Drain des PMOS <?« verbunden ist. Der PMOS Q₄ hat sein Gate an die zugehörige Wort-Leitung und seine Source an die zugehörige Daten-Leitung angeschlossen. Andererseits besteht jede Pseudo-Zelle DMC aus einem PMOS Q_b. einer Kapazität C₆, die an die Drain des PMOS Q₆ angeschlossen ist, und einem PMOS Qs, der zwischen die Drain des PMOS Qe und Erde geschaltet ist, um die Kapazität C₆ zu entladen. Die Kapazität Ce besitzt normalerweise den halben Kapazitätswert der Kapazität Ca.

Alle in diesem Ausfuhrungsbeispiel verwendeten MOS-Feldeffekt-Transistoren sind vom Anreicherungs-Typ.

Der Speicher in F i g. 1 besitzt tatsächlich z. B. 64 Paare von Daten-Leitungen, jedoch ist zur Vereinfachung der Zeichnung nur ein einziges Paar von Daten-Leitungen A) und A> in F i g. 1 abgebildet. Jedes Paar Daten-Leitungen ist mit gemeinsamen Daten-Leitungen D₁- und A- über PMOSs Q\t verbunden. Source und Drain der PMOSs Q\* und Qu sind mit den gemeinsamen Daten-Leitungen D₁-, D₁- bzw. den Daten-Leitungen Do, Do verbunden. An die gemeinsamen Daten-Leitungen Dc und D₁ sind ein (nicht gezeigter > Haupt-Verstärker zum Verstärken von Spannungs-Differenzen dazwischen angeschaltet, wie an sich bekannt ist Bei Ansteuerung einer Speicher-Zelle spricht ein Decodierer 20 auf 14 Adreß-Signale ao. ai,.. , at, ä₀, ä\ äe an, die über

Leitungen 22 zugeführt werden, um einen Wort-Leitungen-Treiber 10 zu steuern, um wahlweise zu erregen eine Wort-Leitung, mit der eine anzusteuernde Speicher-Zelle verbunden ist, z. B. die Wort-Leitung W₀, und wahlweise zu treiben die Wort-Leitune Wq für die Pseudo-Zelle an der Schnittstelle mit der Daten-Leitung Dq, um ein Paar mit der Daten-Leitung A) zu bilden, an der die anzusteuernde Speicher-Zelle angeschlossen ist. Die Adreß-Signale äo, ä\,.., ä_b sind die Komplemente der Adreß-Signale ao, 3i at-

F i g. 2 zeigt den Decodierer 20, einen Treiber lOoi zum Beaufschlagen der Wort-Leitungen Wound W, und einen Treiber 1Oo zum Beaufschlagen der Wort-Leitung Wo für die Pseudo-Zelle. Im Decodierer 20 sine¹ — wie abgebildet — vorgesehen nur ein erster Teil-Decodierer 20A zum Ansteuern eines Paares von Wort-Leitungen iV_u und Wu cm zweiter Teil-Decodierer 20ß zum Ansteuern der Pseudo-Wort-Leitung Wo und ein dritter Teil-Decodierer 2OC zum Ansteuern eine«. Gegenstükkes des Paares von Wort-Leitungen, die vom ersten Teil-Decodierer 20/4 angesteuert sind. Die ersten Teil-Decodierer zum Ansteuern der Wort-Leitungen für andere Speicher-Zellen und der zweite Teil-Decodierer zum Ansteuern der Wort-Leitung Wn für die Pseudo-Zelle sind (zur Vereinfachung der Zeichnung) nicht abgebildet. In diesem Ausführungsbeispiel sind die ersten Teil-Decodierer zum Ansteuern der Wort-Leitungen W₀- W_bi und VVO- Wf für die Speicher-Zellen entspreche" J zwei benachbarten Wort-Leitungen zugeordnet, und sie haben den gleichen Aufbau wie der abgebildete Teil-Decodierer VlA. bis auf andere Adreß-Sginale am Eingang.

Das heißt, jeder Teil-Decodierer 204 od. dgl. besitzt sechs n-KanalMOS-Feldeffekt-Transistoren (NMOS) (?2j— Qi?.. in die sechs Adreß-Signale einzuspeisen sind.

nämlichä| oderi\,aioderäi,-,-_ta_b oderä₆.

Wenn diese Adreß-Signale sämtlich auf rjedrigem Pegel liegen, werden die Wort-Leitungen, die mit den ersten Teil-Decodierem 20/4 od. dgl. verbunden sind, angesteuert. Zum Beispiel sei der erste Teil-Decodierer 20/4 zum Ansteuern der Wort-Leitungen Wo und W\ mit den Adreß-Signalen a\, a₂,..* a₆ wie abgebildet beaufschlagt. Andererseits wird z. B. der erste Teil-Decodiere>· 'nicht gezeigt) zum Ansteuern der Wort-Leitungen

W₂ und W₃ (nicht gezeigt) mit Si, a₂ a₆ beaufschlagt.

Ein Paar benachbarter Wort-Leitungen wird zuerst durch einen entsprechenden ersten Teil-Decodierer angesteuert, und ein Gegenstück des angesteuerten Paares von Wort-Leitungen wird von Ausgangs-Leitungen 12/4 und 12ß der NMOSs Q20-Q10 im dritten Teil-Decodierer 2OC angesteuert. Auf diese Weise wird eine auszuwählende Wort-Leitung angesteuert. Die Leitungen 12Λ und 12ß sind gemeinsam mit mehreren Treibern für Speicher-Zellen verbunden.

Der zweite Teil-Decodierer 20S hat einen NMOS <p3j, dem nur das Adreß-Signal a₆ zugeführt wird, so daß die Wort-Leitung W_n für die Pseudo-Zelle angesteuert wird, wenn das Adreß-Signal üb auf niedrigem Pegel liegt. Ähnlich ist der zweite Teil-Decodierer (nicht gezeigt) zum Ansteuern der Wort-Leitung Wp aufgebaut, um die Wort- Leitung Wo für die Pseudo-Zelle anzusteuern, wcr.r. das Adreß-Signnt λ* auf niedrigem Pegel liegt.

Der Treiber lOoi besteht aus einem Verriegelungs-Glied (selbsthaltendes Glied) 30. NMOSs Q₄₈ und Q_M, die mit den Wort-Leitungen VV₀ bzw. Wi verbunden sind, und NMOS Q*b und PMOS Qn, die gemeinsam mit den NMOSs Qas und Q54 verbunden sind. Die NMOSs ζ>48 und ζ)« werden durch die Spannungen auf den Leitungen 12/4 und 12ß gesteuert. Die anderen Wort-Leitungen W₁- W₆₃ und W₀- W₆₃ besitzen ebenfalls die Verriegelungs-Glieder 30, die NMOSs Q₄₆. Qn und Q^ sowijMien PMOS Q₄₄ (sämtlich nicht gezeigt). Der Treiber 1Oo hat keine NMOSs Qas und Q54, worin aber der einzige Unterschied zum Treiber lOoi besteht. Der (nicht gezeigte) Treiber zum Ansteuern der Wort-Leitung Wo entspricht ebenfalls völlig dem Treiber TÖo Der MOS Q^ wird an seiner Source mit einem Impuls Φ, beaufschlagt (vgl. auch F i g. 3), der von hohem Pegel auf niedrigen Pegel abfällt, und an seinem Gate mit einem Ansteuer-Ausgangssignal vom Teil-Decodierer 20/4 oder 20ß. Die Drain des NMOS Q₄₆. angeschlossen an die Wort-Leitung (W₀ usw.), ist mit der Source der NMOSs p48 und Q₅₄ verbunden. Die Drain des NMOS (?46. angeschlossen an die Pseudo-Wort-Leitung (W_D us'A/.). ist direkt mit der Pseudo-Wort-Leitung (Wd usw.) verbunden.

Der Betrieb der Schaltungen von F i g. 1 und 2 sei jetzt anhand des Signal-Zeit-Diagramms von F i g. 3 näher erläutert.

Ein Vorlauflade-Signal Φ_ρ mit hohem Pegel_ gemäß F i g. 3 (a) ist an den NMOSs Q₂. Q₂. Qi sowie Qi angelegt, so daß die Versorgungsspannung V_K (5 V), die an deren Drain anliegt, die Daten-Leitungen D₀ und Dq sowie die gemeinsamen Daten-Leitungen D₁- und D_c vorauflädt. Daher wird das Signal Φ_ρ mit hohem Pegel so bemessen, daß es um die Schwellenspannung der NMOSs Q₂. Q₂. Qz und Q\ größer als die Spannung V^ ist. Ferner wird das Vorauflade-Signal Φ_ρ am NMOS Qn der Verriegelungsschaltung 30 angelegt, die mit jeder Wort-Leitung verbunden ist, und dadurch eingeschaltet, um das Gate des PMOS Q50 und die Drain des PMOS Q52 auf OV zu bringen. Infolgedessen werden der PMOS Q₅₀ eingeschaltet und der PMOS Qs₂ ausgeschaltet Damit ist jede Wort-Leitung voraufgeladen und bei derJSpannung V_n- verriegelt Andererseits wird das Signal Φρ. in das das Signal Φ_ρ invertiert worden ist am PMOS O₈ in der Pseudo-Zelle DMC Ober die Pseudo Zellen-V orauflade-Leitungen DPL und DPL angelegt um ihn einzuschalten und so die Kapazität C₆ zur Speicherung niedriger Spannung (O V) zu veranlassen.

Das Signal Φ_ρ schaltet den NMOS Q₂₂ im ersten und im zweiten Teil-Decodierer 20/4 und 2OB ein. so daß die Leitungen 12Cund 12D auf die Spannung V_1x- voraufgcladen und die Gates der Wort-Leilungs-beaufschlagenden Transistoren Q46 auf die Spannung Kv kommen, wobei die NMOSs ζ>46 eingeschaltet gehalten werden. Ferner bewirkt das Signai Φ_ρ ein Einschalten der NMOSs Qw und Q₄₂ im Treiber 10₀i, so daß die NMOSs (?48 und Q54 über die Leitungen 12Λ und 12ß leitend gemacht werden. Eeim Voraufladen sind alle Adreß-Signale ao— a₆ und So—Ss auf niedrigem Pegel, so daß die NMOSs Q20, Qio ausgeschaltet gehalten werden. Somit werden die NMOSs Q_4b, Q₄* und Qs₄ sämtlich eingeschaltet, wobei sie mit allen Wort-Leitungen verbunden werden. Zu diesem Zeitpunkt, vgl. F i g. 3 (c). wenn das Signal Φ_ρ auf hohem Pegel liegt, hat das Wort-Leitungs-Ansteuer-Signal Φ, hohen Pegel. Daher werden in diesem Vorauflade-Zustand alle Wort-Leitungen auf der Spannung V₁, gehalten. Danach ge^en die Signale Φ,, und Φ_ρ in niedrigen bzw. hohen Pegel über. Auf diese Weise wird das Vorauflaücri beende;.

Anschließend wird ein Adreß-Signal dem Decodierer 20 gemäß F i g. 3 (b) zugeführt. Wenn dieses Signal jel/i zum Ansteuern der Wort-Leitung Wo dient, befinden sich die Signale ao—ab sämtlich auf niedrigem Pegel und die Signale äo—S_b sämtlich auf hohem Pegel. Daher bleiben die NMOSs Qn-Qn im ersten Teil-Decodierer 20/4 für die Wort-Leitungen W₀ und Wi sämtlich im ausgeschalteten Zustand, so daß die Ausgangs-Leitung 12Cdfci, ersten Teil-Decodierers 20Λ auf hohem Pegel gehalten wird und der NMOS Q4&, der mit den Wort-Leitungen Wo, Wi verbunden ist eingeschaltet bleibt. Ähnlich wird die Ausgangs-Leuung 12D des zweiten Teil-Decodierers_20ß auf hohem Pegel und der NMOS (?46 im Treiber TÖ_D eingeschaltet gehalten. Die ersten Teü-Decodierer, die mit den anderen Wort-Leitungen verbunden sind, werden mit Adreß-Signaten beaufschlagt, von denen mindestens ein Signal auf hohem Pegei liegt, und erzeugen so ein Signal von niedrigem Pegel, das den NMOS Q₄t, der mit den zugeordneten Wort-Leitungen verbunden ist, ausschaltet. Daher werden die Wort-Leitungen mit Ausnahme der Wort-Leitungen Wo, Wi und Wn nicht mit dem Signal Φ_λ beaufschlagt. Infolgedessen werden diese Wort-Leitungen auf der Spannung V_lV durch die Verriegelungsschaltung 30 gehalten.

Andererseits sprechen die NMOSs Q20 und Q20 im zweiten Teil-Decodierer 2OC auf die Adreß-Signale ao und äo mit niedrigem und hohem Pegel an und werden so aus- bzw. eingeschaltet Die Leitung 12Λ wird so auf hohem Pegel gehalten, während die Leitung 12ß auf niedrigem Pegel über den NMOS Q₂Q entladen wird. Entsprechend bleiben die NMOSs Qas in allen Treibern eingeschaltet, während die NMOSs Q54 darin gesperrt werden. Daher wird das Signal Φ, nicht langer an der Wort-Leitung Wi angelegt

Auf diese Weise werden nur die ausgewählte Wort-Leitung W₀ und die Pseudo-Wort-Leitung Wq weiter mit dem Signal Φ, beaufschlagt.

Wenn dann das Signal Φ, einen Übergang zu seinem niedrigen Pegel — vgl. F i g. 3 (c) — erfährt wird die Spannung 0»o an der angesteuerten Wort-Leitung W₀ schnell auf den niedrigen Pegel über die NMOSs Q_4b und C?48 im Treiber 10_Oi entladen, vgl. F i g. 3 (d). Die Spannung ΦψΒ an der Pseudo-Wort-Leitung Wn wird auch auf niedrigem Pegel über den NMOS Q_4b im TreiberTöo entladen.

Während des Entladens wird die Spannungsdifferenz zwischen der Source- und der Gate-Elektrode der NMOSs ζ>46 und Qa& erhöht, so daß das Entladen schnell

ablaufen kann.

Zu diesem Zeitpunkt sind die Leitungen 14 und 12C kapazitiv gekoppe-'t, so daß beim Übergang des Signals 'P_x von hohem Pegel auf niedrigen Pegel die Spannung an der Ausgangsleitung 12C des ersten Teil-Decodierers 20,4 auf weniger als die Spannung Vt_x verringert werden könnte. Diese Verringerung wird aber verhindert durch den PMOS Q₄₄, von dem verbunden sind: die Drain mit dem Gate des NMOS Qa₆, das Gate mit der Drain des NMOS Qas und die Source mit der konstanten Spannung V₁₁. Der PMOS Q₄₄ für die nicht-angesteuertcn Wort-Leitungen ist ausgeschaltet, da seine Gate-Spannung V₁, beträgt. Der PMOS Q₄₄ für die angesteuerten Wort-Leitungen Wo und W₀ wird eingeschaltet, wenn Φη_η und Φντύ auf niedrigem Pegel liegen, da die Gate-Spannung auf einen Wert beträchtlich unter der Source-Spannung V₁₁ verringert wird. Auf diese Weise wird die Ga'.e-Sp^nnung des NMOS Oa^ auf V_n. gehalten. Die Leitungen 12-4 und 12ß erfahren ebenfalls eine Pegel-Verringerung durch die kapazitive Kopplung, wenn Φ, kleiner wird, jedoch ist das Ausmaß dieser Verringerung klein, da der Kapazitätswert der Leitungen 12,4 und 12ßgroß ist. Daher braucht ein PMOS entsprechend dem PMOS VV₄₄ nicht vorgesehen zu werden.

Wenn die Wort-Leitungen IV₀ und Wp entladen werden, so daß Φ\νο bzw. <£wzj kleiner als

K, -

O I bzw. V_n- I

io

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were*. η, werden der PMOS Q₄ in der Speicher-Zelle MC und der PMOS Q₆ in der Pseudo-Zelle DMCeingeschaltet, wobei Vth{Qa) und Vm(Qb) den Schwellenwert der PMOSs Qt bzw. Q₆ bedeuten; ähnliche Abkürzungen werden im folgenden für den Schwellenwert für den NMOS oder PMOS benutzt werden.

Wie noch erläutert werden wird, speichert die Kapazität Ci O V und V_<r V(VoIt) und liegen die Daten-Leitungen D₀, A) auf K₁, wenn sie voraufgeladen sind. Daher wird bei Beginn des Lesens der Speicher-Zelle das Potential der ersten Elektrode, die an die Daten-Leilung Do des PMOS Qa angeschlossen ist, niemals kleiner als das Potential der zweiten Elektrode des PMOS Qa, der an die Kapazität Ca angeschlossen ist. Auf diese Weise wird der PMOS Qa mit seiner ersten bzw. seiner zweiten Elektrode als Source bzw. Drain betrieben. Daraus ergibt sich, daß bei Änderung der Spannung Φ wo an der Wort-Leitung VV₀ der PMOS Qa eingeschaltet (leitend) wird, falls die Differenz zwischen Φ\νο und der Source-Spannung den Schwellenwert | Vth(Qa) | überschreitet Dies ist auch der Fall für den PMOS Q₆, und gewöhnlich gilt

Wenn der PMOS Qa in der Speicher-Zelle MCeingeschaltet wird, wird das Potential der Daten-Leitung Do um einen Wert verringert, der der Spannung entspricht die in der Kapazität C₄ in der Speicher-Zelle MCgespeichert ist Diese Kapazitäts-Spannung ist gleich V«. oder O V, je nachdem, ob »1« oder »0« an Information in der Speicher-Zelle MC gespeichert ist Daher bleibt vgl. F i g. 3 (e), wenn »1« aus der Speicher-Zelle MC ausgelesen wird, das Potential an der Daten-Leitung Db fast gleich V_n-, während bei Auslesen von »0« aus der Speicher-Zelle Λ/Cdas Potential auf der Daten-Leitung etwas unter V_n abfällt Da andererseits O V in der Kapazität innerhalb der Speicher-Zelle DMCim Zeitpunkt des Voraufladens gespeichert wird, fällt das Potential auf der Daten-Leitung Do etwas unter V_n ab, wenn die Pseudo-Zelle gelesen wird. Damit dzs Potential auf der Daten-Leitung ßo auf einen Wert zwischen den beiden Werten eingestellt werden kann, die die Daten-Leitung D₀ einnehmen kann, ist die Kapazität C₆ so bemessen, daß sie ungefähr den halben Wert der Kapazität Ca besitzt Da die Werte der Kapazitäten C₄ und C₆ so gewählt sind, daß sie dem Kapazitätswert der Daten-Leitungen Do, Do, dividiert durch einige 10 oder 100, entsprechen, ergibt sich, daß selbst bei Abweichung des Potentials der Daten-Leitungen Do, Do von K_x. das Ausmaß der Änderung nur sehr klein ist. nämlich einige 10 bis einige 100 mV beträgt. Daher kann davon ausgegangen werden, daß die Spannungen der Daten-Leitungen D₀, D₀ ca. 5 V(K J bleiben.

Wenn zwischenzeitlich das Signal Φν,ο seinen Abfall auf 0 V fortsetzt, nimmt die Potentialdifferenz zwischen dem Potential des Gates PMOS Q₄, der mit der Wort-Leitung Wo verbunden ist, und dem Potential der Suuice, die mit der Daten-Leitung Do verbunden ist, noch mehr zu, so daß der PMOS Qa seinen Leitwert erhöht. Entsprechend nimmt mit der Abnahme des Signals Φν, 0 der Leitwert des PMOS Qa zu. Auf diese Weise wird, wie oben beschrieben. Information schnell aus dem Speicher MC ausgelesen und der Daten-Leitung D₀ zugeführt. Ähnlich wird aus dem Speicher DMC schnell Information ausgelesen und der Daten-Leitung Do zugeführt.

Die Spannungen auf den Leitungen Do und Ä> werden somit schnell bei Lesen der Speicher-Zelle und der Pseudo-Zelle geändert. Die Potentiale auf den Daten-Leitungen Do und Do werden differenziell durch den Vor-Verstärker PA der Flipflop-Konfiguration verstärkt die aus NMOSs Qi₀ und Qw sowie der PMOSs Q'w und (7'io besteht Gemäß F i g. 3 (f) steigt das Signal Φ< von niedrigem Pegel auf hohen Pegel an, so daß ein NMOS Qu eingeschaltet wird, urn dsn Vor-Verstärker PA zu erregen. Infolgedessen wird entweder das Paar NMOS Q₁₀ und PMOS 7J\o oder das Paar NMOS Q,_o und PMOS <?'io eingeschaltet und das jeweils andere Paar ausgeschaltet, je nach Spannungsdifferenz zwischen den Daten-Leitungen D₀ und D₀. Zum Beispiel, vgl. Fig. 3(e). wenn die Spannung auf der Daten-Leitung D₀ größer als die auf der Daten-Leitung Do ist, werden der NMOS Q_!0 und der PMOS Q~',o ausgeschaltet sowie der NMOS Q₁₀ und der Q'10 eingeschaltet. Daher wird die Spannung auf der Daten-Leitung D₀ schnell auf 0 V entladen, wie in Fig. 3(e) zu sehen ist, während die Spannung auf der Daten-Leitung D₀ unverändert bleibt. Anschließend wird, wenn das Signal 'Φ,ο. das dem Gate der PMOSs Q\a und Ö14 für den zu lesenden Speicher zuzuführen ist, vom hohen zum niedrigen Pegel übergeht, um dadurch die PMOSs Qi₄ und Qu einzuschalten, die gemeinsame Daten-Leitung D₁ auf hohem Pegel gehalten und die gemeinsame Daten-Leitung D_c auf niedrigen Pegel gebracht, und zwar durch einen (nicht gezeigten) Haupt-Verstärker. Aus der Spannungsänderung der gemeinsamen Daten-Leitung D_n Dc ist die Information ersichtlich, die in der auszulesenden Speicher-Zelle gespeichert ist Da die Daten-Leitungen D₀ und D₀ sowie die gemeinsamen Daten-Leitungen Dc und D_c durch die PMOSs Qi₄ bzw. Qi₄ verbunden sind, ändert sich die Spannung der gemeinsamen Leitungen schneller als bei _Verwendung von NMOSs. Das heißt wenn das Signal^ von hohem auf niedrigen Pegel übergeht nimmt die Differenz zwischen der Source- und der Gate-Spannung der PMOSs Q14, Qi₄ zu, so daß der Leitwert der PMOSs Qi₄, Qi₄ zu, so

daß der Leitwert der PMOSs Qm. Qm abnimmt. Nach diesem Lese-Betrieb werden alle Signale in ihren Zustand zum Zeitpunkt des Voraufladens gemäß Fig.3 zurückgebracht. Auf diese Weise wird der Lese-Betrieb beendet.

Zum Speichern von Information in den Speicher-Zellen des erfindungsgemäßen Speichers wird in folgenden Schritten vorgegangen: Nachdem Information aus der Speicher-Zelle, in die Information einzuschreiben ist, wie oben beschrieben, ausgelesen worden ist, wird das auf den Lese-Betrieb bezogene Signal auf den Pegel im Zeitpunkt des Voraufladens zurückgebracht, nachdem die gemeinsame Daten-Leitung D₁. D_c mit Kv oder 0 V, entsprechend der einzuschreibenden Information von »1« oder »0«, beaufschlagt worden ist. Die Spannung der Daten-Leitung Do, Do wird in V_1x oder niedrigen Pegel, je nach einzuschreibender Information, geändert, und dann werden die mit dem Lese-Betrieb zusammenhängenden Signale sämtlich auf den Pegs! zum ZsU-punkt des Voraufladens zurückgebracht. Auf diese Weise ist der Schreib-Betrieb beendet.

F i g. 4 zeigt ein zweites Ausführungsbeispiel der Erfindung in bezug auf den Decodierer und den Treiber. Übereinstimmende Bauelemente von Fig.2 und 4 sind mit den gleichen Bezugszeichen versehen. Der Decodierer 20 in Fig.4 hat denselben Aufbau wie in Fig.2, jedoch ist der Treiber 10'₀i verschieden von dem in Fig. 2. Der Treiber 10'₀i für die Wort-Leitung W₀, W\ ist über einen NMOS Q45 mit der Ausgangsleitung 12C des Decodierers 20/4 verbunden, und das Entladen der Wort-Leitung erfolgt durch die NMOSs Q47, Q49 und das Signal <P_t. Das Signal Φ, geht vom niedrigen Pegel (0 V) zum hohen Pegel (Vcc) oder vom hohen Pegel (V_1x) zum niedrigen Pegel (0 V) zum Zeitpunkt über, wenn das Signal Φ_χ gemäß F i g. 3 seinen Pegel von hoch in niedrig bzw, von niedrig in hoch ändert.

Die Wort-Leitungen und die Pseudo-Wnrt-l.eitungen werden mit der Spannung V„ durch dieselbe Verriegelungsschaltung 30 wie in F i g. 2 voraufgeladen.

Die Ausgangs-Leitungen 12Λ, 125.12Cund 12Ddes Decodierers 20 werden auch auf V_n. voraufgeladen. Infolgedessen werden nach beendetem Voraufladen die Gates der NMOSs Q₄₇ in allen Treibern über die NMOSs <?45 auf V_lT- Vm(Q₄S) geiaden. Damit werden die NMOSs Q47 eingeschaltet, wenn das an die Sourcen angelegte Signal Φ, gleich 0 V ist. Entsprechend liegt das Gate des NMOS Q₄₉, der mit der Drain der NMOS Q47 verbunden ist, auf 0 V, so daß der N MOS Q₄₉ ausgeschaltet ist, während die NMOSs Q₄g und Q₅₄ eingeschaltet sind.

Wenn dann das Ausgangssignal des Decodierers 20 entsprechend den Adreß-Signalen sich ausbildet, wird die Ausgangsspannung der ersten und der zweiten Teil-Decodierer mit Ausnahme derTeil-Decodierer 2OA und 200 für die angesteuerte Wort-Leitung, z. B. W₀ und Wd, 0 V, werden die NMOSs Q₄₅ im Treiber, deren Sourcen mit diesen Teil-Decodierern für nicht-angesteuerte Wort-Leitungen verbunden sind, eingeschaltet, und wird die Gate-Spannung der NMOSs Q₄₇ für nichtangesteuerte Wort-Leitungen auf 0 über die NMOSs Q45, die eingeschaltet sind, und die NMOSs Q23—Q28. die eingeschaltet sind, im Decodierer 2OA entladen. Entsprechend werden die NMOSs Q₄₇, die mit den NMOSs Q₄s für nicht-angcsteuerte Wort-Leitungen verbunden sind, ausgeschaltet. Die NMOSs Q47 für die angesteuerten Wort-Leitungen, z. B. JV₀ und W_n, bleuen eingeschaltet Die Spannung der Signal-Leitung 12B, die nicht für die umzusteuernde Wort-Leitung W₀ vorgesehen ist.

wird auf 0 durch den Teil-Decodierer 2OC verringert. Daher bleibt der NMOS Qas für die Wort-Leitung VV₀ eingeschaltet, während der NMOS Q44 für die Wort-Leitung W\ ausgeschaltet ist.

Wenn das Signal Φ_χ den hohen Pegel (V_n.) annimmt, nachdem dieses Decodierer-Ausgangssignal sich gebildet hat, w]r_die Gate-Spannung des NMOS Q47 im Treiber IO'oi, 10'd viel größer als die urprüngliche Spannung Vcc— Vth{Qa5>, und zwar durch den sogenannten »bootstrap«-Effekt infolge der kapazitiven Kopplung der Signal-Leitung 14 mit dem Gate des NMOS Q₄₇, und wird der NMOS Q15 in diesen Treibern ausgeschaltet, während der NMOS Q₄₇ eingeschaltet wird. Entsprechend wird der NMOS Q₄₉ in diesen Treibern eingeschaltet.

Auf diese Weise wird die Spannung auf den angesteuerten Wort-Leitungen Wo und Wp, die mit der Source des NMOS Q₄₉ verbunden sind, auf niedrigen Pegel (O V) entladen. Die anderen Wort-Leitungen werden aui' der Spannung V-- durch die Verriegelunesschaltung 30 gehalten. Wie oben beschrieben, unterscheidet sich der Treiber IO'oi in F i g. 4 von dem in F i g. 2 darin, daß der Treiber IO'oi ausschließlich aus NMOS aufgebaut sein kann.

Außerdem ist es nicht notwendig, daß die Spannung auf der angesteuerten Wort-Leitung über die lange Leitung 14 mit großer Kapazität entladen wird.

Daher kann das Entladen auf der Wort-Leitung schneller als nach dem Ausführungsbeispiel von F i g. 2 vorgenommen werden.

F i g. 5 zeigt ein drittes Ausführungsbeispiel der Erfindung, bei der nur ein Paar Daten-Leitungen Do und D₀ abgebildet ist, obwohl in Wirklichkeit mehrere Paare Daten-Leitungen vorhanden sind.
Der Speicher von F i g. 5. wie in der US-PS 40 44 340 beschrieben, ist dadurch charakterisiert, daß ein Paar Daten-Leitungen D₀ und D₀ parallel und benachbart zueinander angeordnet ist, sowie die Speicher-Zelle und die Pseudo-Zelle sich nur an einer der beiden Schnittstellen zwischen jeder Wort-Leitung und jedem Paar Daten-Leitungen befinden.

In F ig. 5 haben die Speicher-Zelle MC die Pseudo-Zelle DMC der Vor-Verstärker PA, die gemeinsamen Daten-Leitungen D_cund D_n die Verriegelungsschaltung 30 und der Teil-Decodierer 2OA denselben Aufbau wie in F i g. 1 und 2 und dieselbe Betriebsweise.

Der Speicher von F i g. 5 unterscheidet sich von dem von F i g. 1 und 2 darin, daß der Teil-Decodierer 2OC zusätzliche NMOSs Q21 und Q₇, im dritten Teil-Decodierer 2OC von F i g. 2 besitzt und der Decodierer zum Ansteuern der Pseudo-Zellen-Wort-Leitungen IV_n und IV₀ aus dem Teil-Decodierer 2OC" und NMOSs Q₄₈ und Q54 besteht, also nicht den Decodierer 20ß für die Pseudo-Zelle gemäß F i g. 2 besitzt Der letztere Unterschied bedeutet, daß die Wort-Leitungen W₀ und W_D für die Pseudo-Wort-Leitung angesteuert werden, wenn die Adreß-Signale ä_a bzw. a₀ auf niedrigem Pegel liegen. Dieser Unterschied bewirkt jedoch keinen Unterschied im Ansteuern der Pseudo-Zellen-Wort-Leitung gegenüber dem Speicher von F i g. 2. Im Speicher von F i g. 5 werden die Adreß-Signale ao und ä₀ zum Ansteuern der Wort-Leitung für die Pseudo-Zelle verwendet, so daß der Decodierer einfach wird.

Dieser erörterte Unterschied besteht hinsichtlich der Haupt-Schaltungen der Speicher von Fig.5. \ und 2.

_o, Dieser Unterschied ermöglicht eine ausreichende Verringerung der Niedrig-Pegel-Spannung, die in die Speicher-Zelle MC einzuschreiben ist, wenn information in der Speicher-Zelle MCgespeichert ist

In Fig. 5. wenn Information in der Speicher-Zelle gespeichert wird, werden Voraufladen und Decodieren genauso vorgenommen wie beim Speicher von F i g 1, wobei die Spannung auf der angesteuerten Wort-Lei'ung, z. B. W₀. von V«. in 0 V geändert wird. Die Änderung dieser Worl-Leitungs-Spannung erlaubt das Lesen des Inhaltes der Speicher-Zelle MC. Bei diesem Ausführungsbeispiel ist eine Besonderheit, daß bei Erregung des Vor-Verstärkers PA das dafür benutzte Signal Φ% ein Einschalten des NMOS φι. C?2i gestattet, um die Spannung auf der Signal-Leitung \2A, 12ß auf 0 V konstant /.u halten. Auf diese Weise wird der NMOS ζλιβ. der eingeschaltet ist, und dann mit der Wort-Leitung Wo verbunden wird, ausgeschaltet, so daß die Wort-Leitung Wo in ihrem Potential »schwebt« (»floatet«).

Andererseits werden durch Einwirken des erregten Vor-Verstärkers PA die einen Gegenstücke aller Daten-Lciumgs-Paare auf V_IV gehalten, während die anderen Gegenstücke 0 V werden. Die Wort-Leitung WO ist mit allen Daten-Leitungen durch eine Streukapazität Co, Co gekoppelt. Wenn also die eine Hälfte aller Daten-Leitungen gleich 0 V wird, wird die Spannung an der Wort-Leitung Wo auf eine negative Spannung durch diese kapazitive Kopplung verringert. Jedoch wird die Spannung auf der Wort-Leitung Wo niemals kleiner als — Vth(Qas)- Wenn sie auf diesen Wert verringert würde, würde der NMOS <?48 eingeschaltet werden, so daß der Strom des Signals <P_X bei 0 V zur Wort-Leitung W₀ fließen könnte.

Unter diesen Bedingungen wird Information in der Speicher-Zelle MC gespeichert, die sich an der Schnittstelle zwischen der Daten-Leitung D₀ und der Wort-Leitung W₀ befindet. Daraus ergibt sich, daß, wenn die Daten-Leitung A) auf 0 V liegt, die Spannung an der Kapazität Q in der Speicher-Zelle MC von der Differenz zwischen der Mindest-Spannung — Vth(Qab) auf eier Wort-Leitung WO und der Schweliensparinung Vm(<?4) des PMOS Qa in der Speicher-Zelle abhängt. Das heißt, für

zeigt die Kapazität Ca im Speicher als eingeschrieben 0 V, während für

< I Vth(Qa)\
eine kleine positive Spannung

■eingeschrieben hat. Wenn also die Werte von VYw(CM und Vth(Qas) so benimmt werden, daß sie diesem genannten Zustand entsprechen, z.B. —1,0V bzw. 1,2 V oder —1,0 V bzw. 1,0 V, wird die in die Speicher-Zelle einzuschreibende Niedrig-Pegel-Spannung gleich OV. Entsprechend wird die Differenz zwischen der Hoch-Pegel-Spannung und der Niedrig-Pegel-Spannung. die in die Speicher-Zelle einzuschreiben ist, gleich V_1x (5 V). In den Speichern des ersten und des zweiten Ausführungsbeispiels, wie beschrieben, beträgt, da die Mindest-Spannung auf der Wort-Leitung 0 V ist, die in die Kapazität der Speicher-Zelle einzuschreibende Niedrig-Pegel-Spannung

I Vt₁₁(Qa)].
Daher wird die Differenz zwischen der Hoch-Pegd-Spannung und der Niedrig-Pegel-Spannung, die in die Speicher-Zelle einzuschreiben ist, gleich ca. 4 V. Der Speicher von F i g. 5 kann eine größere Spannungsdifferenz speichern, um schnell zu lesen, Betriebsstörungen zu vermeiden und den Auffrisch-Zyklus zu verlängern.

Die obigen Ausführungsbeispiele verwenden PMOSs für die Speicher-Zellen und NMOSs oder NMOSs und PMOSs in den peripheren Schaltungen wie beschrieben. Erfindungsgemäß ist es aber auch möglich, NMOSs für

ίο die Speicher-Zellen und PMOSs oder PMOSs und NMOSs in den peripheren Schaltungen einzusetzen. Das heißt, in jedem der oben beschriebenen Ausführungsbeispiele können alle NMOSs ersetzt werden ■durch PMOSs. alle PMOSs durch NMOSs, das Erdpo-Veniial durch die Versorgungs-Spannung Kv und die Spannung K_x durch Erdpotential. Außerdem wird ;in von niedrigem Pegel in hohen Pegel übergehender Impuls ersetzt durch einen Impuls, der von hohem Pegel in nieiirigen Fege! übergeht. Daher werden bei einem vierten Ausführungsbeispiel die_Signale Φρ, Φρ, die Adreß-Signale a, u.id die Signale Φ_χ und <£, durch die Signale ersetzt, die ihren Pegel gemäß F i g. 6a, 6b, 6c bzw. 6f ändern. Der Betrieb eines derart aufgebauten Schalte-s ist leicht anhand von F i g. 6 ersichtlich. Bei diesem Ausführuiigsbeispiel werden die Daten-Leitungen Do und Do durch das Vorauflade-Signal Φ_ρ auf niedrigen Pegel voraufgeladen, und auch die Spannung auf der Wort-Leitung wird auf niedrigen Pegel aufgeladen. Angesteuerte Wort-Leitungen, z. B. W₀ und Wo, haben Spannungen Φ\νο und Φντη, die vom niedrigen Pegel auf den hohen Pegel ansteigen, wodurch Information aus der Speicher-Zelle gelesen wird. Infolgedessen bleibt die Daten-Leitung Do auf O V, worauf die Spannung auf Kr durch den Vor-Verstärker erhöht wird, nachdem die Daten-Leitung Do ihre Spannung in einen Wert etwas über O V geändert hat.

Bei dissern Ausführuri^sbeispie! ist es such mö^crlich, die Geschwindigkeit, mit der Wort-Leitungen angesteuert werden, oder die Ges,hwindigkeit, mii der aus der Pseudo-Zelle gelesen wird, zu erhöhen, und zwar ähnlich, wie beim ersten Ausführungsbeispiel beschrieben. Die Spannung zwischen der Source und dem Gate des PMOS im Treiber, der die Änderung der Spannung auf der angesteuerten Wort-Leitung bewirkt, wird nicht geändert, d. h. ist unabhängig von der Spannungsänderung auf der Wort-Leitung. Da die Source und die Drain des NMOS in der Speicher-Zelle mit der Daten-Leitung bzw. der Kapazität verbunden sind, wenn die Spannung auf der Daten-Leitung, die mit der auszulesenden Zelle

so verbunden ist, sich entsprechend der in der auszulesenden Zelle gespeicherten Information ändert, nimmt die Spannung zwischen der Source und dem Gate des NMOS in der Speicher-Zelle bei Anstieg der Spannung auf der Wort-Leitung zu.

F i g. 7 zeigt einen Querschnitt des Speichers des ersten bis dritten Ausführungsbeispiels gemäß der Erfindung. Ein P-leitendes Si-Substrat 51 besitzt einen spezifischen Widerstand p_sub von ca. 40 Ω-cm und eine Dicke von 400 μηι. Auf diesem Substrat 51 ist eine N-leitende Wanne 52 mit einer Fremdstoff-Konzentration von ca. 10¹⁵—10¹⁶ cm-³ und einer Tiefe von 3—6 μΐη vergesehen, um darin Speicher-Zellen auszubilden. Der Speicher-Zellen-Abschnitt in der Substrat-Oberfläche oberhalb der N Wanne 52 hat P+-Schichten 53 und 54 mit einer Fremdstoff-Konzentration, die größer als die der N-Wanne 52 ist als Source- und Drain-Elektrode und ein Gate 55 aus einem guten Leiter wie polykristallinem Silizium, um einen Schait-PMOS zu bilden. Außerdem

hat der Speicher-Zellen-Anteil eine Gate-Elektrode 56, die auf Erdpotential vorgespannt ist, und eine Löcherinvertierte Schicht 57, um eine Kapazität dazwischen zu bilden, so daß eine Speicher-Zelle in Ein-Transistor-Bauweise entsteht. Obwohl mehrere derartige EinTransistor-Speicher-Zellen vorgesehen sind, ist der Einfachheit halber nur eine einzige Zelle gezeigt Bei diesem Aufbau ist die Gate-Elektrode 55 an einer Kontakt-Stelle 50 mit einer Wort-Leitung 62 aus Aluminium verbunden. Ähnlich bildet die P-Diffusions-Schicht 53 einen Teil der Daten-Leitung der P-Diffusions-Schicht Eine periphere Schaltung in der Oberfläche des P-Si-Suburats 51, wo sich nicht die N-Wanne 52 befindet besitzt einen PMOS-Bereich und einen NMOS-Bereich und Vw.

Vw = 2 V₀. - Vm(C₆₀) - VmiQb i).

10 die viel höher als V_1x ist

Bei der Konfiguration von F i g. 7 ist es möglich, die Diffusionsschichten 53 und 54 für Source und Drain der Speicher-Zelle wegzulassen, dafür aber eine Metall-Elektrode vorzusehen, um den Isolierfilm 68 auf der Diffusionsschicht 53 zur Oberfläche des Substrats 51 vorzusehen, von der Wort-Leitung 62 isoliert In diesem Fall wird eine Schottky-Diode zwischen dieser Metall-Elektrode und dem Substrat 51 ausgebildet wobei diese Metall-Elektrode mit der Daten-Leitung verbunden ist. darin ausgebildet einen Decodierer, einen Treiber, einen 15 Auf diese Weise fällt die Herstellung der Diffusions-Vor-Verstärker od.dgL In Fig.7 sind ein einzelner schichten53und54weg.

Wie bereits gesagt, ist eine Speicher-Zelle in der Wanne 52 vorgesehen und ist der Übergang zwischen der Wanne 52 und dem Substrat 51 rückwärts-vorge-

ate-Elektrode 60 auf der Substrat- 20 spannt durch eine vorgegebene Spannung, so daß F.Iek-Schicht durch einen Isolierstoff 68 hindurch vorgesehen tronen und Löcher, die im SuDStrat 51 außerhalb der ist. Die Source 58 und die Drain 59 sind mit niederohmi- Wanne 52 durch Einwirken von «-Strahlen erzeugt wergen Elektroden-Werkstoffen 61 und 62 und das Gate 60 den, nicht in die Wanne 52 eindringen können. Daher mit einem niederohmigen Elektroden-Werkstoff 63 ver- wird die im Kapazitäts-Bereich der Speicher-Zelle gebunden. Der PMOS ist in einer N-Wanne 70 im P-Sub- 25 speicherte Information niemals durch Elektronen und strat 51 vorgesehen und besitzt PSchichten 71 und 72 Löcher zerstört Im obigen Ausführungsbeispiel ist der a!s Source bzw. Drain und eine Gate- Elektrode 73.

NMOS und ein einzelner PMOS~abgebildet Der NMOS ist im P-Substrat 51 vorgesehen, wobei N-Schichten 58 und 59 seine Source- und seine Drain-Elektrode bilden.

eine Gat

30

45

Der PMOS und der NMOS wie eben beschrieben, sind zu einer komplementären MOS-Schaltung (CMOS) zusammengeschaltet

Die Wanne 70 ist erforderlich, um mit einer Spannung beaufschlagt zu werden, die gleich der oder höher als die an der Source-Elektrode 71 anzulegende Spannung ist. jedoch ist hier eine P-Schicht 74 mit der Source-Elektrode 71 durch einen Leiter 75 aus Aluminium od. dgl. verbunden, so daß die Wanne 70 mit derselben Spannung wie die Source-Elektrode 71 beaufschlagt wird. An der N-Wanne 52 wird bei Betrieb der Schaltung eine Spannung Vn,. die größer als die Spannung V₁₁ ist. über Elektroden 64 und eine N-Schicht 65 angelegt. Wenn der Speicher-Schaltung Leistung zugeführt wird, arbeiten eine Elektrode 66. an der V_lV angelegt wird, und eine Schottky-Diode 67. ausgebildet an der Grenzfläche zwischen der Elektrode 66 und der N-Wanne 52. zusammen, um das Potential der N-Wanne 52 bei zunehmender Source-Spannung V₁₁ verzögerungsfrei zu erhöhen Infolgedessen steigert die P--Schicht 53 des PNH-1 ransistors. der von der Diffusionsschicht 53. der Wanne 52 und dem Substrat 51 gebildet ist. schnell sein Potential auf einen Wert oberhalb des Potentials der N-Wanne 52. so daß ein stärkerer Stromfluß zwischen der P- Schicht 53 und dem P Substrat 51 verhindert wird, welcher Strom an sich durch die Vorwärts-Vorspannung des P * N-Übergangs dazwischen verursacht wird. Zusatzlich wird bei Betrieb des Speichers die Spannung Vu bedeutend hoher als V_n bemessen, so daß der PNP-Transistor an einer Vorwärts-Spannung gehindert wird. Außerdem sind vorhanden ein Zwischenschicht-isolierfilm 68 untl ein Oxid hoher Bereich 69. Am Substrat 51 wird —3 V angelegt.

Die Spannung VV wird durch die Schaltung gemäß F i g. 8 erzeugt. Ein Oszillator 80 in F i g. 8 erzeugt eine Folge von Impulsen mit niedrigem und hohem Pegel von 0 bzw. V_n-V und speist diese in einen Gleichrichter ein, der aus einer Kapazität Cm sowie NMOSs Qm und C?ri besteht. Der NMOS Qm des Gleichrichters ist an seiner Drain mit V_n- beaufschlagt. Der NMOS Qm erzeugt an seiner Source folgende Ausgangsspannung PMOS zur Ausbildung der peripheren Schaltung in der Wanne 70 vorgesehen, die zusätzliche zur Wanne 52 vorhanden ist.

Durch das gesonderte Vorsehen einer Wanne für die Speicher-Zelle und einer Wanne für die periphere Schaltung wird verhindert, daß beim Betrieb der peripheren Schaltung erzeugtes Rauschen in die Daten-Leitung des Speicher-Zellen-Anteils eingekoppelt wird. Wenn jedoch das so bedingte Rauschen verringert werden kann, kann der PMOS für die periphere Schaltung auch innerhalb der Wanne 52 für die Speicher-Zelle vorgesehen sein.

Der im obigen Ausführungsbeispiel verwendete Metalloxid-Feldeffekt-Transistor kann durch einen Übergangs-Feldeffekt-Transistor oder einen Feldeffekt-Transistor mit Schottky-Gate ersetzt werden.

Der dynamische Speicher gemäß der Erfindung verhindert also auch eine Zerstörung von Information durch einwirkende α-Strahlen, ganz abgesehen von der schnelleren Speicher-Ansteuerung.

Hierzu 7 Blau Zeichnungen

Claims (1)

1. Patentansprüche:
   1. Dynamischer monolithischer Speicher mit

   mehreren Daten-Leitungen,
   mehreren Wort- Leitungen und mehreren Speicher-Zellen an den Schnittstellen zwischen den Daten-Leitungen und den Wort-Leitungen,