JP3068389B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にメモリセルの保持内容を差動出力により導出する一
対のデータ線を有する半導体記憶装置に関する。
特にメモリセルの保持内容を差動出力により導出する一
対のデータ線を有する半導体記憶装置に関する。
【０００２】
【従来の技術】図５には従来の半導体記憶装置の構成が
示されている。この図の構成は、スタティックメモリに
バイポーラ差動アンプ回路を設けたものであり、１ビッ
ト分が示されている。図において、従来の半導体記憶装
置は、ワード線により選択されることによりディジット
線Ｄ及びＤＢにデータを出力するメモリセルＭＣと、こ
のメモリセルＭＣの出力を増幅してマルチプレクサを兼
ねたアンプ回路ＭＵＸに与えるセンスアンプ回路ＦＳと
を含んで構成されている。なお、Ｒ１，Ｒ２はプルアッ
プ抵抗である。
示されている。この図の構成は、スタティックメモリに
バイポーラ差動アンプ回路を設けたものであり、１ビッ
ト分が示されている。図において、従来の半導体記憶装
置は、ワード線により選択されることによりディジット
線Ｄ及びＤＢにデータを出力するメモリセルＭＣと、こ
のメモリセルＭＣの出力を増幅してマルチプレクサを兼
ねたアンプ回路ＭＵＸに与えるセンスアンプ回路ＦＳと
を含んで構成されている。なお、Ｒ１，Ｒ２はプルアッ
プ抵抗である。
【０００３】この回路の構成を詳細に説明する。
【０００４】複数個存在するメモリセルの内、ワード線
ＷＬと一対のディジット線Ｄ，ＤＢとにより選択された
メモリセルＭＣの情報がディジット線Ｄ，ＤＢ上の差動
電圧信号としてバイポーラ差動センスアンプ回路ＦＳに
入力される。センスアンプ回路ＦＳはベース入力のバイ
ポーラトランジスタ（ＢｉｐＴｒ）Ｑ１１，Ｑ１２及び
定電流用のｎチャンネル型ＭＯＳトランジスタ（ｎＭＯ
ＳＴｒ）Ｍ１１，Ｍ１２からなるエミッタフォロワ回路
を有する。そして、一対のデータ線Ｗ，ＷＢへの出力
が、エミッタ共通の差動増幅回路を構成するＢｉｐＴｒ
Ｑ１３，Ｑ１４のそれぞれのベースに入力される。これ
らＢｉｐＴｒの共通エミッタには定電流用のｎＭＯＳＴ
ｒＭ１３が接続されており、それぞれのコレクタから出
力信号が差電流の形で出力される。
ＷＬと一対のディジット線Ｄ，ＤＢとにより選択された
メモリセルＭＣの情報がディジット線Ｄ，ＤＢ上の差動
電圧信号としてバイポーラ差動センスアンプ回路ＦＳに
入力される。センスアンプ回路ＦＳはベース入力のバイ
ポーラトランジスタ（ＢｉｐＴｒ）Ｑ１１，Ｑ１２及び
定電流用のｎチャンネル型ＭＯＳトランジスタ（ｎＭＯ
ＳＴｒ）Ｍ１１，Ｍ１２からなるエミッタフォロワ回路
を有する。そして、一対のデータ線Ｗ，ＷＢへの出力
が、エミッタ共通の差動増幅回路を構成するＢｉｐＴｒ
Ｑ１３，Ｑ１４のそれぞれのベースに入力される。これ
らＢｉｐＴｒの共通エミッタには定電流用のｎＭＯＳＴ
ｒＭ１３が接続されており、それぞれのコレクタから出
力信号が差電流の形で出力される。
【０００５】また、ｎＭＯＳＴｒＭ１１，Ｍ１２，Ｍ１
３のゲート端子には、このセンスアンプ回路ＦＳを選択
するための選択信号ＹＳが印加されている。センスアン
プ回路ＦＳからの出力は電流電圧変換アンプ回路ＭＵＸ
にて選択、レベル調整され読出し情報として出力され
る。
３のゲート端子には、このセンスアンプ回路ＦＳを選択
するための選択信号ＹＳが印加されている。センスアン
プ回路ＦＳからの出力は電流電圧変換アンプ回路ＭＵＸ
にて選択、レベル調整され読出し情報として出力され
る。
【０００６】次に、かかる構成とされた半導体記憶装置
の動作を説明する。最高電位ＶCC付近の動作電圧にある
ディジット線Ｄ，ＤＢ上に表れるメモリセルＭＣからの
電圧振幅は、数１０〜数１００ｍＶの微小電圧である。
これを入力とするセンスアンプ回路ＦＳは、まずｎＭＯ
ＳＴｒＭ１１，Ｍ１２からなるレベルシフト用のエミッ
タフォロワ回路を介すことで約０．８Ｖ低い電圧にそれ
ぞれ変換し、データ線Ｗ，ＷＢへの出力信号としてＢｉ
ｐＴｒＱ１３及びＱ１４による差動増幅回路に入力され
る。
の動作を説明する。最高電位ＶCC付近の動作電圧にある
ディジット線Ｄ，ＤＢ上に表れるメモリセルＭＣからの
電圧振幅は、数１０〜数１００ｍＶの微小電圧である。
これを入力とするセンスアンプ回路ＦＳは、まずｎＭＯ
ＳＴｒＭ１１，Ｍ１２からなるレベルシフト用のエミッ
タフォロワ回路を介すことで約０．８Ｖ低い電圧にそれ
ぞれ変換し、データ線Ｗ，ＷＢへの出力信号としてＢｉ
ｐＴｒＱ１３及びＱ１４による差動増幅回路に入力され
る。
【０００７】ここで、データ線Ｗ，ＷＢの差電圧はディ
ジット線Ｄ，ＤＢと同じ微小な振幅のため、感度の高い
バイポーラトランジスタを用いた差動増幅回路を用いる
ことが効果的な回路構成となる。ｎＭＯＳＴｒからなる
エミッタフォロワ回路を挿入する理由は、差動増幅回路
に適した入力電圧にするためと、ディジット線からみえ
る差動増幅回路までの信号線負荷を電気的に切離すため
である。
ジット線Ｄ，ＤＢと同じ微小な振幅のため、感度の高い
バイポーラトランジスタを用いた差動増幅回路を用いる
ことが効果的な回路構成となる。ｎＭＯＳＴｒからなる
エミッタフォロワ回路を挿入する理由は、差動増幅回路
に適した入力電圧にするためと、ディジット線からみえ
る差動増幅回路までの信号線負荷を電気的に切離すため
である。
【０００８】差動アンプの出力は各Ｔｒのコレクタ端子
から差電流となりアンプ回路ＭＵＸに入力されるのであ
り、複数個の増幅回路の中で選択された回路のみに定電
流を流すことで、情報の選択及び伝達を実現している。
もちろん、この差電流出力の元となる電流は差動アンプ
の定電流回路（ＴｒＭ１３）であるが、非選択時にはエ
ミッタフォロワ回路の定電流回路もオフにすることで消
費電流の削減を行っている。このようにしなければ多数
存在する差動アンプ回路の全てのエミッタフォロワに電
流が流れ、半導体装置全体の消費電力が大幅に増大して
しまうからである。
から差電流となりアンプ回路ＭＵＸに入力されるのであ
り、複数個の増幅回路の中で選択された回路のみに定電
流を流すことで、情報の選択及び伝達を実現している。
もちろん、この差電流出力の元となる電流は差動アンプ
の定電流回路（ＴｒＭ１３）であるが、非選択時にはエ
ミッタフォロワ回路の定電流回路もオフにすることで消
費電流の削減を行っている。このようにしなければ多数
存在する差動アンプ回路の全てのエミッタフォロワに電
流が流れ、半導体装置全体の消費電力が大幅に増大して
しまうからである。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、センスアンプ回路ＦＳの制御信号
ＹＳにより選択された時にエミッタフォロワ回路による
定電流が流れ始める。したがって、差動アンプの入力信
号であるエミッタフォロワ回路のデータ線Ｗ，ＷＢの電
位が確定した後に差動アンプが動作することとなる。
記憶装置においては、センスアンプ回路ＦＳの制御信号
ＹＳにより選択された時にエミッタフォロワ回路による
定電流が流れ始める。したがって、差動アンプの入力信
号であるエミッタフォロワ回路のデータ線Ｗ，ＷＢの電
位が確定した後に差動アンプが動作することとなる。
【００１０】一方、非選択状態で定電流なしとなったエ
ミッタフォロワ回路は、ＢｉｐＴｒＱ１１及びＱ１２が
オフし電位が固定されない状態になっている。これはデ
ータ線Ｗ，ＷＢ上に最後に読出された電位情報が残って
いるか、若しくはノイズ等により未確定の電位になって
いること、すなわちフローティング状態であることを表
しており、その後の選択状態でデータ線Ｗ，ＷＢが正常
な読出し情報を確定するまでに遅延時間が発生してしま
う。
ミッタフォロワ回路は、ＢｉｐＴｒＱ１１及びＱ１２が
オフし電位が固定されない状態になっている。これはデ
ータ線Ｗ，ＷＢ上に最後に読出された電位情報が残って
いるか、若しくはノイズ等により未確定の電位になって
いること、すなわちフローティング状態であることを表
しており、その後の選択状態でデータ線Ｗ，ＷＢが正常
な読出し情報を確定するまでに遅延時間が発生してしま
う。
【００１１】近年のメモリ集積度の向上は、このエミッ
タフォロワ回路の信号線の負荷容量の増加により電位確
定時間の増大をもたらしており、高速動作を実現する上
で大きな障害になるという欠点がある。
タフォロワ回路の信号線の負荷容量の増加により電位確
定時間の増大をもたらしており、高速動作を実現する上
で大きな障害になるという欠点がある。
【００１２】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は選択時における電
位確定時間を短縮することのできる半導体記憶装置を提
供することである。
めになされたものであり、その目的は選択時における電
位確定時間を短縮することのできる半導体記憶装置を提
供することである。
【００１３】
【課題を解決するための手段】本発明による半導体記憶
装置は、第１の活性化制御信号が入力され、第１の活性
化制御信号の電圧より小さい定電圧を用いて、第１の活
性化制御信号を第１の活性化制御信号より低い電圧レベ
ルにレベルシフトし、第２の活性化制御信号を出力する
レベル変換回路と、一対のデータ線のそれぞれにベース
が接続された一対の第１のバイポーラトランジスタを含
む差動回路を有し、一対のデータ線の差動信号を検出増
幅し、第２の活性化制御信号により活性または非活性に
制御される増幅手段と、一対のデータ線にそれぞれ接続
され、増幅手段の非活性時に第２の活性化制御信号によ
りオフに制御されて電流を流さず、増幅手段の活性時に
定電流を流す複数の定電流源と、一対のディジット線が
ベースにそれぞれ接続され、一対のデータ線がエミッタ
にそれぞれ接続された一対の第２のバイポーラトランジ
スタと、第１の活性化制御信号が入力され、増幅手段が
選択された後も一対のデータ線を同電位にしディジット
線のデータの切換タイミングに合わせて一対のデータ線
の短絡手段を短絡解除する第３の活性化制御信号を該短
絡手段に出力する遅延回路とを有することを特徴とす
る.
装置は、第１の活性化制御信号が入力され、第１の活性
化制御信号の電圧より小さい定電圧を用いて、第１の活
性化制御信号を第１の活性化制御信号より低い電圧レベ
ルにレベルシフトし、第２の活性化制御信号を出力する
レベル変換回路と、一対のデータ線のそれぞれにベース
が接続された一対の第１のバイポーラトランジスタを含
む差動回路を有し、一対のデータ線の差動信号を検出増
幅し、第２の活性化制御信号により活性または非活性に
制御される増幅手段と、一対のデータ線にそれぞれ接続
され、増幅手段の非活性時に第２の活性化制御信号によ
りオフに制御されて電流を流さず、増幅手段の活性時に
定電流を流す複数の定電流源と、一対のディジット線が
ベースにそれぞれ接続され、一対のデータ線がエミッタ
にそれぞれ接続された一対の第２のバイポーラトランジ
スタと、第１の活性化制御信号が入力され、増幅手段が
選択された後も一対のデータ線を同電位にしディジット
線のデータの切換タイミングに合わせて一対のデータ線
の短絡手段を短絡解除する第３の活性化制御信号を該短
絡手段に出力する遅延回路とを有することを特徴とす
る.
【００１４】本発明による他の半導体記憶装置は、前述
の半導体記憶装置の構成に加えて、複数の定電流源が、
複数のＭＯＳトランジスタである。
の半導体記憶装置の構成に加えて、複数の定電流源が、
複数のＭＯＳトランジスタである。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明による半導体記憶装置の第１
の実施例の主要部の構成を示す回路図であり、図５と同
等部分は同一符号により示されている。
の実施例の主要部の構成を示す回路図であり、図５と同
等部分は同一符号により示されている。
【００１７】本実施例の回路が従来のものと異なる点
は、選択信号ＹＳをゲート入力としたｐチャンネル型Ｍ
ＯＳＴｒＭ１４がデータ線Ｗ，ＷＢ間に挿入されている
点である。このＴｒＭ１４によって非選択時にデータ線
Ｗとデータ線ＷＢとを短絡することにより、フローティ
ング状態が生じないようにするのである。
は、選択信号ＹＳをゲート入力としたｐチャンネル型Ｍ
ＯＳＴｒＭ１４がデータ線Ｗ，ＷＢ間に挿入されている
点である。このＴｒＭ１４によって非選択時にデータ線
Ｗとデータ線ＷＢとを短絡することにより、フローティ
ング状態が生じないようにするのである。
【００１８】かかる構成において、最高電位ＶCC付近の
動作電圧にあるディジット線Ｄ，ＤＢ上に表れるメモリ
セルからの電圧振幅は、数１０〜数１００ｍＶの微小電
圧である。これを入力とするセンスアンプ回路は、まず
レベルシフト用のエミッタフォロワ回路を介すことで約
０．８Ｖ低い電圧にそれぞれ変換し、データ線Ｗ，ＷＢ
の信号として差動アンプに入力される。このとき、デー
タ線Ｗ，ＷＢ間に存在するＴｒＭ１４は選択時にオフの
ため影響を与えない。
動作電圧にあるディジット線Ｄ，ＤＢ上に表れるメモリ
セルからの電圧振幅は、数１０〜数１００ｍＶの微小電
圧である。これを入力とするセンスアンプ回路は、まず
レベルシフト用のエミッタフォロワ回路を介すことで約
０．８Ｖ低い電圧にそれぞれ変換し、データ線Ｗ，ＷＢ
の信号として差動アンプに入力される。このとき、デー
タ線Ｗ，ＷＢ間に存在するＴｒＭ１４は選択時にオフの
ため影響を与えない。
【００１９】ＴｒＱ１３及びＱ１４からなるバイポーラ
差動増幅回路はＴｒＭ１３により供給される定電流を、
ベース入力された微小電圧差によりどちらかのコレクタ
電流として出力する。そして、複数個のセンスアンプ回
路の中で選択された回路をイネーブル制御するための選
択信号ＹＳのみをハイレベルにし、定電流を流すことで
メモリセルからの情報の選択及び伝達を実現している。
差動増幅回路はＴｒＭ１３により供給される定電流を、
ベース入力された微小電圧差によりどちらかのコレクタ
電流として出力する。そして、複数個のセンスアンプ回
路の中で選択された回路をイネーブル制御するための選
択信号ＹＳのみをハイレベルにし、定電流を流すことで
メモリセルからの情報の選択及び伝達を実現している。
【００２０】また、選択信号ＹＳがロウレベルとなる非
選択時には、差動アンプの電流の他にエミッタフォロワ
回路の定電流用のｎＭＯＳＴｒもオフになり、消費電流
の削減を行っている。このとき、エミッタフォロワ回路
のＱ１１，Ｑ１２もオフになるため、出力Ｗ，ＷＢには
オン時の最終電位が保存されることになる。しかし、非
選択時はｐＭＯＳＴｒＭ１４がオンするため、エミッタ
フォロワ回路のデータ線Ｗ，ＷＢ同士は短絡され同電位
に設定される。
選択時には、差動アンプの電流の他にエミッタフォロワ
回路の定電流用のｎＭＯＳＴｒもオフになり、消費電流
の削減を行っている。このとき、エミッタフォロワ回路
のＱ１１，Ｑ１２もオフになるため、出力Ｗ，ＷＢには
オン時の最終電位が保存されることになる。しかし、非
選択時はｐＭＯＳＴｒＭ１４がオンするため、エミッタ
フォロワ回路のデータ線Ｗ，ＷＢ同士は短絡され同電位
に設定される。
【００２１】つまり、非選択時にデータ線Ｗ，ＷＢを完
全な中間データ状態にすることで、次の選択状態に入っ
たときに前データの影響をなくしているのである。これ
により、読出すべきデータの電位差が即座に発生できる
ようになる。なお、ＴｒＭ１４のトランジスタサイズ
は、データ線Ｗ，ＷＢの微小振幅電圧分を選択周期であ
るサイクル時間内で動かす能力があればよいので、大き
なサイズは必要ない。よって、このトランジスタが付加
されたことによる遅れはほとんど生じない。
全な中間データ状態にすることで、次の選択状態に入っ
たときに前データの影響をなくしているのである。これ
により、読出すべきデータの電位差が即座に発生できる
ようになる。なお、ＴｒＭ１４のトランジスタサイズ
は、データ線Ｗ，ＷＢの微小振幅電圧分を選択周期であ
るサイクル時間内で動かす能力があればよいので、大き
なサイズは必要ない。よって、このトランジスタが付加
されたことによる遅れはほとんど生じない。
【００２２】次に、本発明の第２の実施例による半導体
記憶装置について図２の回路図を参照して説明する。
記憶装置について図２の回路図を参照して説明する。
【００２３】この図２において、図１，図５と同等部分
は同一符号により示されている。
は同一符号により示されている。
【００２４】本例では、読出されたディジット線Ｄ，Ｄ
Ｂ上の信号はセンスアンプ回路ＦＳに入力されるが、エ
ミッタフォロワ回路はディジット線Ｄ，ＤＢをベース入
力とするＢｉｐＴｒＱ１１，Ｑ１２の他にも複数個のＢ
ｉｐＴｒをエミッタ共通にそれぞれ接続した構成をとっ
ている。
Ｂ上の信号はセンスアンプ回路ＦＳに入力されるが、エ
ミッタフォロワ回路はディジット線Ｄ，ＤＢをベース入
力とするＢｉｐＴｒＱ１１，Ｑ１２の他にも複数個のＢ
ｉｐＴｒをエミッタ共通にそれぞれ接続した構成をとっ
ている。
【００２５】つまり、周知のワイヤードオア論理接続と
なっており、出力のデータ線Ｗ，ＷＢにはより大きな負
荷容量が付加される回路構成である。このような場合は
データ線Ｗ，ＷＢに残っている前選択のデータによる影
響は更に大きくなる。そこで、選択時により高速にデー
タ読出しができるように、データ線Ｗ，ＷＢ間にｐＭＯ
ＳＴｒＭ１４を加える他、データ線Ｗ，ＷＢの選択時の
電位に設定した定電圧回路による定電位ＷＳＬとの間に
それぞれｐＭＯＳＴｒＭ１５及びＭ１６を挿入した構成
である。
なっており、出力のデータ線Ｗ，ＷＢにはより大きな負
荷容量が付加される回路構成である。このような場合は
データ線Ｗ，ＷＢに残っている前選択のデータによる影
響は更に大きくなる。そこで、選択時により高速にデー
タ読出しができるように、データ線Ｗ，ＷＢ間にｐＭＯ
ＳＴｒＭ１４を加える他、データ線Ｗ，ＷＢの選択時の
電位に設定した定電圧回路による定電位ＷＳＬとの間に
それぞれｐＭＯＳＴｒＭ１５及びＭ１６を挿入した構成
である。
【００２６】すなわち、本例のようにワイヤードオア回
路を有しデータ線に大きな負荷容量が付加される回路構
成であっても、センスアンプ回路をＢｉｐＴｒによって
構成しているので、ＭＯＳＴｒのみで構成する場合より
高速な読出しが可能となるのである。そして、ＢｉｐＴ
ｒによってセンスアンプ回路を構成しているため、ＭＯ
ＳＴｒ構成による場合に比して増幅能力が高く、センス
アンプ回路への入力信号レベルがＭＯＳＴｒ構成の場合
の１／１０〜１／１００で良いのである。入力信号レベ
ルがＭＯＳＴｒ構成の場合に比して小さくて良いため、
たとえプリチャージのレベルが異なってもセンスアンプ
回路からの出力速度にバラツキが発生しない。
路を有しデータ線に大きな負荷容量が付加される回路構
成であっても、センスアンプ回路をＢｉｐＴｒによって
構成しているので、ＭＯＳＴｒのみで構成する場合より
高速な読出しが可能となるのである。そして、ＢｉｐＴ
ｒによってセンスアンプ回路を構成しているため、ＭＯ
ＳＴｒ構成による場合に比して増幅能力が高く、センス
アンプ回路への入力信号レベルがＭＯＳＴｒ構成の場合
の１／１０〜１／１００で良いのである。入力信号レベ
ルがＭＯＳＴｒ構成の場合に比して小さくて良いため、
たとえプリチャージのレベルが異なってもセンスアンプ
回路からの出力速度にバラツキが発生しない。
【００２７】ＴｒＭ１５及びＭ１６のゲートにはＴｒＭ
１４と同様に選択信号ＹＳを入力することで、非選択時
にのみＴｒＭ１５及びＭ１６がオン状態となる。このと
き、データ線Ｗ，ＷＢは定電位ＷＳＬにより電位固定さ
れるため、外部からのノイズ等により電位が変動するこ
とがない。よって、次の選択時には動作電位領域までの
動作は伴わず、すぐに電位情報を出力し始めることがで
きる。
１４と同様に選択信号ＹＳを入力することで、非選択時
にのみＴｒＭ１５及びＭ１６がオン状態となる。このと
き、データ線Ｗ，ＷＢは定電位ＷＳＬにより電位固定さ
れるため、外部からのノイズ等により電位が変動するこ
とがない。よって、次の選択時には動作電位領域までの
動作は伴わず、すぐに電位情報を出力し始めることがで
きる。
【００２８】また、この実施例においては、定電位ＷＳ
Ｌを発生するための定電圧回路は電圧ＶCCからダイオー
ドＤＩの順方向電圧だけ降下した値に設定されるように
なっている。さらに、選択信号ＹＳはデコーダ信号ＤＥ
Ｃと本装置の内部又は外部で生成される同期信号ＣＬＫ
との論理積により生成される。
Ｌを発生するための定電圧回路は電圧ＶCCからダイオー
ドＤＩの順方向電圧だけ降下した値に設定されるように
なっている。さらに、選択信号ＹＳはデコーダ信号ＤＥ
Ｃと本装置の内部又は外部で生成される同期信号ＣＬＫ
との論理積により生成される。
【００２９】この回路の電位変化の動作例について図３
の波形図を参照して説明する。図には選択信号ＹＳがサ
イクル時間Ｔcyc をおいて非選択状態のレベルから再び
選択状態のレベルになる動作が示されている。
の波形図を参照して説明する。図には選択信号ＹＳがサ
イクル時間Ｔcyc をおいて非選択状態のレベルから再び
選択状態のレベルになる動作が示されている。
【００３０】ディジット線Ｄ，ＤＢは電圧Ｖcc＝５Ｖ付
近にて１００ｍＶ差で動作するが、図示されているよう
に非選択時にディジット線ＤとＤＢとのデータが切換わ
ってもＶcc−０．８Ｖ付近のデータ線Ｗ，ＷＢにはこの
データは表れない。
近にて１００ｍＶ差で動作するが、図示されているよう
に非選択時にディジット線ＤとＤＢとのデータが切換わ
ってもＶcc−０．８Ｖ付近のデータ線Ｗ，ＷＢにはこの
データは表れない。
【００３１】従来回路では選択信号ＹＳがディセーブル
状態になるとＢｉｐＴｒの電流減少によりデータ線Ｗ，
ＷＢの信号は大きな時定数によってゆっくり上昇する
（Ａ）。しかし、この場合、選択時の電位差は保たれた
ままである。従って、次の選択状態の時（選択信号ＹＳ
がイネーブル）は前データから、新たに選択されたディ
ジット線Ｄ，ＤＢが逆データになるまでの反転時間が必
要になる（ｔＤ２）。
状態になるとＢｉｐＴｒの電流減少によりデータ線Ｗ，
ＷＢの信号は大きな時定数によってゆっくり上昇する
（Ａ）。しかし、この場合、選択時の電位差は保たれた
ままである。従って、次の選択状態の時（選択信号ＹＳ
がイネーブル）は前データから、新たに選択されたディ
ジット線Ｄ，ＤＢが逆データになるまでの反転時間が必
要になる（ｔＤ２）。
【００３２】これに対し、本実施例では非選択状態（選
択信号ＹＳがディセーブル）になった直後にデータ線
Ｗ，ＷＢはｐＭＯＳＴｒＭ１４により短絡されると共
に、ｐＭＯＳＴｒＭ１５及び１６によりハイレベル側に
同電位固定される（Ｂ）。そのため、次の選択時には選
択直後に選択データの電位差が発生することがわかる
（ｔＤ１）。本例の回路によればセンスアンプ回路の選
択時からアンプ回路ＭＵＸに出力するまでの時間にし
て、従来回路と比較して２０〜５０％の速度改善が実現
できている。
択信号ＹＳがディセーブル）になった直後にデータ線
Ｗ，ＷＢはｐＭＯＳＴｒＭ１４により短絡されると共
に、ｐＭＯＳＴｒＭ１５及び１６によりハイレベル側に
同電位固定される（Ｂ）。そのため、次の選択時には選
択直後に選択データの電位差が発生することがわかる
（ｔＤ１）。本例の回路によればセンスアンプ回路の選
択時からアンプ回路ＭＵＸに出力するまでの時間にし
て、従来回路と比較して２０〜５０％の速度改善が実現
できている。
【００３３】次に、本発明の第３の実施例による半導体
記憶装置について図４の回路図を参照して説明する。
記憶装置について図４の回路図を参照して説明する。
【００３４】この図４において、図１，図２，図５と同
等部分は同一符号により示されている。
等部分は同一符号により示されている。
【００３５】図において、本例の半導体記憶装置では、
選択信号ＹＳの電圧レベルをレベルシフトして他の電圧
レベルに変換するためのレベル変換回路ＬＣが設けられ
ている。レベルシフト回路ＬＣは、ｎＭＯＳＴｒＭ１７
及びＭ１８と、ＴｒＭ１８のゲートに反転信号を与える
ためのインバータ回路ＩＮＶを有している。なお、定電
圧ＶＢは電圧Ｖccより小さいものとする。
選択信号ＹＳの電圧レベルをレベルシフトして他の電圧
レベルに変換するためのレベル変換回路ＬＣが設けられ
ている。レベルシフト回路ＬＣは、ｎＭＯＳＴｒＭ１７
及びＭ１８と、ＴｒＭ１８のゲートに反転信号を与える
ためのインバータ回路ＩＮＶを有している。なお、定電
圧ＶＢは電圧Ｖccより小さいものとする。
【００３６】かかる構成において、ＢｉｐＴｒＱ１３及
びＱ１４を含むセンスアンプ回路を選択するための選択
信号ＹＳは、レベル変換回路ＬＣを介してエミッタフォ
ロワ及び差動増幅回路のｎＭＯＳＴｒ電流源に入力され
る。レベルシフト回路ＬＣは定電圧ＶＢと最低電位ＶEE
との間に設けられたｎＭＯＳＴｒＭ１７及びＭ１８から
なるスイッチ回路を有している。そして、ＴｒＭ１７の
ゲートには選択信号ＹＳが入力され、ＴｒＭ１８のゲー
トにはその反転信号が入力される。
びＱ１４を含むセンスアンプ回路を選択するための選択
信号ＹＳは、レベル変換回路ＬＣを介してエミッタフォ
ロワ及び差動増幅回路のｎＭＯＳＴｒ電流源に入力され
る。レベルシフト回路ＬＣは定電圧ＶＢと最低電位ＶEE
との間に設けられたｎＭＯＳＴｒＭ１７及びＭ１８から
なるスイッチ回路を有している。そして、ＴｒＭ１７の
ゲートには選択信号ＹＳが入力され、ＴｒＭ１８のゲー
トにはその反転信号が入力される。
【００３７】選択信号ＹＳはデータ線Ｗ，ＷＢの短絡用
のｐＭＯＳＴｒＭ１４のゲートにも入力されるが、その
途中には遅延回路ＤＬが挿入されている。この遅延回路
ＤＬの遅延時間を調整することにより、センスアンプ回
路からの読出し動作をより高速化することができる。
のｐＭＯＳＴｒＭ１４のゲートにも入力されるが、その
途中には遅延回路ＤＬが挿入されている。この遅延回路
ＤＬの遅延時間を調整することにより、センスアンプ回
路からの読出し動作をより高速化することができる。
【００３８】つまり、レベル変換回路ＬＣを設けた場合
には、ＴｒＭ１３がオンするタイミングがズレてしま
う。したがって、場合によっては、ディジット線Ｄ，Ｄ
Ｂからデータ線Ｗ，ＷＢへのデータ入力タイミングが選
択信号ＹＳの変化タイミングより遅れてしまう。すなわ
ち、図３の波形図では選択信号ＹＳがイネーブル状態に
変化する前にディジット線Ｄ，ＤＢのデータが切換わっ
ているが、レベル変換回路ＬＣを設けたことにより、選
択信号ＹＳがイネーブル状態に変化した後にディジット
線Ｄ，ＤＢのデータが切換わる。その場合には、ディジ
ット線Ｄ，ＤＢのデータが切換わる前のデータがデータ
線Ｗ，ＷＢに入力されて一時的に読出されてしまう。
には、ＴｒＭ１３がオンするタイミングがズレてしま
う。したがって、場合によっては、ディジット線Ｄ，Ｄ
Ｂからデータ線Ｗ，ＷＢへのデータ入力タイミングが選
択信号ＹＳの変化タイミングより遅れてしまう。すなわ
ち、図３の波形図では選択信号ＹＳがイネーブル状態に
変化する前にディジット線Ｄ，ＤＢのデータが切換わっ
ているが、レベル変換回路ＬＣを設けたことにより、選
択信号ＹＳがイネーブル状態に変化した後にディジット
線Ｄ，ＤＢのデータが切換わる。その場合には、ディジ
ット線Ｄ，ＤＢのデータが切換わる前のデータがデータ
線Ｗ，ＷＢに入力されて一時的に読出されてしまう。
【００３９】かかる不都合を防止するため、遅延回路Ｄ
Ｌによる遅延時間を大きくし、センスアンプ回路が選択
された後（選択信号ＹＳがイネーブル状態に変化した
後）もデータ線Ｗ，ＷＢを同電位にしておき、ディジッ
ト線Ｄ，ＤＢのデータの切換タイミングに合わせてＴｒ
Ｍ１４をオフ、すなわち短絡解除すれば良い。こうする
ことにより、ディジット線Ｄ，ＤＢのデータ確定タイミ
ングに合わせて即座にデータを読出すことができ、前デ
ータを読出すことなく、高速読出しが可能になる。
Ｌによる遅延時間を大きくし、センスアンプ回路が選択
された後（選択信号ＹＳがイネーブル状態に変化した
後）もデータ線Ｗ，ＷＢを同電位にしておき、ディジッ
ト線Ｄ，ＤＢのデータの切換タイミングに合わせてＴｒ
Ｍ１４をオフ、すなわち短絡解除すれば良い。こうする
ことにより、ディジット線Ｄ，ＤＢのデータ確定タイミ
ングに合わせて即座にデータを読出すことができ、前デ
ータを読出すことなく、高速読出しが可能になる。
【００４０】一方、図３に示されているように、選択信
号ＹＳがイネーブル状態に変化する前にディジット線
Ｄ，ＤＢのデータが切換わる場合は、遅延回路ＤＬによ
る遅延時間を小さくして、ディジット線Ｄ，ＤＢのデー
タが切換わるタイミングから選択信号ＴＳがイネーブル
状態に切換わるタイミングまでの期間にＴｒＭ１４をオ
フ、すなわち短絡解除すれば、図３に示されているよう
に、高速読出しが可能になる。
号ＹＳがイネーブル状態に変化する前にディジット線
Ｄ，ＤＢのデータが切換わる場合は、遅延回路ＤＬによ
る遅延時間を小さくして、ディジット線Ｄ，ＤＢのデー
タが切換わるタイミングから選択信号ＴＳがイネーブル
状態に切換わるタイミングまでの期間にＴｒＭ１４をオ
フ、すなわち短絡解除すれば、図３に示されているよう
に、高速読出しが可能になる。
【００４１】なお、遅延回路ＤＬは、周知のＣＭＯＳＴ
ｒにより構成できる。ＴｒＭ１４のオン動作時の遅延時
間とオフ動作時の遅延時間とを独立に調整する必要があ
る場合は、遅延回路のｎＭＯＳＴｒ及びｐＭＯＳＴｒの
面積を予め調整しておけば良い。
ｒにより構成できる。ＴｒＭ１４のオン動作時の遅延時
間とオフ動作時の遅延時間とを独立に調整する必要があ
る場合は、遅延回路のｎＭＯＳＴｒ及びｐＭＯＳＴｒの
面積を予め調整しておけば良い。
【００４２】以上のように本発明では、メモリセルの非
選択時にデータ線同士を短絡して同電位にし、選択時に
はその短絡を解除しているので、データ線がフローティ
ング状態になることはなく、選択時において早期にデー
タが確定するのである。
選択時にデータ線同士を短絡して同電位にし、選択時に
はその短絡を解除しているので、データ線がフローティ
ング状態になることはなく、選択時において早期にデー
タが確定するのである。
【００４３】そして、選択信号を利用し、そのディセー
ブル状態に変化するタイミングに応答してデータ線同士
を短絡しているので、その短絡のためのパルスが不要で
あり、そのパルス発生用の回路を設ける必要がない。よ
って、チップのサイズに与える影響は少ないのである。
ブル状態に変化するタイミングに応答してデータ線同士
を短絡しているので、その短絡のためのパルスが不要で
あり、そのパルス発生用の回路を設ける必要がない。よ
って、チップのサイズに与える影響は少ないのである。
【００４４】
【発明の効果】以上説明したように本発明は、メモリセ
ルが非選択状態のときにデータ線同士を短絡して同電位
にする回路を挿入することにより、次の選択状態になっ
たときに前データの影響をなくし、読出すべきデータの
電位差を即座に発生できるという効果がある。
ルが非選択状態のときにデータ線同士を短絡して同電位
にする回路を挿入することにより、次の選択状態になっ
たときに前データの影響をなくし、読出すべきデータの
電位差を即座に発生できるという効果がある。
【００４５】また、メモリセルの保持データの内容に応
じて、一対のデータ線の電位変化後に、データ線同士の
短絡を解除することにより、新データを読出すことな
く、高速読出しができるという効果がある。
じて、一対のデータ線の電位変化後に、データ線同士の
短絡を解除することにより、新データを読出すことな
く、高速読出しができるという効果がある。
【図１】本発明の第１の実施例による半導体記憶装置の
主要部の構成を示す回路図である。
主要部の構成を示す回路図である。
【図２】本発明の第２の実施例による半導体記憶装置の
主要部の構成を示す回路図である。
主要部の構成を示す回路図である。
【図３】図２の半導体記憶装置の動作を示す波形図であ
る。
る。
【図４】本発明の第３の実施例による半導体記憶装置の
主要部の構成を示す回路図である。
主要部の構成を示す回路図である。
【図５】従来の半導体記憶装置の主要部の構成を示す回
路図である。
路図である。
Ｄ，ＤＢ ディジット線 ＦＳ センスアンプ回路 Ｍ１１〜１３，Ｍ１７，Ｍ１８ ｎＭＯＳＴｒ Ｍ１４，Ｍ１５，Ｍ１６ ｐＭＯＳＴｒ ＭＣ メモリセル Ｑ１１〜１４ ＢｉｐＴｒ Ｗ，ＷＢ 出力 ＷＬ ワード線 ＹＳ 選択信号
Claims (2)
- 【請求項１】 第１の活性化制御信号が入力され、前記
第１の活性化制御信号の電圧より小さい定電圧を用い
て、前記第１の活性化制御信号を前記第１の活性化制御
信号より低い電圧レベルにレベルシフトし、第２の活性
化制御信号を出力するレベル変換回路と、 一対のデータ線のそれぞれにベースが接続された一対の
第１のバイポーラトランジスタを含む差動回路を有し、
前記一対のデータ線の差動信号を検出増幅し、前記第２
の活性化制御信号により活性または非活性に制御される
増幅手段と、 前記一対のデータ線に それぞれ接続され、前記増幅手段
の非活性時に前記第２の活性化制御信号によりオフに制
御されて電流を流さず、前記増幅手段の活性時に定電流
を流す複数の定電流源と、一対のディジット線がベースにそれぞれ接続され、前記
一対のデータ線がエミッタにそれぞれ接続された一対の
第２のバイポーラトランジスタと、 前記第１の活性化制御信号が入力され、前記増幅手段が
選択された後も前記一対のデータ線を同電位にし前記デ
ィジット線のデータの切換タイミングに合わせて前記一
対のデータ線の短絡手段を短絡解除する第３の活性化制
御信号を該短絡手段に出力する遅延回路と を有すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記複数の定電流源が、複数のＭＯＳト
ランジスタである請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268199A JP3068389B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶装置 |
| KR1019940024675A KR0167590B1 (ko) | 1993-09-29 | 1994-09-29 | 반도체 기억장치 |
| DE69427107T DE69427107T2 (de) | 1993-09-29 | 1994-09-29 | Halbleiterspeicheranordnung |
| US08/317,600 US5452254A (en) | 1993-09-29 | 1994-09-29 | Semiconductor memory device |
| EP94115384A EP0645772B1 (en) | 1993-09-29 | 1994-09-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268199A JP3068389B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0798986A JPH0798986A (ja) | 1995-04-11 |
| JP3068389B2 true JP3068389B2 (ja) | 2000-07-24 |
Family
ID=17455304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268199A Expired - Fee Related JP3068389B2 (ja) | 1993-09-29 | 1993-09-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5452254A (ja) |
| EP (1) | EP0645772B1 (ja) |
| JP (1) | JP3068389B2 (ja) |
| KR (1) | KR0167590B1 (ja) |
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Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467300A (en) * | 1990-06-14 | 1995-11-14 | Creative Integrated Systems, Inc. | Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier |
| JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
| KR100494097B1 (ko) * | 1997-12-31 | 2005-08-24 | 주식회사 하이닉스반도체 | 글리취(Glitch)방지용데이터감지회로 |
| KR100430825B1 (ko) * | 1999-06-29 | 2004-05-10 | 주식회사 엘지 | 종이 코팅용 라텍스 |
| KR100405308B1 (ko) * | 2000-12-18 | 2003-11-12 | 주식회사 엘지화학 | 인조안료 및 그의 제조방법 |
| US7415291B1 (en) | 2001-09-28 | 2008-08-19 | At&T Delaware Intellectual Property, Inc. | Device and method for augmenting cellular telephone audio signals |
| US7200061B2 (en) | 2002-11-08 | 2007-04-03 | Hitachi, Ltd. | Sense amplifier for semiconductor memory device |
| GB2428149B (en) * | 2005-07-07 | 2009-10-28 | Agilent Technologies Inc | Multimode optical fibre communication system |
| US20110286271A1 (en) * | 2010-05-21 | 2011-11-24 | Mediatek Inc. | Memory systems and methods for reading data stored in a memory cell of a memory device |
| KR101579354B1 (ko) | 2013-06-19 | 2015-12-21 | 주식회사 엘지화학 | 다층 코어-쉘 구조의 고무질 중합체 라텍스, 이의 제조방법 및 이를 포함하는 아크릴로니트릴-부타디엔-스티렌 그라프트 공중합체 |
| KR20220010256A (ko) | 2020-07-17 | 2022-01-25 | 주식회사 엘지화학 | 그라프트 공중합체의 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| JPS58169958A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
| JPS59120597U (ja) * | 1983-01-31 | 1984-08-14 | カ−ル事務器株式会社 | パンチ |
| JPS639095A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPS63311690A (ja) * | 1987-06-15 | 1988-12-20 | Toshiba Corp | 半導体記憶装置 |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| JPH03142781A (ja) * | 1989-10-27 | 1991-06-18 | Nec Corp | 読み出し回路 |
| JP2550743B2 (ja) * | 1990-03-27 | 1996-11-06 | 日本電気株式会社 | 半導体メモリ回路 |
-
1993
- 1993-09-29 JP JP5268199A patent/JP3068389B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 DE DE69427107T patent/DE69427107T2/de not_active Expired - Fee Related
- 1994-09-29 KR KR1019940024675A patent/KR0167590B1/ko not_active IP Right Cessation
- 1994-09-29 US US08/317,600 patent/US5452254A/en not_active Expired - Lifetime
- 1994-09-29 EP EP94115384A patent/EP0645772B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69427107T2 (de) | 2001-11-15 |
| US5452254A (en) | 1995-09-19 |
| EP0645772B1 (en) | 2001-04-18 |
| EP0645772A3 (en) | 1995-07-19 |
| KR950009727A (ko) | 1995-04-24 |
| DE69427107D1 (de) | 2001-05-23 |
| KR0167590B1 (ko) | 1999-02-01 |
| JPH0798986A (ja) | 1995-04-11 |
| EP0645772A2 (en) | 1995-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |
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