DE2712735C2 - - Google Patents

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DE2712735C2
DE2712735C2 DE2712735A DE2712735A DE2712735C2 DE 2712735 C2 DE2712735 C2 DE 2712735C2 DE 2712735 A DE2712735 A DE 2712735A DE 2712735 A DE2712735 A DE 2712735A DE 2712735 C2 DE2712735 C2 DE 2712735C2
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Robert Dipl.-Phys. Dr. 7000 Stuttgart Schnadt
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Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für den Lese-/Schreibzugriff zu Speicherzellen nach dem Oberbegriff des Patentanspruchs 1 so-
wie auf ein zugehöriges Verfahren zum Betrieb einer derartigen Anordnung.
Auf dem Gebiet der elektronischen Datenverarbeitungsanlagen ist in den letzten Jahren eine sprunghafte Entwicklung zu Systemen mit immer höherer Leistungsfähigkeit zu beobachten. Wesentlich dazu beigetragen hat die rasante Entwicklung der integrierten Schaltungstechnologie. In dieser Technologie ließen sich insbesondere leistungsfähige Speicher aufbauen, die in allen modernen Rechenanlagen zur Speicherung von Daten, Programmen, Zwischenergebnissen usw. benötigt werden. Hier finden nun gerade die integrierten Halbleiterspeicher wegen ihrer einzigartigen Flexibilität und Anpassungsfähigkeit bezüglich Speiebergröße, Organisation, Geschwindigkeit usw. an gegebene Bedingungen ein zunehmendes Einsatzfeld.
Als allgemeine Zielsetzung für ein derartiges Speichersystem gilt, daß es möglichst kostengünstig, schnell und zuverlässig sein soll. Für die einzelnen Speicherbausteine, die Speicherchips, resultieren daraus unter anderem die folgenden hauptsächlichen Forderungen. Es sollten auf einem Chip möglichst viele Speicherzellen Platz finden. Die Verlustleistung pro Chip sollte möglichst klein gehalten werden. Das Lesen und Schreiben der Speicherinformation sollte möglichst schnell vorgenommen werden können. Es ist nun aber bekannt, daß diese Forderungen zum Teil oder ganz widersprüchlich sind, so daß ein Speicherchip-Entwurf immer darauf gerichtet sein wird, ein relatives Optimum für eine bestimmte Anwendung bei gegebenen technologischen Möglichkeiten zu finden.
Besonders günstig unter dem Gesichtspunkt der Packungsdichte und Verlustleistung sind dynamische Halbleiterspeicherkonzepte. Bei diesen wird die Information in Form einer Kapazitätsaufladung gespeichert. Verglichen mit z. B. statischen Speicherzellen lassen sich dynamische Speicherzellen mit weniger Schaltelementen aufbauen. Bekannte Speicherzellen dieser Art sind beispielsweise die sog. Ein-Element-Zellen, Zwei-Element-Zellen usw., die zur Zeit überwiegend in MOS-Technologie aufgebaut werden. Als Beispiel für eine bekannte Zvvei-FET-Speicherzelle sei auf die Veröffentlichung im IBM Technical Disclosure Bulletin Vol. 18, No. 3, August 1975, Seiten 786/787 hingewiesen. Dynamische Speicher lassen sich aber bekanntermaßen auch in Bipolartechnologie aufbauen.
Mit der aus Packungsgründen fortschreitenden Entwicklung stets kleinerer Speicherzellen wächst aber die Schwierigkeit, die auf die Zugriffsleitungen gekoppelten außerordentlich kleinen Speichersignale einer Speicherzelle zuverlässig auszuwerten. Im Zuge einer möglichst empfindlichen Speicherauslesung wurden die Abfühlschaltkreise immer aufwendiger und komplizierter. So erfordert meist jeder Schreib-/ Lesezugriff eine genau vorgeschriebene Aufeinanderfolge mehrerer Steuersignale, für deren zeitliche Reihenfolge meist sehr enge Toleranzgrenzen eingehalten werden müssen. Darüber hinaus müssen je nachdem, ob es sich um einen Lese- oder Schreibzugriff handelt, unterschiedliche Steuersignalfolgen vorgesehen werden. Daraus ergibt sich aber letztlich, daß die Leistungsfähigkeit der resultierenden Speicheranordnung als Ganzes in zunehmendem Maße von den peripheren Hilfsschaltkreisen der Speicherzellenbereiche, d. h. insbesondere von den Zugriffsschaltungen, abhängig ist.
Aufgabe der Erfindung ist die Verbesserung des Zugriffssysteins für Speicheranordnungen der eingangs genannten Art mit dem Ziel, die Zugriffszeit zu verringern und zudem mit weniger zeitkritischen Steuersignalen auszukommen. Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 für die Schaltungsanordnung sowie im Patentanspruch 9 für das zugehörige Verfahren zum Betrieb dieser Schaltungsanordnung gekennzeichneten Maßnahmen vor. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung finden sich in den Unteransprüchen.
Die Erfindung wird im folgenden an Hand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher beschrieben. Es zeigt
Fig. 1 in einem schematischen Blockschaltbild den grundsätzlichen Aufbau eines Speicherchips zur Verdeutlichung, in welchem schaltungstechnischen Zusammenhang die erfindungsgemäße Verbesserung zu sehen ist,
Fig. 2 ein detaillierteres Schaltbild der mit einem Bitleitungspaar verbundenen Zugriffsschaltung nach einem Ausführungsbeispiel der Erfindung,
Fig. 3 ein Impulsdiagramm für die Ablaufsteuerung bei einem Speicherzugriff nach der Erfindung und
Fig. 4 eine verallgemeinerte Darstellung zur Verdeutlichung des Betriebs der Bitleitungsschalter nach der Erfindung relativ zum Stand der Technik.
Fig. 1 zeigt in einem schematischen Blockschaltbild den grundsätzlichen und üblichen Aufbau eines Speicherchips samt der zugehörigen Peripherie. Mit 1 ist der eigentliche Speicherbereich bezeichnet, in dem eine Vielzahl von Speicherzellen 2 vorgesehen ist. Die Speicherzellen 2 sind üblicherweise in Matrixform am Kreuzungspunkt von jeweils zugeordneten Zeilen- und Spaltenleitungen angeordnet. Die ZeilenleitungensindinFig. 1 alsWorlleitungen WL und die Spaltenleitungen als Bitleitungen BL bezeichnet. Die Auswahl einer oder mehrerer Zellen erfolgt in bekannter Weise durch Koinzidenz von Spalten- und Zeilenerregung. Aus der meist binär kodiert vorliegenden Adreßinformatior. am Adreßeingang 3 wird im Wortleitungs-Decodierer 4 die Zeilenadresse und im Bitleitungs-Decodierer 5 die zugehörige Spalu-nadresse decodiert. Eine Organisation mit Einschluß der Decodierung auf dem Speicherchip ist von großer Bedeutung für die Ausnutzung des hohen Integrationsgrades. Sie ermöglicht es nämlich, mit einer geringen Anzahl von nach außen führenden Anschlüssen auszukommen.
■ Als weitere Hilfsschaltkreise sind in Fig. 1 die mit den Spalten- oder Bitleitungen verbundenen Vorverstärker 6, die Aufladeschaltungen 7, die Bitleitungs-Schalter 8 sowie ein Puffer-Verstärker 9 im Datenpfad dargestellt. Der bisher beschriebene grundsätzliche Aufbau ist insbesondere für dynamische Speicherchips typisch. Speicherzelle 2, Vorverstärker 6 und Aufladeschaltung 7 können beispielsweise in der aus der Veröffentlichung im IBM Technical Disclosure Bulletin Vol. 18, No. 3, August 1975, Seiten 786/787 bekannten Weise ausgeführt sein. Dabei wird der Vorverstärker 6 als getaktetes Flip-Flop (Takt SL) ausgeführt und dient zur Verriegelung des nach einem Speicherzugriff auf einem Bitlcitungspaar auftretenden sehr kleinen Differenzsignals Mit der von einem entsprechenden Ladetakt RBL gesteuerten Aufladeschaltung 7 werden für jeden Speicherzugriff
definierte und gleiche Ausgangsbedingungen auf den Spalten- bzw. Bitleitungen hergestellt. Die vom Bitleitungs-Decodiersignal BD gesteuerten Bitleitungsschalter 8 stellen jeweils für ausgewählte Bitleitungspaare die Verbindung'zu (nicht dargestellten weiteren) Dateneingabe-/ausgabeschaltungen her. Da insbesondere MOS-Speicherchips in einer Speieherorganisation meist zusammen mit hinsichtlich ihrer Arbeitsgeschwindigkeit überlegenen Bipolarschaltkreisen arbeiten, sind gegebenenfalls auf dem Speicherchip noch entsprechende Pegelumsetzer und Treiberschaltungen vorgesehen, die jedoch in Fig. 1 nicht dargestellt sind. Bei komplizierterem System ist ferner die gesamte Ablaufsteuerung für einen Speicherzuferiff sehr zeitkritisch und deshalb meist, vorzugsweise von einem einzigen Takteingang (z. B. dem Chip-Auswahlimpuls) abgeleitet, auf dem Chip mit vorgesehen.
Bei dem in Fig. 1 dargestellten Konzept wird in für dynamische Speicher typischer Weise die Information in zwei Stufen verstärkt, bis sie die Ausgangsanschlüsse des Chips erreicht. Dabei wird ein Auslesevorgang eingeleitet durch das Aktivieren einer Wortleitung WL, was die Ausbildung einer positiven oder negativen Differenzspannung zwischen den zu einem Bitleitungspaar BL gehörenden Bitleitungen zur Folge hat. Die Bitleitungen beiderseits der Bitleitungsschalter 8 sind zuvor durch die Aufladeschaltung 7 auf gleiches Potential aufgeladen worden. Die Polung der Differenzspannung auf den beiden zu einem Bitleitungspaar gehörenden Bitleitungen ist abhängig von den auf den Speicherkapazitäten gespeicherten Ladungen. Nach vollständiger Ausbildung der Differenzspannung wird das getaktete Flip-Flop im Vorverstärker 6gesetzt (Takt SL). Dadurch wird entsprechend der gespeicherten Binärinformation eine der beiden Bitleitungen potentialmäßig abgesenkt, z. B. auf Massepotential. Im nächsten Schritt werden über den Bitleitungsschalter 8 (Takt BD) die selektierten Bitleitungen zu einem zweiten Verstärker 9 durchgeschaltet, der häufig gemeinsam für mehrere Bitleitungspaare vorgesehen ist. Hat sich an dessen Eingängen eine genügend große Differenzspannung ausgebildet, wird auch der Verstärker 9 durch das Signal SB gesetzt und verriegelt die Speicherinformation endgültig.
In diesem bekannten Konzept sind für einen Speicherzugriff mindestens vier Steuersignale (WL, SL, RBL, BD) notwendig. Diese sind zudem hinsichtlich ihrer zeitlichen Aufeinanderfolge außerordentlich kritisch. Das mag z. B. daran deutlich werden, daß der Steuerimpuls BD für die jeweiligen Bitleitungsschalter 8 erst auftreten darf, nachdem das getaktete Flip-Flop im Vorverstärker 6 durch den SL-Impuls gesetzt ist. Andernfalls müßte mit einer Verfälschung der Speicherinformation beim Lesen gerechnet werden.
Die Erfindung geht von dem gleichen in Fig. 1 gezeigten grundsätzlichen Aufbau eines Speicherchips aus mit der Ausnahme, daß eine andere Steuerung der Bitleitungsschalter 8 vorliegt. Dadurch ergibt sich eine erheblich einfachere und vorteilhaftere Ablaufsteuerung mit schnellerer Zugriffszeit. Auf den in Fig. 1 mit 9 bezeichneten Puffer/Verstärker kann dabei verzichtet werden. Die von den Bitleitungsschaltern nach außen führenden Abschnitte der Bitleitungen, die als Datenleitungen bezeichnet werden sollen, können vielmehr direkt mit einem unmittelbar den Differenzstrom erfassenden Abfühlschaltkicis gekoppelt werden. Diese Schaltkreise sind auch jetzt bereits meist in Bipolartechnologie auf einem von dem Speicherchip getrennten Chip als Eingangsschaltung ' für die weitere Peripherie vorgesehen.
In Fig. 2 ist in einem Ausschnitt der Datenzugriffsweg für eine Spalte des in Fig. 1 gezeigten Systems in größerem Detail dargestellt, um die erfindungsgemäße Verbesserung deutlich zu machen. Der in Fig. 1 mit BL bezeichneten Spaltenleitung entspricht nunmehr das Bitleitungspaar BO, BX. Durch die in unterbrochenen Linien angedeuteten Bereiche entlang des gezeigten Spaltenabschnitts soll die Zuordnung zu den entsprechenden Schaltungsbereichen in Fig. 1 er-
|-> leichtert werden. So befinden sich zwischen ßO und BX die diesem Bitleitungspaar zugeordneten Speicherzellen 2 im Abschnitt 1. Als Beispiel für eine Speicherzelle ist eine sog. Zwei-Element-Speicherzelle mit den über die Feldeffekttransistoren 71 und
-'" TI zugänglichen Speicherkondensatoren CX und CI angenommen. An die Gate-Elektroden von TX und Tl ist die Zeilenauswahlleitung, nämlich die Wortleitung WL angeschlossen. Im weiteren Verlauf des Bitleitungspaares folgt der Abschnitt 6 für den Vorver-
y> stärker. Dafür kann vorzugsweise ein Flip-Flop aus den Transistoren 73 und 74 verwendet werden, das über den in die gemeinsame Verbindung zum Massepotential eingeschalteten weiteren Transistor TS getaktet werden kann. Der zugehörige Setz-Takt ist mit
i» SL bezeichnet. Im Abschnitt 7 werden durch die Schaltung mit den Transistoren Γ6, 77 und TS definierte Anfangspotentiale auf den Bitleitungen eingestellt. Über T6 und 77 soll eine schnelle Aufladung des betreffenden Bitleitungsabschnitts auf möglichst
r> die Versorgungsspannung VH und über TS ein guter Ausgleich der Bitleitungspotentiale erfolgen. Der zugehörige Ladetakt für die Bitleitungsaufladung ist mit RBL bezeichnet. Anzumerken ist, daß die bisher beschriebene Schaltungsanordnung und deren Funktion
4(i ebenfalls aus der eingangs genannten Veröffentlichung im IBM Technical Disclosure Bulletin bekannt ist. Weiter ist anzumerken, daß für das gezeigte Ausführungsbeispiel N-Kanal Feldeffekttransistoren vom Anreicherungstyp angenommen wurden.
Im weiteren Verlauf des in Fig. 2 gezeigten Spaltenabschnitts folgen die mit T9 und 710 bezeichneten Bitleitungsschalter. Durch T9 und 710 können die Bitleitungen ßO und BX von den nach außen führenden mit DO und Dl bezeichneten Datenleitungen abgetrennt bzw. im Zugriffsfall damit verbunden werden. 7^9 und 710 sind hinsichtlich ihrer Gate-Elektroden miteinander verbunden und werden vom Bit-Decodiersignal BD angesteuert. Damit sind T9 und 710 Teil des Spaltendecodiersystems. Anzumerken ist in diesem Zusammenhang, daß in der Regel für mehrere Bitleitungspaare ßO, BX ein gemeinsames Paar von weiterführenden Datenleitungen DO, DX bzw. daran angeschlossene Schreib-ZLeseschaltkreise usw. vorgesehen sind. Die Bitleitungsschalter markieren ferner in Konzepten mit MOS-Speicherchips und bipolaren weiteren Peripherieschaltkreisen die Chipgrenze des Speicherchips.
Unter Hinzuziehung von Fig. 3 soll nun die erfindungsgemäß verbesserte Ablaufsteuerung und Wirkungsweise näher beschrieben werden. Zunächst soll auf einen Auslesevorgang eingegangen werden, bei dem naturgemäß die Verkürzung der Zugriffszeit von besonderer Bedeutung isL Es wird vorausgesetzt, daß
die Bitlcitungen in einer vorhergehenden Phase auf definierte und gleiche Ausgangspotentiale aufgeladen sind, worauf noch zurückgekommen wird. Eingeleitet wird ein Auslesevorgang durch das Aktivieren einer Wortleitung (W'L-Impuls). Bereits gleichzeitig mit dem W7L-ImPuIs kann im Rahmen der Erfindung schon der BD-Impuls auftreten und ein Paar von Bitlcitungsschaltern 79, 710 im Sinne einer Vor-Einstellung vorspannen. Dabei ist zu beachten, daß der BD-Impuls ein Zwischenpotential aufweist, das vorzugsweise gleich dem Ruhepotential der in der vorhergehenden Phase aufgeladenen Datenleitungen DO und Ol ist. Natürlich sind die Schwellenspannungswerte der FET in üblicher Weise zu berücksichtigen. Wird als Versorgungsspannung VH etwa 8 Vo!t angenommen, ist für das Zwischenpotential für BD und das Aufladepotential von DO, Dl ungefähr 4 Volt vorteilhaft. In der in Fig. 3 mit I bezeichneten ersten Phase kann sich in bekannter Weise auf den Bitleitungen BO und Bl über die infolge des WL-Impulses leitenden 71 und 72 eine von der auf Cl und Cl gespeicherten Ladung abhängige Differenzspannung ausbilden. Diese sehr kleine Differenzspannung, die von dem Ladungsausgleich zwischen der Speicherund der Bitleitungskapazität herrührt, ist gegen Ende des Zeitintervalls I zu erkennen und mit A V bezeichnet.
Nach Ausbildung der Differenzspannung A V wird in der darauffolgenden Phase II der Verriegelungskreis in Form des getakteten Flip-Flops mit den Transistoren 73, 74 und TS gesetzt. Diese Phase ist demnach durch das Auftreten des Setz-Impulses SL gekennzeichnet, wodurch je nach dem Vorzeichen der Differenzspannung AV entweder BO oder Bl auf Massepotential abgesenkt wird. Diese Wirkungsweise ist gleichbedeutend mit einer Verkstärkung und festen Verriegelung des zunächst nur außerordentlich kleinen von der Speicherzelle auf das Bitleitungspaar gekoppelten Differenzsignals. Für den in Fig. 3 gezeigten Fall ist anger.orniTicn, daß die zuvor auf 8 Volt Ausgangspotential aufgeladene Bitleitung Bl praktisch auf Massepotential abgesenkt wird, während das Potential von BO in erster Näherung unverändert bleibt. Wegen unvermeidlicher Leckströme von den Speicherkapazitäten sowie bedingt durch die Übergangsphase des Flip-Flops werden sich die tatsächlich erreichten Potentialwerte für Bl zwischen 0 und 1 Volt und für SO zwischen 7 und 8 Volt einstellen. Für den Ladungsspeicherzustand der Speicherkondensatoren Cl und Cl folgt aus den resultierenden Bitleitungspotentialen, daß Cl im wesentlichen (auf VH, z. B. 8 Volt) aufgeladen und Cl im wesentlichen entladen war. Dadurch wurde das vorverstärkende Flip-Flop so voreingestellt, daß mit Auftreten des SL-Impulses die Bitleitung Bl über die leitenden Transistoren T4 und TS völlig entladen wurde.
Die Transistoren T9 und 710 waren in der Phase I infolge ihrer mittleren Vorspannung durch den SD-Impuls bei einer Ruheaufladung von BO und Bl auf etwa VH, d. h. 8 Volt, beide gesperrt. Unterschreitet nun die potentialmäßig absinkende Bitleitung BO und Bl in der Phase II die Spannung BD — VT, so beginnt in einem der beiden Transistoren T9 oder 710 ein Strom über 73 oder TA und den gemeinsamen Transistor 73 nach Masse zu fließen. VT bedeutet die Schwellenspannung von 79, 710. Ob nun 79 oder 710 leitend wird, ist durch die auf Cl und Cl gespei
cherte Information bestimmt, wovon ja die sich auf BO und Bl einstellende Differenzspannung abhängt. Für den in Fig. 3 angenommenen Fall, daß Bl auf nahezu Massepotential entladen wird, wird daher 710 leitend, sobald dessen Gate-Potential (BD-Impuls) um den Schwellenspannungswert von 710 größer ist als das absinkende ßl-Potential. Die Bitleitung Bl kann in diesem Fall als die Source- und die Datenleitung Dl als die Drain-Zuleitung für 710 angesehen werden. Bei einem noch zu beschreibenden Schreibvorgang wird sich diese Zuordnung umkehren. Schließlich ist anzumerken, daß in der Phase II in Abhängigkeit von der Speicherinformation ein Stromfluß I1 oder /0, d. h. ein Differenzstrom, fließt und in üblieher Weise abgefühlt werden kann. Eine zweite Verstärkungsstufe braucht bei den vorliegenden Verhältnissen im Gegensatz zu dem in Fig. 1 gezeigten Aufbau nicht mehr vorgesehen zu sein.
Daß der jeweils andere der beiden Bitleitungs-Schaltertransistoren T9, 710 sicher gesperrt bleibt, ergibt sich aus der beschriebenen Wahl der Ruhespannungen für BO und Bl (auf VH) einerseits und dem für den BD-Selektionsimpuls gewählten niedrigeren Zwischenpotentialwert von etwa VHI2. Das Ruhepotential der Datenleitungen DO, Dl darf lediglich nicht niedriger als das BD-Potential gewählt werden, weil sonst 7^9 und 710 nicht gesperrt gehalten würden. Das Ruhepotential der Datenleitungen DO, Dl sollte vorzugsweise etwas niedriger liegen als das Potential der Bitleitungsabschnitte oberhalb der Bitleitungsschalter T9 und 710. Damit ist gewährleistet, daß die Bitleitungsschalter in der Phase I sicher gesperrt gehalten werden, auch wenn beim Ladungsausgleich und der Ausbildung der kleinen Differenzspannung Δ V unvermeidliche Potentialschwankungen der mit der aufgeladenen Speicherkapazität verbundenen Bitleitung, deren Potential theoretisch unbeeinflußt bleiben sollte, auftreten.
Abgeschlossen wird der soweit beschriebene Zugriffszykius gegen Ende der Phase II, indem zunächst BD, dann WL und schließlich SL wieder auf ihren Ausgangspotentialwert abgesenkt werden. Das heißt, es werden zunächst die Bitleitungen BO und Bl von den Datenleitungen DO und Dl getrennt. Das vorverstärkende Flip-Flop hält die volle Differenzspannung und somit die Speicherinformation während dieser Zeit noch sicher aufrecht, indem es Bl auf Massepotential und BO auf etwa VH hält. Über die durch den WL-lmpxAs noch leitend gehaltenen Speicherzellentransistoren 71 und 72 wird somit die Speicherinformation in die Speicherkondensatoren Cl und Cl unverfälscht »zurückgeschrieben«. Mit dem Absenken des WL-Impulses wird die Speicherladung auf Cl oder Cl von den Bitleitungen getrennt bzw. isoliert. Anschließend kann der Flip-Flop-Setzimpuls SL zurückgenommen werden.
An jeden derartigen Speicherzugriff schließt sich die in Fig. 3 in Phase III dargestellte Wicderaufladung der Zugriffsleitungen an. Dies ist in Fig. 3 für die Bitleitungen BO und Bl gezeigt. In dieser Phase tritt der mit RBL bezeichnete Ladetakt auf. Vorzugsweise wird für RBL ein potentialmäßig über VH liegendes Steuerpotential von z. B. 11 Volt gewählt. Dadurch soli eine möglichst schnelle Leitungsaufladung über 76 und 77 auf den vollen Spannungswert VH sowie ein möglichst guter Potentialausgleich über 78 erreicht werden, ohne daß der Einfluß der Schwellenspannung der beteiligten Transistoren zur Geltung
kommt. Derartige potentialmäßig überhöhte Steuersignale lassen sich in bekannter Weise durch sog. Bootstrap-Schaltkreise erzeugen.
Bei einem Einschreibvorgang wird zusammen mit dem Aktivieren der Wortleitung WL eine der Datenleitungen DO oder Dl abgesenkt, vorzugsweise auf Massepotential. Damit kann die sich infolge der noch vorhandenen Speicherladung ausbildende Differenzspannung von außen überschrieben werden. Die Bitschaltertransistoren T9, TlO kehren in diesem Fall ihre Stromleitungsrichtung gegenüber einem Auslesevorgang um. Hervorzuheben ist als bedeutender Vorteil der erfindungsgemäßen Ablaufsteuerung, daß sie für den Auslese- und den Einschreibvorgang gleich ist. Im Vergleich zu bekannten Schaltungskonzepten dieser Art, bei denen vier außerordentlich zeitkritische Steuersignale gebraucht werden, werden nach der Erfindung nur noch an zwei Steuerimpulse kritische Anforderungen gestellt, nämlich den WL- sowie den SL-Impuls. Damit lassen sich die genannten erheblichen Verbesserungen im Sinne einer kürzeren Speicherzugriffszeit erzielen.
Abschließend soll an Hand der Fig. 4A und 4B die Erfindung relativ zum Stande der Technik in sehr verallgemeinerter Form verdeutlicht werden. Bei den bekannten Schaltungsanordnungen für einen Speicherzugriff werden die Bitleitungsschalter über den Decodierimpuls BD derart gesteuert, daß beide Schalter stets denselben Schaltzustand aufweisen. Beide Bitleitungen ßO und ßl sind entweder von den
Datenleitungen DO und Dl getrennt oder damit verbunden. Auf die potentialmäßig nicht abgesenkte Bitleitung können somit von außen her Störungen gelangen und das empfindliche Lesesignal beeinträchtigen. Aus diesem Grunde muß in der Regel noch eine zweite Verstärkungsstufe nachgeschaltet werden, ehe das Speichersignal von dem zugehörigen Speicherchip abgenommen werden kann. Dieser Fall ist in Fig. 4A durch die starre Kopplung der Schaltglieder angedeutet. Demgegenüber werden nach der Erfindung durch den ßD-Impuls die Bitleitungsschalter lediglich mit einer oben näher beschriebenen mittleren Vorspannung beaufschlagt bzw. voreingestellt. Diese ist so gewählt, daß infolge der sich auf den Bitleitungen einstellenden Differenzspannung nur einer der beiden Bitleitungsschalter leitend wird und die betreffende potentialmäßig abgesenkte Bitleitung mit der zugehörigen Datenleitung verbindet. Die andere Bitleitung bleibt von der ihr zugeordneten Datenleitung getrennt. Die endgültige Einschaltbedingung wird demnach von dem jeweiligen Bitleitungspotential abgeleitet, was durch die Wirkungspfeile in Fig. 4B angedeutet ist.
Abschließend ist darauf hinzuweisen, daß in Abweichung von dem beschriebenen Ausführungsbeispiel die Erfindung natürlich nicht auf Zwei-FET-Speicherzellen beschränkt ist, sondern gleichermaßen auf andere Speicherzellen einschließlich dynamischer Bipolarspeicherzellen oder sogar statische Speicherzellen anwendbar ist.
Hierzu 2 Blatt Zeichnungen

Claims (15)

Patentansprüche:
1. Schaltunganordnung für den Lese-/Schreibzugriff zu Speicherzellen, insbesondere dynamischen Halbleiterspeicherzellen, die in einem matrixförmigen Speicherzellenbereich zusammengefaßt durch Zeilen- und Spaltenselektion über Wort- und Bitleitungen zugänglich sind, wobei zwischen dem Speicherzellenbereich und den Dateneingabe-/ausgabeleitungen in den zu jeweils einem Bitleitungspaar zusammengefaßten Spaltenleitungen steuerbare Bitleitungsschalter vorgesehen sind, die mit einer Steuersignalquelle gekoppelt sind, die im Zugriffsfall an die selektierten Bitleitungsschalter einen Spannungsimpuls anlegt, dadurch gekennzeichnet, daß die Steuersignalquelle an den Steuereingängen der Bitleitungsschalter (8 bzw. T9, 710) eine derartige unterhalb der Einschaltschwelle der Bitleitungsschalter liegende Vorspannung (ßD-Impuls) bereitstellt, daß in Abhängigkeit von dem sich entwickelnden, von einer Speicherzelle (2) auf das zugehörige Bitleitungspaar (ßO, ßl) gekoppelten und vorzugsweise vorverstärkten (Differenz-)Signal nur für einen der beiden Bitleitungsschalter (T9, 710) die Einschaltschwelle überschritten wird, während der Bitleitungsschalter in der anderen Bitleitung gesperrt bleibt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungsschalter (8) Feldeffekttransistoren (T9, TlO) sind, deren Gate-Elektroden miteinander und dem Bitleitungs-Decodierer (5) als Steuersignalquelle gekoppelt sind.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate-Potential der Feldeffekttransistoren der Bitleitungsschalter beim Speicherzugriff kleiner als die Ruhevorspannung der zum Speicherbereich führenden Bitleitungsabschnitte (ßO, ßl) ist.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Gate-Potential der Feldeffekttransistoren der Bitleitungsschalter etwa gleich der Ruhevorspannung der von den Bitleitungsschaltern nach auuen führenden Datenleitungen (DO, Dl) ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Gate-Potential der Feldeffekttransistoren der Bitleitungsschalter etwa halb so groß wie die Ruhevorspannung der zum Speicherbereich führenden Bitleitungsabschnitte (ßO, ßl) ist.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Speicherzellenbereich mit dynamischen Speicherzellen, wobei zwischen dem Speicherzellenbereich und die Bitleitungsschalter pro Bitleitungspaar eine vorverstärkende Kippstufe (6) angeordnet ist.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch h, gekennzeichnet durch ein getaktetes (.VL-lmpuls) Flip-Flop (73. 7*4, 75) als vorverstärkende Kippstufe (6).
M. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit einem Paar von Datenleitungen ( DO, Dl) Abfühlschaltungen für den in dem Datenleitungspaar auftretenden und die jeweilige Speicherinformation repräsentierenden Differenzstrom (Ai) gekoppelt sind.
9. Verfahren zum Betrieb einer Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungsschalter (8 bzw. T9, TlO) bei einer Speicherzugriffsoperation derart unterhalb ihrer Einschaltschwelle vorgespannt werden, daß in Abhängigkeit von dem auf das zugehörige Bitleitungspaar gekoppelten Speichersignal nur für eine der beiden Bitleitungen (ßO, ßl) eine leitende Verbindung zur zugehörigen Datenleitung (DO, Dl) hergestellt wird, während die andere Bitleitung von der ihr zugeordneten Datenleitung getrennt bleibt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß bei einer Speicherzugriffsoperation das Steuersignal (ßD) der Bitleitungsschalter (8 bzw. 7"9, 7Ί0) etwa gleichzeitig mit dem Auswahlsignal für die Wortleitung ( WL) angelegt wird.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Steuersignal (ßD) für die Bitleitungsschalter kleiner als und vorzugsweise halb so groß wie die Ruhespannung für die Bitleitungen gewählt wird.
12. Verfahren nach mindestens einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß das Steuersignal (ßD) der Bitleitungsschalter etwa gleich der Ruhevorspannung der Datenleitungen (DO, Dl) gewählt wird.
13. Verfahren nach mindestens einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß bei einer Speicherzugriffsoperation in einer ersten Phase (I in Fig. 3) die Wort- und Bitleitungsauswahlsignale ( WL, BD) angelegt werden, daß nach erfolgter Ausbildung der speicherabhängigen Differenzspannung auf den Bitleitungen (ßO, ßl) der Setzimpuls (SL) für den vorzugsweise als getaktetes Flip-Flop ausgeführten Vorverstärker (6) zugeführt wird.
14. Verfahren nach einem der Ansprüche 9 bis
13, dadurch gekennzeichnet, daß der eigentliche Speicherzugriff abgeschlossen wird, indem das Steuersignal (ßD) der Bitleitungsschalter, das Auswahlsignal für die Wortleitung (WL) und schließlich der Setzimpuls (SL) für die Vorverstärkerstufe in der genannten Reihenfolge abgesenkt werden.
15. Verfahren nach einem der Ansprüche 9 bis
14, dadurch gekennzeichnet, daß jede Speicher-Zugriffsoperation von einer die Bit- und Datenleitungen (ßO, ßl und DO, Dl) auf eine feste Ruhespannung aufladenden Phase (III) begleitet wird, wobei der zugehörige Ladetakt (RBL) vorzugsweise dynamisch überhöht, d. h. höher als die Versorgungsspannung, gewählt wird.
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