DE69029791T2 - Nichtflüchtige Speicheranordnung und Betriebsverfahren - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf nichtflüchtige Speicheranordnungen.
• Halbleiterspeicherchips können in einen flüchtigen und einen nichtflüchtigen Typ eingeteilt werden. Kennzeichnend für flüchtige Speicheranordnungen sind sog. RAM-Chips (Chips mit einem Speicher mit beliebigem Zugriff), die Strom brauchen, um darin gespeicherte Daten zu erhalten. Im Gegensatz dazu erhalten nichtflüchtige Speicheranordnungen, wie sog. ROM-Chips (Chips mit Nur-Lese-Speicher), gespeicherte Daten, wenn externer Strom entzogen wird. In einem RAM werden Daten durch einen einfachen Schreibvorgang ganz leicht geändert. ROMs werden jedoch bei der Herstellung programmiert, und danach können die gespeicherten Daten nicht verändert werden.
• Ein spezieller Typ einer nichtflüchtigen Speicheranordnung, die das Ändern von Daten erlaubt, ist ein elektrisch löschbarer programmierbarer Festspeicher (EEPROM). Eine EEPROM-Zelle ist ein Transistor mit einem Gate, einem Drain und einer Source. Das Gate wird als "schwebendes Gate" bezeichnet, weil es vollständig von einer Isolierschicht umgeben ist, so daß es nicht mit irgendetwas elektrisch verbunden ist. Das schwebende Gate kann mit Elektronen geladen werden, indem eine Überlagerungselektrode kapazitiv an das schwebende Gate angeschlossen und eine relativ große Spannung an eine solche Elektrode angelegt wird. Unter Ansprechen darauf, daß die angelegte Spannung eine Ladung auf dem schwebenden Gate hinterläßt, können einige Elektronen durch die Isolierschicht hindurchgelangen.
• Eine nichtflüchtige Speicherzelle ist aus dem US-Patent Nr. 4,748,593 bekannt, wobei ein Transistorenpaar zur Bildung einer einzigen Speicherzelle gekoppelt ist. Durch die paarweise Anordnung können komplementäre Ladungen auf den entsprechenden schwebenden Gates gespeichert werden, die mit einem Differentialverstärker abgelesen werden können. Die komplementären Ladungen verbessern den Langzeit-Datenerhalt verglichen mit der Aufrechterhaltung einer Ladung auf einem einzelnen schwebenden Gate.
• Besagtes US-Patent offenbart auch einen Einstelltest, bei dem Testspannungen an jeweilige Programmierungsleitungen angelegt werden. Des weiteren offenbart das Dokument EP-A-0 293 339 eine nichtflüchtige Speicheranordnung mit einer Anordnung von "Doppelhaus"-Speicherzellen, die jeweils durch ein Paar im wesentlichen parallelgeschalteter EEPROM-Zellen und einen einzelnen Auswähltransistor gebildet sind. Eine Meßschaltung weist eine Referenzzelle auf, die mit einer der Speicherzellen identisch ist. Um zu prüfen, ob eine der beiden Elementarzellen einer Doppel-Zelle nicht mehr betriebsfähig ist, können zusätzliche Ladungen hinzugefügt werden, um den Meßschwellenwert zu verschieben.
• Ein bei der bekannten nichtflüchtigen Speicherzellenausführung allgemeines Problem ist die Zuverlässigkeit der Zelle. Falls die das schwebende Gate umgebende Isolierschicht einen Kurzschluß entwickeln sollte, ist das Gate nicht mehr in der Lage, die Ladung zu halten. Falls solche Kurzschlüsse während der Zellenherstellung erzeugt werden, können sie normalerweise durch Überprüfen festgestellt werden. Ein sich kurz danach entwickelndes Zellenversagen ist jedoch problematischer.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Speicherzelle zu schaffen, die in hohem Maße zuverlässig ist.
• Daher wird gemäß einem Aspekt der vorliegenden Erfindung eine nichtflüchtige Speicheranordnung geschaffen, aufweisend eine nichtflüchtige Speicherzelle mit einem ersten und zweiten Transistor, die zwischen einen entsprechenden ersten und zweiten Anschluß und einen Bezugspotentialanschluß geschaltet sind, wobei die Transistoren ein entsprechendes erstes und zweites schwebendes Gate aufweisen, die zur Speicherung komplementärer Ladungen geeignet sind und eine erste und zweite Eingangsleitung aufweisen, die kapazitiv an die schwebenden Gates gekoppelt sind, gekennzeichnet durch Vorspannmittel, die geeignet sind, während der Nach-Schreibperiode der Speicherzelle eine Vorspannung an die Eingangsleitungen zu liefern, die etwas über der Eigenschwellenspannung der Transistoren liegt, um den Betrieb jedes der Transistoren in seinem Widerstandsbereich zu erzielen, falls sein schwebendes Gate einen Kurzschluß entwickelt.
• Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betreiben einer nichtflüchtigen Speicheranordnung geschaffen, mit einem ersten und zweiten Transistor, die zwischen einen entsprechenden ersten und zweiten Anschluß und einen Bezugspotentialanschluß geschaltet sind, wobei die Transistoren ein erstes bzw. zweites schwebendes Gate und eine erste und zweite Eingangsleitung aufweisen, die kapazitiv an die genannten Gates gekoppelt sind, und das Speichern komplementärer Ladungen an den Gates umfaßt, gekennzeichnet durch den Schritt Liefern einer Vorspannung an die erste und zweite Eingangsleitung während der Nach-Schreibperiode der Speicherzelle, wobei diese Vorspannung etwas über der Eigenschwellenspannung der Transistoren liegt, um den Betrieb jedes der Transistoren in seinem Widerstandsbereich zu erzielen, falls sein schwebendes Gate einen Kurzschluß entwickelt.
• Es versteht sich, daß eine erfindungsgemäße nichtflüchtige Speicherzelle den Vorteil verbesserter Zuverlässigkeit aufweist, da die Bereitstellung der Vorspannung die Zelle in die Lage versetzt, trotz eines Ausfalls in der kapazitiven Schaltung weiterzuarbeiten.
• Eine Ausführungsform der Erfindung wird nun beispielhaft mit Bezug auf die begleitende Zeichnung beschrieben, wobei die Figur ein Schaltdiagramm einer nichtflüchtigen Speicheranordnung gemäß einer Form der vorliegenden Erfindung ist.
• Die Figur zeigt eine Speicheranordnung 10 mit NMOS- Feldeffekttransistoren M10 und M11. Der Transistor M10 ist zwischen einen Ausgangsanschluß DT (Daten echt) und einen Bezugspotentialanschluß 12 geschaltet, der in einer bevorzugten Ausführungsform Masse ist. Der Transistor M10 ist eine Vorrichtung mit drei Anschlüssen, nämlich den Elektroden Source, Drain und schwebendes Gate G10. Sein Drain ist an den DT- Anschluß angeschlossen und seine Source an den Anschluß 12. Der Transistor M11 ist zwischen einen Ausgangsanschluß DF (Daten falsch) und einen Bezugspotentialanschluß 12 geschaltet. Der Transistor M11 ist eine Anordnung mit drei Anschlüssen, nämlich den Elektroden Source, Drain und schwebendes Gate G11. Sein Drain ist an den DF-Anschluß angeschlossen und seine Source an den Anschluß 12. Wie nachfolgend noch umfassender beschrieben wird, speichern die schwebenden Gates G10 und G11 nichtflüchtige, komplementäre (hohe und niedrige) Ladungen. Die Speicheranordnung 10 weist auch Eingangsleitungen 14 und 16 auf, die kapazitiv an die schwebenden Gates G10 und G11 gekoppelt sind. Die Eingangsleitung 14 ist durch einen relativ kleinen, dünnen Oxidkondensator C1 kapazitiv an das schwebende Gate G10 und durch einen relativ großen, dünnen Oxidkondensator C2 an das schwebende Gate G11 gekoppelt. In ähnlicher Weise ist die Eingangsleitung 16 durch einen relativ kleinen, dünnen Oxidkondensator C3 kapazitiv an das schwebende Gate G11 und durch einen relativ großen, dünnen Oxidkondensator C4 an das schwebende Gate G10 gekoppelt. In einer bevorzugten Ausführungsform ist das Kapazitätsverhältnis von C2 zu C1 und C4 zu C3 etwa 9:1.
• Die Anordnung 10 weist auch einen Differentialverstärker mit PMOS-Feldeffekttransistoren M8 und M9 auf. Der Transistor M8 ist zwischen einen Stromversorgungsanschluß VCC und den Anschluß DT geschaltet. Der Transistor M9 ist zwischen den Stromversorgungsanschluß VCC und den Anschluß DF geschaltet. Die Steuerelektrode bzw. das Gate des Transistors M8 ist an den Anschluß DF angeschlossen, und die Steuerelektrode bzw. das Gate des Transistors M9 ist an den Anschluß DT angeschlossen.
• Zur Randwertprüfung sind Transistoren M13 und M12 vorgesehen, wie später noch umfassender beschrieben wird. Der Transistor M13 ist ein PMOS-Feldeffekttransistor, der zwischen dem Stromversorgungsanschluß VCC und dem Anschluß DT mit dem Transistor M8 parallelgeschaltet ist. Der Transistor M12 ist ebenfalls ein PMOS-Feldeffekttransistor, der zwischen dem Stromversorgungsanschluß VCC und dem Anschluß DF mit dem Transistor M9 parallelgeschaltet ist. Die Steuerelektrode bzw. das Gate jedes der Transistoren M13 und M12 ist zum Erhalt eines aktiv niedrigen Einstellsignals IM/ an eine Steuerleitung 18 angeschlossen.
• Die Speicheranordnung 10 weist auch eine Steuerschaltung 20 auf, um die Eingangsleitungen 14 und 16 mit verschiedenen Lade-, Vorspann- und Einstellspannungen zu versorgen und sie daran anzuschließen, wie später noch umfassender beschrieben wird. Die Steuerschaltung 20 erhält Eingangssignale VHV (hohe Spannung), EW (Aktiviere Schreiben), DAT (Daten) und RDBI (Lesevorspannung) und liefert Ausgangssignale auf den Leitungen 14 und 16. In einer bevorzugten Ausführungsform stellt das Signal VHV niedrige und hohe Spannungen von etwa 0,9 bzw. 15 Volt bereit, und das Signal RDBI liefert eine niedrige Spannung von etwa 0,9 Volt. Zur Randwertprüfung können VHV und RDBI auch mit anderen Spannungen über 0,9 Volt versehen sein, wie später noch erläutert wird. In die Speicheranordnung 10 einzuschreibende Daten werden als DAT-Signal erhalten und von einem CMOS- Inverter 22 umgekehrt. Der invertierte Wert wird an einen Knoten 24 geliefert. Der Knoten 24 ist über einen Transistor M3 an die Leitung 14 angeschlossen. Das Programmierungsspannungssignal VHV wird durch einen PMOS- Transistor M6 auf die Leitung 14 und durch einen PMOS-Transistor M7 auf die Leitung 16 geschaltet. Die Leitung 16 ist über NMOS- Transistoren M14A und M14 mit dem Bezugspotentialanschluß 12 verbunden. Das Lesevorspannungssignal RDBI wird durch NMOS- Transistoren M5 und M5A auf die Leitung 16 geschaltet und durch NMOS-Transistoren M4 und M4A auf die Leitung 14 geschaltet. Das Schreibaktivierungssignal EW wird durch den aus einem PMOSTransistor M1 und einem NMOS-Transistor M2 bestehenden CMOS- Inverter umgekehrt und das invertierte Signal an die Steuerelektrode der Transistoren M4 und M5 geliefert. Das EW- Signal wird auch an die Steuerelektrode der Transistoren M3, M2 und M14A angelegt. Die Leitung 16 ist an die Steuerelektrode des Transistors M6 angeschlossen. Die Leitung 14 ist an die Steuerelektrode der Transistoren M7 und M14 angeschlossen. Die Steuerelektroden der Transistoren M4A und M5A sind an den Stromversorgungsanschluß VCC angeschlossen.
• Um eine Ladung in der Speicheranordnung 10 zu speichern, werden die zu speichernden Daten als DAT-Signal bereitgestellt, das Schreibaktivierungssignal EW ist aktiv hoch, und die Programmierungsspannung VHV ist auf ihrem hohen Wert, bevorzugt etwa 15 Volt. Wenn ein Datenwert "1" in die Anordnung 10 geschrieben werden soll, liefert der Inverter 22 eine "0" (Massepotential) an den Knoten 24. Der Transistor M3 wird durch das EW-Signal eingeschaltet, wodurch auch der Transistor M7 eingeschaltet werden kann. Dies schaltet das 15-Volt-VHV-Signal auf die Leitung 16, während 0 Volt an die Leitung 14 geliefert werden. Die schwebenden Gates G10 und G11 werden nun geladen, da der momentan durchgeschaltete Kondensator C3, eine dünne Oxid- Tunnelvorrichtung, eine positive Ladung auf dem Gate G11 errichtet und der momentan durchgeschaltete Kondensator C1, eine dünne Oxid-Tunnelvorrichtung, eine negative Ladung auf dem Gate G10 errichtet. Die auf dem schwebenden Gate G11 entwickelte Ladung übersteigt dann die Schwellenspannung des Transistors M11 und ist dazu nutzbar, den Transistor M11 in die Sättigung zu steuern. Im Gegensatz dazu ist die auf dem schwebenden Gate G10 entwickelte Ladung geringer als die Schwellenspannung des Transistors M10 und dazu nutzbar, ein Leiten des Transistors M10 zu verhindern. Auf ähnliche Weise wird ein in die Anordnung 10 zu schreibender Datenwert "0" als "1" (VCC-Potential) an den Knoten 24 geliefert, was in einer bevorzugten Ausführungsform etwa 5 Volt entspricht. Der Transistor M7 ist aus, aber die Transistoren M14 und MI4A werden durch das Signal auf dem Knoten 24 bzw. das EW-Signal eingeschaltet. Dies liefert Massepotential an die Leitung 16 und auch an das Gate des Transistors M6, der die 15 Volt des VHV-Signals auf die Leitung 14 schaltet. Die Gates G10 und G11 werden durch die Kondensatoren C1 und C3 auf positive bzw. negative Werte laden.
• Nachdem Daten in der Anordnung 10 gespeichert sind, wird das EW- Signal niedrig, und die Programmierungsspannung fällt auf die gleiche Spannung wie RDBI, mit einem Wert etwas über der Schwellenspannung der Transistoren M10 und M11. In einer bevorzugten Ausführungsform ist dies etwa 0,9 Volt. Dieses Lesevorspannungssignal (RDBI) wird über die Transistoren M5 und 4 MSA an die Leitung 16 und über die Transistoren M4 und M4A an die Leitung 14 geliefert. Die Festlegung von VHV auf dasselbe Potential wie RDBI hindert den Strom daran, durch die Transistoren M6 und M7 zu fließen. Wenn die schwebenden Gates G10 und G11 keinen Kurzschluß an C1 oder C3, den dünnen Oxid- Tunnelvorrichtungen, entwickelt haben, dann ist einer der Transistoren M10 oder M11 an und der andere aus. Angenommen, der Transistor M11 ist "an" und der Transistor M10 ist "aus", dann wird der Ausgangsanschluß DF tief zur Masse 12 gezogen. Dies schaltet auch den Transistor M8 ein, der dann VCC mit dem Ausgangsanschluß DT verbindet. Angenommen, der Transistor M10 ist "an" und der Transistor M11 ist "aus", dann wird der Ausgangsanschluß DT in ähnlicher Weise zur Masse 12 gezogen. Dies schaltet auch den Transistor M9 an, der dann VCC mit dem Ausgangsanschluß DF verbindet. Im Betrieb wird normalerweise nur einer der Ausgangsanschlüsse DF oder DT eingesetzt; jeder der beiden liefert jedoch ein gut definiertes Signal.
• Die vorliegende Erfindung ist insbesondere von Nutzen, wenn einer der Kondensatoren C1, C2, C3 oder C4 einen Kurzschluß in seinem dünnen Oxid entwickelt, so daß das jeweilige schwebende Gate G10 oder G11 eine Ladung nicht halten kann. Zuerst sei angenommen, daß die komplementäre Ladung der Gates G10 und G11 das Gate G11 auf einen positiven Wert lädt, aber das Gate G11 einen Kurzschluß entwickelt und die Ladung nicht halten kann. Da die Eingangsleitung 16 eine Lesevorspannung von 0,9 Volt aufweist, was etwas über der Schwellenspannung des Transistors M11 ist, beginnt der Transistor M11, den Anschluß DF zum Massepotential 12 zu ziehen. Dies schaltet dann den Transistor M8 ein, der den Anschluß DT zu VCC bringt, und die Anschlüsse DT und DF liefern die richtigen Ausgangssignale. Als nächstes sei angenommen, daß das Gate G10 hoch geladen ist, das Gate G11 niedrig geladen ist, aber G11 einen Kurzschluß entwickelt. Als Ergebnis der an sein Gate G11 angelegten RDBI-Spannung von 0,9 beginnt der Transistor M11 zu leiten. Der Transistor M10 wird jedoch durch die hohe Spannung (viel höher als 0,9 Volt) an seinem Gate G10 in die Sättigung getrieben, wodurch der Anschluß DT tief gezogen wird, was den Transistor M9 abrupt einschaltet. Strom fließt von VCC über die Transistoren M9 und M11 zu Masse. Da der Transistor M9 jedoch gesättigt ist und der Transistor M11 in seinem Widerstandsbereich arbeitet, ereignet sich fast der gesamte Spannungsabfall über den Transistor M11, wodurch der Ausgang DF dicht am hohen VCC-Wert gehalten wird. Dieser ist so hoch, daß der Transistor MB aus bleibt. Wieder liefern die Anschlüsse DT und DF korrekte Ausgangssignale.
• Zum Prüfen des Randwertes eines "0"-Zustands am DT- oder DF- Anschluß wird ein aktiv niedriges Signal IM/ an die Steuerelektrode der Transistoren M13 und M12 geliefert. In einer bevorzugten Ausführungsform sind der hohe und der niedrige Wert des Signals IM/ etwa 5 bzw. 2 Volt. Wenn ein aktiv niedriges Signal IM/ von 2 Volt an die Steuerelektrode der Transistoren M13 und M12 angelegt wird, beginnt jeder Transistor zu leiten. Angenommen, ein "0"-Zustand am Anschluß DF soll geprüft werden, dann wäre der Transistor M11 leitend, um den Anschluß DF zu Masse zu ziehen. Da Strom vom Anschluß VCC zum Anschluß DF über den Transistor M12 geleitet wird, sollte der Transistor M11 in der Lage sein, etwas von dem zusätzlichen Strom abzuleiten. Die am Anschluß DF gemessene Spannung spiegelt die Stromableitfähigkeit des Transistors M11 wider, der wiederum die Stärke der Ladung auf dem schwebenden Gate G11 widerspiegelt. Es versteht sich, daß die tatsächliche Spannung am Anschluß DF in der Praxis normalerweise nicht gemessen wird. Da der Ausgangsanschluß DF typischerweise an einen oder mehrere in Reihe geschaltete Inverter angeschlossen ist, spiegelt sich die Eignung des Anschlusses DF, unter der Schwellenspannung der folgenden Inverter zu bleiben, vielmehr im Ausgangszustand eines ausgewählten Inverters wider. Auf ähnliche Weise kann der "0"- Zustand am Anschluß DT durch Beobachten des Ausgangs eines ausgewählten Inverters stromabwärts begrenzt werden, wenn ein aktiv niedriges Signal IM/ an die Leitung 18 geliefert wird.
• Zum Prüfen des Randwertes eines "1"-Zustands am DT- oder DF- Anschluß wird das Signal IM/ auf seinen inaktiv hohen Zustand von etwa 5 Volt zurückgesetzt. Dies schaltet die Transistoren M13 und M12 ab. Das Lesevorspannungseingangssignal RDBI und das hohe Spannungssignal VHV werden von ihrem Vorspannungswert angehoben und im wesentlichen auf derselben Zwischenspannung gehalten. In einer bevorzugten Ausführungsform bedeutet dies eine Anhebung der Spannungen von etwa 0,9 Volt auf etwa 3 Volt. Dies legt 3 Volt an die Eingangsleitungen 14 und 16 an, die nun durch die Steuerschaltung 20 angeglichen werden (unter der Annahme, daß EW niedrig ist). Durch Anheben des Potentials auf beiden Seiten der nun parallelen Kopplungskondensatoren C1-C4 wird das Bezugspotential der schwebenden Gates um ungefähr denselben Betrag angehoben. In der Praxis erhöht eine Anhebung des Potentials der Leitungen 14 und 16 von 0,9 auf 3 Volt das Bezugspotential der Gates G10 und G11 um etwa 2 Volt. Angenommen, ein Zustand "1" am Anschluß DF soll geprüft werden, dann wäre der Transistor M11 aus und der Transistor M9 leitend, um den Anschluß DF zum VCC-Potential hochzuziehen. Wenn die negative Ladung am schwebenden Gate G11 bei der Einrichtung ausreichend war, dürfte eine Anhebung um etwa 2 Volt den Transistor M11 nicht in einen leitenden Zustand steuern, wodurch die Spannung am Anschluß DF unter einen vorbestimmten Schwellenwert fällt. Die Bestimmung, ob die Spannung am Anschluß DF diesen Schwellenwert nicht übersteigt, wird wieder durch Ablesen der Spannung auf dem DF-Anschluß oder aquivalent dazu durch Abgreifen des Ausgangs eines der an den Ausgang angeschlossenen Inverter vorgenommen. Auf ähnliche Weise kann der Zustand "1" am Anschluß DT begrenzt werden.

Claims (9)

1. Nichtflüchtige Speicheranordnung aufweisend eine nichtflüchtige Speicherzelle mit einem ersten und zweiten Transistor (M10, M11), die zwischen einen entsprechenden ersten und zweiten Anschluß und einen Bezugspotentialanschluß (12) geschaltet sind, wobei die Transistoren (M10, M11) ein entsprechendes erstes und zweites schwebendes Gate (G10, G11) aufweisen, die zur Speicherung komplementärer Ladungen geeignet sind und eine erste und zweite Eingangsleitung (14, 16) aufweisen, die kapazitiv an die schwebenden Gates (G10, G11) gekoppelt sind, gekennzeichnet durch Vorspannmittel (RDBI, 20), die geeignet sind, während der Nach-Schreibperiode der Speicherzelle eine Vorspannung an die Eingangsleitungen (14, 16) zu liefern, die etwas über der Eigenschwellenspannung der Transistoren (M10, M11) liegt, um den Betrieb jedes der Transistoren in seinem Widerstandsbereich zu erzielen, falls sein schwebendes Gate (G10, G11) einen Kurzschluß entwickelt.

2. Nichtflüchtige Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorspannvorrichtung eine Vorspannungsquelle (RDBI) aufweist, die durch eine an die erste und zweite Eingangsleitung (14, 16) gekoppelte Steuerschaltung (20) an die Eingangsleitungen (14, 16) gekoppelt ist.

3. Nichtflüchtige Speicheranordnung nach Anspruch 2, gekennzeichnet durch Lademittel (22, M6, M7, M14, M14A), die geeignet sind, das erste und zweite Gate (G10, G11) mit komplementären Ladungen zu laden, so daß einer der Transistoren (M10, M11) in einen Sättigungsbereich und der andere der Transistoren (M10, M11) in einen nichtleitenden Bereich gesteuert wird.

4. Nichtflüchtige Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Ladevorrichtung relativ kleine, dünne Oxidkondensatoren (C1, C3) aufweist, die zwischen die erste Eingangsleitung (14) und das erste Gate (G10) bzw. zwischen die zweite Eingangsleitung (16) und das zweite Gate (G11) geschaltet sind; relativ große, dünne Oxidkondensatoren (C2, C4), die zwischen die erste Eingangsleitung (14) und das zweite Gate (G11) bzw. zwischen die zweite Eingangsleitung (16) und das erste Gate (G10) geschaltet sind und Schaltmittel (M6, M7, M14, M14A), die geeignet sind, selektiv relativ hohe und niedrige Spannungen an die erste und zweite Eingangsleitung (14, 16) zu schalten, um die schwebenden Gates (G10, G11) mit den komplementären Ladungen zu laden.

5. Nichtflüchtige Speicheranordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen dritten und vierten Transistor (M8, M9), die zwischen einen Stromversorgungsanschluß und den ersten bzw. zweiten Anschluß geschaltet sind, wobei die Steuerelektrode des dritten Transistors (M8) mit dem zweiten Anschluß verbunden ist und die Steuerelektrode des vierten Transistors (M9) mit dem ersten Anschluß verbunden ist.

6. Nichtflüchtige Speicheranordnung nach Anspruch 5, gekennzeichnet durch einen fünften und sechsten Transistor (M13, M12), die mit dem dritten und vierten Transistor (M8, M9) parallelgeschaltet sind, wobei die Steuerelektroden des fünften und sechsten Transistors (M13, M12) geeignet sind, ein Einstellsignal zu erhalten.

7. Nichtflüchtige Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Vorspannvorrichtung (RDBI, 20) geeignet ist, eine Spannung an die erste und zweite Eingangsleitung (14, 16) zu liefern, die größer ist als die Vorspannung, um das Relativpotential der schwebenden Gates (G10, G11) anzuheben.

8. Verfahren zum Betreiben einer nichtflüchtigen Speicheranordnung (10) mit einem ersten und zweiten Transistor (M10, M11), die zwischen einen entsprechenden ersten und zweiten Anschluß und einen Bezugspotentialanschluß (12) geschaltet sind, wobei die Transistoren (M10, M11) ein erstes bzw. zweites schwebendes Gate (G10, G11) und eine erste und zweite Eingangsleitung (14, 16) aufweisen, die kapazitiv an die genannten Gates gekoppelt sind, und das Speichern komplementärer Ladungen an den Gates (G10, G11) umfaßt, gekennzeichnet durch den Schritt Liefern einer Vorspannung an die erste und zweite Eingangsleitung (14, 16) während der Nach-Schreibperiode der Speicherzelle, wobei diese Vorspannung etwas über der Eigenschwellenspannung der Transistoren (M10, M11) liegt, um den Betrieb jedes der Transistoren in seinem Widerstandsbereich zu erzielen, falls sein schwebendes Gate (G10, G11) einen Kurzschluß entwickelt.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Speicherschritt das Liefern von Differential-Ladespannungen an die erste bzw. zweite Eingangsleitung (14, 16) beinhaltet.