DE2556832B2 - Speicheranordnung und Verfahren zum Betrieb einer derartigen Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sogenannte Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine derartige Speicherzelle am Kreuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, sowie ein Verfahren zum Betrieb einer derartigen

ίο Speicheranordnung.

Bei Speicheranordnungen wird allgemein ein möglichst großes Fassungsvermögen auf möglichst kleinem Raum angestrebt Diesem Ziel kommen generell integrierte, insbesondere monolithisch integrierte HaIb-Ieiterspeicher bereits weitgehend entgegen. Trotz der bei diesen Speichern erreichten hohen Packungsdichte ist man auch weiterhin bestrebt, die einzelnen Speicherzellen noch kleiner, d. h. mit weniger Transistoren auszulegen. Während bekannte statische Speicherzellen überwiegend aus sechs Transistoren aufgebaut waren, sind auch bereits Speicherzellen mit nur vier Transistoren bekanntgeworden, vgl. zum Beispiel DE-PS18 16 356. Solche Vier-Transistor-Speicherzellen waren jedoch nicht gleichstromstabil, d. h. ließen keinen sogenannten statischen Betrieb zu; die Speicherinformation mußte deshalb z. B. periodisch aufgefrischt werden, um einen Verlust aufgrund von Leckströmen zu vermeiden. Natürlich sind eine Anzahl von Lösungen unterbucht und angegeben worden, um solche nicht gleichstromstabilen Speicherzellen hinsichtlich ihrer Speicherinformation aufzufrischen; die mit den klassischen statisch betriebenen Speicherzellen erzielbaren Vorteile sind damit jedoch nicht erreichbar.
Es ist Aufgabe der Erfindung, eine Speicheranordnung aus Vier-Transistor-Speicherzellen, vorzugsweise aus Feldeffekttransistoren, anzugeben, die keine Auffrischzyklen mehr erfordert Gelöst wird diese Aufgabe durch die in den Patentansprüchen gekennzeichneten Maßnahmen. Zusammengefaßt wird erfindungsgemäß bei einer aus vier Feldeffekttransistoren aufgebauten Speicherzelle bzw. bei der Anordnung einer Vielzahl solcher Speicherzellen durch eine zwischen den beiden logischen Spannungspegeln liegende Spannung, die über die Wortleitung(en) den Speicherzellen zugeführt wird, im nichtadressierten Zustand ein partieller Leitzustand der Lasttransistoren in den Speicherzellen bewirkt so daß in diesem sozusagen dritten Zustand die ansonsten den statischen Betrieb kennzeichnenden Verhältnisse vorliegen.

so Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt

F i g. I ein schematisches Schaltbild eines Ausführungsbeispiels der Erfindung und

F i g. 2 verschiedene Spannungsverläufe, die zur Erklärung der Arbeitsweise der Schaltung von F i g. 1 herangezogen werden sollen.

In F i g. 1 ist eine Matrixanordnung aus vier Speicherzellen zur Erläuterung der Erfindung gezeigt.

Eine typische Speicherzelle umfaßt vier Feldeffekttransistoren, z.B. Ql, Q2, <?3 und QA. Jeder der Feldeffekttransistoren weist eine steuernde sowie zwei gesteuerte Elektroden auf. Die steuernde Elektrode ist in der Regel die Gate-Elektrode und die gesteuerten Elektroden sind die Source- bzw. Drain-Elektroden. Die Transistoren Q3 und Q 4 sind miteinander bezüglich einer gesteuerten sowie ihrer steuernden Elektroden über Kreuz gekoppelt, wobei die jeweils übrige

gesteuerte Elektrode (Source-Elektrode) auf einem festen Potential, z. B. Massepotential, liegt. Die Elemente Qi und QI sind Last-Elemente, die in Reihe zwischen den internen Zellknoten A bz\v. B und die zugeordnete Bitleitung BO bzw. B1 eingeschaltet sind. Drei weitere Speicherzellen sind lediglich als Schaltungsblöcke in Fig. 1 angedeutet, um die als Beispiel gedachte Speichennatrix aus vier Speicherzellen zu vervollständigen. Natürlich wird in der Praxis eine Speicheranordnung eine weit größere Anzahl Speicherzellen umfassen, als das im Beispiel von F i g. 1 gezeigt ist

Zur Herstellung möglichst gleicher elektrischer Zustände auf den Bitleitungen sind Nachlade-Schaltungen, umfassend die Transistoren Q5, Q6 und QT, vorgesehen. Die Gate-Elektroden dieser Transistoren sind miteinander verbunden und an eine Eingangsklemn?e QD für ein Impulssignal ΦΖ? angeschlossen. Der Transistor Q7 liegt mit seinen gesteuerten Elektroden, d. h. seiner Drain-Source-Strecke, zwischen den beiden Bitleitungen und ermöglicht so einen Potentialausgleich dazwischen. Die Transistoren <?5 und Q 6 liegen miteinander in Reihe ebenfalls zwischen den beiden Bitleitungen. An ihrem gemeinsamen Verbindungspunkt bekommen sie ein Potential zugeführt, das über sie gleichermaßen auf die beiden Bitleitungen weitergeleitet wird. Die Spannung an diesem gemeinsamen Schaltungsknoten C wird entweder das volle »Eins«- oder »Nullw-Potential sein oder aber im Ruhezustand ein drittes dazwischenliegendes Potential. Die Vorspannungsschaltung für die Speicheranordnung ist zwischen die ein drittes festes Potential liefernde Spannungsquelle + V2 (entsprechend einem Zwischenpotential von etwa +2 bis 3 V) und/oder die Schaltungsknoten C und D eingefügt. Somit sind die Speicherzellen während des Ruhezustandes zwischen ein zweites festes Potential (Massepotential entsprechend dem logischen »Null«- Pegel) und ein drittes dazwischenliegendes Potential geschaltet Innerhalb der Vorspannungsschaltung für die Speicheranordnung sind Schaltungsmittel zur Isolation aller übrigen Wortleitungen von dieser Vorspannung vorgesehen, wenn eine der Wortleitungen ausgewählt werden soll. Der interne Schaltungsaufbau dieser Vorspannungsschaltung zur Erzeugung einer zwischen zwei festen Spannungen liegenden Spannung richtet sich nach den jeweiligen Verhältnissen, wobei ein spezielles Beispiel für eine solche Schaltung der vom gleichen Anmelder unter Beanspruchung desselben Prioritätstages eingereichten Patentanmeldung (Erfinder Askin u. a.) zu entnehmen ist Der Transistor Q10 liegt mit seiner gesteuerten Strecke zwischen einer ersten Spannungsquelle + Vl und dem Schaltungsknoten C. Nimmt man für die Transistoren im gewählten Ausführungsbeispiel an, daß es sich dabei um N-Kanal MOSFET handelt, beträgt + Vl typisch etwa +C,5 V, was dem logischen »Eins«-Pegel entspricht

jede der Wortleitungen ist darüber hinaus mit einem Worttreiber/Decoder verbunden, so daß jeweils eine bestimmte Wortleitung ausgewählt werden kann. Jede Bitleitung ist ferner mit einer gesteuerten Elektrode je eines weiteren Feldeffekttransistors QiA, Q15, Q\% oder Q17 verbunden. Die Gate-Elektroden dieser Transistoren sind jeweils (pro Bitleitungspaar) mit der Ausgangsklemme, z. B. BITl, B/T2 usw., eines Bit-Decoders verbunden. Die jeweils verbleibende gesteuerte Elektrode jedes dieser Transistoren ist mit einem Dateneingang oder einem Leseverstärker gekoppelt, je nachdem, ob ein Schreib- oder Lesevorgang beabsich tigt ist Schließlich ist zwischen einem Brtleitungspaar jeweils ein Vorverstärker vorgesehen, so daß beim Lesen die Potentialdifferenz zwischen den Bitleitungen flO und Bl vor der Weiterleitung an den Leseverstärker verstärkt werden kann.

Wenn man an die verschiedenen Steuerelektroden die in F i g. 1 und 2 illustrierten Impulsspannungec anlegt, arbeitet die Speicheranordnung in einem gleichstromstabilen Modus, der in der Folge als

ίο statischer Betrieb bezeichnet wird. Im Ruhezustand, d. h, wenn keine Speicherzelle selektiert ist liefert die Vorspannungsschaitung an die Schaltungsknoten C und/oder D, wie aus F i g. 1 hervorgehl, ein ZwischenpotentiaL Dieses Zwischenpotential bewirkt daß die Last-Elemente Q i und Q 2 partiell leitend vorgespannt sind. Von der + V2-Spannungsquelle wird über die Vorspannungsschaltung auch ein Strom an den Schaltungsknoten C und über die zu diesem Zeitpunkt wegen des Φ D-Signals leitenden Transistoren Q 5 und Q 6 auf die Bitleitungen geleitet Es ist darauf hinzuweisen, daß zu dieser Zeit das Φ5-Signal den unteren Spannungspegel aufweist so daß der Transistor QlO ausgeschaltet ist und kein Strom aus der + Vl-Spannungsquelle zugeführt werden kann. Nimmt man im Rahmen dieses Beispiels an, daß am internen Schaltungs- bzw. Speicherknoten A relativ zum (unteren Pegel am) Knoten B der obere Spannungspegel vorherrscht, ist QA leitend, während Q3 nichtleitend ist. Es fließt demnach Strom von der Bitleitung B1 über Q 2 und QA nach Masse.

Q 3 bleibt dann nichtleitend, und solange der Schaltungsknoten A einen oberen Spannungspegel aufweist der nicht von einer um mehr als einen Schwellenspannungswert höheren Spannung am Knoten D übertroffen wird, bleibt auch der Transistor Q1 ausgeschaltet Diese Verhältnisse halten somit den statischen Betrieb der Speicherzelle aufrecht Es ist an dieser Stelle festzustellen, daß die als Last-Elemente dienenden Transistoren Qi und Q2 mit höheren UW-Verhältnissen als die kreuzgekoppelten Transistoren 03 und QA ausgelegt werden können. Die UW- Verhältnisse beziehen sich jeweils auf das Längenzu Breitenverhältnis der Kanalbereiche dieser Feldeffekttransistoren, wobei ein großes L/W-Verhältnis bedeutet daß ein solcher Feldeffekttransistor (im leitenden Zustand) einen höheren Übertragungswiderstand aufweist.

Die Spannung auf den Bitleitungen ist im Ruhezustand zu gering, um in einer solchen FET-Speicheran-Ordnung einen Lese- und Schreibbetrieb durchzuführen. Aus diesem Grund ist der FET 10 vorgesehen, über den die Bitleitungsspannung vo jedem Lese- und Schreibvorgang angehoben werden kann. Sobald eine bestimmte Wortleitung ausgewählt ist wird Q10 über einen

;5 Φβ-Impuls eingeschaltet Die Vorspannungsschaltung wird dann von den Wortleitungen getrennt Anfänglich wird auch der Φ D-Impuls auf einem oberen Spannungspegel gehalten, damit zusätzlich der Strom aus der Spannungsquelle + V 2 zur Aufladung der Bitleitungen beitragen kann. Nach der Selektion des betreffenden Halbleiterplättchens, auf dem die jeweilige Speicheranordnung ausgebildet ist, werden alle Wortleitungen nach Massepotential entladen. Die Elemente Q5, Q6 unJ Q 7 der Bitleitungs-Nachladeschaltung bleiben dann noch für einige Zeit eingeschaltet, um die durch die Lastströme der Zelle(n) verursachten Potentialunterschiede auf den Bitleitungen ausgleichen zu können. Ist das geschehen, werden Q 5, Q6 und Q 7 ausgeschaltet.

indem ΦΟ auf den unteren Spannungspegel übergeht und die ausgewählte Wortleitung auf + Vl-Potential angehoben wird. Soll im Beispielsfall die aus QX bis QA bestehende Speicherzelle ausgewählt werden, bringt der Worttreiber/Decoder die zugehörige Wortleitung auf den oberen Spannungspegel. Dadurch werden QX und Q 2 voll eingeschaltet und bewirken eine Differenzspannung an den Bitleitungen ßO und BX, die mit den entsprechenden Spannungspegeln an den internen Schaltungs- bzw. Speicherknoten A und β gleich ist. Der Vorverstärker im unteren Teil von F i g. 1 bewirkt eine Verstärkung dieser Differenzspannung auf die vollen logischen Spannungspegelwerte. Zu diesem Zeitpunkt wird an die mit BITX oder BlTl bezeichneten Klemmen ein entsprechendes Steuersignal angelegt, so daß die Speicherinformation ausgelesen werden kann. Ist beispielsweise die aus den Transistoren Ql bis QA bestehende Speicherzelle ausgewählt, wid über ein entsprechendes Steuersignal an der Klemme BITX der Bitleitungsschalter in Form der Transistoren Q14 und Q15 eingeschaltet, so daß das Differenzpotential auf den Bitleitungen SO und β 1 an den (nicht dargestellten) 10

15

20

Leseverstärker geleitet und dort ausgewertet werder kann. Wird umgekehrt die Änderung einer Speicherin formation in Form eines Schreibvorgangs gewünscht wird ein entsprechendes Datensignal in Form eine: Differenzsignals über die Transistoren Q14 und Q15 ar die Bitleitung angelegt, so daß die kreuzgekoppelter Transistoren <?3 und QA in den jeweils gewünschter der beiden möglichen Binärzustände übergehen. Es ist ir diesem Zusammenhang darauf hinzuweisen, daß wäh rend des Auswahlzustandes einer Wortleitung all« übrigen Wortleitungen über den Worttreiber/Decodei auf Massepotential gehalten werden.

Einzelheiten der oben beschriebenen zeitlicher Abläufe sind aus F i g. 2 ersichtlich. Diese Steuerspan nungen werden aus FET-Schaltkreisen abgeleitet, dit vorzugsweise auf demselben Haibicitcrpläiichen zu sammen mit den Speicherzellen ausgebildet sind. Voi einer Beschreibung der zugehörigen speziellen Schal tungsanordnungen zur Ableitung dieser Steuerimpuls* kann abgesehen werden, da es sich dabei un konventionelle Schaltkreise handeln kann.

Hierzu 2 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sogenannte Speichertransistoren miteinander Ober Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine derartige Speicherzelle am Kreuzlingspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, gekennzeichnet durch Schaltungsmittel, mittels derer bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential anlegbar ist, sowie durch Schaltungsmittel zur Beaufschlagung aller Speicherzellen mit einem zwischen dem ersten und zweiten Potential liegenden dritten Potential, wenn keine Speicherzellenauswahl in der Anordnung zu treffen ist, derart, daß die Last-Elemente der Speichertransistoren durch das dritte Potential im partiellen Leitzustand vorgespannt sind.

2. Verfahren zum Betrieb einer Speicheranordnung mit in einem Halbleitersubstrat ausgebildeten Speicherzellen, die jeweils aus vier Transistoren, vorzugsweise Feldeffekttransistoren, bestehen, von denen nach Art eines Flipflops zwei sogenannte Speichertransistoren miteinander über Kreuz gekoppelt sind und die beiden übrigen Transistoren je im Lastzweig eines Speichertransistors liegen, wobei je eine derartige Speicherzelle am Krcuzungspunkt einer von mehreren zeilenweise parallel zueinander vorgesehenen Wortleitungen mit einem von mehreren spaltenweise parallel zueinander vorgesehenen Bitleitungspaaren angeordnet und über Wort- und Bit-Auswahleinrichtungen selektierbar ist, dadurch gekennzeichnet, daß bei zu treffender Auswahl von mit einer bestimmten Wortleitung verbundenen Speicherzellen einer Zeile an die betreffenden Speicherzellen ein erstes und zweites festes Potential und an die übrigen nicht ausgewählten Speicherzellen nur das zweite Potential angelegt wird, und daß in Betriebszeiten, in denen keine Speicherzellenauswahl in der Anordnung zu treffen ist, an alle Speicherzellen ein zwischen dem ersten und zweiten Potentialwert liegendes drittes Potential angelegt wird, so daß die Last-Elemente der Speichertransistoren dadurch im einen statischen Betrieb bedingenden partiellen Leitzustand vorgespannt sind.