DE2129687C3 - Digitale Speicherschaltung - Google Patents

Description

Die Erfindung bezieht sich auf digitale Speicherschaltung nach dem Oberbegriff des Patentanspruchs 1.

Speicherelemente mit Feldeffekttransistoren mit isolierter Gate-Elektrode und veränderlichem Leitfähigkeitsschwellenwert sind bekannt. Jedes Speicher-Element weist einen Feldeffekttransistor mit isolierter Gate-Elektrode und veränderlichem Schwellenwert auf, der elektrisch dadurch geändert werden kann, daß eine Spannung mit binärer Polarität zwischen der Gate-Elektrode und dem Substrat mit einem Wert oberhalb einer vorgegebenen begrenzten Größe angelegt wird. Die Polarität der Spannung bestimmt die Richtung, in der der Schwellenwert geändert wird. Bei Anlegen einer festen Abfragespannung mit einem Wert zwischen den binärwertigen Leitfähigkeitsschwellwerten an die Gateto Elektrode kann der binäre Zustand des Transistors durch Überwachen der Größe des sich ergebenden Source-Drain-Stromes festgestellt werden. Die Größe der Abfragespannung reicht nicht zur Änderung des vorher bestehenden Leitfähigkeitsschwellenwertes aus, so daß ein löschungsfreies Auslesen erzielt wird.

Der Vorteil der Speicherelemente mit Transistoren mit veränderlichem Schwellenwert lieft teilweise darin, daß sie vollständig mit der Verwendung von Herstellungstechniken für integrierte mikroelektronische

so Schaltungen und mit in Digitalrechnern verwendeten Einheiten kompatibel sind.

Bekannte Speicherschaltungen unter Verwendung der oben erwähnten Speicherelemente mit Transistoren mit veränderlichem Schwellenwert können binäre Informationen für beträchtliche Zeitintervalle speichern. Diese liegen in der Größenordnung von bis zu 10 Jahren. Im Speicherbetrieb, bei dem die Speicherelemente häufigen Umschaltvorgängen unterworfen sind, läßt sich diese lange Speicherzeit jedoch nicht erreichen.

Sie sinkt beträchtlich ab.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, auch im Speicherbetrieb eine Informationsspeicherung zu erzielen, die beträchtlich größer als bei bekannten Speicherschaltungen der angegebenen Gattung ist. Dieser Anspruch wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Die Erfindung wird im folgenden an Hand eines in der

Zeichnung dargestellten bevorzugten Ausführungsbeispiels der Erfindung noch näher erläutert

In der Zeichnung zeigt

F i g. 1 eine schematische Zeichnung der Speicherschaltung;

F i g. 2a und 2b den Aufbau der Schaltung nach F i g. 1, wobei Fig.2b ein Querschnitt entlang der Linie 2(b)—2(b) nach F i g. 2a ist,

F i g. 3 eine Darstellung der Spannungsbeziehungen, die während des Betriebs der Schaltung nach Fig. 1 auftreten.

Die Schaltung nach F i g. 1 ist eine Zwei-Wort-Zwei-Bit-Speicherschaltur-g und umfaßt zwei Speicherelemente 11 und 13, die zur Speicherung der in dem ersten Wort enthaltenen Information verwendet werden. Zwei ι weitere Speicherelemente 15 und 17 werden zur Speicherung der in dem zweiten Wort enthaltenen information verwendet Jedes Speicherelement 11, 13, 15 oder 17 enthält einen Feldeffekttransistor 19, 21, 25 bzw. 27 mit isoliertem Gate und veränderlichem Schwellenwert Die Gate-Elektroden der Transistoren 19 und 21 sind direkt mit einer Wort-Leitung 23 verbunden. Die Transistoren 25 und 27 mit veränderlichem Schwellenwert sind mit ihren Gate-Elektroden direkt mit einer Wortleitung 29 verbunden. Die Drain-Elektroden der Transistoren 19 und 21 sind kapazitiv über zwei Kondensatoren 31 bzw. 33 mit der Wort-Leitung 23 verbunden und die Drain-Elektroden der Transistoren 25 und 27 sind kapazitiv über zwei Kondensatoren 35 bzw. 37 mit der Wortleitung 29 verbunden. Die Source-Elektroden der Transistoren 19 und 25 mit veränderlichem Schwellenwert sind mit einer Bit-Leitung 39 verbunden und die Source-Elektroden der Transistoren 21 und 27 mit veränderlichem Schwellenwert sind mit einer Bit-Leitung 41 verbunden. J5 Die Substrate aller Transistoren 19, 21, 25 und 27 sind mit einer Substrat-Leitung 43 verbunden.

In der speziellen in Fig. 1 gezeigten Schaltung sind die Transistoren 19 und 21 in einer Reihe zur Speicherung eines ersten Wortes W\ angeordnet. Die <to Transistoren 25 und 27 sind in einer zweiten Reihe zur Speicherung der Bits in einem zweiten Wort W2 angeordnet. Die Transistoren 19 und 25 sind in einer ersten Spalte zur Speicherung des ersten Bits B1 in den zu speichernden Worten und die Transistoren 21 und 27 sind in einer zweiten Spalte zur Speicherung des zweiten Bits B 2 in den zu speichernden Worten angeordnet.

Die an die Speicherelemente 11, 13, 15 und 17 anzulegenden Spannungen werden von einer Ansteuer-Schaltung 45 gewonnen. Die an die Wortleitungen W\ und W2 angelegten Spannungen werden von einer Wort-Wahl-Schaltung 47 geliefert. Die Substratspannungen werden von einer Substratquelle 4£ angelegt, während die Bit-Spannungen von einer Bit-Quelle 51 angelegt werden. Eine Zeitgeberschaltung 53 bestimmt die Zeitsteuerung der Spannungen, die der die Speicheranordnung bildenden Anordnung von den Wort-, Substrat- und Bit-Quellen 47,49 und 51 zugeführt werden sollen. Die Zeitsteuerung und Größe der von den verschiedenen Quellen zugeführten Spannungsimpulse wird weiter unten beschrieben.

Die Fig. 2a und 2b zeigen, wie typische Speicherschaltungs-Anordnungen der in F i g. 1 gezeigten Art als integrierte Schaltungen hergestellt werden können. Ein Substrat enthält einen N-Leitfähigkeits-Teil 55, der über einem P-Leitfähigkeitsart-Hauptteil 57 gebildet ist. Anodenabschnitte 59 und 61 und Kathodenabschnitte 63 und 65 werden mit Hufe bekannter Techniken in den N-Leitfähigkeitsart-Teil 55 eindiffundierL Eine isolierende Schicht 77 wird dann über dem N-Leitfähigkeitsart-Teil 55 niedergeschlagen und eine Metallelektrode 69 wird über dem Isolator abgeschieden. Zwei Isoiationsbereiche 71 und 73 werden zur Isolation der Speicheranordnung von umgebenden Elementen ausgebildet

Feldeffekttransistoren mit veränderlichem Schwellenwert weisen üblicherweise eine doppelte Isolierschicht 67 auf. Die Drain-Elektroden sind kapazitiv über die Isolierschicht 67 mit der Metallelektrode 69 gekoppelt. Die Source-Elektroden sind direkt mit den Bit-Leitungen BX und B 2 verbunden. Die Gate-Elektroden werden durch die eingedrückten Abschnitte 75 und 77 der Elektrode 69 gebildet

F i g. 3 stellt ein Zeitsteuerungsdiagramm dar, das die Spannungsbeziehungen zeigt, die beim Betrieb der Schaltung nach F i g. 1 verwendet werden können. Das Diagramm nach Fig. 3 zeigt einen SCHREI B-Zyklus zum Einschreiben einer Information in die Speicherelemente der Schaltungsanordnung und einen zweiteiligen LESE-Zyklus zum Auslesen von Information aus der Anordnung. Die verschiedenen an die Transistorelemente mit veränderlichem Schwellenwert angelegten Spannungen werden von den Quellen in der Ansteuerschaltung 45 nach F i g. 1 geliefert. Die Zeitintervalle zum Anlegen dieser Spannungen werden durch die Zeitgeberschaltung 53 nach F i g. 1 bestimmt

Die an die verschiedenen Elemente während des SCH REI B-Zyklus angelegten Spannungen werden für 10 Millisekunden-Intervalle angelegt, wie dies in Fig.3 gezeigt ist. Die verschiedenen während des LESE-Zyklus angelegten Spannungen werden für 0,5 Mikrosekunden-Intervaüe angelegt. Die Auslegung der Ansteuer-Schaltung 45 ist einfach und erfordert keine weitgehende Erklärung. Die Betriebsweise der Speicheranordnung kann unter Bezugnahme auf das Schaltbild nach F i g. 1 zusammen mit dem Zeitsteuerungsdiagramm nach F i g. 3 verstanden werden.

Es sei beispielsweise angenommen, daß eine binäre EINS in das Speicherelement 13 eingeschrieben werden soll. Dies Dies hat kurz gesagt drei Schritte während der SCHREIB-Periode zur Folge:

1. Während 71 werden alle Speicherelemente auf NULL gestellt.

2. Während T₂ wird das Speicherelement 13 auf EINS gestellt, wobei die Elemente 11,15 und 17 auf Null eingestellt bleiben.

3. Während Ti wird das gewünschte Bit-Muster in Wort 2 eingestellt, während Wort 1 unverändert bleibt.

Diese drei Schritte können wie folgt durchgeführt werden:

Während des Zeitintervalls T\ wird der Speicher für einen SCHREIB-Zyklus dadurch zurückgestellt, daß zunächst jedes Speicherelement gelöscht wird. Dies wird durch Einstellung der Wort-Leitungen Wl und W2 auf Erdpotential durchgeführt. Die Substrat- und Bit-Leitungen werden auf ein -60 Volt-Potential eingestellt. Weil alle Gate-Isolator-Spannungen auf die Spannung an der Substrat-Zwischenfläche bezogen sind, ergibt dies ein Potential von +60 Volt längs des Gate-Isolators jedes Transistors 19, 21, 25, 27 mit veränderlichem Schwellenwert. Die Kondensatoren 31, 33, 35 und 37 in jedem der Speicherelemente sperren den Fluß eines Gleichstromes von den Wortleitungen 23

und 29 während dieses Teils des Zyklus. Nach dem Aufbringen der oben erwähnten Spannungen ist der Schwellenwert jeder der Transistoren 19, 21,25,27 mit veränderlichem Schwellenwert auf den positiven Schwellwert eingestellt.

Während T₂ wird das gewünschte Bit-Muster für das Wort Wl in die Speicherelement 11 und 13 eingeführt. Es sei daran erinnert, daß das Speicherelement 11 eine binäre NULL und das Speicherelemente 13 eine binäre EINS speichern soll, und daß eine binäre NULL durch eine Leitfähigkeit während des LESE-Zyklus dargestellt ist, während eine binäre EINS während des LESE-Zyklus durch eine fehlende Leitfähigkeit dargestellt wird.

Um das Wort Wl in die Speicheranordnung einzuführen, wird die Wortleitung 23 auf ein Potential von —60 Volt eingestellt, wobei die Bit-Leitung BX auf ein Potential von -50VoIt eingestellt wird. Die Wortleitung 29, die Substrat-Leitung 43 und die Bit-Leitung B2 werden geerdet. Dieser Zustand ist in dem zweiten 10-Millisekunden-Intervall des in Fig.3 dargestellten SCHREIB-Zyklus erläutert.

Weil sich die Gate-Elektrode des Transistors 19 nun auf —60 Volt befindet, während an der Source-Elektrode ein Potential von — 50 Volt liegt und das Substrat auf Erdpotential liegt, wird ein leitender Kanal in dem Transistor 19 gebildet. Der Kanal und die Drainelektrode nehmen das Sourcepotential von — 50 Volt an, so daß lediglich ein 10 Volt-Potential längs des Gate-Isolators angelegt ist und der vorher eingestellte positive Schwellwert nicht gestört wird.

Zur gleichen Zeit wird ein —60 Volt-Potential längs des Gate-Isolators des Transistors 21 angelegt, so daß dieser Schwellenwert auf seinen negativen Wert verschoben wird. Die Spannung längs der Gate-Isolatoren der das Wort W 2 darstellenden Transistoren 15 und 17 liegt während des gleichen Teils des SCHREIB-Zyklus auf Null, so daß der positive Schwellwert dieser Transistoren nicht gestört wird. Während des folgenden 10-Millisekunden-IntervaIls (T₃) des SCHREIB-Zyklus wird die dem Wort W2 entsprechende Information in der gleichen Weise in die Speicheranordnung eingeschrieben.

Die Information wird aus der Speicheranordnung während des LESE-Zyklus ausgelesen. Der LESE-Zyklus umfaßt zwei Teile: ein ABTAST-Teil tritt während des ersten 04 Mikrosekunden-Intervalls (Ti) des LESE-Zyklus auf und ein RÜCKSTELL-Teil findet während des zweiten 0,5 Mikrosekunden-Intervalls (T$) des LESE-Zyklus statt Die dem Wort Wi entsprechende Information wird zuerst abgetastet Während dieses Teils des Zyklus wird ein Potential von —15 Volt an die Wort-Leitung 23 angelegt; -5 Volt-Potentiale werden an beide Bit-Leitungen angelegt, das Substrat und die dem Wort W2 zugeordnete Wort-Leitung 29 sind geerdet

Weil der Transistor 19 während des SCHREIB-Zyklus nicht gestört wurde, so daß ein positiver Schwellwert an diesem Transistor verbleibt, wird ein Source-Drain-Strom an die Bit-Leitung B1 geliefert, die anzeigt, daß eine binäre NULL in diesem Transistor gespeichert wurde. Der Schwellenwert des Transistors 21 wurde während des SCHREIB-Zyklus auf einen negativen Wert verschoben. Daher leitet dieser Transistor nicht während des LESE-Zyklus. Dies zeigt an, daß eine binäre EINS in dem Speicherelement 13 gespeichert war.

ίο Der RÜCKSTELL-Teil des LESE-Zyklus wird als nächstes an die Speicheranordnung angelegt. Während dieses Teils des Zyklus wird die dem Wort IVl entsprechende Wort-Leitung 23 auf Erdpotential eingestellt. Die Bit-Leitungen B\ und B 2, das Substrat und die dem Wort W2 entsprechende Wort-Leitung 29 sind alle auf ein Potential von -15 Volt eingestellt. Unter diesen Bedingungen wird ein Potential längs der Gate-Isolatoren der Transistoren 19 und 21 angelegt, das dem entgegengesetzt ist, das während des ABTAST-Teils des LESE-Zyklus angelegt wurde.

An die Gate-Isolatoren der dem Wort W2 entsprechenden Transistoren 25 und 27 wurde während des gesamten LESE-Zyklus kein Potential angelegt; daher ist zu dieser Zeit keine Rückstellung erforderlich. Ein zweiter LESE-Zyklus wird als nächstes an die Speicheranordnung angelegt, um die Information aus der dem Wort W2 entsprechenden Anordnung auszulesen.

Die Erfahrung hat gezeigt, daß im Speicherbetrieb ein einfaches Auslese-Schema, wie z. B. ein Gleichspannungs-Auslesen bei Anwendung auf bekannte Speicherschaltungen mit Transistoren mit veränderlichem Schwellenwert nur eine Speicherung der Informationen für eine Zeitdauer in der Größenordnung von 100 Stunden ergibt. Bei der erfindungsgemäßen Speicherschaltung kann jedoch eine brauchbare Information selbst nach einer Speicherzeit von 4000 Stunden festgestellt werden. Somit kann eine ungefähr 40fache Verbesserung gegenüber einfachen Verfahren unter Verwendung von Gleichspannungs-Lesespannungen und der Verwendung der erfindungsgemäßen Schaltung und der Leseprinzipien realisiert werden.

Es ist verständlich, daß eine für die Speicherung von lediglich zwei Worten mit jeweils zwei Bit pro Wort 5 geeignete Speicherschaltung lediglich aus Einfachheitsgründen beschrieben wurde. In den meisten Fällen würde eine größere Speicherkapazität üblicherweise erwünscht sein. Die gleichen Prinzipien würden dann auf eine Speicherschaltung von beträchtlicher Größe angewandt werden.

Es ist außerdem verständlich, daß P-Typ-Anreicherungs-Transistoren angenommen wurden. Typen mit entgegengesetzter Leitfähigkeit können verwendet werden, indem die Polaritäten der verschiedenen Spannungen umgekehrt werden, wenn dies erforderlich ist

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Digitale Speicherschaltung mit einer Reihen- und Spaltenanordnung von auf einem gemeinsamen Substrat gebildeten Speicherelementen, die jeweils einen Feldeffekttransistor mit veränderlichem Schwellenwert und mit Drain- und Sourceelektroden und mit einer von dem Substrat durch einen Gate-Isolator getrennten Gate-Elektrode einschließen, mit Einrichtungen zur Einstellung aller Transistoren auf einen ersten Schwellenwert sowie mit Einrichtungen zur Einstellung ausgewählter Transistoren auf einen zweiten Schwellenwert mit entgegengesetzter Polarität entsprechend der zu speichernden Information, mit Einrichtungen zum Anlegen -eines Abtastpotentials längs des Gate-Isolaiors aller Transistoren in einer ausgewählten Reihe, wobei das Abtastpotential eine derartige Polarität aufweist, daß ein leitender Kanal in den Transistoren ausgebildet wird, die auf ihrem ersten Schwellenwert verbleiben, und mit Einrichtungen zum Anlegen einer Vorspannung an die Sourceelektroden aller Transistoren während des Auftretens eines Abtastpotentials und zum Hindurchleiten eines Source-Drainstromes in Abhängigkeit von der Vorspannung durch diejenigen Transistoren, in denen ein leitfähiger Kanal ausgebildet wurde, so daß die Information durch Feststellung des Auftretens eines Source-Drainstromes in einem vorgegebenen Transistor festgestellt werden kann, dadurch gekennzeichnet, daß Einrichtungen zum Anlegen eines Rückstell-Potentials an die Transistoren (19, 21, 25, 27) in der ausgewählten Reihe nach dem Anlegen des Abtastimpulses vorgesehen sind, wobei das Rückstell-Potential eine Amplitude aufweist, die gleich und entgegengesetzt zu der Amplitude des Abtastpotentials ist.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Feldeffekttransistoren (19, 21, 25, 27) P-Anreicherungstyp-Transistoren sind, und daß die ersten und zweiten Schwellwerte positiv bzw. negativ polarisiert sind.

3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Einrichtungen zur Einstellung aller Feldeffekttransistoren (19, 21, 25, 27) auf einen ersten Schwellenwert eine jeder Reihe von Speicherelementen (11,13,15,17) entsprechende Wortleitung (23, 29), die direkt mit der Gate-Elektrode jedes Feldeffekttransistors (19, 21, 25, 27) in der entsprechenden Reihe verbunden ist und kapazitiv mit den Drain-Elektroden der gleichen Transistoren (19,21, 25,27) gekoppelt ist, eine jeder Spalte von Speicherelementen (11, 13, 15, 17) entsprechende Bit-Leitung (39, 41) die mit der Source-Elektrode jedes Feldeffekttransistors (19,21, 25, 27) der entsprechenden Spalte verbunden ist, eine mit dem gemeinsamen Substrat verbundene Substratleitung (43) und Einrichtungen zum Anlegen eines negativen Potentials an die Bit- und Substratleitungen bei auf Erdpotential gehaltenen Wortleitungen (23,29) einschließen.

4. Speicherschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtungen zur Einstellung ausgewählter Feldeffekttransistoren (19,21,25, 27) auf einen zweiten Schwellenwert Einrichtungen zur Einstellung einer die ausgewählten Feldeffekttransistoren (19, 21, 25, 27) umfassenden Wortleitung (23, 29) auf ein negatives Potential bei Festhalten des Substrates auf Erdpotential einschließen, und daß die Einrichtungen zur Einstellung ausgewählter Transistoren (19, 21, 25, 27) auf einen zweiten Schwellenwert weiterhin Einrichtungen zum Einstellen der einen ausgewählten Feldeffekttransistor (19, 21, 25, 27) umfassenden Spalten entsprechenden Bit-Leitungen (39,41) auf Erdpotential bei Festhalten der Bit-Spalten auf einem

ίο negativen Potential einschließen, das kleiner als das Potential der Wortleitung (23,29) ist

5. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtungen zum Anlegen eines Abtastpotentials Einrichtungen zur Ansteuerung einer ausgewählten Wortleitung (23,29) auf ein negatives Potential mit einer Größe einschließen, die kleiner ist als das zur Einstellung der Feldeffekttransistoren (19, 21, 25, 27) auf einen Schwellenwert verwendete Potential, während die Substratleitung

(43) auf Erdpotential gehalten wird.