DE2459023A1

DE2459023A1 - Speicherzelle aus isolierschicht- feldeffekttransistoren

Info

Publication number: DE2459023A1
Application number: DE19742459023
Authority: DE
Inventors: Dieter J Ing Grad Holzmann; Guenter Lindstedt; Daniel J Dr Ing Mlynek
Original assignee: Deutsche ITT Industries GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1974-12-13
Filing date: 1974-12-13
Publication date: 1976-06-16
Also published as: FR2294514A1; GB1483868A; DE2459023B2; JPS5183742A; DE2459023C3; IT1050037B

Description

Deutsche ITT Industries GmbH G. Lindstedt et al 5-4-1

78 Freiburg, Hans·-Bunte-S er. 19 Mo/sp

10. Dezember 1974

DEUTSCHE ITT INDUSTRIES GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG

FREIBURG I. BR.

Speicherzelle aus Isolierschicht-Feldeffekttransistoren

Aus dem Buch von W.N. Carr und J.W. Mize "MOS/LSI Design and Application", New York 1972, Seiten 209 bis 212 mit Fig. 7.12 auf Seite 211, ist eine statische Schreib/Lese-Speicherzelle aus Isolierschicht-Feldeffekttransistoren gleicher Leitungs- und Steuerungsart bekannt, die aus sechs Transistoren besteht. Derartige Schreib/Lese-Speicherzellen werden in der englichen Literatur als "Random Access Memories (RAM)" bezeichnet und sind in der deutschen Literatur auch unter der Bezeichnung "Speicher mit wahlfreiem Zugriff" bekannt.

Bei Isolierschicht-Feldeffekttransistoren, die abgekürzt oft auch einfach als MOS-FETs bezeichnet werden, wobei dies eine Abkürzung

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der englischen Bezeichnung "Metal Oxide Semiconductor Field-Effect Transistor" ist, die jedoch nicht mehr ausschließlich auf Feldeffekttransistoren mit einer Oxydschicht als unter dem Steueranschluß liegender Isolierschicht wegen inzwischen anderer bekannter Materialien für diese Isolierschicht beschränkt ist, gibt es aufgrund der beiden möglichem: Kanal-Leitungsarten, nämlich p- oder n-leitend, und der beiden möglichen Steuerungsarten, nämlich Anreicherungssteuerung (im englischen "enhancement mode") und Verarmungssteuerung (im englischen "depletion mode"), vier Grundtypen, aus denen die bekannte statische Schreib/Lese-Speicherzelle jeweils aufgebaut werden kann.

Die bekannte Speicherzelle v/eist zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden Schalttransistor bestehende Inverterstufen auf, bei denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe mit dem Steueranschluß des Schalttransistors der anderen Inverterstufe sowie der Verbindungspunkt von Lasttransistor und Schalttransistor der anderen Inverterstufe mit dem Steueranschluß des Schalttransistors der einen Inverterstufe kreuzweise galvanisch verbunden sind.

Die bekannte Speicherzelle enthält ferner pro Inverterstufe einen Eingangstransistor, dessen gesteuerter Strompfad den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet, über die die zu speichernde Information in die Speicherzelle eingeschrieben bzw. aus ihr ausgelesen wird. Die Steueranschlüsse der Eingangstransistoren liegen gemeinsam an einer Adressenleitung, über die in einem Speicher mit einer Vielzahl solcher Speicherzellen eine gewünschte Speicherzelle zum Einschreiben bzw. zum Auslesen angewählt, d. h. ausgesucht werden kann.

Speicher, die aus vielen der erwähnten bekannten Speicherzellen bestehen und monolithisch integriert sind, sind im allgemeinen.

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matrixartig aufgebaut, d. h.. der Speicher ist in Zeilen und Spalten unterteilt, wobei alle Speicherzellen einer Spalte gemeinsame Informationsleitungen haben. Insbesondere bei großer Zeilenzahl einer solchen Speichermatrix ergeben sich daher lange Informationsleitungen und dadurch Kapazitäten zwischen ihnen und dem Halbleitergrundmaterial, die im Verhältnis zur Eingangskapazität der Schalttra'nsistoren groß sind. Somit tritt beim Ansteuern der Eingangstransistoren eine Ladungsaufteilung zwischen den Eingangskapazitäten der Schalttransistoren und der Kapazität der langen Informationsleitungen auf_r wodurch das Potential der auch als Ausgänge benutzten Verbindungspunktevon Schalt- und Lasttransistor jeder Inverterstufe auf das Potential des Schaltungsnullpunkts gezogen wird, so daß die Speicherzelle in einen Undefinierten Zustand gerät.

Als Gegenmaßnahme gegen diesen Nachteil bietet sich zwar an, die Lasttransistoren niederohmig auszubilden, dies hat jedoch zur Folge, daß aufgrund des dadurch bedingten großen Stromverbrauchs eine Speicherung in Geräten mit Batteriebetrieb über längere Zeit nicht möglich ist. Die Forderung nach einem Batteriebetrieb des Speichers erzwingt daher die Beibehaltung hochohmiger Lasttransi- · stören. Unter hoch- bzw. niederohmig wird dabei eine solche Dimensionierung des Kanalbereichs des Transistors, nämlich seines Längen-Breiten-Verhältnisses, verstanden, daß im leitenden Zustand der Source-Drain-Widerstand groß bzw. klein ist.

Die Aufgabe der Erfindung besteht somit darin, die bekannte Speicherzelle so auszubilden, daß eine langfristige Speicherung in Geräten mit Batteriebetrieb trotz der großen Kapazitäten der Informationsleitungen möglich wird, wobei die Frequenzeigenschaften, d. h. die maximal mögliche Schreib/Lese-Geschwindigkeit der bekannten Schaltung erhalten bleiben soll. Diese Aufgabe wird durch die im Patentanspruch angegebene Erfindung gelöst.

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Zwar ist es aus der DT-OS 1 474 457 bei aus Isolierschicht-Feldeffekttransistoren komplementärer Leitungsart bestehenden Speicherzellen bekannt, in eine der beiden kreuzweisen Verkopplungen den gesteuerten Strompfad mindestens eines Entkopplungstransistors einzufügen, dessen Steueranschluß über eine mit einem als Wortquelle bezeichneten Impulsgenerator verbundene Inforrnationsleitung gesteuert wird. Zusammen mit einer weiteren Maßnahme soll dies bei der bekannten Anordnung dazu dienen- daß die Information über den Speicherzustand der Speicherzelle als Stromänderung des Speisestroms auftritt. Es ist offensichtlich, daß diese Speicherzelle somit völlig andersartig aufgebaut ist und auch eine andere Wirkungsweise hat als die Speicherzelle nach der Erfindung.

Ein Ausführungsbeispiel wird nun anhand der Figuren der Zeichnung näher erläutert.

Fig. 1 zeigt das Schaltbild einer mit n-Kanal-Isolierschicht-Feldeffekttransistoren aufgebauten erfindungsgemäßen Speicherzelle,

Fig. 2 zeigt verschiedene Diagramme von Impulsen, die beim Einschreiben von Information in die Speicherzelle nach Fig. 1 auftreten, und

Fig. 3 zeigt verschiedene Diagramme von Impulsen, die beim Auslesen der zuvor in der Speicherzelle nach Fig. 1 gespeicherten Information auftreten.

Als Ausführungsbeispiel ist in Fig. 1 eine Speicherzelle nach der Erfindung gezeigt, die aus n-Kanal-Isolierschicht-Feldeffekttransistoren vom Anreicherungstyp aufgebaut ist. Ein Aufbau aus den oben erwähnten anderen drei Isolierschicht-Feldeffekttransistor-Grundtypen ist ebenfalls möglich, wobei dann die Polaritäten der Versorgungsspannung und der zum Betrieb erforderlichen Impulsspan-

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nungen entsprechend zu wählen sind. Die Speicherzelle nach Fig. 1 besteht aus den beiden Schalttransistoren 1, 2, den mit diesen jeweils in Reihe liegenden Lasttransistoren 3, 4, den Eingangstransistoren 5, 6, den Entkoppeltransistoren 7, 8 und den Ladetransistoren 9, 10. Der Schalttransistor 1 bildet mit dem Lasttransistor 3 die eine oben erwähnte Inverterstufe, während der Schalttransistor 2 mit dem Lasttransistor 4 die zweite Inverterstufe bildet.

Diese beiden Inverterstufen sind derart über Kreuz miteinander nach Art einer Flip-Flop-Schaltung verkoppelt, daß der Verbindungspunkt B aus den Transistoren 1,3 der einen Inverterstufe mit dem Steueranschluß des Schalttransistors 2 der anderen Inverterstufe über den gesteuerten Strompfad des Entkoppeltransistors 7 verbunden ist. Der Verbindungspunkt C der Transistoren 2, 4 der anderen Inverterstufe ist über den gesteuerten Strompfad des Entkoppeltransistors 8 mit dem Steueranschluß des Schalttransistors der ersten Inverterstufe verbunden.

Die Source-Anschlüsse der Transistoren 1,2 liegen am Schaltungsnullpunkt, während ihre Drain-Anschlüsse zusammen mit den Source-Anschlüssen der Transistoren 3, 4 den Verbindungspunkt B bzw. C bilden. Die Drain-Anschlüsse der Transistoren 3, 4 liegen am spannungsführenden Pol + der Versorgungsspannung UL. Die Steueranschlüsse der Lasttransistoren 3, 4 liegen gemeinsam ebenfalls am Pluspol der Versorgungsspannungsquelle Ü_D: sie können jedoch auch an einem anderen geeigneten Potential angeschlossen sein. Die Verbindungspunkte B, C liegen über die gesteuerten Strompfade der Eingangstransistoren 5, 6 an den Informationsleitungen 11 bzw. 12, während deren Steueranschlüsse gemeinsam an der Adressenleitung A angeschlossen sind.

Den Informationsleitungen 11, 12 ist jeweils ein Ladetransistor 9 bzw. 10 in der Weise zugeordnet, daß die Informationsleitungen

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über deren jeweiligen gesteuerten Strompfad mit dem Pluspol der Versorgungsspannangsquelle U_. verbunden sind. Auch in diesem Fall kann anstatt der Versorgungsspannung U_n ein anderes geeignetes Potential gewählt werden.

Die Steueranschlüsse der Entkoppeltransistoren 7, 8 liegen gemeinsam an einem Eingang, an den im Betrieb 3as erste Hilfssignal HS1 angelegt wird. Die Steueranschlüsse der Ladetransistoren 9_f 10 liegen gemeinsam an einem weiteren Eingang, an den im Betrieb das zweite Eilfssignal HS2 angelegt wird.

Bei der spaltenweisen Anordnung mehrerer Speicherzellen nach der Erfindung sind die Informationsleitungen 11, 12, wie oben bereits erwähnt, allen Speicherzellen einer Spalte gemeinsam. In diesem Falle ist es nicht erforderlich, jede Speicherzelle mit den entsprechenden Ladetransistoren 9, 1O auszurüsten, sondern es genügt die einmalige Anordnung dieser beiden Transistoren für die gesamte Spalte.

Die Wirkungsweise der erfindungsgemäßen Speicherzelle soll nun anhand der Fig. 2 und 3 näher erläutert werden. In Fig. 2 sind Diagramme von Impulsen dargestellt, wie sie beim Einschreiben von Informationen in den Speicher, also während eines Schreibzyklusses, auftreten. Sämtliche Kurven in den Fig. 2 und 3 stellen Spannungen dar, wobei ein von null in positiver Richtung abweichender Spannungswert, wenn er an der Steuerelektrode eines der Transistoren anliegt, diesen leitend steuert. Es sei angenommen, daß dieser positive Spannungswert der logischen Eins entsprechen soll, d. h. daß die Speicherzelle mit sogenannter positiver Logik arbeitet. Der Nullspannungswert, also das Potential des Schaltungsnullpunkts, entspricht dann der logischen Null.

Wie die Fig. 2d und 2e zeigen, soll auf der Informationsleitung 11 somit, eine Eins und auf der Informationsleitung 12 eine Null an-

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liegen, die in die Speicherzelle einzuschreiben sind. Hierzu wird zunächst mittels des Hilfssignals HS2 ein positiver Impuls erzeugt (Fig. 2c), der die Ladetransistoren 9, 10 kurzzeitig leitend steuert und somit die parasitäre Kapazität der Informationsleitungen schnell auflädt, so daß die Informationsleitung 11 das volle der logischen Eins entsprechende Potential annimmt, während die nun auf Nullpotential liegende Informationsleitung 12 den über den Ladetransistor 1G eingespeisten Ladestromimpuls zum Schaltungsnullpunkt ableitet, d. h. nicht benötigt.

Kurz nach Beendigung das Impulses des zweiten Hilfssignals HS2 wird die Adressenleitung über den Anschluß A aktiviert (Fig. 2a), so daß die Eingangstransistoren 5, 6 leitend gesteuert werden und das Potential der Informationsleitungen 11, 12 an die Verbindungspunkte B, C gelangen lassen. Am Ende des Adressenimpulses A ist somit die logische Eins in die Speicherzelle derart eingeschrieben, daß am Punkt B positives Potential liegt (Fig. 2f) und am Punkt C Nullpotential (Fig. 2g), d. h. der Schalttransistor 1 ist gesperrt und der Schalttransistor 2 ist leitend. Während des gesamten Schreibzyklusses ist das Hilfssignal HS1 positiv, entspricht also einer logischen Eins, und steuert somit die Entkoppeltransistoren 7, 8 leitend, so daß die Speicherzelle wie eine direkt über Kreuz verbundene Flip-Flop-Stufe arbeitet.

Während des Lesezyklusses wird zunächst wiederum ein kurzzeitiger positiver Impuls des zweiten Hilfssignals HS2 angelegt (Fig.3c), so daß die Informationsleitungen 11, 12 wieder aufgeladen sind (Fig. 3d, 3e) . Zusammen mit dem Ende des Impulses des zweiten Hilfssignals HS2 nimmt das während des Schreibzyklusses dauernd auf positivem Potential liegende erste Hilfssignal HS1 das Potential des Schaltungsnullpunktes, also eine logische Null an (Fig. 3b), so daß die Entkoppeltransistoren 7, 8 gesperrt werden. Kurz danach wird die Adressenleitung A durch einen positiven Impuls aktiviert (Fig. 3a), wodurch die Eingangstransistoren 5, 6

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wiederum leitend gesteuert werden und die an den Punkten B, C liegende Information (Fig. 3f, 3g) an die Informationsleitungen 11, 12 übertragen wird. Am Ende des Adressenimpulses A nimmt somit die Informationsleitung 11 das volle Potential der logischen Eins (Fig. 3d) und die Informationsleitung 12 die logische Null (Fig. 3e) an, während die Potentiale an den Verbindungspunkten B und C erhalten bleiben, d. h. am Punkt B liegt die logische Eins (Fig. 3f) und am Verbindungspunkt C die logische Null (Fig. 3g). Dieser Zustand der Speicherzelle bleibt so lange erhalten, bis durch einen neuerlichen Schreibzyklus der Zustand der Speicherzelle invertiert werden soll.

Der Vorteil der Erfindung liegt darin, daß trotz der für Batteriebetrieb sehr hochohmig auszulegenden Laststransistoren 3, die Speicherzelle beim Ansteuern der Eingangs transistoren 5, 6 ihre Information nicht verliert, da die Rückkopplungsstrecken während des Lesezyklusses mittels der Entkoppe!transistoren 7, 8 aufgetrennt werden. Die in der Speicherzelle eingeschriebene Information bleibt somit auf den Steuerelektrodenkapazitaten der Schalttransistoren 1,2 gespeichert. Da jedoch die sehr hochohmigen Lasttransistoren 3, 4 das beabsichtigte schnelle Aufladen der Informationsleitungen verhindern, wird jede Informationsleitung über die niederohmigen Ladetransistoren 9, 10 durch das dem jeweiligen Zyklus vorangehende zweite Hilfssignal HS2 kurzzeitig aufgeladen.

Beim Lesezyklus wird durch Ansteuern der Eingangstransistoren 5, entsprechend dem Zustand der Speicherzelle eine der beiden Informationsleitungen über die Reihenschaltung der niederohmigen Transistoren 1 und 5 bzw. 2 und 6 entladen, wobei diese Entladung wesentlich schneller als die Aufladung über die sehr hochohmigen Lasttransistoren erfolgt. Somit ist eine sichere Funktion der Speicherzelle gewährleistet.

1 Patentanspruch

1 Blatt Zeichnung mit 3 Figuren

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Claims

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PATENTANSPRUCH

Integrierbare/ aus Isolierschicht-Feldeffekttransistoren gleicher Leitungs- und Steuerungsart aufgebaute statische Schreib/Lese-Speicherzelle mit zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden Schalttransistor bestehenden Inverterstufen, bei denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe? mit dem Steueranschluß des Schalttransistors der anderen Inverterstufe sowie der Verbindungspunkt von Lasttransistor und Schalttransistor der anderen Inverterstufe mit dem Steueranschluß des Schalttransistors der einen Inverterstufe kreuzweise verkoppelt sind und bei denen pro Inverterstufe der gesteuerte Strompfad eines Eingangstransistors den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet und die Steueranschlüsse der Eingangstransistoren gemeinsam an einer Adressenleitung liegen, dadurch gekennzeichnet,, daß in jeder kreuzweisen Verkopplung der gesteuerte Strompfad eines Entkoppeltransistors (7, 8) angeordnet ist, daß die Steueranschlüsse der beiden Entkoppe!transistoren gemeinsam von einem ersten Hilfssignal (HS1) angesteuert sind, daß · jede Informationsleitung (11, 12) über den gesteuerten Strompfad eines von "einem zweiten Hilfssignal (HS2> gesteuerten Ladetransistors (9, 10) mit einer Gleichspannungsquelle (U_R) verbunden ist, daß einerseits während des Schreibzyklusses das erste Hilfssignal die Entkoppeltransistoren dauernd leitend steuert und das zweite Hilfssignal die Ladetransistoren kurzzeitig leitend steuert, kurz bevor über die Adressenleitung (A) die Eingangstransistoren (5, 6) leitend gesteuert werden, und daß andererseits während des Lesezyklusses das erste Hilfssignal die Entkoppeltransistoren sperrt, nachdem das zweite Hilfssignal die Ladetransistoren leitend gesteuert hat, und während der Sperrphase des zweiten Hilfssignals über die Adressenleitung die Eingangstransistoren leitend gesteuert werden.

609825/065fi

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