DE2459023B2 - Integrierbare, aus Isolierschicht-Feldeffekttransistoren gleicher Leitungsund Steuerungsart aufgebaute statische Schreib/Lesespeicherzelle - Google Patents
Integrierbare, aus Isolierschicht-Feldeffekttransistoren gleicher Leitungsund Steuerungsart aufgebaute statische Schreib/LesespeicherzelleInfo
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Description
Aus dem Buch von W. N. C a r r und J. W. M i ζ e »MOS/LSI Design and Application«, New York 1972,
Seiten 209 bis 212 mit Fig. 7.12 auf Seite 211, ist eine statische Schreib/Lese-Speicherzelle aus Isolierschicht-Feldeffekttransistoren
gleicher Leitungs- und Steuerungsart bekannt, die aus sechs Transistoren besteht.
Derartige Schreib/Lese-Speicherzellen werden in der englischen Literatur als »Random Access Memories
(RAM)« bezeichnet und sind in der deutschen Literatur auch unter der Bezeichnung »Speicher mit wahlfreiem
Zugriff« bekannt.
Bei Isolierschicht-Feldeffekttransistoren, die abgekürzt oft auch einfach als MOS-FETs bezeichnet
werden, wobei dies eine Abkürzung der englischen Bezeichnung »Metal Oxide Semiconductor Field-Effect
Transistor« ist, die jedoch nicht mehr ausschließlich auf Feldeffekttransistoren mit einer Oxydschicht als unter
dem Steueranschluß liegender Isolierschicht wegen inzwischen anderer bekannter Materialien für diese
Isolierschicht beschränkt ist, gibt es aufgrund der beiden möglichen Kanal-Leitungsarten, nämlich p- oder /j-Ieitend,
und der beiden möglichen Steuerungsarten, nämlich Anreicherungssteuerung (im englischen »enhancement
mode«) und Verarmungssteuerung (im englischen »depletion mode«), vier Grundtypen, aus
denen die bekannte statische Schreib/Lese-Speicherzelle jeweils aufgebaut werden kann.
Die bekannte Speicherzelle weist zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden
ίο Schaltüansistor bestehende Inverterstufen auf, bei
denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe mit dem
Steueranschluß des Schalttransistors der anderen Inverterstufe sowie der Verbindungspunkt von Lasttransistor
und Schalttransistor der anderen Inverterstufe mit dem Steueranschluß des Schalttransistors der
einen Inverterstufe kreuzweise galvanisch verbunden sind.
Die bekannte Speicherzelle enthält ferner pro Inverterstufe einen Eingangstransistor, dessen gesteuerter Strompfad den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet, über die die zu speichernde Information in die Speicherzelle eingeschrieben bzw. aus ihr ausgelesen wird. Die Steueranschlüsse der Eingangstransistoren liegen gemeinsam an einer Adressenleitung, über die in einem Speicher mit einer Vielzahl solcher Speicherzellen eine gewünschte Speicherzelle zum Einschreiben bzw. zum Auslesen angewählt, d. h.
Die bekannte Speicherzelle enthält ferner pro Inverterstufe einen Eingangstransistor, dessen gesteuerter Strompfad den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet, über die die zu speichernde Information in die Speicherzelle eingeschrieben bzw. aus ihr ausgelesen wird. Die Steueranschlüsse der Eingangstransistoren liegen gemeinsam an einer Adressenleitung, über die in einem Speicher mit einer Vielzahl solcher Speicherzellen eine gewünschte Speicherzelle zum Einschreiben bzw. zum Auslesen angewählt, d. h.
ausgesuchfwerden kann.
Speicher, die aus vielen der erwähnten bekannten Speicherzellen bestehen und monolithisch integriert
sind, sind im allgemeinen matrixartig aufgebaut, d. h. der Speicher ist in Zeilen und Spalten unterteilt, wobei alle
Speicherzellen einer Spalte gemeinsame Informationsleitungen haben. Insbesondere bei großer Zeilenzahl
einer solchen Speichermatrix ergeben sich daher lange Informationsleitungen und dadurch Kapazitäten zwischen
ihnen und dem Halbleitergrundmaterial, die im Verhältnis zur Eingangskapazität der Schalttransistoren
groß sind. Somit tritt beim Ansteuern der Eingangstransistoren eine Ladungsaufteilung zwischen den Eingangskapazitäten der Schalttransistoren und der Kapazität
der langen Informationsleitungen auf, wodurch das Potential der auch als Ausgänge benutzten Verbindungspunkte
von Schalt- und Lasttransistor jeder Inverterstufe auf das Potential des Schaltungsnullpunktes
gezogen wird, so daß die Speicherzelle in einen Undefinierten Zustand gerät.
so Als Gegenmaßnahme gegen diesen Nachteil bietet sich zwar an, die Lasttransistoren niederohmig auszubilden,
dies hat jedoch zur Folge, daß aufgrund des dadurch bedingten großen Stromverbrauchs eine
Speicherung in Geräten mit Batteriebetrieb über längere Zeit nicht möglich ist. Die Forderung nach
einem Batteriebetrieb des Speichers erzwingt daher die Beibehaltung hochohmiger Lasttransistoren. Unter
hoch- bzw. niederohmig wird dabei eine solche Dimensionierung des Kanalbereichs des Transistors,
wi nämlich seines Längen-Breiten-Verhältnisses, verstanden,
daß im leitenden Zustand der Source-Drain-Widerstand groß bzw. klein ist.
Die Aufgabe der Erfindung besteht bei einer statischen Schreib/Lese-Speicherzelle entsprechend
<■""> dem Oberbegriff des Patentanspruchs somit darin, die
bekannte Speicherzelle so auszubilden, daß eine langfristige Speicherung in Geräten mit Batteriebetrieb
trotz der großen Kapazitäten der Informationsleitun-
gen möglich wird, wobei die Frequenzeigenschaften, d. h. die maximal mögliche Schreib/Lese-Geschwindigkeit
der bekannten Schaltung erhalten bleiben solL Diese Aufgabe wird durch die im Kennzeichen des
Patentanspruchs angegebenen Merkmale c'er Erfindung gelöst
Zwar ist es aus der DE-OS 14 74 457 bei aus Isolierschicht-Feldeffekttransistoren komplementärer
Leitungsart bestehenden Speicherzellen bekannt in eine der beiden kreuzweisen Verkopplungen den
gesteuerten Strompfad mindestens eines Entkopplungstransistors einzufügen, dessen Steueranschluß über eine
mit einem als Wortquelle bezeichneten Impulsgenerator verbundene Informationsleitung gesteuert wird Zusammen
mit einer weiteren Maßnahme soll dies bei der bekannten Anordnung dazu dienen, daß die Information
über den Speicherzustand der Speicherzelle als Stromänderung des Speisestroms auftritt Es ist
offensichtlich, daß diese Speicherzelle somit völlig andersartig aufgebaut ist und auch tine andere
Wirkungsweise hat als die Speicherzelle nach der Erfindung.
Ferner sind aus »1972 IEEE Solid-State Circuits Conference, Digest of Technical Papers«, Februar 1972,
Seiten 56 und 57 sowie »1973 IEEE Solid-State Circuits Conference, Digest of Technical Papers«, Februar 1973,
Seiten 30, 31 und 195 und der entsprechenden DE-OS 22 62 171 für sogenannte Ein-Transistor-Speicherzellen
Lese- und Auffrisch- bzw. Regenerierschaltungen bekannt, die als getastete Flipflops betrieben werden j0
und bei denen in jeder kreuzweisen Verkopplung der gesteuerte Strompfad eines Entkoppeltransistors angeordnet
ist, deren Steueranschlüsse gemeinsam von einem ersten Hilfssignal angesteuert sind, das vor
Beginn des Leseimpulses die Entkoppeltransistoren sperrt. Für dieses Teilmerkmal der Erfindung wird
somit, da an sich bekannt, nur Schutz in Verbindung mit den weiteren die Erfindung charakterisierenden Merkmalen
des Patentanspruchs beansprucht.
Ein Ausführungsbeispiel wird nun anhand der Figuren der Zeichnung näher erläutert.
F i g. 1 zeigt das Schaltbild einer mit /J-Kanal-Isolierschicht-Feldeffekttransistoren
aufgebauten erfindungsgemäßen Speicherzelle,
F i g. 2 zeigt verschiedene Diagramme von Impulsen, v>
die beim Einschreiben von Informationen in die Speicherzelle nach F i g. 1 auftreten, und
F i g. 3 zeigt verschiedene Diagramme von Impulsen, die beim Auslesen der zuvor in der Speicherzelle nach
F i g. 1 gespeicherten Information auftreten. >°
Als Ausführungsbeispiel ist in F i g. 1 eine Speicherzelle nach der Erfindung gezeigt, die aus n-Kanal-Isolierschicht-Feldeffekttransistoren
vom Anreicherungstyp aufgebaut ist. Ein Aufbau aus den oben er.vähnten anderen drei Isolierschicht-Feldeffekttransistor-Grund- "
typen ist ebenfalls möglich, wobei dann die Polaritäten der Versorgungsspannung und der zum Betrieb
erforderlichen Impulsspannungen entsprechend zu wählen sind. Die Speicherzelle nach F i g. 1 besteht aus
den beiden Schalttransistoren 1, 2, den mit diesen '· jeweils in Reihe liegenden Lasttransistoren 3, 4, den
Eingangstransistoren 5, 6 den Entkoppeltransistoren 7, 8 und den Ladetransistoren 9,10. Der Schalttransistor I
bildet mit dem Lasttransistor 3 die eine oben erwähnte Inverterstufe, während der Schalttransistor 2 mit dem ' '
Lasttransistor 4 die zweite Inverterstufe bildet.
Diese beiden Inverterstufen sind derart über Kreuz miteinander nach Art einer Flip-Flop-Schaltung verkoppelt,
daß der Verbindungspunkt B aus den Transistoren 1, 3 der einen Inverterstufe mit dem
Steueranschluß des Schalttransistors 2 der anderen Inverterstufe über den gesteuerten Strompfad des
Entkoppeltransistors 7 verbunden ist Der Verbindungspunkt C der Transistoren 2,4 der anderen Inverterstufe
ist über den gesteuerten Strompfad des Entkoppeltransistors 8 mit dem Steueranschluß des Schalttransistors 1
der ersten Inverterstufe verbunden.
Die Source-Anschlüsse der Transistoren 1, 2 liegen am Schaltungsnullpunkt während ihre Drain-Anschlüsse
zusammen mit den Source-Anschlüssen der Transistoren 3, 4 den Verbindungspunkt B bzw. C bilden. Die
Drain-Anschlüsse der Transistoren 3, 4 liegen am spannungsführenden Pol + der Versorgungsspannung
Ub- Die Steueranschlüsse der Lasttransistoren 3, 4 liegen gemeinsam ebenfalls am Pluspol der Versorgungsspannungsquelle
Ub; sie können jedoch auch an einem anderen geeigneten Potential angeschlossen sein.
Die Verbindungspunkte B, Cliegen über die gesteuerten Strompfade der Eingangstransistoren 5, 6 an den
Informationsleitungen /1 bzw. /2, während deren Steueranschlüsse gemeinsam an der Adressenleitung A
angeschlossen sind.
Den Informationsleitungen /1, /2 ist jeweils ein Ladetransistor 9 bzw. 10 in der Weise zugeordnet, daß
die Informationsleitungen über deren jeweiligen gesteuerten Strompfad mit dem Pluspol der Versorgungsspannungsquelle
Ub verbunden sind. Auch in diesem Fall kann anstatt der Versorgungsspannung Ub ein anderes
geeignetes Potential gewählt werden.
Die Steueranschlüsse der Entkoppeltransistoren 7, 8 liegen gemeinsam an einem Eingang, an den im Betrieb
das erste Hilfssignal HSi angelegt wird. Die Steueranschlüsse
der Ladetransistoren 9,10 liegen gemeinsam an einem weiteren Eingang, an den im Betrieb das zweite
Hilfssignal HS2 angelegt wird.
Bei der spaltenweisen Anordnung mehrerer Speicherzellen nach der Erfindung sind die Informationsleitungen
/1, /2, wie eben bereits erwähnt, allen Speicherzellen einer Spalte gemeinsam. In diesem Falle
ist es nicht erforderlich, jede Speicherzelle mit den entsprechenden Ladetransistoren 9, 10 auszurüsten,
sondern es genügt die einmalige Anordnung dieser beiden Transistoren für die gesamte Spalte.
Die Wirkungsweise der erfindungsgemäßen Speicherzelle soll nun anhand der F i g. 2 und 3 näher
erläutert werden. In F i g. 2 sind Diagramme von Impulsen dargestellt, wie sie beim Einschreiben von
Informationen in den Speicher, also während eines Schreibzyklusses, auftreten. Sämtliche Kurven in-den
F i g. 2 und 3 stellen Spannungen dar, wobei ein von Null in positiver Richtung abweichender Spcnnungswert,
wenn er an der Steuerelektrode eines der Transistoren anliegt, diesen leitend steuert. Es sei angenommen, daß
dieser positive Spannungswert der logischen Eins entsprechen soll, d. h. daß die Speicherzelle mit
sogenannter positiver Logik arbeitet. Der Nullspannungswert, also das Potential des Schaltungsnullpunkts,
entspricht dann der logischen Null.
Wie die Fig.2d und 2e zeigen, soll auf der
Informationsleitung /1 somit eine Eins und auf der Informationsleitung /2 eine Null anliegen, die in die
Speicherzelle einzuschreiben sind. Hierzu wird zunächst mittels des Hilfssignals HS2 ein positiver Impuls
erzeugt (Fig.2c), der die Ladetransistoren 9, 10 kurzzeitig leitend steuert und somit die parasitäre
Kapazität der Informationsleitungen schnell auflädt, so
daß die Informationsleitung /1 das volle, der logischen
Eins entsprechende Potential annimmt, während die nun auf Nullpotential liegende Informationsleitung /2 den
über den Ladetransistor 10 eingespeisten Ladestromimpuls zum Schaltungsnullpunkt ableitet, d. h. nicht
benötigt.
Kurz nach Beendigung des Impulses des zweiten Hilfssignals HS 2 wird die Adressenleitung über den
Anschluß A aktiviert (F i g. 2a), so daß die Eingangstransistoren 5,6 leitend gesteuert werden und das Potential
der Informationsleitungen /1, /2 an die Verbindungspunkte B, Cgelangen lassen. Am Ende des Adressenimpulses
A ist somit die logische Eins in die Speicherzelle derart eingeschrieben, daß am Punkt B positives
Potential liegt (F i g. 2f) und am Punkt C Nullpotential (F i g. 2g), d. h. der Schalttransistor 1 ist gesperrt und der
Schalttransistor 2 ist leitend. Während des gesamten Schreibzyklusses ist das Hilfssignal HSi positiv,
entspricht also einer logischen Eins, und steuert somit die Entkoppeltransistoren 7, 8 leitend, so daß die
Speicherzelle wie eine direkt über Kreuz verbundene Flip-Flop-Stufe arbeitet.
Während des Lesezyklusses wird zunächst wiederum ein kurzzeitiger positiver Impuls des zweiten Hilfssignals
HS 2 angelegt (F i g. 3c), so daß die Informationsleitungen Ii, 12 wieder aufgeladen sind (Fig.3d, 3e).
Zusammen mit dem Ende des Impulses des zweiten Hilfssignals HS2 nimmt das während des Schreibzyklusses
dauernd auf positivem Potential liegende erste Hilfssignal HS 1 das Potential des Schaltungsnullpunktes,
also eine logische Null an (Fig.3b), so daß die Entkoppeltransistoren 7, 8 gesperrt werden. Kurz
danach wird die Adressenleitung A durch einen positiven Impuls aktiviert (Fig. 3a), wodurch die
Eingangstransistoren 5, 6 wiederum leitend gesteuert werden und die an den Punkten B, C liegende
Information (F i g. 3f, 3g) an die Informationsleitunge Ii, 12 übertragen wird. Am Ende des Adressenimpulse
A nimmt somit die Informationsleitung /1 das voll Potential der logischen Eins (Fig. 3d) und di
Informationsleitung /2 die logische Null (Fig.3e) ai
während die Potentiale an den Verbindungspunkten · und C erhalten bleiben, d.h. am Punkt B liegt di
logische Eins (Fig.3f) und am Verbindungspunkt Cdi logische Null (F i g. 3g). Dieser Zustand der Speicherzel
ίο Ie bleibt so lange erhalten, bis durch einen neuerliche!
Schreibzyklus der Zustand der Speicherzelle invertier werden soll.
Der Vorteil der Erfindung liegt darin, daß trotz der fü Batteriebetrieb sehr hochohmig auszulegenden Last
transistoren 3, 4 die Speicherzelle beim Ansteuern de Eingangstransistoren 5,6 ihre Information nicht verlier
da die Rückkopplungsstrecken während des Lesezy klusses mittels der Entkoppeltransistoren 7, 8 aufge
trennt werden. Die in der Speicherzelle eingeschrieben Information bleibt somit auf den Steuerelektrodenkapa
zitäten der Schalttransistoren 1, 2 gespeichert. Di jedoch die sehr hochohmigen Lasttransistoren 3, 4 da
beabsichtigte schnelle Aufladen der Informationsleitun gen verhindern, wird jede Informationsleitung über di
niederohmigen Ladetransistoren 9, 10 durch das den jeweiligen Zyklus vorangehende zweite Hilfssigna
HS 2 kurzzeitig aufgeladen.
Beim Lesezykius wird durch Ansteuern der Eingangs transistoren 5, 6 entsprechend dem Zustand de
ίο Speicherzelle eine der beiden Informationsleitungei
über die Reihenschaltung der niederohmigen Transisto ren 1 und 5 bzw. 2 und 6 entladen, wobei diese Entladunj
wesentlich schneller als die Aufladung über die seh hochohmigen Lasttransistoren erfolgt. Somit ist ein
π sichere Funktion der Speicherzelle gewährleistet.
Hierzu 1 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Imegrierbare, aus Isolierschicht-Feldeffekttransistoren gleicher Leitungs- und Steuerungsart aufgebaute statische Schreib/Lese-Speicherzelle für aus mehreren, gemeinsam angesteuerten und betriebenen Speicherzellen bestehende Informationsspeicher mit zwei jeweils aus einem zu einem Lasttransistor in Reihe liegenden Schalttransistor bestehenden Inverterstufen, bei denen der Verbindungspunkt von Lasttransistor und Schalttransistor der einen Inverterstufe mit dem Steueranschluß des Schalttransistors der anderen Inverterstufe sowie der Verbindungspunkt von Lasttransistor und Schaktransislor der anderen Inverterstufe mit dem Steuei anschluß des Schalttransistors der einen Inverterstufe kreuzweise verkoppelt sind und bei denen pro Jnverterstufe der gesteuerte Strornpfad eines Eingangstransistors den jeweiligen Verbindungspunkt von Lasttransistor und Schalttransistor mit je einer Informationsleitung verbindet und die Steueranschlüsse der Eingangstransistoren gemeinsam an einer Adressenleitung liegen, dadurch gekennzeichnet, daß in jeder kreuzweisen Verkopplung der gesteuerte Strompfad eines Entkoppeltransistors (7, 8) angeordnet ist, daß die Steueranschlüsse der beiden Entkoppeltransistoren gemeinsam von einem ersten Hilfssignal (HSt) angesteuert sind, daß jede Informationsleitung (I1, / 2) über den gesteuerten Strompfad eines von einem zweiten Hilfssignal (HS 2) gesteuerten Ladetransistors (9, 10) mit einer Gleichspannungsquelle (Ub) verbunden ist, daß einerseits während des Schreibzyklusses das erste Hilfssignal die Entkoppeltransistoren dauernd steuert und das zweite Hilfssignal die Ladetransistoren kurzzeitig leitend steuert, kurz bevor über die Adressenleitung (A) die Eingangstransistoren (5,6) leitend gesteuert werden, und daß andererseits während des Lesezyklusses das erste Hilfssignal die Entkoppeltransistoren sperrt, nachdem das zweite Hilfssignal die Ladeiransistoren leitend gesteuert hat, und während der Sperrphase des zweiten Hilfssignals über die Adressenleitung die Eingangstransistoren leitend gesteuert werden.
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IT (1) | IT1050037B (de) |
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- 1975-12-09 GB GB5039275A patent/GB1483868A/en not_active Expired
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- 1975-12-11 FR FR7537895A patent/FR2294514A1/fr not_active Withdrawn
- 1975-12-13 JP JP50147944A patent/JPS5183742A/ja active Pending
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GB1483868A (en) | 1977-08-24 |
JPS5183742A (en) | 1976-07-22 |
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