DE3206507C2 - - Google Patents
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Description
Die Erfindung betrifft einen statischen Direktzugriff-
Schreib-/Lesespeicher gemäß dem Oberbegriff des
Patentanspruches 1.
Bei einem bekannten statischen Direktzugriff-Schreib-/
Lesespeicher, von dem eine Speicherzelle 11 in der Fig. 1
dargestellt ist (im wesentlichen inhaltsgleich mit US
41 12 506, Fig. 2), werden die Daten von einer Daten
leitung 13 über einen durch Adressensignale A,
gesteuerten Schreibkreis 17 in eine Flip-Flop-Schaltung
14 eingelesen. Die Flip-Flop-Schaltung 14 weist zwei in
Reihe geschaltete Inverterschaltungen 18 und 19 auf,
wobei der Ausgang der zweiten Inverterschaltung 19 auf
den Eingangsknoten A′ der ersten Inverterschaltung 18
zurückgekoppelt ist.
Beim Auslesen des in der Speicherzelle 11 befindlichen
Datums wird dieses verändert, weil die auf der Daten
leitung 13 vorhandene Streukapazität C 1 erheblich
größer ist als die Streukapazität C 2 der Speicherzelle
11. Dies tritt insbesondere dann störend auf, wenn das
gespeicherte Datum gleich "0" ist, d. h. wenn der
Eingangsknoten A′ auf niedrigem Signalpegel, L-Pegel,
liegt, während die Datenleitung 13 einen hohen Signal
pegel, H-Pegel, aufweist. Schaltet nunmehr der Schreib
kreis 17 die Datenleitung 13 auf die Flip-Flop-Schal
tung 14 durch, wie dies im Lesebetrieb erfolgt, fließt
eine auf der Datenleitung 13 in der Streukapazität C 1
gespeicherte elektrische Ladung zu dem Eingangsknoten
A′ und verändert dadurch das in dem Flip-Flop 14
gespeicherte Datum. Wenn dagegen das gespeichete Datum
den Logikwert "1" aufweist, liegt an dem Eingangsknoten
A′ ein hoher Signalpegel, H-Pegel. Weist die Datenlei
tung 13 dagegen einen L-Pegel auf, so wird die in der
Streukapazität C 2 der Flip-Flop-Schaltung 14 gespei
cherte Ladung zur Datenleitung 13 fließen, so daß sich
wiederum der in der Flip-Flop-Schaltung 14 gespeicherte
Wert verändert. Ein derartiges Fehlverhalten stellt
einen schwerwiegenden Nachteil für Speicherschaltungen
solcher Ausführung dar. Weiterhin werden für derartige
Speicherzellen fünf Leitungssysteme zur Ansteuerung
benötigt, die einen erheblichen Aufwand bei der
Herstellung derartiger Speicher erfordern.
Die Erfindung geht von der Aufgabe aus, einen stati
schen Direktzugriff-Schreib-/Lesespeicher gemäß dem
Oberbegriff des Patentanspruches 1 derart auszubilden,
daß er ein zuverlässiges Ein- und Auslesen ermöglicht
und mit weniger Steuerleitungen als beim bekannten
Stand der Technik auskommt.
Die Aufgabe wird erfindungsgemäß durch die in dem
Kennzeichen des Patentanspruches 1 angegebenen Merkmale
gelöst. Dadurch erhält man einen Direktzugriff-Schreib-
/Lesespeicher, der voneinander unabhängige Lese- und
Schreibkreise aufweist, wobei die Flip-Flop-Schaltung
zusammen mit dem Schreibkreis getaktet wird, so daß nur
im Schreibfalle und nicht im Lesefalle ein Ladungsfluß
zwischen der Speicherzelle und der Datenleitung
zustande kommt. Durch die gleichzeitige Taktung des
Schreibkreises und der Flip-Flop-Schaltung werden
weiterhin Steuerleitungen eingespart.
Die kennzeichnenden Merkmale der Unteransprüche geben
vorteilhafte Weiterbildungen des erfindungsgemäßen
statischen Direktzugriff-Schreib-/Lesespeichers an.
Ausführungsbeispiele der Erfindung werden nachfolgend
anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 ein Schaltbild eines bekannten statischen
Direktzugriff-Schreib-/Lesespeichers,
Fig. 2 ein Schaltbild eines erfindungsgemäßen
Direktzugriff-Schreib-/Lesespeichers,
Fig. 3 ein Signal-Zeit-Diagramm für die Speicherope
rationen des in Fig. 2 dargestellten stati
schen Direktzugriff-Schreib-/Lesespeichers,
Fig. 4 bis 6 Schaltbilder für weitere erfindungsgemäße
Ausführungsbeispiele.
In Fig. 2 ist eine Speicherzelle 11 mit einer Flip-
Flop-Schaltung 14 dargestellt, die eine erste Inver
terschaltung 18 und eine zweite Inverterschaltung 19
aufweist. Die erste Inverterschaltung besteht aus zwei
komplementären Metalloxid-Feldeffekttransistoren
(MOS-FET), von denen der eine ein P-Kanal MOS-FET und
der andere ein N-Kanal MOS-FET ist. Die beiden MOS-FETs
sind in Reihe zwischen zwei Pole VSS und VDD einer
Spannungsquelle geschaltet. Die Verbindung beider
MOS-FETs bildet den Ausgangsknoten B der ersten
Inverterschaltung 18. Der Eingangsknoten A′ ist mit dem
Ausgang der zweiten Inverterschaltung 19 verbunden, die
als taktgesteuerte Inverterschaltung ausgeführt ist.
Sie besteht aus einer Reihenschaltung von zwei komple
mentären Transistorpaaren, und zwar einem P-Kanal
MOS-FET Tp 7 und einem N-Kanal MOS-FET Tn 7, sowie zwei
Schalttansistoren Tp 4 und Tn 4 für das Aussteuern der
Inverterschaltung 19 während der Schreibphase durch die
komplementären Adressen-Eingabesignale A · W und .
Die beiden P-Kanal-Transistoren Tp 4 und Tp 7 sowie die
beiden N-Kanal-Transistoren Tn 4 und Tn 7 sind jeweils
miteinander verbunden. Der Drain-Anschluß des MOS-FETs
Tp 4 ist an dem ersten Pol VDD und der Source-Anschluß
des MOS-FETs Tn 4 an den zweiten Pol VSS der Spannungs
quelle angeschlossen. Die beiden noch freien Elektroden
der MOS-FETs Tp 7 und Tn 7 sind zusammen mit dem Ein
gangsknoten A′ der ersten Inverterschaltung 18 verbun
den.
Ein Schreibkreis 17 weist zwei zueinander komplementäre
MOS-FETs Tn 3 und Tp 3 auf, deren Source- und Drain-Elek
troden miteinander verbunden sind. Die Gate-Elektroden
der MOS-FETs Tn 3 und Tp 3 sind jeweils mit den Steuer
leitungen für die Adresseingangssignale A · W und
verbunden. Die Kanäle der MOS-FETs Tn 3 und Tp 3
verbinden die Datenleitung 13 mit dem Eingangsknoten
A′.
Eine Reihenschaltung aus zwei P-Kanal-MOS-FETs Tp 5 und
Tp 6, die den Lesekreis 20 bilden, verbindet den ersten
Pol VDD der Spannungsquelle mit der Datenleitung 13.
Die Gate-Elektrode des MOS-FETs Tp 5 ist mit der
Steuerleitung für das invertierte Adressenlesesignal
verbunden. Der Gate-Elektrode des MOS-FETs Tp 6
wird das Signal des Ausgangsknotens B der Flip-Flop-
Schaltung 14 zugeführt.
Die Datenleitung 13 ist über den N-Kanal des MOS-FETs Tr 2
mit dem zweiten Pol VSS der Spannungsquelle verbunden.
Der Gate-Elektrode des MOS-FETs Tr 2 wird das Vorbela
stungssignal Pr zugeführt. Nachfolgend wird nun die
Funktionsweise der in Fig. 2 dargestellten Speicher
zelle 11 anhand der in Fig. 3 beschriebenen Verläufe
näher erläutert. Weisen das Adresseneingangssignal A · W
einen L-Pegel und das invertierte Adressenlesesignal
ein H-Pegel auf, dann ist die Speicherzelle 11
abgetrennt, da weder der Schreibkreis 17 noch der
Lesekreis 20 die Flip-Flop-Schaltung 14 mit der
Datenleitung 13 verbindet. Das bedeutet aber, daß das
in der Flip-Flop-Schaltung 14 gespeicherte Datum
erhalten bleibt.
Soll nun das in der Flip-Flop-Schaltung 14 gespeicherte
Datum abgerufen werden, dann wird der Lesekreis 20
angesteuert. Das bedeutet, daß der Schreibkreis 17
weiterhin die Verbindung zwischen Datenleitung 13 und
Flip-Flop-Schaltung 14 sperrt. Wird ein Vorbelastungs
signal Pr der Gate-Elektrode des MOS-FETs Tr 2 aufge
schaltet, geht dieser zunächst in den Leitzustand
über. Dadurch wird die Datenleitung 13 auf L-Pegel
(VSS) gebracht. Anschließend wird das invertierte
Adressenlesesignal auf L-Pegel gebracht, so daß
der MOS-FET Tp 5 in den Leitzustand übergeht. Hat das
gespeicherte Datum einen Logikwert "1" (H-Pegel), der
am Eingangsknoten A′ anliegt, liegt der Ausgangsknoten
B auf L-Pegel. Dadurch geht der MOS-FET Tp 6 ebenfalls
in den Leitzustand, so daß über die Transistoren Tp 5
und Tp 6 der erste Pol VDD der Spannungsquelle auf die
Datenleitung 13 durchgeschaltet wird. Dadurch wird der
H-Pegel des Eingangsknotens A′ aus der Speicherzelle 11
herausgelesen. Weist dagegen das gespeicherte Datum
einen Logikwert von "0" (L-Pegel) auf, so liegt an dem
Ausgangsknoten B ein hoher Signalpegel (H-Pegel), so
daß der Transistor Tp 6 sich im Sperrzustand befindet.
Dadurch wird der erste Pol VDD der Spannungsquelle
nicht auf die Datenleitung 13 durchgeschaltet, so daß
die Datenleitung auf dem durch den Transistor Tr 2
eingestellten Signalpegel (L-Pegel) gehalten wird, und
durch diesen Vorgang das in der Speicherzelle 11
enthaltene Signal mit niedrigem Logikwert "0" am
Eingangsknoten A′ ausgelesen wird.
Da das in der Speicherzelle 11 enthaltene Datum, das
durch den unterschiedlichen Pegel gekennzeichnet wird,
den MOS-FET Tp 6 verlustfrei steuert, kommt es zu keinem
Ladungsaustausch zwischen den Streukapazitäten C 1 und
C 2 wie bei einer Schaltung nach dem in Fig. 1 darge
stellten Stand der Technik, so daß das gespeicherte
Datum nicht beeinflußt wird.
Soll nun ein Datum von der Datenleitung 13 in die
Speicherzelle 11 eingeschrieben werden, so wird das
Adresseingangssignal A · W auf H-Pegel gebracht, so daß
das invertierte Adresseingangssignal L-Pegel
annimmt. Dadurch werden die MOS-FETs Tn 3 und Tp 3 des
Schreibkreises 17 in den Leitzustand geschaltet, so daß
die Daten über den Schreibkreis 17 dem Eingangsknoten
A′ aufgeschaltet werden. Zu diesem Zeitpunkt sind die
MOS-FETs Tp 4 und Tn 4 durch die Ansteuerung durch die
Adresseneingangssignale A · W und nichtleitend, so
daß die taktgesteuerte Inverterschaltung 19 nicht
arbeitet. Das bedeutet aber, daß zwischen dem Pol VDD
der Spannungsquelle der Inverterschaltung 19 und dem
Eingangsknoten A′ keine Verbindung besteht. Die Pegel
am Eingangsknoten A′ und dem Ausgangsknoten B weisen
unterschiedliche Werte auf. Nehmen die Adressenein
gangssignale A · W und ihre alten Werte wieder an
(L-Pegel und H-Pegel), werden der Schreibkreis in den
Sperrzustand gebracht und die Transistoren Tp 4 und Tn 4
in den Leitzustand, so daß die zweite Inverterschaltung
19 den am Ausgangsknoten B liegenden Pegel invertiert
auf den Eingangsknoten A′ gibt, so daß wiederum ein
stabiler Zustand zur Speicherung des eingegebenen
Pegels erreicht wird.
In Fig. 4 ist eine zweite Ausführungsform des erfin
dungsgemäßen statischen Direktzugriff-Schreib-/Lese
speichers dargestellt. Gegenüber dem in Fig. 2 dar
gestellten Ausführungsbeispiel besteht der Lesekreis 20
nunmehr aus zwei N-Kanal-MOS-FETs Tn 5 und Tn 6, die mit
dem zweiten Pol VSS der Spannungsquelle und der
Datenleitung 13 verbunden sind. Der MOS-FET Tr 2, der
nunmehr ein MOS-FET vom Anreicherungstyp ist, ist mit
dem ersten Pol VDD der Spannungsquelle verbunden. Dem
Transistor Tr 2 wird das invertierte Vorbelastungssignal
und dem Lesekreis das Adressenlesesignal A · R zur
Steuerung zugeführt. Die Wirkungsweise dieser Schaltung
ist die gleiche wie nach Fig. 2.
In der Fig. 5 ist ein drittes Ausführungsbeispiel
dargestellt. Es weist gegenüber dem in Fig. 2 darge
stellten Ausführungsbeispiel als Unterschied eine
taktgesteuerte Inverterschaltung als Schreibkreis 17
auf. Auch ist die Gate-Elektrode des MOS-FETs Tp 6 mit
dem Eingangsknoten A′ verbunden. Die Transistoren Tp 5
und Tp 6 sind P-Kanal-MOS-FETs und der Transistor Tr 2
ein N-Kanal-MOS-FET, dem das Vorbelastungssignal Pr
zugeführt wird.
In Fig. 6 ist ein viertes Ausführungsbeispiel darge
sellt. Es weist gegenüber dem in Fig. 5 dargestellten
Ausführungsbeispiel wiederum wie bei dem Ausfüh
rungsbeispiel in Fig. 4 Transistoren mit vertauschter
Leitfähigkeit auf. Für die Transistoren Tn 5 und Tn 6
werden N-Kanal-MOS-FETs und für den Transistor Tr 2 ein
P-Kanal-MOS-FET verwendet. Der MOS-FET Tr 2 ist mit dem
ersten Pol VDD der Spannungsquelle verbunden, und ihm
wird das invertierte Vorbelastungssignal zugeführt.
Die MOS-FETs Tn 5 und Tn 6 verbinden den zweiten Pol VSS
der Spannungsquelle mit der Datenleitung 13. Dem
Transistor Tn 5 wird das Adressenlesesignal A · R
zugeführt.
Durch diese Ausführungsbeispiele ist ein statischer
Direktzugriffspeicher geschaffen, der einen Schreib-
und einen Lesekreis aufweist, so daß zwischen der
Datenleitung und der Speicherzelle kein elektrischer
Ladungsfluß zustande kommt. Dadurch, daß der Schreib
kreis und die zweite getaktete Inverterschaltung durch
die gleichen Steuersignale angesteuert werden, kommen
die einzelnen Speicherzellen mit einer gegenüber dem Stande
der Technik geringeren Anzahl von Steuerleitungen aus.
Claims (11)
1. Statischer Direktzugriff-Schreib-/Lesespeicher,
dessen Speicherzellen (11) jeweils eine Flip-Flop-
Schaltung (14) aufweisen, die aus zwei Inverter
schaltungen (18, 19) gebildet ist, bei denen der
Ausgangsknoten (B) der ersten Inverterschaltung (18)
mit dem Eingangsknoten der zweiten Inverterschaltung
(19) und deren Ausgangsknoten mit dem Eingangsknoten
(A′) der ersten Inverterschaltung (18) verbunden
sind, und
deren Eingangsknoten (A′) je über einen komple mentäre MOS-Feldeffekttransistoren (Tn 3, Tp 3) aufweisenden Schreibkreis (17) an eine der Speicher zelle (11) zugeordnete Datenleitung (13) legbar sind, und deren zweiten Inverterschaltungen (19) jeweils Schalttransistoren (Tn 4, Tp 4) zugeordnet sind,
dadurch gekennzeichnet,
daß jede Speicherzelle (11) einen Lesekreis (20) mit zwei zwischen der Datenleitung (13) und einem ersten Pol einer Spannungsquelle (VDD; VSS) angeordneten Schaltvorrichtungen (Tp 5, Tp 6; Tn 5, Tn 6) aufweist, deren erste vom in der Speicherzelle (11) gespei cherten Wert und deren zweite von einem Adressen lesesignal (A · R, ) gesteuert wird, und
daß die Gates der Schalttransistoren (Tn 4, Tp 4) der zweiten Inverterschaltung (19) mit den Gates der komplementären MOS-Feldeffekttransistoren (Tn 3, Tp 3) des Schreibkreises (17) derart verbunden sind, daß sie durch dieselben komplementären Adresseingangs signale (A · W, ) steuerbar sind.
deren Eingangsknoten (A′) je über einen komple mentäre MOS-Feldeffekttransistoren (Tn 3, Tp 3) aufweisenden Schreibkreis (17) an eine der Speicher zelle (11) zugeordnete Datenleitung (13) legbar sind, und deren zweiten Inverterschaltungen (19) jeweils Schalttransistoren (Tn 4, Tp 4) zugeordnet sind,
dadurch gekennzeichnet,
daß jede Speicherzelle (11) einen Lesekreis (20) mit zwei zwischen der Datenleitung (13) und einem ersten Pol einer Spannungsquelle (VDD; VSS) angeordneten Schaltvorrichtungen (Tp 5, Tp 6; Tn 5, Tn 6) aufweist, deren erste vom in der Speicherzelle (11) gespei cherten Wert und deren zweite von einem Adressen lesesignal (A · R, ) gesteuert wird, und
daß die Gates der Schalttransistoren (Tn 4, Tp 4) der zweiten Inverterschaltung (19) mit den Gates der komplementären MOS-Feldeffekttransistoren (Tn 3, Tp 3) des Schreibkreises (17) derart verbunden sind, daß sie durch dieselben komplementären Adresseingangs signale (A · W, ) steuerbar sind.
2. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 1,
dadurch gekennzeichnet,
daß der Schreibkreis (17) zwei mit ihren Kanälen
parallelgeschaltete MOS-FETs (Tn 3, Tp 3) aufweist,
deren Gates mit den komplementären Adresseingangs
signalen (A · W, ) beaufschlagt sind.
3. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Datenleitung (13) über eine Spannungsein
stellvorrichtung (Tr 2) mit einem zweiten Pol (VSS;
VDD) der Spannungsquelle verbunden ist.
4. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 3,
dadurch gekennzeichnet,
daß es sich bei der Spannungseinstellvorrichtung um
einen Widerstand handelt.
5. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 3,
dadurch gekennzeichnet,
daß es sich bei der Spannungseinstellvorrichtung um
einen MOS-FET (Tr 2) handelt.
6. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 5,
dadurch gekennzeichnet,
daß es sich bei dem MOS-FET (Tr 2) um einen Anrei
cherungs-MOS-FET handelt.
7. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 5,
dadurch gekennzeichnet,
daß es sich bei dem MOS-FET (Tr 2) um einen Ver
armungs-MOS-FET handelt.
8. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 5,
dadurch gekennzeichnet,
daß dem Gate-Anschluß des MOS-FETs (Tr 2) ein
Steuersignal (Pr) aufgeschaltet wird.
9. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 1,
dadurch gekennzeichnet,
daß es sich bei der ersten und zweiten Schaltvor
richtung (Tp 5, Tp 6) des Lesekreises (20) jeweils um
p-Kanal-MOS-FETs handelt (Fig. 2, 5).
10. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 1,
dadurch gekennzeichnet,
daß es sich bei der ersten und zweiten Schaltvor
richtung (Tn 5, Tn 6) des Lesekreises (20) jeweils um
n-Kanal-MOS-FETs handelt (Fig. 4, 6).
11. Statischer Direktzugriff-Schreib-/Lesespeicher
nach Anspruch 1,
dadurch gekennzeichnet,
daß es sich bei dem Schreibkreis (17) um eine
taktgesteuerte Inverterschaltung handelt (Fig. 5,
6), die sich aus einem komplementären Paar von
n-Kanal- und p-Kanal-MOS-FETs und aus zwei Schalt-
MOS-FETs zusammensetzt, deren Gates die komplemen
tären Adresseingangssignale (A · W, ) zur
Steuerung der Inverterschaltung zugeführt werden,
wobei einer der Schalt-MOS-FETs als n-Kanal-Typ
ausgeführt ist und mit dem zugehörigen Schalttran
sistor (Tn 4) der zweiten Inverterschaltung (19)
Gate-seitig in Verbindung steht, wohingegen der
andere Schalt-MOS-FET einen p-leitenden Kanal
aufweist und mit dem zugehörigen Schalttransistor
(Tp 4) der zweiten Inverterschaltung (19) Gate-seitig
verbunden ist.
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