DE19831350B4

DE19831350B4 - Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, und Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet

Info

Publication number: DE19831350B4
Application number: DE19831350A
Authority: DE
Inventors: Takashi Itou
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-26
Filing date: 1998-07-13
Publication date: 2005-09-15
Anticipated expiration: 2018-07-14
Also published as: KR19990066781A; TW421915B; DE19831350A1; JPH11213665A; US5999483A; CN1130022C; CN1224952A; KR100381351B1

Abstract

Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal (ECLK) arbeitet, mit
einer ein Transistorelement (110, 114, 116), das ein Datenwertsignal (DQn) ausgibt, enthaltenden Ausgabepufferschaltung (11) und
einem Steuermittel (15, 17, 18, 20, 21, 22, 24–26) zum Steuern der Ausgabepufferschaltung (11) entsprechend einer Frequenz des Taktsignales (ECLK) derart, daß die Stromlieferfähigkeit des Transistorelementes (110, 114, 116) geändert wird.

Description

Die vorliegende Erfindung betrifft eine Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, und ein Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet.
Genauer betrifft sie eine synchrone Halbleiterspeichervorrichtung, die synchron mit einem externen Taktsignal arbeitet.

Ein synchroner, dynamischer Direktzugriffsspeicher (im folgenden als SDRAM bezeichnet) ist ein Beispiel von Halbleiterschaltungsvorrichtungen, die synchron mit einem externen Taktsignal arbeiten. Ein herkömmlicher SDRAM ist mit einer CMOS-Ausgabepufferschaltung, wie in 11 gezeigt ist, vorgesehen.

Wie in 11 gezeigt ist, enthält die Ausgabepufferschaltung einen P-Kanal-MOS-Transistor 1 und einen N-Kanal-MOS-Transistor 2. Der P-Kanal-MOS-Transistor 1 ist zwischen einen Knoten 3 der externen Stromversorgung, der eine externe Stromversorgungsspannung EVCC empfängt, und einen Knoten 4 geschaltet und sein Gate ist mit einem Eingabeknoten 5 verbunden. Der N-Kanal-MOS-Transistor 2 ist zwischen einen Masseknoten 6, der eine Massespannung GND empfängt, und den Ausgabeknoten 4 verbunden und sein Gate ist mit dem Eingabeknoten 5 verbunden.

Wenn ein Ausgabesignal VOUT mit L-Pegel (logisch niedrig), das aus einem Speicherzellenfeld ausgelesen wurde, an dem Eingabeknoten 5 empfangen wird, werden der P-Kanal-MOS-Transistor 1 und der N-Kanal-MOS-Transistor 2 ein- bzw. ausgeschaltet und somit wird ein Datenwertsignal DQn mit H-Pegel (logisch hoch) von dem Ausgabeknoten 4 ausgegeben.

Wenn andererseits ein Ausgabesignal VOUT mit H-Pegel in den Eingabeknoten 5 eingegeben wird, werden der P-Kanal-MOS-Transistor 1 und der N-Kanal-MOS-Transistor 2 aus- bzw. eingeschaltet und somit wird ein Datenwertsignal DQn mit L-Pegel von dem Ausgabeknoten 4 ausgegeben.

Da ein SDRAM normalerweise als Speichervorrichtung für ein Computersystem verwendet wird, werden externe Taktsignale mit verschiedenen Frequenzen dem SDRAM entsprechend der Betriebsfrequenz einer CPU (zentrale Bearbeitungseinheit) eingegeben. Daher werden die Größen der Transistoren 1 und 2 normalerweise so entworfen, daß die Ausgabepufferschaltung ausreichend Strom liefern kann, wenn ein externes Taktsignal mit einer maximalen Frequenz eingegeben wird.

Wenn jedoch die Frequenz des externen Taktsignals niedrig ist, wird die Stromlieferungsfähigkeit der Ausgabepufferschaltung zu hoch. Daher wird ein Schwingungs- bzw. Überschwingungsphänomen verursacht, bevor sich das Datenwertsignal DQn dem H- oder L-Pegel annähert.

Obwohl die japanische Patentanmeldung JP2-092019A die Technik des Einstellens eines Modusregisters entsprechend der Last einer mit einem Anschluß zum Ausgeben eines Datensignales verbundenen externen Schaltungsanordnung und des Änderns der Treiberfähigkeit einer Ausgabepufferschaltung entsprechend dem eingestellten Modusregister beschreibt, kann die obige Schwierigkeit nicht gelöst werden, da das, was in dem Modusregister gesetzt ist, ein Signal ist, das der Last der externen Schaltungsanordnung entspricht.

In der US 4,855,623 ist eine Halbleiterschaltungs-Vorrichtung beschrieben, bei der die Stromlieferfähigkeit einer Ausgabepufferschaltung in Abhängigkeit von Umgebungsbedingungen programmierbar gesteuert wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterschaltungsvorrichtung, die ein Überschwingphänomen verhindert, sogar wenn die Frequenz eines externen Taktsignales niedrig ist, und ein Verfahren der Verwendung der Halbleiterschaltungsvorrichtung vorzusehen.

Die Aufgabe wird durch die Halbleiterschaltungsvorrichtung des Anspruches 1 oder durch das Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung des Anspruches 7 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Entsprechend einem Aspekt der vorliegenden Erfindung enthält eine Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, eine Ausgabepufferschaltung und eine Steuerschaltung. Die Ausgabepufferschaltung enthält ein Transistorelement, das einen Datensignalwert ausgibt. Die Steuerschaltung steuert die Ausgabepufferschaltung entsprechend der Frequenz des Taktsignales derart, daß die Stromlieferfähigkeit des Transistorelementes verändert wird.

Bevorzugt enthält die Steuerschaltung ein Register und eine Veränderungsschaltung. Ein gewünschtes Signal kann in dem Register eingestellt werden. Die Veränderungsschaltung verändert die Stromlieferfähigkeit des Transistorelementes als Reaktion auf das Signal, das in dem Register eingestellt ist.

Noch bevorzugter enthält das Transistorelement eine Mehrzahl von Transistoren des ersten Leitungstyps, die zwischen einen ersten Stromversorgungsknoten und dem Ausgabeknoten der Ausgabepufferschaltung parallel geschaltet sind. Die Veränderungsschaltung enthält eine Aktivierungsschaltung, die die Mehrzahl der Transistoren des ersten Leitungstyps als Reaktion auf das Signal, das in dem Register eingestellt ist, selektiv aktiviert. Die Ausgabepufferschaltung enthält weiterhin einen Transistor des zweiten Leitungstpys, der zwischen einen zweiten Stromversorgungsknoten und den Ausgabeknoten geschaltet ist.

Bevorzugt enthält die Steuerschaltung eine Erkennungsschaltung und eine Veränderungsschaltung. Die Erkennungsschaltung erkennt die Frequenz des Taktsignales und gibt ein Steuersignal entsprechend der erkannten Frequenz aus. Die Veränderungsschaltung verändert die Stromlieferfähigkeit des Transistorelementes als Reaktion auf das Steuersignal, das von der Erkennungsschaltung ausgegeben wird.

Noch bevorzugter enthält das Transistorelement eine Mehrzahl von Transistoren des ersten Leitungstyps, die parallel zwischen einen ersten Stromversorgungsknoten und den Ausgabeknoten der Ausgabepufferschaltung verbunden sind. Die Veränderungsschaltung enthält eine Aktivierungsschaltung, die die Mehrzahl der Transistoren des ersten Leitungstpys als Reaktion auf das Steuersignal, das von der Erkennungsschaltung ausgegeben wird, selektiv aktiviert. Die Ausgabepufferschaltung enthält weiterhin einen Transistor des zweiten Leitungstpys, der zwischen einen zweiten Stromversorgungsknoten und den Ausgabeknoten verbunden ist.

Bevorzugt enthält die Halbleiterschaltungsvorrichtung weiterhin eine Abwärtskonverterschaltung, die eine externen Stromversorgungsspannung derart abwärts konvertiert, daß eine interne Stromversorgungsspannung erzeugt wird. Das Transistorelement enthält einen ersten P-Kanal-MOS-Transistor und einen zweiten P-Kanal-MOS-Transistor. Der erste P-Kanal-MOS-Transistor ist zwischen einen externen Stromversorgungsknoten, der die externe Stromversorgungsspannung empfängt, und den Ausgabeknoten des Ausgabepuffers verbunden. Der zweite P-Kanal-MOS-Transistor ist zwischen einen internen Stromversorgungsknoten, der die interne Stromversorgungsspannung empfängt, und den Ausgabeknoten verbunden. Die Steuerschaltung aktiviert den ersten oder zweiten P-Kanal-MOS-Transistor entsprechend der Frequenz des Taktsignals. Die Ausgabepufferschaltung enthält weiterhin einen N-Kanal-MOS-Transistor, der zwischen einen Masseknoten und den Ausgabeknoten verbunden ist.

Entsprechend einem anderen Aspekt der vorliegenden Erfindung enthält ein Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, wobei die Halbleiterschaltungsvorrichtung eine Ausgabepufferschaltung mit einem Transistorelement, das ein Datenwertsignal ausgibt, ein Register, bei dem ein gewünschtes Signal eingestellt werden kann, und eine Veränderungsschaltung, die die Stromlieferfähigkeit des Transistorelementes als Reaktion auf ein Signal, das in dem Register eingestellt ist, verändert, enthält, die Schritte des Einstellens des Registers bzw. der Halbleiterschaltungsvorrichtung in einen Modus, in dem ein gewünschtes Signal in dem Register eingestellt werden kann, und des Einstellens eines Signales, das der Frequenz des Taktsignales entspricht, in dem Register.

In der Halbleiterschaltungsvorrichtung ändert sich die Stromlieferfähigkeit des Transistorelementes in der Ausgabepufferschaltung entsprechend der Frequenz des Taktsignales. Daher ist, wenn die Frequenz des Taktsignales niedrig ist, die Stromlieferfähigkeit des Transistorelementes ebenfalls verringert und somit wird ein Überschwingphänomen unwahrscheinlicher.

Wenn ein gewünschtes Signal in dem Register eingestellt ist, ändert sich die Stromlieferfähigkeit des Transistorelementes als Reaktion auf das eingestellte Signal. Daher wird, wenn die Frequenz des Taktsignales niedrig ist, das Überschwingphänomen durch Einstellen eines Signales in dem Register, das der niedrigen Frequenz entspricht, weniger wahrscheinlich.

Weiterhin werden eine Mehrzahl von Transistoren, die parallel zwischen den Stomversorgungsknoten und den Ausgabeknoten verbunden sind, selektiv als Reaktion auf das Signal, das in dem Register eingestellt ist, aktiviert. Wenn die Frequenz des Taktsignales niedrig ist, sind daher einige der Mehrzahl von Transistoren durch Einstellen eines Signales, das der niedrigen Frequenz entspricht, in dem Register, aktiviert, und somit ist die Stromlieferfähigkeit des Transistorelementes, das aus der Mehrzahl von Transistoren gebildet ist, verringert.

Weiterhin wird die Frequenz des Taktsignales erkannt, und die Stromlieferfähigkeit des Transistorelementes ändert sich entsprechend der erkannten Frequenz. Wenn die Frequenz des Taktsignales niedrig ist, wird daher die Stromlieferfähigkeit des Transistorelementes automatisch entsprechend der erkannten, niedrigen Frequenz verringert.

Weiterhin wird der erste oder zweite P-Kanal-MOS-Transistor entsprechend der Frequenz des Taktsignales aktiviert. Wenn die Frequenz des Taktsignales niedrig ist, wird daher der erste P-Kanal-MOS-Transistor deaktiviert und der zweite P-Kanal-MOS-Transistor aktiviert. Da der zweite P-Kanal-MOS-Transistor mit dem internen Stromversorgungsknoten verbunden ist, wird seine Stromlieferfähigkeit niedriger als die des ersten P-Kanal-MOS-Transistors, der mit dem externen Stromversorgungsknoten verbunden ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren, wobei gleiche oder entsprechende Teile der Figuren die gleichen Bezugszeichen aufweisen und ihre Beschreibung nicht wiederholt wird. Von den Figuren zeigen:
1 ein Blockschaltbild, das eine Gesamtstruktur eines DRAM entsprechend einem ersten Ausführungsbeispiel zeigt;
2 ein Schaltbild, das Strukturen eines Hauptteils der Steuerschaltung und der peripheren Schaltungsanordnung, wie z.B. das Modusregister, das in 1 gezeigt ist, zeigt;
3 ein Schaltbild, das Strukturen einer Ausgabepufferschaltung und ihrer Steuerschaltungsanordnung, die in dem in 1 gezeigten Datenwerteingabe-/-ausgabepuffer enthalten sind, zeigt;
4 ein Timingdiagramm, das den Betrieb des in 1 bis 3 gezeigten SDRAM zeigt;
5 ein Blockschaltbild, das die Struktur eines Hauptteiles eines SDRAM entsprechend einem zweiten Ausführungsbeispiel zeigt;
6 ein Schaltbild, das Strukturen einer Ausgabepufferschaltung und ihrer Steuerschaltungsanordnung in dem in 5 gezeigten SDRAM zeigt;
7 ein Schaltbild, das eine spezielle Struktur des in 5 gezeigten Taktfrequenzdetektors zeigt;
8 ein Timingdiagramm, das den Betrieb des in 7 gezeigten Taktfrequenzdetektors darstellt;
9 ein Schaltbild, das Strukturen einer Ausgabepufferschaltung und ihrer Steuerschaltungsanordnung in einem SDRAM entsprechend einem dritten Ausführungsbeispiel zeigt;
10 ein Schaltbild, das eine Struktur einer internen Stromversorgungsabwärtskonverterschaltung in dem in 9 gezeigten SDRAM zeigt, und
11 ein Schaltbild, das eine Struktur einer Ausgabepufferschaltung in einem der Anmelderin bekannten SDRAM zeigt.
Erstes Ausführungsbeispiel
1 ist ein Blockschaltbild, das eine Gesamtstruktur eines SDRAM entsprechend einem ersten Ausführungsbeispiel zeigt. Wie in 1 gezeigt ist, enthält der SDRAM ein aus vier Bänken #A, #B, #C, #D gebildetes Speicherzellenfeld 10, einen Datenwerteingabe-/-ausgabepuffer 11, der ein aus dem Speicherzellenfeld 10 ausgelesenes Ausgabesignal VOUT als Datenwertsignale DQ0-DQ15 ausgibt und Datenwertsignale DQ0-DQ15, die eingegeben werden, als ein Eingabesignal VIN in das Speicherzellenfeld 10 eingibt, einen Taktpuffer 12, der als Reaktion auf ein Taktfreigabesignal CKE aktiviert ist und der ein externes Taktsignal ECLK als ein internes Taktsignal ICLK ausgibt, und eine Steuerschaltung 13, die das Speicherzellenfeld 10 und den Datenwerteingabe-/-ausgabepuffer 11 als Reaktion auf das interne Taktsignal ICLK steuert.
Der SDRAM enthält weiterhin einen Adressenpuffer 14, der externe Adressensignale EA0-EA12 als interne Adressensignale IA0-IA12 ausgibt und Bankauswahlsignale BA0 und BA1 empfängt, ein Modusregister 15, das verschiedene Betriebsmodi einstellen kann, und einen Steuersignalpuffer 16, der als Reaktion auf verschiedene externe Steuersignale (ein Chipauswahlsignal/CS, ein Zeilenadressenauslösesignal/RAS, ein Spaltenadressenauslösesignal/CAS, ein Schreibfreigabesignal/WE, ein Eingabe-/Ausgabedatenwertmaskensignal DQM) verschiedene interne Steuersignale erzeugt.
Wenn ein externes Steuersignal mit einem vorbestimmten Timing, das eine Anweisung zum Einstellen des Modusregisters 15 darstellt, eingegeben wird, ge langt der SDRAM in einen Registereinstellmodus und die Steuerschaltung 13 stellt die von dem Adressenpuffer 14 gelieferten internen Adressensignale IA0-IA12 dem Modusregister 15 zur Verfügung. Daher kann ein gewünschtes Signal in dem Modusregister 15 eingestellt werden.
Wie in 2 gezeigt ist, enthält die Steuerschaltung 13 einen Anweisungsdekoder 131, einen Inverter 132, dreizehn getaktete Inverter 133 und dreizehn Halteschaltungen 134.
Der Anweisungsdekoder 131 dekodiert die Anweisungen (die durch das Timing zum Eingeben der Steuersignale/CS, /RAS, /CAS, /WE, DQM dargestellt sind), die extern über den Steuersignalpuffer 16 empfangen werden, und gibt verschiedene Steuersignale aus. Wenn ein Steuersignal mit einem vorbestimmten Timing, das eine Anweisung zum Setzen des Modusregisters 15 darstellt, eingegeben wird, aktiviert der Anweisungsdekoder 131 ein Modusetzsignal /MSET, das eines der Ausgabesteuersignale ist, auf den L-Pegel. Das Modussetzsignal/MSET wird den dreizehn getakteten Invertern 133 gemeinsam geliefert, und ein Modussetzsignal MSET (ein Signal, das bezüglich dem Modussetzsignal/MSET invertiert ist), das von dem Inverter 132 ausgegeben wird, wird ebenfalls den dreizehn getakteten Invertern 133 gemeinsam geliefert.
Jeder getaktete Inverter 133 wird aktiviert, wenn die Modussetzsignale/MSET und MSET auf dem L-Pegel bzw. dem H-Pegel sind, und die getakteten Inverter invertieren ein entsprechendes 1-Bit-Signal der internen Adressensignale IA0-IA12, das von dem Adressenpuffer 14 geliefert wird, und überträgt es zu einer entsprechenden Halteschaltungen 134.
Jede Halteschaltung 134 ist aus zwei Invertern 134a, 134b gebildet. Jede Halteschaltung 134 hält ein invertiertes 1-Bit-Signal der internen Adresse von einem entsprechenden getakteten Inverter 133 und liefert das gehaltene Signal zu einem entsprechenden Bit in dem Modusregister 15. Daher sind die internen Adressignale IA0-IA12 mit 13-Bit in dem Modusregister 15 als Modusadressensignale MA0-MA12 mit 13-Bit eingestellt.
Verschiedene Betriebsmodi können in dem Modusregister 15 eingestellt werden. Im allgemeinen werden Modusadressignale MA0-MA2 zum Bestimmen einer Bündel- bzw. Burstlänge in dem nullten bis zweiten Bit eingestellt. Weiterhin wird ein Modusadressensignal (nicht gezeigt) zum Bestimmen eines Bündel bzw. Bursttyps, wie z.B. eines sequentiellen Verfahrens oder eines Verschachtelungsverfahrens (bzw. Interleave-Verfahrens), in einem dritten Bit eingestellt. Zusätzlich werden Modusadressensignale (nicht gezeigt) zum Bestimmen der Latenz- bzw. Wartezeit des Spaltenadressenauslösesignals/CAS in dem vierten bis sechsten Bit eingestellt.
Obwohl das siebte und achte Bit eines typischen Modusregisters nicht verwendet werden, sind Modusadressensignale MA7 und MA8 zum Bestimmen eines Taktmodus in dem siebten bis achten Bit des Modusregisters 15 entsprechend der vorliegenden Erfindung gesetzt.
Die folgende Wahrheitstabelle zeigt eine Beziehung zwischen den Modusadressensignalen MA7, MA8 und der Frequenz des externen Taktsignales ECLK.
Wie in der Tabelle gezeigt ist, wird „0" als Modusadressensignal MA7 gesetzt und wird „0" als Modusadressensignal MA8 gesetzt, wenn die Frequenz des externen Taktsignales ECLK kleiner als 83MHz ist. Wenn die Frequenz des externen Taktsignales ECLK 83MHz oder mehr beträgt, aber weniger als 90MHz beträgt, ist „1" als Modusadressensignal MA7 eingestellt und ist „0" als Modusadressensignal MA8 eingestellt. Wenn die Frequenz des externen Taktsignales ECLK 90MHz oder mehr aber weniger als 125MHz beträgt, ist „0" als Modusadressensignal MA7 gesetzt und ist „1" als Modusadressensignal MA8 gesetzt. Weiterhin ist „1" als Modusadressensignal MA7 gesetzt und ist „1" als Modusadressensignal MA8 gesetzt, wenn die Frequenz des externen Taktsignales ECLK 125MHz oder mehr beträgt.
Der Datenwerteingabe-/-ausgabepuffer 11 enthält sechzehn CMOS-Inverter, wie in 3 gezeigt ist, und gibt 16-Bit-Datenwertsignale DQ0-DQ15 durch Invertieren des 16-Bit-Ausgabesignals VOUT aus. Diese Inverter enthalten jeweils ein Transistorelement 110, das aus drei P-Kanal-MOS-Transistoren 1, 111, 112 gebildet ist, einen N-Kanal-MOS-Transistor 2 und einen Inverter 113, der ein 1-Bit-Ausgabesignal VOUT derart invertiert, daß ein 1-Bit-Ausgabesignal/VOUT ausgegeben wird.
Die P-Kanal-MOS-Transistoren 1, 111 und 112 sind parallel zwischen einen externen Stromversorgungsknoten 3, der eine externe Stromversorgungsspannung EVCC empfängt, und einen Ausgabeknoten 4 verbunden. Der N-Kanal-MOS-Transistor ist zwischen einen Masseknoten 6, der eine Massespannung GND empfängt, und einen Ausgabeknoten 4 verbunden. Das Ausgabesignal VOUT wird dem Gate des P-Kanal-MOS-Transistors 1 und des N-Kanal-MOS-Transistors 2 geliefert. Hier ist die Größe (genauer die Gatebreite) des P-Kanal-MOS-Transistors 111 derart entworfen, daß sie größer ist als die Größe des P-Kanal-MOS-Transistors 112.
Der SDRAM enthält weiterhin zwei NAND-Schaltungen 17 und 18 zum Ändern der Stromversorgungsfähigkeit des Transistorelementes 110 als Reaktion auf die Adressensignale MA7, MA8, die in dem Modusregister gesetzt sind. Die NAND-Schaltung 17 empfängt das Ausgabesignal/VOUT von dem Inverter 113 und das Modusadressensignal MA8 von dem Modusregister 15, und das Ausgabesignal der NAND-Schaltung 17 wird dem Gate des P-Kanal-MOS-Transistors 111 geliefert. Die NAND-Schaltung 18 empfängt das Ausgabesignal /VOUT von dem Inverter 113 und das Modusadressensignal MA7 von dem Modusregister 15, und das Ausgabesignal der NAND-Schaltung 18 wird dem Gate des P-Kanal-MOS-Transistors 112 geliefert.
Wenn die Modusadressensignale MA8 und MA7 beide auf dem L-Pegel sind (wenn die Frequenz des internen Taktsignales ECLK kleiner als 83MHz beträgt), werden daher beide P-Kanal-MOS-Transistoren 111 und 112 ausgeschaltet und deaktiviert und der P-Kanal-MOS-Transistor 1 wird aktiviert. Wenn das Modusadressensignal MA8 auf dem L-Pegel ist und das Modusadressensignal MA7 auf dem H-Pegel ist (wenn die Frequenz des externen Taktsignales 83-90MHz beträgt), wird der P-Kanal-MOS-Transistor 111 ausgeschaltet und deaktiviert und die P-Kanal-MOS-Transistoren 110 und 112 werden aktiviert. Wenn das Modusadressensignal MA8 und das Modusadressensignal MA7 auf dem H-Pegel bzw. dem L-Pegel sind (wenn die Frequenz des externen Taktsignales ECLK 90-125MHz beträgt), wird der P-Kanal-MOS-Transistor 112 ausgeschaltet und deaktiviert und werden die P-Kanal-MOS-Transistoren 110 und 111 aktiviert. Wenn weiterhin das Modusadressensignal MA8 und das Modusadressensignal MA7 beide auf dem H-Pegel sind (wenn die Frequenz des externen Taktsignales ECLK 125MHz oder mehr beträgt), werden alle P-Kanal-MOS-Transistoren 1, 111 und 112 aktiviert.
Da der P-Kanal-MOS-Transistor 111 in der Größe größer ist als der P-Kanal-MOS-Transistor 112, wird die Stromversorgungsfähigkeit des Transistorelementes 110 angehoben, wenn die Frequenz des externen Taktsignales ECLK größer wird. In anderen Worten ändern in dem ersten Ausführungsbeispiel das Modusregister 15 und die NAND-Schaltungen 17 und 18 die Stromversorgungsfähigkeit des Transistorelementes 110 durch Ändern der effektiven Größe (genauer der effektiven Gatebreite) des Transistorelementes 110 entsprechend der Frequenz des externen Taktsignales ECLK.
Dann wird der Betrieb des SDRAM, der wie oben aufgebaut ist, mit Bezug zu einem Timingdiagramm, das in 4 gezeigt ist, beschrieben.
Wenn das Chipauswahlsignal/CS, das Zeilenadressenauslösesignal/RAS, das Schreibfreigabesignal/WE auf dem L-Pegel sind und das Spaltenadressenauslösesignal/CAS auf dem H-Pegel ist, wenn das externe Taktsignal ECLK von dem L-Pegel auf den H-Pegel ansteigt, zeigt das Timing eine Moduseinstellbzw. Modussetzanweisung an. Somit aktiviert der Anweisungsdekoder 131 das Modussetzsignal/MSET auf den L-Pegel. Da der getaktete Inverter 133 als Reaktion auf den L-Pegel des Modussetzsignales/MSET aktiviert wird, wird dann das von dem Adressenpuffer 14 gelieferte interne Adressensignal IAn (n = 0-12) zu dem Modusregister 15 als Modusadressensignal MAn (n = 0-12) geliefert.
Wenn die Frequenz des externen Taktsignales ECLK kleiner als 83MHz ist, sind die externen Adressensignale IA8 und IA7 beide auf dem L-Pegel und somit werden die Modusadressensignale MA8 und MA7 beide auf dem L-Pegel eingestellt. Wenn die Frequenz des externen Taktsignales ECLK 83-90MHz beträgt, sind das interne Adressensignal IA8 und das interne Adressensignal IA7 auf dem L-Pegel bzw. dem H-Pegel und somit werden das Modusadresensignal MA8 auf den L-Pegel und das Modusadressensignal MA7 auf den H-Pegel eingestellt. Wenn die Frequenz des externen Taktsignales 90-125MHz beträgt, sind das interne Adressensignal IA8 und das interne Adressensignal IA7 auf dem H-Pegel bzw. dem L-Pegel und somit werden das Modusadressensignal MA8 auf den H-Pegel und das Modusadressensignal MA7 auf den L-Pegel eingestellt. Weiterhin sind, wenn die Frequenz des externen Taktsignales ECLK 125MHz oder mehr beträgt, die internen Adressensignale IA8 und IA7 beide auf dem H-Pegel und somit werden die Modusadressensignale MA8 und MA7 beide auf den H-Pegel gesetzt.
Wenn die Modusadressensignale MA8 und MA7 beide auf den L-Pegel gesetzt sind (wenn die Frequenz des externen Taktsignales ECLK kleiner als 83MHz ist), wird der P-Kanal-MOS-Transistor 1 aktiviert und werden die P-Kanal-MOS-Transistoren 111 und 112 deaktiviert. Wenn das Modusadressensignal MA8 auf den L-Pegel gesetzt wird und das Modusadressensignal MA7 auf den H-Pegel gesetzt wird (wenn die Frequenz des externen Taktsignales 83-90MHz beträgt), werden die P-Kanal-MOS-Transistoren 1 und 112 aktiviert und wird der P-Kanal-MOS-Transistor 111 deaktiviert. Wenn das Modusadressensignal MA8 auf den H-Pegel gesetzt wird und das Modusadressensignal MA7 auf den L-Pegel gesetzt wird (wenn die Frequenz des externen Taktsignales ECLK 90-125MHz beträgt), werden die P-Kanal-MOS-Transistoren 1 und 111 aktiviert und wird der P-Kanal-MOS-Transistor 112 deaktiviert. Weiterhin werden, wenn die Modusadressensignale MA8 und MA7 beide auf den H-Pegel gesetzt werden (wenn die Frequenz des externen Taktsignales ECLK 125MHz oder mehr beträgt), alle P-Kanal-MOS-Transistoren 1, 111 und 112 aktiviert.
Da der P-Kanal-MOS-Transistor 111 in der Größe größer ist als der P-Kanal-MOS-Transistor 112, wird die Stromversorgungsfähigkeit des Transistorelementes 110 erhöht, wenn die Frequenz des externen Taktsignales ECLK größer wird. Daher liefert, wenn die Frequenz des externen Taktsignales ECLK größer als 125MHz oder mehr ist, das Transistorelement 110 ausreichend Strom zu dem Ausgabeknoten 4. Somit können die Datenwertsignale DQ0-DQ15, die von der Ausgabepufferschaltung 11 ausgegeben werden, dem externen Taktsignal ECLK mit der hohen Frequenz ausreichend folgen. Andererseits ist, wenn die Frequenz des externen Taktsignales ECLK kleiner als 83MHz ist, die Stromlieferfähigkeit des Transistorelementes 110 verringert. Somit wird ein Überschwingphänomen bei Datenwertsignalen DQ0-DQ15, die von der Ausgabepufferschaltung 11 ausgegeben werden, unwahrscheinlicher.
Wie oben entsprechend dem ersten Ausführungsbeispiel beschrieben wurde, wird ein Signal, das einem externen Taktsignal entspricht, in dem Modusregister 15 eingestellt und werden die P-Kanal-MOS-Transistoren 1, 111 und 112 selektiv entsprechend dem eingestellten Signal aktiviert. Daher ändert sich die Stromlieferfähigkeit des Transistorelementes 110 entsprechend der Frequenz des externen Taktsignales ECLK. Daher ist, sogar wenn die Frequenz des externen Taktsignales ECLK kleiner als 83MHz ist, das Überschwingphänomen bei den Datenwertsignalen DQ0-DQ15 unwahrscheinlicher. Somit wird der Stromverbrauch ebenfalls reduziert.
Zweites Ausführungsbeispiel
5 ist ein Blockschaltbild, das eine Struktur eines Hauptteils eines SDRAM entsprechend dem zweiten Ausführungsbeispiel zeigt. Wie in 5 gezeigt ist, enthält der SDRAM anstatt des in 1 gezeigten Modusregisters 15 einen Taktfrequenzdetektor 20, der die Frequenz eines internen Taktsignales ICLK des Taktpuffers 12 erkennt und ein Steuersignal CLKH und ein komplementäres Steuersignal/CLKH entsprechend der erkannten Frequenz ausgibt. Der Taktfrequenzdetektor 20 vergleicht die Frequenz des internen Taktsignales ICLK mit der Frequenz eines Referenztaktsignales, das innerhalb erzeugt ist. Wenn die Frequenz des internen Taktsignales ICLK größer ist als die Frequenz des Referenztaktsignales, gibt der Taktfrequenzdetektor 20 das Steuersignal CLKH mit H-Pegel und das Steuersignal/CLKH mit L-Pegel aus. Im Gegensatz dazu gibt der Taktfrequenzdetektor 20 das Steuersignal CLKH mit L-Pegel und das Steuersignal/CLKH mit H-Pegel aus, wenn die Frequenz des internen Taktsignales ICLK kleiner ist als die Frequenz des Referenztaktsignales. Hier wird die spezielle Schaltungsstruktur und der Betrieb des Taktfrequenzdetektors 20 im folgenden im Detail mit Bezug zu 7 und 8 beschrieben.
6 ist ein Schaltbild, das eine Struktur eines jeden CMOS-Inverters zeigt, der entsprechend dem zweiten Ausführungsbeispiel in dem Datenwerteingabe-/ausgabepuffer in dem SDRAM enthalten ist. Wie in 6 gezeigt ist, enthält im Gegensatz zu dem in 3 gezeigten Transistorelement 110 ein Transistorelement 114 des Inverters 10 zwei P-Kanal-MOS-Transistoren 1 und 115. Die zwei P-Kanal-MOS-Transistoren 1 und 115 sind parallel zwischen den externen Stromversorgungsknoten 3 und den Ausgabeknoten 4 verbunden.
Der SDRAM enthält ein Übertragungsgatter 21 und einen P-Kanal-MOS-Transistor 22 zum Ändern der Stromversorgungsfähigkeit des Transistorelementes 114 als Reaktion auf die Steuersignale CLKH und /CLKH, die von dem Taktfrequenzdetektor 20 ausgegeben werden. Wenn das Steuersignal CLKH und das Steuersignal/CLKH auf dem H-Pegel bzw. dem L-Pegel ist, ist das Übertragungsgatter 21 eingeschaltet und liefert das Ausgabesignal VOUT, das aus dem Speicherzellenfeld ausgelesen ist, zu dem Gate des P-Kanal-MOS-Transistors 115. Der P-Kanal-MOS-Transistor 22 ist zwischen den externen Stromversor gungsknoten 3 und das Gate des P-Kanal-MOS-Transistors 115 verbunden und wird als Reaktion auf das Steuersignal CLKH mit L-Pegel eingeschaltet.
Wenn das Steuersignal CLKH und das Steuersignal/CLKH auf dem H-Pegel bzw. dem L-Pegel ist (wenn die Frequenz des internen Taktsignales ICLK höher ist), werden daher beide P-Kanal-MOS-Transistoren 1 und 115 aktiviert, und somit wird die Lieferfähigkeit des Transistorelementes 114 erhöht. Im Gegensatz ist der P-Kanal-MOS-Transistor 1 aktiviert und ist der P-Kanal-MOS-Transistor 1l5 deaktiviert, wenn das Steuersignal CLKH und das Steuersignal /CLKH auf dem L-Pegel bzw. dem H-Pegel ist (wenn die Frequenz des internen Taktsignales ICLK niedriger ist). Obwohl das Gate des P-Kanal-MOS-Transistors 115 durch das Übertragungsgatter 21 zu dieser Zeit von dem Eingabeknoten 5 getrennt ist, ist der P-Kanal-MOS-Transistor 22 an, so daß es eher den H-Pegel als einen schwebenden Zustand erreicht. Als Ergebnis wird die Stromlieferfähigkeit des Transistorelementes 114 verringert.
In dem zweiten Ausführungsbeispiel ändern daher der Taktfrequenzdetektor 20 und das Übertragungsgatter 21 die Stromlieferfähigkeit des Transistorelementes 114 durch Steuern der Ausgabepufferschaltung entsprechend der Frequenz des externen Taktsignales ECLK.
Da die Stromlieferfähigkeit des Transistorelementes 114 erhöht wird, wenn die Frequenz des internen Taktsignales ICLK hoch ist, kann daher das Datenwertsignal DQn, das von der Ausgabepufferschaltung ausgegeben wird, dem internen Taktsignal ICLK mit der hohen Frequenz ausreichend folgen. Wenn die Frequenz des internen Taktsignales ICLK niedrig ist, ist jedoch die Stromlieferfähigkeit des Transistorelementes 114 verringert, und somit ist das Überschwingphänomen in dem Datenwertsignal DQn weniger wahrscheinlich. Folglich wird der Stromverbrauch ebenfalls reduziert.
Wie oben beschrieben wurde, wird die Frequenz des internen Taktsignales ICLK durch den Taktfrequenzdetektor 20 erfaßt, und die P-Kanal-MOS-Transistoren 1 und 115 werden entsprechend der erfaßten Frequenz selektiv akti viert. Somit wird die Stromlieferfähigkeit des Transistorelementes 114 automatisch entsprechend der Frequenz des externen Taktsignales ECLK geändert. Folglich gibt es keine Schwierigkeit des Einstellens eines Modus, wie in dem ersten Ausführungsbeispiel.
Hier wird ein Beispiel des Taktfrequenzdetektors 20 mit Bezug zu 7 beschrieben. Wie in 7 gezeigt ist, enthält der Taktfrequenzdetektor 20 ein T-Flip-Flop 31, Verzögerungsschaltungen 32, 33, 34, NOR-Schaltungen 35, 36, Inverterschaltungen 37-43 und ein Übertragungsgatter 44. Weiterhin enthält die Verzögerungsschaltung 32 n (n ist eine natürliche Zahl) NAND-Schaltungen NA1-NAn und n-Inverter INV1-INVn.
In der Verzögerungsschaltung 32 ist der Ausgabeknoten der NAND-Schaltung NA1 mit dem Eingabeknoten des Inverters INV1 verbunden, und der Ausgabeknoten des Inverters INV1 ist mit einem Eingabeknoten der NAND-Schaltung NA2 verbunden. Ähnlich ist der Ausgabeknoten der NAND-Schaltung NA2 mit dem Eingabeknoten des Inverters INV2 verbunden, und ist der Ausgabeknoten des Inverters INV2 mit einem Eingabeknoten der NAND-Schaltung NA3 verbunden. In einer ähnlichen Art sind die n-NAND-Schaltungen und die n-Inverter abwechselnd in Reihe geschaltet. Ein Eingabeknoten na der NAND-Schaltung NA1 ist mit dem nicht-invertierten Ausgabeknoten Q des T-Flip-Flops 31 verbunden. Weiterhin ist der Ausgabeknoten des n-ten Inverters INVn mit dem Eingabeknoten nb des Übertragungsgatters 44 verbunden.
Der Ausgabeknoten der Verzögerungsschaltung 33 ist mit dem Eingabeknoten des Inverters 37 verbunden, und der Ausgabeknoten des Inverters 37 ist mit einem Eingabeknoten der NOR-Schaltung 35 verbunden. Der Eingabeknoten der Verzögerungsschaltung 33 und der andere Eingabeknoten der NOR-Schaltung 35 sind mit dem Eingabeknoten na der NAND-Schaltung NA1 verbunden. Ähnlich ist der Ausgabeknoten der Verzögerungsschaltung 34 mit dem Eingabeknoten des Inverters 38 verbunden, und ist der Ausgabeknoten des Inverters 38 mit einem Eingabeknoten der NOR-Schaltung 36 verbunden. Der Eingabeknoten der Verzögerungsschaltung 34 und der andere Eingabeknoten der NOR-Schaltung 36 sind mit dem Ausgabeknoten nc der NOR-Schaltung 35 verbunden. Weiterhin ist der Ausgabeknoten der NOR-Schaltung 36 mit dem Eingabeknoten nd des Inverters 39 verbunden. Der Ausgabeknoten des Inverters 39 ist mit dem anderen Eingabeknoten jeder NAND-Schaltungen NA1-NAn verbunden.
Der Ausgabeknoten nc der NAND-Schaltung 35 ist mit dem Gate eines N-Kanal-MOS-Transistors, der Teil des Übertragungsgatters 44 ist, und mit dem Eingabeknoten des Inverters 40 verbunden, und der Ausgabeknoten des Inverters 40 ist mit dem Gate eines P-Kanal-MOS-Transistors, der ein Teil des Übertragungsgatters 44 ist, verbunden. Die Inverter 41 und 42 sind mit ihren Eingabe- und Ausgabeknoten derart miteinander verbunden, daß sie eine Halteschaltung 45 bilden, und der Eingabeknoten der Halteschaltung 45 ist mit dem Ausgabeknoten des Übertragungsgatters 44 verbunden. Die Halteschaltung 45 gibt das Steuersignal CLKH und ebenfalls das Steuersignal/CLKH über den Inverter 43 aus.
Die Verzögerungsschaltung 33, die NOA-Schaltung 35 und die Inverterschaltung 37 bilden eine monostabile Kippschaltung 46. Ähnlich bilden die Verzögerungsschaltung 34, die NOR-Schaltung 36 und der Inverter 38 eine monostabile Kippschaltung 47. Der Eingabeknoten T des T-Flip-Flops 31 ist mit dem Taktpuffer 12 derart verbunden, daß er das interne Taktsignal ICLK empfängt. Das T-Flip-Flop 31 ist eine Schaltung zum Invertieren des Pegels eines Ausgabesignals beim Anstieg des internen Taktsignales ICLK, das empfangen wird.
8 ist eine Timingdarstellung, die den Betrieb des in 7 gezeigten Taktfrequenzdetektors zeigt. Mit Bezug zu 8 wird der Betrieb des Taktfrequenzdetektors 20 beschrieben.
Es wird in 8 angenommen, daß die Verzögerungszeit durch die Verzögerungsschaltung 32 τ0 und der Zyklus des internen Taktsignales ICLK τ beträgt. Der Knoten na der NAND-Schaltung NA1 erreicht den H-Pegel, wenn das interne Taktsignal ICLK ansteigt, und der Knoten na erreicht den L-Pegel nach der Zeit τ. Da sich der Knoten na von dem H-Pegel auf den L-Pegel verringert, wird ein Einzelpulssignal am Knoten nc der NOR-Schaltung 35 erzeugt.
Wenn τ<τ0, wird der Einzelimpuls mit H-Pegel an dem Knoten nc erzeugt und das Übertragungsgatter 44 wird eingeschaltet und leitend und dann ausgeschaltet und nicht-leitend bevor der H-Pegel des Knotens na zu dem Knoten nb des Übertragungsgatters 44 übertragen wird. Daher erreicht die Eingabe der Halteschaltung 45, das Steuersignal CLKH des Taktfrequenzdetektors 20 und das Steuersignal/CLKH den L-Pegel, den H-Pegel bzw. den L-Pegel. Wenn jedoch τ≥τ0, wird das Einzelpulssignal mit H-Pegel an dem Knoten nc erzeugt und das Übertragungsgatter 44 wird eingeschaltet und leitend und dann ausgeschaltet und nicht-leitend, nachdem der H-Pegel des Knotens na zu dem Knoten nb übertragen wird. Daher erreicht die Eingabe der Halteschaltung 45, das Steuersignal CLKH des Taktfrequenzdetektors 20 und das Steuersignal/CLKH den H-Pegel, den L-Pegel bzw. den H-Pegel.
Kurz gesagt gibt der Taktfrequenzdetektor 20 das Steuersignal CLKH mit L-Pegel und das Steuersignal/CLKH mit H-Pegel aus, wenn die Frequenz des internen Taktsignales ICLK, das von dem Taktpuffer 12 eingegeben wird, nicht größer ist als eine vorbestimmte Frequenz, und gibt das Steuersignal CLKH mit H-Pegel und das Steuersignal/CLKH mit L-Pegel aus, wenn die Frequenz des internen Taktsignales ICLK die vorbestimmte Frequenz übersteigt. Hier gibt die monostabile Kippstufe 47 ein Signal zum Zurücksetzten eines Pulssignales, das in der Verzögerungsschaltung 32 verbleibt, aus, nachdem das Übertragungsgatter 44 durch das Einzelpulssignal, das durch die monostabile Kippstufe 46 ausgegeben ist, geöffnet und geschlossen ist.
Drittes Ausführungsbeispiel
9 ist ein Schaltbild, das eine Struktur eines Hauptteiles in einem SDRAM entsprechend einem dritten Ausführungsbeispiel zeigt. Wie in 9 gezeigt ist, enthält die Ausgabepufferschaltung in dem SDRAM ein Transistorelement 116 anstatt des in 3 gezeigten Transistorelementes 110. Das Transistorelement 116 enthält zwei P-Kanal-MOS-Transistoren 117 und 118. Der P-Kanal-MOS-Transistor 117 ist zwischen den externen Stromversorgungsknoten 3, der die externe Stromversorgungsspannung EVCC empfängt, und den Ausgabeknoten 4 verbunden. Der P-Kanal-MOS-Transistor 118 ist zwischen einen internen Stromversorgungsknoten 23, der eine interne Stromversorgungsspannung IVCC (die durch eine interne Stromversorgungsabwärtskonverterschaltung, die in 10 gezeigt und im folgenden beschrieben wird, erzeugt ist), die niedriger ist als die externe Stromversorgungsspannung EVCC, empfängt, und den Ausgabeknoten 4 verbunden.
Anstatt der in 3 gezeigten NAND-Schaltungen 17 und 18 enthält der SDRAM weiter zwei NAND-Schaltungen 24 und 25 und einen Inverter 26. Die NAND-Schaltung 24 empfängt ein Modusadressensignal MA8, das in dem in 2 gezeigten Modusregister 15 eingestellt ist, und ein Ausgabesignal/VOUT von dem Inverter 113, und das Ausgabesignal der NAND-Schaltung 24 wird dem Gate des P-Kanal-MOS-Transistors 117 geliefert. Die NAND-Schaltung 25 empfängt ein invertiertes Signal/MA8, das bezüglich dem Modusadressensignal MA8 invertiert ist, und das Ausgabesignal/VOUT des Inverters 113, und das Ausgabesignal der NAND-Schaltung 25 wird dem Gate des P-Kanal-MOS-Transistors 118 geliefert. Das invertierte Signal/MA8 wird durch einen Inverter 26 erzeugt, der das Modusadressensignal MA8 enthält.
In dem dritten Ausführungsbeispiel ist das Modusadressensignal MA8 mit H-Pegel in dem Modusregister 15 eingestellt, wenn die Frequenz des externen Taktsignales ECLK hoch ist. In diesem Fall ist daher der P-Kanal-MOS-Transistor 117 aktiviert und der P-Kanal-MOS-Transistor 118 deaktiviert. Andererseits ist das Modusadressensignal MA8 mit L-Pegel in dem Modusregister 15 eingestellt, wenn die Frequenz des externen Taktsignales ECLK niedrig ist. In diesem Fall ist daher der P-Kanal-MOS-Transistor 118 aktiviert und der P-Kanal-MOS-Transistor 117 deaktiviert.
Der SDRAM enthält weiterhin die interne Stromversorgungsabwärtskonverterschaltung, wie sie in 10 gezeigt ist. Die interne Stromversorgungsabwärts konverterschaltung enthält einen Differenzverstärker 27 und einen P-Kanal-MOS-Transistor 28. Der Differenzverstärker 27 empfängt eine intern erzeugte, konstante Referenzspannung VREF an seinem invertierten Eingabeanschluß (–) und die interne Stromversorgungsspannung IVCC an seinem nicht-invertierten Eingabeanschluß (+). Der P-Kanal-MOS-Transistor 28 ist zwischen den externen Stromversorgungsknoten 3 und den internen Stromversorgungsknoten 23 verbunden und in Reaktion auf das Ausgabesignal des Differenzverstärkers 27 gesteuert. In anderen Worten steuert der Differenzverstärker 27 den P-Kanal-MOS-Transistor 28 derart, daß die interne Stromversorgungsspannung IVCC, die von dem internen Stromversorgungsknoten 23 rückgekoppelt ist, mit der Referenzspannung VREF ausgeglichen wird. Da die Referenzspannung VREF derart eingestellt ist, daß sie niedriger ist als die externe Stromversorgungsspannung EVCC, ist die durch die externe Stromversorgungsabwärtskonverterschaltung erzeugte interne Stromversorgungsspannung IVCC ebenfalls niedriger als die externe Stromversorgungsspannung EVCC.
Wie oben beschrieben worden ist, wird, wenn die Frequenz des externen Taktsignales ECLK hoch ist, der P-Kanal-MOS-Transistor 117, der die externe Stromversorgungsspannung EVCC empfängt, aktiviert, und somit wird die Stromversorgungsfähigkeit des Transistorelementes 116 erhöht. Wenn jedoch die Frequenz des externen Taktsignales ECLK niedrig ist, wird der P-Kanal-MOS-Transistor 118, der die interne Stromversorgungsspannung IVCC empfängt, aktiviert und somit wird die Stromlieferfähigkeit des Transistorelementes 116 verringert.
Daher ändern in dem dritten Ausführungsbeispiel das Modusregister 15, die NAND-Schaltungen 24 und 25 und der Inverter 26 die Stromlieferfähigkeit des Transistorelementes 116 entsprechend der Frequenz des externen Taktsignales ECLK.
Wie oben beschrieben wurde, wird entsprechend dem dritten Ausführungsbeispiel, wenn die Frequenz des externen Taktsignales ECLK niedrig ist, der P-Kanal-MOS-Transistor 118, der die interne Stromversorgungsspannung IVCC empfängt, aktiviert, und somit wird die Stromlieferfähigkeit des Transistorelementes 116 verringert. Daher wird ein Überschwingphänomen in dem Datenwertsignal DQn unwahrscheinlicher.
Obwohl die vorliegende Erfindung bezüglich verschiedener Ausführungsbeispiele, die oben beschrieben wurden, beschrieben wurde, kann die vorliegende Erfindung auch in anderen Arten verwirklicht werden. Bei dem oben beschriebenen ersten bis dritten Ausführungsbeispiel wird die Stromlieferfähigkeit (Größe) der Transistorelemente 110, 114, 116, durch Steuern der P-Kanal-MOS-Transistoren 111, 112, 115, 117 und 118 verändert. Es kann anstatt einer Mehrzahl von N-Kanal-MOS-Transistoren parallel zwischen den Ausgabenknoten 4 und den Masseknoten 6 verbunden werden und sie können derart gesteuert werden, daß die Stromlieferfähigkeit eines Transistorelementes verändert wird.

Claims

Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal (ECLK) arbeitet, mit einer ein Transistorelement (110, 114, 116), das ein Datenwertsignal (DQn) ausgibt, enthaltenden Ausgabepufferschaltung (11) und einem Steuermittel (15, 17, 18, 20, 21, 22, 24–26) zum Steuern der Ausgabepufferschaltung (11) entsprechend einer Frequenz des Taktsignales (ECLK) derart, daß die Stromlieferfähigkeit des Transistorelementes (110, 114, 116) geändert wird.
Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der das Steuermittel (15, 17, 18) ein Register (15), in dem ein gewünschtes Signal (MA7, MA8) eingestellt werden kann, und ein Veränderungsmittel (17, 18) zum Verändern der Stromlieferfähigkeit des Transistorelementes (110) als Reaktion auf das in dem Register (115) eingestellte Signal (MA7, MA8) enthält.
Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der das Transistorelement (110) eine Mehrzahl von Transistoren (1, 111, 112) eines ersten Leitungstyps, die zwischen einen ersten Stromversorgungsknoten (3) und einen Ausgabeknoten (4) der Ausgabepufferschaltung (11) parallel verbunden sind, enthält, das Veränderungsmittel (17, 18) ein Aktivierungsmittel (17, 18) zum selektiven Aktivieren der Mehrzahl der Transistoren (111, 112) des ersten Leitungstyps als Reaktion auf das in dem Register (15) gesetzte Signal (MA7, MA8) enthält und die Ausgabepufferschaltung (11) weiter einen Transistor (2) eines zweiten Leitungstyps enthält, der zwischen einen zweiten Stromversorgungsknoten (6) und den Ausgabeknoten (4) verbunden ist.
Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der das Steuermittel (20, 21, 22) ein Erkennungsmittel (20) zum Erkennen der Frequenz des Taktsignales (ECLK) und zum Ausgeben eines Steuersignales (CLKH, /CLKH) entsprechend der erkannten Frequenz und ein Veränderungsmittel (21, 22) zum Verändern der Stromlieferfähigkeit des Transistorelements (114) als Reaktion auf das von dem Erkennungsmittel (20) ausgegebene Steuersignal (CLKH, /CLKH) enthält.
Halbleiterschaltungsvorrichtung nach Anspruch 4, bei der das Transistorelement (114) eine Mehrzahl von Transistoren (1, 115) eines ersten Leitungstyps, die zwischen einen ersten Stromversorgungsknoten (3) und einen Ausgabeknoten (4) der Ausgabepufferschaltung (11) parallel verbunden sind, aufweist, das Veränderungsmittel (21, 22) ein Aktivierungsmittel (21, 22) zum selektiven Aktivieren der Mehrzahl der Transistoren (1, 115) des ersten Leitungstyps als Reaktion auf das von dem Erkennungsmittel (20) ausgegebene Steuersignal (CLKH, /CLKH) enthält und die Ausgabepufferschaltung (11) weiterhin einen Transistor (2) des zweiten Leitungstyps, der zwischen einen zweiten Stromversorgungsknoten (6) und den Ausgabeknoten (4) verbunden ist, enthält.
Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, weiter mit einer Abwärtskonverterschaltung (27, 28), die eine externe Stromversorgungsspannung (EVCC) derart abwärts konvertiert, daß eine interne Stromversorgungsspannung (IVCC) erzeugt wird, wobei das Transistorelement (116) einen ersten P-Kanal-MOS-Transistor (117), der zwischen einen externen Stromversorgungsknoten (3), der die externe Stromversorgungsspannung (EVCC) empfängt, und einen Ausgabeknoten (4) der Ausgabepufferschaltung (11) verbunden ist, und einen zweiten P-Kanal-MOS-Transistor (118), der zwischen einen internen Stromversorgungsknoten (23), der die interne Stromversorgungsspannung (IVCC) empfängt, und den Ausgabeknoten (4) verbunden ist, aufweist, das Steuermittel (24–26) ein Aktivierungsmittel (24–26) zum Aktivieren des ersten oder des zweiten P-Kanal-MOS-Transistors (117, 118) entsprechend der Frequenz des Taktsignals (ECLK) aufweist und die Ausgabepufferschaltung (11) weiterhin einen N-Kanal-MOS-Transistor (2) enthält, der zwischen einen Masseknoten (6) und den Ausgabeknoten (4) verbunden ist.
Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal (ECLK) arbeitet, wobei die Halbleiterschaltungsvorrichtung eine Ausgabepufferschaltung (11) mit einem ein Datenwertsignal (DQn) ausgebenden Transistorelement (110), ein Register (15), in dem ein gewünschtes Signal (MA7, MA8) eingestellt werden kann, und ein Veränderungsmittel (17, 18) zum Verändern der Stromlieferfähigkeit des Transistorelementes (110) als Reaktion auf das Signal (MA7, MA8), das in dem Register (15) eingestellt ist, aufweist, mit den Schritten: Einstellen des Registers (15) in einen Modus, in dem das gewünschte Signal in dem Register (15) eingestellt werden kann, und Einstellen des Signales (MA7, MA8) in dem Register (15) entsprechend der Frequenz des Taktsignales (ECLK).