JPH0292019A - 相補形ｍｏｓ出力バッファ回路 - Google Patents
相補形ｍｏｓ出力バッファ回路Info
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- JPH0292019A JPH0292019A JP63245044A JP24504488A JPH0292019A JP H0292019 A JPH0292019 A JP H0292019A JP 63245044 A JP63245044 A JP 63245044A JP 24504488 A JP24504488 A JP 24504488A JP H0292019 A JPH0292019 A JP H0292019A
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- 239000000872 buffer Substances 0.000 title claims abstract description 41
- 230000000295 complement effect Effects 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補形ＭＯ８出力バツファ回路に関し、特に外
部から入力した制御信号により出力バッファ回路の電流
駆動能力を切換えることができる相補形ＭＯＳ出力バフ
フッに関する。
部から入力した制御信号により出力バッファ回路の電流
駆動能力を切換えることができる相補形ＭＯＳ出力バフ
フッに関する。
従来、ＣＭＯＳ出力バッファ回路は、第３図に示すよう
に、Ｐチャネル形ＭＯ８トラジスタｐ１のソースを電源
電位■ＤＤに接続し、Ｎチャネル形ＭＯＳトラジスタｎ
ｌのソースを接地電位に接続し、Ｐチャネル形ＭＯＳト
ラジスタｐ１とＮチャネル形ＭＯＳトラジスタｎ１との
ドレインを共通に接続して出力とし、さらに、それぞれ
のＭＯＳトランジスタのゲートを接続して入力としたも
のとなっている。
に、Ｐチャネル形ＭＯ８トラジスタｐ１のソースを電源
電位■ＤＤに接続し、Ｎチャネル形ＭＯＳトラジスタｎ
ｌのソースを接地電位に接続し、Ｐチャネル形ＭＯＳト
ラジスタｐ１とＮチャネル形ＭＯＳトラジスタｎ１との
ドレインを共通に接続して出力とし、さらに、それぞれ
のＭＯＳトランジスタのゲートを接続して入力としたも
のとなっている。
次に、動作を説明する。
入力端子２１からの入力信号がＨｉｇｈレベル（以下「
Ｈ」という）のとき、Ｐチャネル形ＭＯＳトラジスタｐ
１は非導通となるが、Ｎチャネル形ＭＯＳトラジスタｎ
１は導通となり、出力端子２２にはＬｏｗレベル（以下
「Ｌ」という）の出力信号○ｌが出力される。
Ｈ」という）のとき、Ｐチャネル形ＭＯＳトラジスタｐ
１は非導通となるが、Ｎチャネル形ＭＯＳトラジスタｎ
１は導通となり、出力端子２２にはＬｏｗレベル（以下
「Ｌ」という）の出力信号○ｌが出力される。
又、入力端子２１に入力された入力信号がｒ Ｌ Ｊの
とき、Ｐチャネル形ＭＯＳトラジスタｐｌは導通となり
、Ｎチャネル形ＭＯ８トラジスタｎ１は非導通となり、
出力端子２２には「Ｈ」の出力信号○、が出力される。
とき、Ｐチャネル形ＭＯＳトラジスタｐｌは導通となり
、Ｎチャネル形ＭＯ８トラジスタｎ１は非導通となり、
出力端子２２には「Ｈ」の出力信号○、が出力される。
上述した従来の相補形ＭＯＳ出力バフフッは、出力トラ
ンジスタの電流駆動能力が固定されており、一定の負荷
条件において、一定の電流駆動能力しか持っていない、
このため、接続する負荷が変動すると出力レベルが変動
し、例えば負荷としてＣＭＯ３又はＴＴＬなどの入力イ
ンピーダンスの異なるデバイスに応じ□て最適な信号レ
ベルを確保するため、異なる電流駆動能力のＣＭＯ３出
力バッファ回路を用意する必要があつた。
ンジスタの電流駆動能力が固定されており、一定の負荷
条件において、一定の電流駆動能力しか持っていない、
このため、接続する負荷が変動すると出力レベルが変動
し、例えば負荷としてＣＭＯ３又はＴＴＬなどの入力イ
ンピーダンスの異なるデバイスに応じ□て最適な信号レ
ベルを確保するため、異なる電流駆動能力のＣＭＯ３出
力バッファ回路を用意する必要があつた。
ＣＭＯ８とＴＴＬとに流れる駆動電流を比較すると、Ｃ
ＭＯ８では、例えば３μＡ以下というように駆動電流は
ほとんど流れない、ＴＴＬでは例えば１．５ｍＡ程度の
駆動電流が必要となる場合があり、かなりの駆動電流が
流れる。又、ＬＥＤなどは、輝度や発光色により駆動電
流が例えば１０ｍＡ〜５０ｍＡのように大きく変る。し
かし、ＬＥＤを駆動するように設計された出力バッファ
回路は最悪の条件を見込んで設計されているため大きな
電流駆動能力を持たせている。このため、それほど大き
な駆動電流を必要としないＬＥＤを出力端子に接続した
としても、出力バッファ回路に大きな貫通電流が流れて
消費電流が大きくなる。
ＭＯ８では、例えば３μＡ以下というように駆動電流は
ほとんど流れない、ＴＴＬでは例えば１．５ｍＡ程度の
駆動電流が必要となる場合があり、かなりの駆動電流が
流れる。又、ＬＥＤなどは、輝度や発光色により駆動電
流が例えば１０ｍＡ〜５０ｍＡのように大きく変る。し
かし、ＬＥＤを駆動するように設計された出力バッファ
回路は最悪の条件を見込んで設計されているため大きな
電流駆動能力を持たせている。このため、それほど大き
な駆動電流を必要としないＬＥＤを出力端子に接続した
としても、出力バッファ回路に大きな貫通電流が流れて
消費電流が大きくなる。
すなわち、大きな電流駆動能力を持たせようとすると、
出力バッファ回路は、Ｐチャネル形ＭＯＳトラジスタ又
はＮチャネル形ＭＯＳトラジスタのトランジスタのサイ
ズを大きくすることにより、流れる電流を大きくして実
現することになるが、一方、トランジスタのサイズを大
きくすることによって、出力バッファ回路を動作させる
際に、入力信号がｒＨ，から「Ｌ」までの変化の過程で
、又は、「Ｌ」からｒＨＪまでの変化の過程で、Ｐチャ
ネル形ＭＯＳトラジスタのソースからＮチャネル形ＭＯ
Ｓトラジスタのソースへ流れる貫通電流の量が増加し、
消費電流が増加するという問題点がある。
出力バッファ回路は、Ｐチャネル形ＭＯＳトラジスタ又
はＮチャネル形ＭＯＳトラジスタのトランジスタのサイ
ズを大きくすることにより、流れる電流を大きくして実
現することになるが、一方、トランジスタのサイズを大
きくすることによって、出力バッファ回路を動作させる
際に、入力信号がｒＨ，から「Ｌ」までの変化の過程で
、又は、「Ｌ」からｒＨＪまでの変化の過程で、Ｐチャ
ネル形ＭＯＳトラジスタのソースからＮチャネル形ＭＯ
Ｓトラジスタのソースへ流れる貫通電流の量が増加し、
消費電流が増加するという問題点がある。
本発明の目的は、出力バッファ回路の電流駆動能力を変
えることができ、ＣＭＯ８及びＴＴＬなどに対してそれ
ぞれ適した駆動電流になるように駆動電流を調節するこ
とができ、又、大きな駆動電流を必要としないバッファ
回路においては、電流駆動能力を小さくして、貫通電流
を減らすことができる相補形ＭＯＳ出力バフフッを提供
することにある。
えることができ、ＣＭＯ８及びＴＴＬなどに対してそれ
ぞれ適した駆動電流になるように駆動電流を調節するこ
とができ、又、大きな駆動電流を必要としないバッファ
回路においては、電流駆動能力を小さくして、貫通電流
を減らすことができる相補形ＭＯＳ出力バフフッを提供
することにある。
本発明の請求項（１）記載の相補形ＭＯＳ出力バフフッ
は、 （Ａ）ソースが電源に接続され、ドレインが出力回路に
接続されるｍ１個（ｍ １は０を除く正の整数）のＰチ
ャネル形ＭＯＳトラジスタ、（Ｂ）前記Ｐチャネル形Ｍ
ＯＳトラジスタと相補関係にあってソースが接地電位に
接続され、ドレインが出力回路に接続されるｍ２個（ｍ
２は０を除く正の整数）のＮチャネル形ＭＯＳトラジス
タ、 （Ｃ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ｌ（ｘ １は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第１のモードレジスタ、 （Ｄ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ２（ｘ ２は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第２のモードレジスタ、 （Ｅ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ３（ｘ ３は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のモードレ
ジスタから出力される制御信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第１の論理積回路、 （Ｆ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ４（ｘ ４は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第２のモードレ
ジスタから出力された制御信号とを受信し、前記Ｎチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第２の論理積回路、 を備えて構成されている。
は、 （Ａ）ソースが電源に接続され、ドレインが出力回路に
接続されるｍ１個（ｍ １は０を除く正の整数）のＰチ
ャネル形ＭＯＳトラジスタ、（Ｂ）前記Ｐチャネル形Ｍ
ＯＳトラジスタと相補関係にあってソースが接地電位に
接続され、ドレインが出力回路に接続されるｍ２個（ｍ
２は０を除く正の整数）のＮチャネル形ＭＯＳトラジス
タ、 （Ｃ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ｌ（ｘ １は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第１のモードレジスタ、 （Ｄ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ２（ｘ ２は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第２のモードレジスタ、 （Ｅ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ３（ｘ ３は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のモードレ
ジスタから出力される制御信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第１の論理積回路、 （Ｆ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ４（ｘ ４は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第２のモードレ
ジスタから出力された制御信号とを受信し、前記Ｎチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第２の論理積回路、 を備えて構成されている。
又、本発明の請求項（２）記載の相補形ＭＯ３出カバッ
ファ回路は、 （Ｇ）ソースが電源に接続され、ドレインが出力回路に
接続されるｍ３個（ｍ ３は０を除く正の整数）のＰチ
ャネル形ＭＯＳトラジスタ、（Ｈ）前記Ｐチャネル形Ｍ
ＯＳトラジスタと相補関係にあってソースが接地電位に
接続され、ドレインが出力回路に接続されるｍ４個（ｍ
４はＯを除く正の整数）のＮチャネ形Ｍｏｓトラジス
タ、 （１）前記Ｐチャネル形ＭＯｓトラジスタの数に対応し
て定められた数Ｘ ５（ｘ ５は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第３の
モードレジスタ、 （Ｊ）前記Ｎチャネル形ＭＯｓトラジスタの数に対応し
て定められた数Ｘ ６（ｘ ６は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第４の
モードレジスタ、 （Ｋ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ７（ｘ ７は正の整数）だけ設けら
れ、前記第３のモードレジスタの出力信号を解読し、第
１の選択信号を出力する第１のデコーダ、 （Ｌ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ｓ（ｘ ｓは正の整数）だけ設けら
れ、前記第４のモードレジスタの出力信号を解読し、第
２の選択信号を出力する第２のデコーダ、 （Ｍ＞前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ９（ｘ ９は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のデコーダ
から出力された第１の選択信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第３の論理積回路、 （Ｎ）前記Ｎチャネル形ＭＯ８トラジスタの数に対応し
て定められた数Ｘ ｒｏ （ｘ １０は正の整数）だけ
設けられ、外部から入力される入力情報と前記第２のデ
コーダから出力された第２の選択信号とを受信し、前記
Ｐチャネル形ＭＯＳトランジスタの導通を制御するため
のゲート制御信号を出力する第４の論理積回路、 を備えて構成されている。
ファ回路は、 （Ｇ）ソースが電源に接続され、ドレインが出力回路に
接続されるｍ３個（ｍ ３は０を除く正の整数）のＰチ
ャネル形ＭＯＳトラジスタ、（Ｈ）前記Ｐチャネル形Ｍ
ＯＳトラジスタと相補関係にあってソースが接地電位に
接続され、ドレインが出力回路に接続されるｍ４個（ｍ
４はＯを除く正の整数）のＮチャネ形Ｍｏｓトラジス
タ、 （１）前記Ｐチャネル形ＭＯｓトラジスタの数に対応し
て定められた数Ｘ ５（ｘ ５は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第３の
モードレジスタ、 （Ｊ）前記Ｎチャネル形ＭＯｓトラジスタの数に対応し
て定められた数Ｘ ６（ｘ ６は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第４の
モードレジスタ、 （Ｋ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ７（ｘ ７は正の整数）だけ設けら
れ、前記第３のモードレジスタの出力信号を解読し、第
１の選択信号を出力する第１のデコーダ、 （Ｌ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ｓ（ｘ ｓは正の整数）だけ設けら
れ、前記第４のモードレジスタの出力信号を解読し、第
２の選択信号を出力する第２のデコーダ、 （Ｍ＞前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数Ｘ ９（ｘ ９は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のデコーダ
から出力された第１の選択信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第３の論理積回路、 （Ｎ）前記Ｎチャネル形ＭＯ８トラジスタの数に対応し
て定められた数Ｘ ｒｏ （ｘ １０は正の整数）だけ
設けられ、外部から入力される入力情報と前記第２のデ
コーダから出力された第２の選択信号とを受信し、前記
Ｐチャネル形ＭＯＳトランジスタの導通を制御するため
のゲート制御信号を出力する第４の論理積回路、 を備えて構成されている。
次に、本発明の第１の実施例について図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例の回路図である。
第１図の相補形ＭＯ８Ｏ８出力バフフッは、１個（ｍｔ
＝１）のＰチャネル形ＭＯｓトラジスタＰ＋ ２個（
ｍｚ＝２＞のＮチャネル形ＭＯ８トラジスタｎｌ 、ｎ
２、Ｎチャネル形Ｍｏｓトラジスタｎ１ ＋ ｎ ２に
対応した２個のモードレジスタＲｔ 、Ｒ２（ｘ２ ＝
２） 、入力端子１１がら入力された入力情報及びモー
ドレジスタＲ１，Ｒ２のそれぞれの出力を受信しＮチャ
ネル形Ｍｏｓトラジスタｎｌ 、 ｎ２の導通を制御す
るる２個（ｘ４＝２）の論理積回路がら構成されている
。
＝１）のＰチャネル形ＭＯｓトラジスタＰ＋ ２個（
ｍｚ＝２＞のＮチャネル形ＭＯ８トラジスタｎｌ 、ｎ
２、Ｎチャネル形Ｍｏｓトラジスタｎ１ ＋ ｎ ２に
対応した２個のモードレジスタＲｔ 、Ｒ２（ｘ２ ＝
２） 、入力端子１１がら入力された入力情報及びモー
ドレジスタＲ１，Ｒ２のそれぞれの出力を受信しＮチャ
ネル形Ｍｏｓトラジスタｎｌ 、 ｎ２の導通を制御す
るる２個（ｘ４＝２）の論理積回路がら構成されている
。
なお、この場合、Ｐチャネル形ＭＯＳトラジスタが１個
なので、Ｐチャネル形ＭＯＳトラジスタｐ１に対応する
モードレジスタ及び論理積回路は、それぞれ不要である
（ｘｌ ＝Ｏ。
なので、Ｐチャネル形ＭＯＳトラジスタｐ１に対応する
モードレジスタ及び論理積回路は、それぞれ不要である
（ｘｌ ＝Ｏ。
Ｘ 、＝Ｏ）。
ここで、Ｎチャネル形ＭＯ８トラジスタｎ２は、Ｎチャ
ネル形ＭＯＳトラジスタｎ１の２倍の電流駆動能力を有
しているものとする。
ネル形ＭＯＳトラジスタｎ１の２倍の電流駆動能力を有
しているものとする。
次に、動作を説明する。
入力端子１２．１３に入力される制御信号Ｉ２及び１３
は入力端子１４に入力されるモードレジスタ書込信号Ｉ
４がｒＨ，のとき、レジスタＲ１及びＲ２に書込まれ、
モードレジスタ書込信号Ｉ４がｒｌ、Ｊの間、レジスタ
Ｒ１及びＲ２は書込まれた制御信号工２及びＩ、をそれ
ぞれ保持するとともにＮＯＲゲートＧ１及びＧ２に 出
力 する。
は入力端子１４に入力されるモードレジスタ書込信号Ｉ
４がｒＨ，のとき、レジスタＲ１及びＲ２に書込まれ、
モードレジスタ書込信号Ｉ４がｒｌ、Ｊの間、レジスタ
Ｒ１及びＲ２は書込まれた制御信号工２及びＩ、をそれ
ぞれ保持するとともにＮＯＲゲートＧ１及びＧ２に 出
力 する。
レジスタＲ１の出力がｒｌ、Ｊのとき、入力端子１１に
ｒＨＪの入力信号工、を入力するとＮＯＲゲートＧｌが
ｒＨ，の信号を出力し、Ｐチャネル形ＭＯＳトラジスタ
ｐ１は非導通、Ｎチャネル形ＭＯＳトラジスタｎ１は導
通となり、バッファ回路は出力端子１５に「Ｌ」の出力
信号ｏ１を出力する。入力端子１１に「Ｌ」の信号Ｉｌ
を入力すると、インバータＮＶｌを介してＮＯＲゲート
Ｇ１に入力されＮＯＲゲートＧ１が「Ｌ」の信号を出力
し、Ｐチャネル形ＭＯＳトラジスタｐｘは導通、Ｎチャ
ネル形ＭＯＳトラジスタｎ１は非導通となり、出力端子
１５にｒＨ，の出力信号０゜が出力される。
ｒＨＪの入力信号工、を入力するとＮＯＲゲートＧｌが
ｒＨ，の信号を出力し、Ｐチャネル形ＭＯＳトラジスタ
ｐ１は非導通、Ｎチャネル形ＭＯＳトラジスタｎ１は導
通となり、バッファ回路は出力端子１５に「Ｌ」の出力
信号ｏ１を出力する。入力端子１１に「Ｌ」の信号Ｉｌ
を入力すると、インバータＮＶｌを介してＮＯＲゲート
Ｇ１に入力されＮＯＲゲートＧ１が「Ｌ」の信号を出力
し、Ｐチャネル形ＭＯＳトラジスタｐｘは導通、Ｎチャ
ネル形ＭＯＳトラジスタｎ１は非導通となり、出力端子
１５にｒＨ，の出力信号０゜が出力される。
同様に、レジスタＲ２の出力が「Ｌ」のとき、入力信号
１１にｒＨ，の入力信号工、を入力するとＮＯＲゲート
Ｇ２がｒＨ，の信号を出力し、Ｐチャネル形ＭＯＳトラ
ジスタＰｔは非導通、Ｎチャネル形ＭＯＳトラジスタｎ
２は導通となり、出力端子１５に「Ｌ」の出力信号ｏ１
が出力される。入力端子１１にｒ Ｌ Ｊの入力信号工
１を入力するとＮＯＲゲートＧ２が「Ｌ」の信号を出力
し、Ｐチャネル形ＭＯＳトラジスタｐ１は導通、Ｎチャ
ネル形ＭＯＳトラジスタｎ１は非導通となり、出力端子
１５にｒ ＨＪの出力信号０１が出力される。
１１にｒＨ，の入力信号工、を入力するとＮＯＲゲート
Ｇ２がｒＨ，の信号を出力し、Ｐチャネル形ＭＯＳトラ
ジスタＰｔは非導通、Ｎチャネル形ＭＯＳトラジスタｎ
２は導通となり、出力端子１５に「Ｌ」の出力信号ｏ１
が出力される。入力端子１１にｒ Ｌ Ｊの入力信号工
１を入力するとＮＯＲゲートＧ２が「Ｌ」の信号を出力
し、Ｐチャネル形ＭＯＳトラジスタｐ１は導通、Ｎチャ
ネル形ＭＯＳトラジスタｎ１は非導通となり、出力端子
１５にｒ ＨＪの出力信号０１が出力される。
従って、モードレジスタ書込信号Ｉ４がｒ ＨＪのとき
、モードレジスタＲ１，Ｒ２に書込まれる制御信号Ｉ２
．Ｉ３のｒ）（Ｊと「Ｌ」との組合わせにより、モード
レジスタＲｌ、 Ｒ２は第１表に示すように３種類のバ
ッファの状態を選択することができる。
、モードレジスタＲ１，Ｒ２に書込まれる制御信号Ｉ２
．Ｉ３のｒ）（Ｊと「Ｌ」との組合わせにより、モード
レジスタＲｌ、 Ｒ２は第１表に示すように３種類のバ
ッファの状態を選択することができる。
第１表
第１表の中で、Ｎは非導通、Ｄは導通、０はｒＬＪ、１
はｒＨＪ、１．は入力信号、０１は出力信号を示す。
はｒＨＪ、１．は入力信号、０１は出力信号を示す。
リセット時には、レジスタＲ１，Ｒ２は両方ともＯであ
る。
る。
状態１は、レジスタＲ１が０で、且つレジスタＲ２が１
となり、Ｐチャネル形ＭＯＳトラジスタｐ１及びＮチャ
ネル形ＭＯ８トラジスタｎ１で構成された出力バッファ
回路が選択される。
となり、Ｐチャネル形ＭＯＳトラジスタｐ１及びＮチャ
ネル形ＭＯ８トラジスタｎ１で構成された出力バッファ
回路が選択される。
状態２は、レジスタＲ１が１で、且つレジスタＲ２がＯ
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ０及び
Ｎチャネル形ＭＯＳトラジスタｎ２で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＯ
Ｓトラジスタｎ２はＮチャネル形ＭＯＳトラジスタｎ１
の２倍の電流駆動能力を有しているため、状態１のとき
の２倍の電流駆動能力を持つ出力バッファ回路として機
能する。
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ０及び
Ｎチャネル形ＭＯＳトラジスタｎ２で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＯ
Ｓトラジスタｎ２はＮチャネル形ＭＯＳトラジスタｎ１
の２倍の電流駆動能力を有しているため、状態１のとき
の２倍の電流駆動能力を持つ出力バッファ回路として機
能する。
状態３は、レジスタＲ１及びＲ２共に０のときで、”Ｐ
チャネル形ＭＯＳトラジスタＰｌ及びＮチャネル形ＭＯ
８トラジスタｎｌ＋ｎ２で構成された出力バッファ回路
が選択される。このとき、電流駆動能力はＮチャネル形
ＭＯＳトラジスタｎ１の３倍の電流駆動能力を有してい
るため、状態１のときの３倍の電流駆動能力を持つ出力
バッファ回路として機能する。
チャネル形ＭＯＳトラジスタＰｌ及びＮチャネル形ＭＯ
８トラジスタｎｌ＋ｎ２で構成された出力バッファ回路
が選択される。このとき、電流駆動能力はＮチャネル形
ＭＯＳトラジスタｎ１の３倍の電流駆動能力を有してい
るため、状態１のときの３倍の電流駆動能力を持つ出力
バッファ回路として機能する。
このように、レジスタを設はバッファ回路をレジスタに
より切換えて使用することにより、出力バッファ回路の
電流駆動能力を変えることができ、且つ、大きな駆動電
流を必娑としないバッファ回路においては、電流駆動能
力を小さくして、貫通電流を減らすことができる。
より切換えて使用することにより、出力バッファ回路の
電流駆動能力を変えることができ、且つ、大きな駆動電
流を必娑としないバッファ回路においては、電流駆動能
力を小さくして、貫通電流を減らすことができる。
次に、本発明の第２の実施例について図面を参照して説
明する。
明する。
第２図は本発明の第２の実施例の回路図である。
第２図に示す相補形ＭＯＳ出力バフフッは、１個（ｍ３
＝１）のＰチャネル形ＭＯＳトラジスタｐ１．４個（ｍ
４＝４）のＮチャネル形ＭＯＳトラジスタｎｌ〜ｎ４
、Ｎチャネル形ＭＯＳトラジスタに対応した２個のモー
ドレジスタＲ１，Ｒ２（ｘ６ ＝２） 、２個のモード
レジスタＲ１，Ｒ２から受信する出力信号の組合わせを
解読し、第２の選択信号を送出するデコーダＤＣ。
＝１）のＰチャネル形ＭＯＳトラジスタｐ１．４個（ｍ
４＝４）のＮチャネル形ＭＯＳトラジスタｎｌ〜ｎ４
、Ｎチャネル形ＭＯＳトラジスタに対応した２個のモー
ドレジスタＲ１，Ｒ２（ｘ６ ＝２） 、２個のモード
レジスタＲ１，Ｒ２から受信する出力信号の組合わせを
解読し、第２の選択信号を送出するデコーダＤＣ。
（ｘｇ＝１）、入力端子１１から入力された入力情報及
びデコーダＤ Ｃ１から出力される第２の選択信号を受
信し、Ｎチャネル形ＭＯＳトラジスタｎｌ〜ｎ４の導通
を制御する４個（ｘｔｏ＝４）の論理積回路から構成さ
れている。
びデコーダＤ Ｃ１から出力される第２の選択信号を受
信し、Ｎチャネル形ＭＯＳトラジスタｎｌ〜ｎ４の導通
を制御する４個（ｘｔｏ＝４）の論理積回路から構成さ
れている。
なお、この場合も、Ｐチャネル形ＭＯＳトラジスタが１
個なので、Ｐチャネル形ＭＯＳトラジスタｐ！に対応す
るモードレジスタ、デコーダＤＣ，及び論理積回路は、
それぞれ不要である（ｘ５ ＝Ｏ，Ｘ７ ＝Ｏ，Ｘ９
＝０）。
個なので、Ｐチャネル形ＭＯＳトラジスタｐ！に対応す
るモードレジスタ、デコーダＤＣ，及び論理積回路は、
それぞれ不要である（ｘ５ ＝Ｏ，Ｘ７ ＝Ｏ，Ｘ９
＝０）。
ここで、Ｎチャネル形ＭＯＳトラジスタｎ２は、Ｎチャ
ネル形ＭＯＳトラジスタｎ、の２倍の電流駆動能力を有
し、Ｎチャネル形ＭＯＳトラジスタｎ３は３倍、Ｎチャ
ネル形ＭＯＳトラジスタｎ４は４倍の電流駆動能力を有
しているものとする。
ネル形ＭＯＳトラジスタｎ、の２倍の電流駆動能力を有
し、Ｎチャネル形ＭＯＳトラジスタｎ３は３倍、Ｎチャ
ネル形ＭＯＳトラジスタｎ４は４倍の電流駆動能力を有
しているものとする。
次に、動作を説明する。
制御信号Ｉ２．Ｉ３はモードレジスタ書込信号Ｉ４がｒ
）ｌ 」のとき、モードレジスタＲ１＋Ｒ２に書込ま
れ、モードレジスタ書込信号工４が「Ｌ」の間、モード
レジスタＲ１，Ｒ２は書込まれた信号をそれぞれ保持し
、出力する。
）ｌ 」のとき、モードレジスタＲ１＋Ｒ２に書込ま
れ、モードレジスタ書込信号工４が「Ｌ」の間、モード
レジスタＲ１，Ｒ２は書込まれた信号をそれぞれ保持し
、出力する。
モードレジスタＲ１，Ｒ２より出力された信号の組合わ
せからなる符号をデコーダＤＣ１が解読し、ＮＯＲゲー
ゲート−Ｇ４のうちの選択された１個のＮＯＲゲートに
ｒｌＪの出力信号を送出する。このとき入力端子１６か
ら入力された入力信号１１がｒ）（Ｊであれば、インバ
ータＮＶ、によりＮＯＲゲートＧ１〜Ｇ４に「Ｌ」の出
力信号が送出されるので、デコーダＤＣ，より「Ｌ」の
出力信号を受信したＮＯＲゲートは、接続されたＮチャ
ネル形ＭＯＳトラジスタに「Ｈ」の出力信号を送出し動
作させる。
せからなる符号をデコーダＤＣ１が解読し、ＮＯＲゲー
ゲート−Ｇ４のうちの選択された１個のＮＯＲゲートに
ｒｌＪの出力信号を送出する。このとき入力端子１６か
ら入力された入力信号１１がｒ）（Ｊであれば、インバ
ータＮＶ、によりＮＯＲゲートＧ１〜Ｇ４に「Ｌ」の出
力信号が送出されるので、デコーダＤＣ，より「Ｌ」の
出力信号を受信したＮＯＲゲートは、接続されたＮチャ
ネル形ＭＯＳトラジスタに「Ｈ」の出力信号を送出し動
作させる。
このようにして、４個のＮチャネル形ＭＯＳトラジスタ
のうち、１個が選択される。モードレジスタＲ１，Ｒ，
の値により４種類のバッファの状態を第２表に示すよう
に選択することができる。
のうち、１個が選択される。モードレジスタＲ１，Ｒ，
の値により４種類のバッファの状態を第２表に示すよう
に選択することができる。
第２表
第２表の中で、Ｎは非導通、Ｄは導通、０は「Ｌ」、１
は「Ｈ」、１１は入力信号、０１は出力信号を示す、リ
セット時には、レジスタＲ１Ｒ２は両方ともＯである。
は「Ｈ」、１１は入力信号、０１は出力信号を示す、リ
セット時には、レジスタＲ１Ｒ２は両方ともＯである。
状態１は、レジスタＲ１がＯで、且つレジスタＲ２が０
のときで、Ｐチャネル形ＭＯＳトラジスタｐ１及びＮチ
ャネル形ＭＯＳトラジスタｎｌで構成された出力バッフ
ァ回路が選択され、出力信号ＯＩが出力端子２０に出力
される。
のときで、Ｐチャネル形ＭＯＳトラジスタｐ１及びＮチ
ャネル形ＭＯＳトラジスタｎｌで構成された出力バッフ
ァ回路が選択され、出力信号ＯＩが出力端子２０に出力
される。
状！ＩＪ、２は、レジスタＲ１が１で、且つレジスタＲ
２がＯのときになり、Ｐチャネル形ＭＯＳトラジスタｐ
ｌ及びＮチャネル形ＭＯ８トラジスタｎ２で構成された
出力バッファ回路が選択される。このとき、Ｎチャネル
形ＭＯＳトラジスタｎ２はＮチャネル形ＭＯＳトラジス
タｎｌの２倍の電流駆動能力を有しているため、状態１
のときの２倍の電流駆動能力を持つ出力バッファ回路と
して機能する。
２がＯのときになり、Ｐチャネル形ＭＯＳトラジスタｐ
ｌ及びＮチャネル形ＭＯ８トラジスタｎ２で構成された
出力バッファ回路が選択される。このとき、Ｎチャネル
形ＭＯＳトラジスタｎ２はＮチャネル形ＭＯＳトラジス
タｎｌの２倍の電流駆動能力を有しているため、状態１
のときの２倍の電流駆動能力を持つ出力バッファ回路と
して機能する。
状態３は、レジスタＲ１がＯで、且つレジスタＲ２が１
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ１及び
Ｎチャネル形ＭＯＳトラジスタｎ３で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＱ
Ｓトラジスタｎ３はＮチャネル形ＭＯＳトラジスタｎｌ
の３倍の電流駆動能力を有しているため、状態１のとき
の３倍の電流駆動能力を持つ出力バッファ回路として機
能する。
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ１及び
Ｎチャネル形ＭＯＳトラジスタｎ３で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＱ
Ｓトラジスタｎ３はＮチャネル形ＭＯＳトラジスタｎｌ
の３倍の電流駆動能力を有しているため、状態１のとき
の３倍の電流駆動能力を持つ出力バッファ回路として機
能する。
状態４は、レジスタＲ１が１で、且つレジスタＲ２が１
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ１及び
Ｎチャネル形ＭＯ８トラジスタｎ４で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＯ
Ｓトラジスタｎ４はＮチャネル形ＭＯＳトラジスタｎ！
の４倍の電流駆動能力を有しているなめ、状Ｗ１１のと
きの４倍の１電流駆動能力を持っ出力バッファ回路とし
て機能する。
のときになり、Ｐチャネル形ＭＯＳトラジスタｐ１及び
Ｎチャネル形ＭＯ８トラジスタｎ４で構成された出力バ
ッファ回路が選択される。このとき、Ｎチャネル形ＭＯ
Ｓトラジスタｎ４はＮチャネル形ＭＯＳトラジスタｎ！
の４倍の電流駆動能力を有しているなめ、状Ｗ１１のと
きの４倍の１電流駆動能力を持っ出力バッファ回路とし
て機能する。
上記の説明では、Ｎチャネル形ＭＯＳトラジスタを第１
の実施例で２個使用し、第２の実施例で４個使用した例
で説明したが、Ｐチャネル形ＭＯＳトラジスタを複数個
にした場合でも同様のことができる。
の実施例で２個使用し、第２の実施例で４個使用した例
で説明したが、Ｐチャネル形ＭＯＳトラジスタを複数個
にした場合でも同様のことができる。
以上説明したように、本発明は、レジスタを設はバッフ
ァ回路をレジスタにより切換えて使用し、出力バッファ
回路の電流駆動能力を変えることができ、ＣＭＯＳ及び
ＴＴＬなどに対してそれぞれ適した駆動電流になるよう
に調節することができ、且つ、大きな駆動電流を必要と
しないバッファ回路においては、電流駆動能力を小さく
して、貫通電流を減らすことができるという効果を有す
る。
ァ回路をレジスタにより切換えて使用し、出力バッファ
回路の電流駆動能力を変えることができ、ＣＭＯＳ及び
ＴＴＬなどに対してそれぞれ適した駆動電流になるよう
に調節することができ、且つ、大きな駆動電流を必要と
しないバッファ回路においては、電流駆動能力を小さく
して、貫通電流を減らすことができるという効果を有す
る。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の相補形ＭＯ
８出力バッファ回路の回路図である。 ｐｌ・・・・・・Ｐチャネル形ＭＯＳ）−ランジスタ、
ｎ１〜ｎ４・・・・・・Ｎチャネル形ＭＯ３＋−ランジ
スタ、０１〜Ｇ４・・・・・・ＮＯＲゲート、ＮＶｌ・
・・・・・インバータ、Ｒ，、Ｒ，・・・・・・モード
レジスタ、ＤＣｌ・・・・・・デコーダ、１．・・・・
・・入力信号、Ｉ２＋工３・・・・・・制御信号、Ｉ４
・・・・・・モードレジスタ書込信号、ｏｌ・・・・・
・出力信号。 代理人 弁理士 内 原 晋 Ｐ ｔ ’−ρｌｊ〒ネＪＬ ％ Ｍ ＯＳトポレジ゛
スタ几ｔ、ｒｔ２−Ｎ午マネルπシＮＯδトラシシ゛°
ベタＧ＋ ｐ Ｇ２：／ＶＯＲゲート ＡＩＶ、：イごバーク Ｒｒ 、＆ｚ：ｔ−ドしし゛スタ Ｉｒ’−入か信号 １２ 、Ｉ３：４す＊右≧号 Ｉ４：モードレジスタ書込信号 ０１：出ｎ棲号 １１〜１４：入か儒子 ｌＳ：七η堵チ 卆１０ Ｐｔ；Ｐ’ｒｖｎルｆ／Ｍ ＯＳ ト５ Ｑ ＵＪｒＬ
ｌ〜７′Ｌ４：Ｎチャネル並ＮｏδトラきシλりＧ、
ヘーどン ４’、ＮＯＲノ：７２”−トＮＶ、 ニ
インバータ Ｒｔ 、／？２：毛−Ｙ゛シシ゛゛スクＤＣ，ｇテ゛
′コータ Ｉｌ：入力信号 Ｉ ２ 、 Ｉ ３’４ｙ’１Ｍ’ｅ’シ１
４：七−ドしジ゛スタ書込信号 Ｏｆ：出わ儂号 ７６〜 ｌｑ：入力讐待子 ２０ ：出ノフ文鋳を己１ 第２図 ｐｌ】Ｐ’ｙヤ序ルｒｒ′／Ｍ ＯＳ ｈうきジスタフ
−Ｌｔ：Ｎ ＋ｒネル’７ＴＩＭＯ３ｌ−ラユジにり２
ノ二人々拠か ２２：±〃境子 第３図
明の第２の実施例の回路図、第３図は従来の相補形ＭＯ
８出力バッファ回路の回路図である。 ｐｌ・・・・・・Ｐチャネル形ＭＯＳ）−ランジスタ、
ｎ１〜ｎ４・・・・・・Ｎチャネル形ＭＯ３＋−ランジ
スタ、０１〜Ｇ４・・・・・・ＮＯＲゲート、ＮＶｌ・
・・・・・インバータ、Ｒ，、Ｒ，・・・・・・モード
レジスタ、ＤＣｌ・・・・・・デコーダ、１．・・・・
・・入力信号、Ｉ２＋工３・・・・・・制御信号、Ｉ４
・・・・・・モードレジスタ書込信号、ｏｌ・・・・・
・出力信号。 代理人 弁理士 内 原 晋 Ｐ ｔ ’−ρｌｊ〒ネＪＬ ％ Ｍ ＯＳトポレジ゛
スタ几ｔ、ｒｔ２−Ｎ午マネルπシＮＯδトラシシ゛°
ベタＧ＋ ｐ Ｇ２：／ＶＯＲゲート ＡＩＶ、：イごバーク Ｒｒ 、＆ｚ：ｔ−ドしし゛スタ Ｉｒ’−入か信号 １２ 、Ｉ３：４す＊右≧号 Ｉ４：モードレジスタ書込信号 ０１：出ｎ棲号 １１〜１４：入か儒子 ｌＳ：七η堵チ 卆１０ Ｐｔ；Ｐ’ｒｖｎルｆ／Ｍ ＯＳ ト５ Ｑ ＵＪｒＬ
ｌ〜７′Ｌ４：Ｎチャネル並ＮｏδトラきシλりＧ、
ヘーどン ４’、ＮＯＲノ：７２”−トＮＶ、 ニ
インバータ Ｒｔ 、／？２：毛−Ｙ゛シシ゛゛スクＤＣ，ｇテ゛
′コータ Ｉｌ：入力信号 Ｉ ２ 、 Ｉ ３’４ｙ’１Ｍ’ｅ’シ１
４：七−ドしジ゛スタ書込信号 Ｏｆ：出わ儂号 ７６〜 ｌｑ：入力讐待子 ２０ ：出ノフ文鋳を己１ 第２図 ｐｌ】Ｐ’ｙヤ序ルｒｒ′／Ｍ ＯＳ ｈうきジスタフ
−Ｌｔ：Ｎ ＋ｒネル’７ＴＩＭＯ３ｌ−ラユジにり２
ノ二人々拠か ２２：±〃境子 第３図
Claims (2)
- （１）（Ａ）ソースが電源に接続され、ドレインが出力
回路に接続されるｍ＿１個（ｍ＿１は０を除く正の整数
）のＰチャネル形ＭＯＳトラジスタ、 （Ｂ）前記Ｐチャネル形ＭＯＳトラジスタと相補関係に
あってソースが接地電位に接続され、ドレインが出力回
路に接続されるｍ＿２個（ｍ＿２は０を除く正の整数）
のＮチャネル形ＭＯＳトラジスタ、 （Ｃ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿１（ｘ＿１は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第１のモードレジスタ、 （Ｄ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿２（ｘ＿２は正の整数）だけ設けら
れ、外部から入力されるモードレジスタ書込信号と制御
信号とを受信し、前記モードレジスタ書込信号によって
前記制御信号が書込まれ、書込まれた制御信号を保持し
且つ出力する第２のモードレジスタ、 （Ｅ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿３（ｘ＿３は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のモードレ
ジスタから出力される制御信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第１の論理積回路、 （Ｆ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿４（ｘ＿４は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第２のモードレ
ジスタから出力された制御信号とを受信し、前記Ｎチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第２の論理積回路、 を備えたことを特徴とする相補形ＭＯＳ出力バッファ回
路。 - （２）（Ｇ）ソースが電源に接続され、ドレインが出力
回路に接続されるｍ＿３個（ｍ＿３は０を除く正の整数
）のＰチャネル形ＭＯＳトラジスタ、 （Ｈ）前記Ｐチャネル形ＭＯＳトラジスタと相補関係に
あってソースが接地電位に接続され、ドレインが出力回
路に接続されるｍ＿４個（ｍ＿４は０を除く正の整数）
のＮチャネ形ＭＯＳトラジスタ、 （Ｉ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿５（ｘ＿５は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第３の
モードレジスタ、 （Ｊ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿６（ｘ＿６は正の整数）だけ設けら
れ、モードレジスタ書込信号と制御信号とを受信し、前
記モードレジスタ書込信号によって前記制御信号が書込
まれ、書込まれた制御信号を保持し且つ出力する第４の
モードレジスタ、 （Ｋ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿７（ｘ＿７は正の整数）だけ設けら
れ、前記第３のモードレジスタの出力信号を解読し、第
１の選択信号を出力する第１のデコーダ、 （Ｌ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿８（ｘ＿８は正の整数）だけ設けら
れ、前記第４のモードレジスタの出力信号を解読し、第
２の選択信号を出力する第２のデコーダ、 （Ｍ）前記Ｐチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿９（ｘ＿９は正の整数）だけ設けら
れ、外部から入力される入力情報と前記第１のデコーダ
から出力された第１の選択信号とを受信し、前記Ｐチャ
ネル形ＭＯＳトランジスタの導通を制御するためのゲー
ト制御信号を出力する第３の論理積回路、 （Ｎ）前記Ｎチャネル形ＭＯＳトラジスタの数に対応し
て定められた数ｘ＿１＿０（ｘ＿１＿０は正の整数）だ
け設けられ、外部から入力される入力情報と前記第２の
デコーダから出力された第２の選択信号とを受信し、前
記Ｎチャネル形ＭＯＳトランジスタの導通を制御するた
めのゲート制御信号を出力する第４の論理積回路、 を備えたことを特徴とする相補形ＭＯＳ出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245044A JPH0292019A (ja) | 1988-09-28 | 1988-09-28 | 相補形ｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245044A JPH0292019A (ja) | 1988-09-28 | 1988-09-28 | 相補形ｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292019A true JPH0292019A (ja) | 1990-03-30 |
Family
ID=17127746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245044A Pending JPH0292019A (ja) | 1988-09-28 | 1988-09-28 | 相補形ｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292019A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057137A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5804987A (en) * | 1992-05-26 | 1998-09-08 | Kabushiki Kaisha Toshiba | LSI chip having programmable buffer circuit |
| US5999483A (en) * | 1998-01-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device operating in synchronization with clock signal |
| US6894547B2 (en) | 2001-12-19 | 2005-05-17 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
-
1988
- 1988-09-28 JP JP63245044A patent/JPH0292019A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057137A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5804987A (en) * | 1992-05-26 | 1998-09-08 | Kabushiki Kaisha Toshiba | LSI chip having programmable buffer circuit |
| US5999483A (en) * | 1998-01-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device operating in synchronization with clock signal |
| DE19831350B4 (de) * | 1998-01-26 | 2005-09-15 | Mitsubishi Denki K.K. | Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet, und Verfahren der Verwendung einer Halbleiterschaltungsvorrichtung, die synchron mit einem Taktsignal arbeitet |
| US6894547B2 (en) | 2001-12-19 | 2005-05-17 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
| USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
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