KR19990066781A

KR19990066781A - 클럭 신호에 동기하여 동작하는 반도체 회로 장치

Info

Publication number: KR19990066781A
Application number: KR1019980039908A
Authority: KR
Inventors: 다까시 이또
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-01-26
Filing date: 1998-09-25
Publication date: 1999-08-16
Also published as: TW421915B; DE19831350A1; JPH11213665A; US5999483A; CN1130022C; CN1224952A; DE19831350B4; KR100381351B1

Abstract

SDRAM은 모드 레지스터(15)와, 모드 레지스터(15)에 설정된 신호에 응답하여 CMOS 출력 버퍼 회로(11)의 구동 능력을 제어하는 논리 회로(17, 18)를 구비한다. 출력 버퍼 회로(11)는 복수의 P채널 MOS 트랜지스터(1, 111, 112)와, N채널 MOS 트랜지스터(2)를 포함한다. 모드 레지스터(15)에는 외부 클럭 신호(ECLK)의 주파수에 따른 신호가 설정된다. 논리 회로(17, 18)는 복수의 P채널 MOS 트랜지스터(1, 111, 112)를 선택적으로 온/오프로 한다. 주파수가 낮을 때, 온으로 되는 트랜지스터(1, 111, 112)의 수는 줄고, 버퍼 회로(11)의 구동 능력은 저하하므로, 링잉 현상이 억제된다.

Description

클럭 신호에 동기하여 동작하는 반도체 회로 장치

본 발명은 반도체 회로 장치 및 그 사용 방법에 관한 것으로, 더욱 상세하게는 외부 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치에 관한 것이다.

외부 클럭 신호에 동기하여 동작하는 반도체 회로 장치의 한 예로서 SDRAM(Synchronous Dynamic Random Access Memory)이 있다. 종래의 SDRAM에는 도 11에 도시된 바와 같은 CMOS형 출력 버퍼 회로가 설치되어 있다.

도 11을 참조하면, 이 출력 버퍼 회로는 P채널 MOS 트랜지스터(1)와, N채널 MOS 트랜지스터(2)를 포함한다. P채널 MOS 트랜지스터(1)는 외부 전원 전압(EVCC)을 수신하는 외부 전원 노드(3)와 출력 노드(4) 사이에 접속되고, 그 게이트는 입력 노드(5)에 접속된다. N채널 MOS 트랜지스터(2)는 접지 전압(GND)을 수신하는 접지 노드(6)와 출력 노드(4) 사이에 접속되고, 그 게이트는 입력 노드(5)에 접속된다.

메모리 셀 어레이로부터 판독된 L(논리 로우) 레벨의 출력 신호(VOUT)가 입력 노드(5)에 제공되면, P채널 MOS 트랜지스터(1)가 온(on)으로 되고, N채널 MOS 트랜지스터(2)가 오프(off)로 되며, 이로 인해 H(논리 하이) 레벨의 데이타 신호(DQn)가 출력 노드(4)로부터 출력된다.

한편, H 레벨의 출력 신호(VOUT)가 입력 노드(5)에 입력되면, 상기와는 반대로 P채널 MOS 트랜지스터(1)가 오프로 되고, N채널 MOS 트랜지스터(2)가 온으로 되며, 이로 인해 L 레벨의 데이타 신호(DQn)가 출력 노드(4)로부터 출력된다.

SDRAM은 일반적으로 컴퓨터 시스템의 기억 장치로서 이용되기 때문에, CPU(중앙연산 처리 장치)의 동작 주파수에 따라 여러가지 주파수의 외부 클럭 신호가 이 SDRAM에 입력된다. 그 때문에, 통상은 최대 주파수의 외부 클럭 신호가 입력될 때 출력 버퍼 회로가 충분한 전류를 공급할 수 있도록 트랜지스터(1 및 2)의 사이즈가 설계된다.

그러나, 외부 클럭 신호의 주파수가 낮은 경우에는 출력 버퍼 회로의 전류 공급 능력이 너무 크기 때문에 데이타 신호(DQn)가 H 레벨 또는 L 레벨로 수속(收束)되기 전에 링잉 현상이 일어난다고 하는 문제가 있었다.

또, 특개평 2-92019호 공보에는 데이타 신호의 출력 단자에 접속되는 외부 회로의 부하에 따라 모드 레지스터를 설정하고, 그 설정된 모드 레지스터에 따라 출력 버퍼 회로의 구동 능력을 변화시키는 기술이 개시되어 있지만, 이 모드 레지스터에 설정되는 것은 외부 회로의 「부하」에 따른 신호이기 때문에 상기 문제를 해결할 수 없다.

본 발명의 목적은 외부 클럭 신호의 주파수가 낮은 경우에도 링잉 현상이 일어나지 않는 반도체 회로 장치 및 그 사용 방법을 제공하기 위한 것이다.

본 발명의 한 국면에 따르면, 클럭 신호에 동기하여 동작하는 반도체 회로 장치는 출력 버퍼 회로와 제어 회로를 구비한다. 출력 버퍼 회로는 데이타 신호를 출력하는 트랜지스터 소자를 포함한다. 제어 회로는 클럭 신호의 주파수에 따라 출력 버퍼 회로를 제어하여 트랜지스터 소자의 전류 공급 능력을 변화시킨다.

양호하게는, 상기 제어 회로는 레지스터와 변화 회로를 포함한다. 레지스터에는 소망하는 신호가 설정가능하다. 변화 수단은 레지스터에 설정된 신호에 응답하여 트랜지스터 소자의 전류 공급 능력을 변화시킨다.

더욱 양호하게는, 상기 트랜지스터 소자는 제1 전원 노드와 상기 출력 버퍼 회로의 출력 노드 사이에 병렬로 접속된 복수의 제1 도전형 트랜지스터를 포함한다. 상기 변화 회로는 레지스터에 설정된 신호에 응답하여 복수의 제1 도전형 트랜지스터를 선택적으로 활성화시키는 활성화 회로를 포함한다. 상기 출력 버퍼 회로는 제2 전원 노드와 상기 출력 노드 사이에 접속된 제2 도전형 트랜지스터를 더 포함한다.

양호하게는, 상기 제어 회로는 검출 회로와 변화 회로를 포함한다. 검출 회로는 클럭 신호의 주파수를 검출하고 그 검출된 주파수에 따라 제어 신호를 출력한다. 변화 회로는 검출 회로로부터 출력된 제어 신호에 응답하여 트랜지스터 소자의 전류 공급 능력을 변화시킨다.

더욱 양호하게는, 상기 트랜지스터 소자는 제1 전원 노드와 출력 버퍼 회로의 출력 노드 사이에 병렬로 접속된 복수의 제1 도전형 트랜지스터를 포함한다. 상기 변화 회로는 검출 회로로부터 출력된 제어 신호에 응답하여 복수의 제1 도전형 트랜지스터를 선택적으로 활성화시키는 활성화 회로를 포함한다. 상기 출력 버퍼 회로는 제2 전원 노드와 상기 출력 노드 사이에 접속된 제2 도전형 트랜지스터를 더 포함한다.

양호하게는, 상기 반도체 회로 장치는 외부 전원 전압을 강압하여 내부 전원 전압을 생성하는 강압 회로를 더 구비한다. 상기 트랜지스터 소자는 제1 P채널 MOS 트랜지스터와 제2 P채널 MOS 트랜지스터를 포함한다. 제1 P채널 MOS 트랜지스터는 외부 전원 전압을 수신하는 외부 전원 노드와 출력 버퍼 회로의 출력 노드 사이에 접속된다. 제2 P채널 MOS 트랜지스터는 내부 전원 전압을 수신하는 내부 전원 노드와 출력 노드 사이에 접속된다. 상기 제어 회로는 클럭 신호의 주파수에 따라 제1 또는 제2 P채널 MOS 트랜지스터를 활성화시킨다. 상기 출력 버퍼 회로는 접지 노드와 출력 노드 사이에 접속된 N채널 MOS 트랜지스터를 더 포함한다.

본 발명의 다른 하나의 국면에 따르면, 클럭 신호에 동기하여 동작하는 반도체 회로 장치에서, 데이타 신호를 출력하는 트랜지스터 소자를 포함하는 출력 버퍼 회로와, 소망하는 신호가 설정가능한 레지스터와, 레지스터에 설정된 신호에 응답하여 트랜지스터 소자의 전류 공급 능력을 변화시키는 변화 회로를 구비하는 반도체 회로 장치의 사용 방법은, 소망하는 신호를 레지스터에 설정할 수 있는 모드로 레지스터를 설정하는 단계와, 클럭 신호의 주파수에 따른 신호를 레지스터에 설정하는 단계를 포함한다.

상기 반도체 회로 장치에서는 클럭 신호의 주파수에 따라 출력 버퍼 회로 중의 트랜지스터 소자의 전류 공급 능력이 변화하므로, 클럭 신호의 주파수가 낮은 경우에는 트랜지스터 소자의 전류 공급 능력도 낮아져서 링잉 현상이 일어나기 어렵게 된다.

또한, 소망하는 신호가 레지스터에 설정되면, 그 설정된 신호에 응답하여 트랜지스터 소자의 전류 공급 능력이 변화하므로, 클럭 신호의 주파수가 낮은 경우에는 그 낮은 주파수에 따른 신호를 레지스터에 설정하면 링잉 현상이 일어나기 어렵게 된다.

또한, 전원 노드와 출력 노드 사이에 병렬로 접속된 복수의 트랜지스터가 레지스터에 설정된 신호에 응답하여 선택적으로 활성화되므로, 클럭 신호의 주파수가 낮은 경우에는 그 낮은 주파수에 따른 신호를 레지스터에 설정하면, 복수의 트랜지스터 중 몇개인가가 활성화되고, 그 때문에 복수의 트랜지스터로 구성되는 트랜지스터 소자의 전류 공급 능력이 낮아진다.

또한, 클럭 신호의 주파수가 검출되고, 그 검출된 주파수에 따라 트랜지스터 소자의 전류 공급 능력이 변화하므로, 클럭 신호의 주파수가 낮은 경우에는 검출된 그 낮은 주파수에 따라 자동적으로 트랜지스터 소자의 전류 공급 능력이 낮아진다.

또한, 클럭 신호의 주파수에 따라 제1 또는 제2 P채널 MOS 트랜지스터가 활성화되므로, 클럭 신호의 주파수가 낮은 경우에는 제1 P채널 MOS 트랜지스터가 불활성화되고 제2 P채널 MOS 트랜지스터가 활성화된다. 제2 P채널 MOS 트랜지스터는 내부 전원 노드에 접속되어 있기 때문에, 외부 전원 노드에 접속되어 있는 제1 P채널 MOS 트랜지스터보다도 전류 공급 능력이 낮아진다.

도 1은 본 발명의 실시형태 1에 따른 DRAM의 전체 구성을 도시한 블럭도.

도 2는 도 1에 도시된 제어 회로의 주요 부분 및 모드 레지스터 등의 주변 회로의 구성을 도시한 회로도.

도 3은 도 1에 도시된 데이타 입출력 버퍼에 포함되는 출력 버퍼 회로 및 그 제어 회로의 구성을 도시한 회로도.

도 4는 도 1∼도 3에 도시된 SDRAM의 동작을 도시한 타이밍차트.

도 5는 본 발명의 실시형태 2에 따른 SDRAM의 주요 부분의 구성을 도시한 블럭도.

도 6은 도 5에 도시된 SDRAM에서의 출력 버퍼 회로 및 그 제어 회로의 구성을 도시한 회로도.

도 7은 도 5에 도시된 클럭 주파수 검출기의 구체적인 구성을 도시한 회로도.

도 8은 도 7에 도시된 클럭 주파수 검출기의 동작을 도시한 타이밍차트.

도 9는 본 발명의 실시형태 3에 따른 SDRAM에서의 출력 버퍼 회로 및 그 제어 회로의 구성을 도시한 회로도.

도 10은 도 9에 도시된 SDRAM에서의 내부 전원 강압 회로의 구성을 도시한 회로도.

도 11은 종래의 SDRAM의 출력 버퍼 회로의 구성을 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1, 111, 112, 115, 117, 118 : P채널 MOS 트랜지스터

2 : N채널 MOS 트랜지스터

3 : 외부 전원 노드

4 : 출력 노드

6 : 접지 노드

11 : 데이타 입출력 버퍼

15 : 모드 레지스터

17, 18, 24, 25 : NAND 회로

20 : 클럭 주파수 검출기

21 : 트랜스퍼 게이트

23 : 내부 전원 노드

10 : 인버터

26, 113, 110, 114, 116 : 트랜지스터 소자

이하, 본 발명의 실시형태를 도면을 참조하여 상세하게 설명한다. 또, 도면 중의 동일 또는 상당 부분에는 동일 부호를 붙이고 그 설명은 반복하지 않는다.

[실시형태 1]

도 1은 본 발명의 실시형태 1에 따른 SDRAM의 전체 구성을 도시한 블럭도이다. 도 1을 참조하면, 이 SDRAM은 4개의 뱅크(#A, #B, #C, #D)로 구성되는 메모리 셀 어레이(10)와, 메모리 셀 어레이(10)로부터 판독된 출력 신호(VOUT)를 데이타 신호(DQ0∼DQ15)로서 출력하고, 또한 입력된 데이타 신호(DQ0∼DQ15)를 입력 신호(VIN)로서 메모리 셀 어레이(10)에 기록하는 데이타 입출력 버퍼(11)와, 클럭 인에이블 신호(CKE)에 응답하여 활성화되고 외부 클럭 신호(ECLK)를 내부 클럭 신호(ICLK)로서 출력하는 클럭 버퍼(12)와, 내부 클럭 신호(ICLK)에 응답하여 메모리 셀 어레이(10) 및 데이타 입출력 버퍼(11)를 제어하는 제어 회로(13)를 구비한다.

이 SDRAM은 또한 외부 어드레스 신호(EA0∼EA12)를 내부 어드레스 신호(IA0∼IA12)로서 출력하고, 또 뱅크 선택 신호(BA0 및 BA1)를 수신하는 어드레스 버퍼(14)와, 여러가지 동작 모드가 설정가능한 모드 레지스터(15)와, 여러가지 외부 제어 신호 [칩 선택신호(/CS), 행 어드레스 스트로브 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 입출력 데이타 마스크 신호(DQM)]에 응답하여 여러가지 내부 제어 신호를 생성하는 제어 신호 버퍼(16)를 구비한다.

외부 제어 신호가 모드 레지스터(15)의 설정 커맨드를 나타내는 소정의 타이밍에서 입력되면, 이 SDRAM은 레지스터 설정 모드로 되고, 제어 회로(13)는 어드레스 버퍼(14)로부터 제공되는 내부 어드레스 신호(IA0∼IA12)를 모드 레지스터(15)에 설정한다. 따라서, 이 모드 레지스터(15)에는 소망하는 신호를 설정할 수 있다.

제어 회로(13)는 도 2에 도시된 바와 같이, 커맨드 디코더(131)와, 인버터(132)와, 13개의 클럭드 인버터(133)와, 13개의 래치 회로(134)를 포함한다.

커맨드 디코더(131)는 제어 신호 버퍼(16)를 통해 외부로부터 입력되는 커맨드 [제어신호(/CS, /RAS, /CAS, /WE, DQM)의 입력 타이밍에서 표시됨]를 디코드하여 여러가지의 제어 신호를 출력한다. 여기에서, 모드 레지스터(15)의 설정 커맨드를 나타내는 소정의 타이밍에서 제어신호가 입력되면, 커맨드 디코더(131)는 출력 제어 신호의 하나인 모드 설정 신호(/MSET)를 L 레벨로 활성화한다. 이 모드 설정 신호(/MSET)는 13개의 클럭드 인버터(133)에 공통으로 제공되고, 또한 인버터(132)로부터 출력되는 모드 설정 신호(MSET)(모드 설정 신호(/MSET)의 반전 신호)도 또한 13개의 클럭드 인버터(133)에 공통으로 제공된다.

각 클럭드 인버터(133)는 모드 설정 신호(/MSET)가 L 레벨이고 모드 설정 신호(MSET)가 H 레벨일 때 활성화되고, 어드레스 버퍼(14)로부터 제공되는 내부 어드레스 신호(IA0∼IA12) 중 대응하는 1비트의 신호를 반전하여 대응하는 래치 회로(134)에 전달한다.

각 래치 회로(134)는 2개의 인버터(134a, 134b)로 구성되고, 대응하는 클럭드 인버터(133)로부터의 반전된 1비트의 내부 어드레스 신호를 래치하고, 그 래치된 신호를 모드 레지스터(15) 중의 대응하는 비트에 공급한다. 따라서, 13비트의 내부 어드레스 신호(IA0∼IA12)는 13비트의 모드 어드레스 신호(MA0∼MA12)로서 모드 레지스터(15)에 설정된다.

이 모드 레지스터(15)에는 여러가지 동작 모드가 설정 가능하다. 일반적으로, 버스트 길이를 결정하기 위한 모드 어드레스 신호(MA0∼MA2)는 제0∼제2 비트에 설정된다. 또한, 시퀀셜 방식, 인터리브 방식 등의 버스트 타입을 결정하기 위한 모드 어드레스 신호(도시하지 않음)는 제3 비트에 설정된다. 또한, 열 어드레스 스트로브 신호(/CAS)의 레이텐시(latency)를 결정하기 위한 모드 어드레스 신호(도시하지 않음)는 제4∼제6 비트에 설정된다.

통상의 모드 레지스터의 제7 및 제8 비트는 사용되고 있지 않지만, 이 모드 레지스터(15)의 제7 및 제8 비트에는 클럭 모드를 결정하기 위한 모드 어드레스 신호(MA7 및 MA8)가 설정된다.

다음의 표 1은 모드 어드레스 신호(MA7, MA8)와 외부 클럭 신호(ECLK)의 주파수와의 관계를 나타낸 진리값 표이다.

MA8	MA7	ECLK의 주파수
0	0	83 MHz 미만
0	1	83∼90 MHz
1	0	90∼125 MHz
1	1	125 MHz 이상

상기 표 1에 나타낸 바와 같이, 외부 클럭 신호(ECLK)의 주파수가 83 MHz 미만인 경우에는 모드 어드레스 신호(MA7)로서 「0」이 설정되고, 모드 어드레스 신호(MA8)로서 「0」이 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 83 MHz 이상 90 MHz 미만인 경우에는 모드 어드레스 신호(MA7)로서 「1」이 설정되고, 모드 어드레스 신호(MA8)로서 「0」이 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 90 MHz 이상 125 MHz 미만인 경우에는 모드 어드레스 신호(MA7)로서 「0」이 설정되고, 모드 어드레스 신호(MA8)로서 「1」이 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 125 MHz 이상인 경우에는 모드 어드레스 신호(MA7)로서 「1」이 설정되고, 모드 어드레스 신호(MA8)로서 「1」이 설정된다.

데이타 입출력 버퍼(11)는 16개의 도 3에 도시된 바와 같은 CMOS형 인버터를 포함하고, 16 비트의 출력 신호(VOUT)를 반전시켜 16 비트의 데이타 신호(DQ0∼DQ15)를 출력한다. 이와 같은 인버터 각각은 3개의 P채널 MOS 트랜지스터(1, 111, 112)에 의해 형성되는 트랜지스터 소자(110)와, N채널 MOS 트랜지스터(2)와, 1비트의 출력 신호(VOUT)를 반전시켜 1비트의 출력 신호(/VOUT)를 출력하는 인버터(113)를 포함한다.

P채널 MOS 트랜지스터(1, 112, 111)는 외부 전원 전압(EVCC)을 수신하는 외부 전원 노드(3)와 출력 노드(4) 사이에 병렬로 접속된다. N채널 MOS 트랜지스터는 접지 전압(GND)을 수신하는 접지 노드(6)와 출력 노드(4) 사이에 접속된다. 출력 신호(VOUT)는 P채널 MOS 트랜지스터(1) 및 N채널 MOS 트랜지스터(2)의 게이트에 제공된다. 여기에서, P채널 MOS 트랜지스터(111)의 사이즈(보다 구체적으로는 게이트 폭)는 P채널 MOS 트랜지스터(112)의 사이즈보다도 커지도록 설계되어 있다.

이 SDRAM은 또한 모드 레지스터에 설정된 모드 어드레스 신호(MA7, MA8)에 응답하여 트랜지스터 소자(110)의 전류 공급 능력을 변화시키기 위해, 2개의 NAND 회로(17, 18)를 구비한다. NAND 회로(17)는 인버터(113)로부터의 출력 신호(/VOUT) 및 모드 레지스터(15)로부터의 모드 어드레스 신호(MA8)를 수신하고, NAND 회로(17)의 출력 신호는 P채널 MOS 트랜지스터(111)의 게이트에 제공된다. NAND 회로(18)는 인버터(113)로부터의 출력 신호(/VOUT) 및 모드 레지스터(15)로부터의 모드 어드레스 신호(MA7)를 수신하며, NAND 회로(18)의 출력 신호는 P채널 MOS 트랜지스터(112)의 게이트에 제공된다.

따라서, 모드 어드레스 신호(MA8 및 MA7) 양쪽이 L 레벨인 경우 (외부 클럭 신호 ECLK의 주파수가 83 MHz 미만인 경우)에는 P채널 MOS 트랜지스터(111 및 112) 양쪽이 오프로 되어 불활성화되고, P채널 MOS 트랜지스터(1)가 활성화된다. 또한, 모드 어드레스 신호(MA8)가 L 레벨이고 모드 어드레스 신호(MA7)가 H 레벨인 경우 (외부 클럭 신호 ECLK의 주파수가 83∼90 MHz인 경우)에는 P채널 MOS 트랜지스터(111)가 오프로 되어 불활성화되고, P채널 MOS 트랜지스터(110 및 112)가 활성화된다. 또한, 모드 어드레스 신호(MA8)가 H 레벨이고 모드 어드레스 신호(MA7)가 L 레벨인 경우 (외부 클럭 신호 ECLK의 주파수가 90∼125 MHz인 경우)에는 P채널 MOS 트랜지스터(112)가 오프로 되어 불활성화되고, P채널 MOS 트랜지스터(110 및 111)가 활성화된다. 또한, 모드 어드레스 신호(MA8 및 MA7) 양쪽이 H 레벨인 경우 (외부 클럭 신호 ECLK의 주파수가 125 MHz 이상인 경우)에는 모든 P채널 MOS 트랜지스터(1, 111, 112)가 활성화된다.

여기에서, P채널 MOS 트랜지스터(111)의 사이즈는 P채널 MOS 트랜지스터(112)의 사이즈보다도 크기 때문에, 외부 클럭 신호(ECLK)의 주파수가 높아짐에 따라 트랜지스터 소자(110)의 전류 공급 능력도 높아진다. 즉, 이 실시형태 1에서는 모드 레지스터(15) 및 NAND 회로(17, 18)가 트랜지스터 소자(110)의 실효적인 사이즈 (보다 구체적으로는 실효적인 게이트 폭)를 외부 클럭 신호(ECLK)의 주파수에 따라 변화시킴으로써 그 전류 공급 능력을 변화시키고 있다.

다음에, 상기와 같이 구성된 SDRAM의 동작을 도 4에 도시된 타이밍 차트를 참조하여 설명한다.

외부 클럭 신호(ECLK)가 L 레벨에서 H 레벨로 상승할 때, 칩 선택 신호(/CS), 행 어드레스 스트로브 신호(/RAS), 및 라이트 인에이블 신호(/WE)가 L 레벨이고, 또 열 어드레스 스트로브 신호(/CAS)가 H 레벨이면, 이 타이밍은 모드 설정 커맨드를 의미하므로, 커맨드 디코더(131)는 모드 설정 신호(/MSET)를 L 레벨로 활성화시킨다. 이 L 레벨의 모드 설정 신호(/MSET)에 응답하여 클럭드 인버터(133)가 활성화되기 때문에, 이때 어드레스 버퍼(14)로부터 제공되는 내부 어드레스 신호[IAn(n=0∼12)]가 모드 어드레스 신호[MAn(n=0∼12)]로서 모드 레지스터(15)에 설정된다.

외부 클럭 신호(ECLK)의 주파수가 83 MHz 미만인 경우에는 외부 어드레스 신호(IA8 및 IA7)가 어느것이나 L 레벨로 되고, 이로 인해 모드 어드레스 신호(MA8 및 MA7)가 어느것이나 L 레벨로 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 83∼90 MHz인 경우에는 내부 어드레스 신호(IA8)가 L 레벨로 되고 내부 어드레스 신호(IA7)가 H 레벨로 되며, 이로 인해 모드 어드레스 신호(MA8)가 L 레벨로 설정되고 모드 어드레스 신호(MA7)가 H 레벨로 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 90∼125 MHz인 경우에는 내부 어드레스 신호(IA8)가 H 레벨로 되고 내부 어드레스 신호(IA7)가 L 레벨로 되며, 이로 인해 모드 어드레스 신호(MA8)가 H 레벨로 설정되고 모드 어드레스 신호(MA7)가 L 레벨로 설정된다. 또한, 외부 클럭 신호(ECLK)의 주파수가 125 MHz 이상인 경우에는 내부 어드레스 신호(IA8 및 IA7)가 어느것이나 H 레벨로 되고, 이로 인해 모드 어드레스 신호(MA8 및 MA7)이 어느것이나 H 레벨로 설정된다.

모드 어드레스 신호(MA8 및 MA7)가 어느것이나 L 레벨로 설정된 경우 (외부 클럭 신호 ECLK의 주파수가 83 MHz 미만인 경우)에는 P채널 MOS 트랜지스터(1)가 활성화되고, P채널 MOS 트랜지스터(111 및 112)가 불활성화된다. 또한, 모드 어드레스 신호(MA8)가 L 레벨로 설정되고 모드 어드레스 신호(MA7)가 H 레벨로 설정된 경우 (외부 클럭 신호 ECLK의 주파수가 83∼90 MHz인 경우)에는 P채널 MOS 트랜지스터(1 및 112)가 활성화되고, P채널 MOS 트랜지스터(111)가 불활성화된다. 또한, 모드 어드레스 신호(MA8)가 H 레벨로 설정되고 모드 어드레스 신호(MA7)가 L 레벨로 설정된 경우 (외부 클럭 신호 ECLK의 주파수가 90∼125 MHz인 경우)에는 P채널 MOS 트랜지스터(1 및 111)가 활성화되고, P채널 MOS 트랜지스터(112)가 불활성화된다. 또한, 모드 어드레스 신호(MA8 및 MA7)가 어느것이나 H 레벨로 설정된 경우 (외부 클럭 신호 ECLK의 주파수가 125 MHz 이상인 경우)에는 모든 P채널 MOS 트랜지스터(1, 111, 112)가 활성화된다.

P채널 MOS 트랜지스터(111)의 사이즈는 P채널 MOS 트랜지스터(112)보다도 크므로, 외부 클럭 신호(ECLK)의 주파수가 높아짐에 따라 트랜지스터 소자(110)의 전류 공급 능력도 높아진다. 그 때문에, 외부 클럭 신호(ECLK)의 주파수가 125 MHz 이상과 같이 높은 경우에는 트랜지스터 소자(110)가 충분한 전류를 출력 노드(4)에 공급하기 때문에, 이 출력 버퍼 회로(11)로부터 출력되는 데이타 신호(DQ0∼DQ15)는 그 높은 주파수의 외부 클럭 신호(ECLK)에 충분히 추종할 수 있다. 한편, 외부 클럭 신호(ECLK)의 주파수가 83 MHz 미만과 같이 낮은 경우에는 트랜지스터 소자(110)의 전류 공급 능력이 낮아지기 때문에, 이 출력 버퍼 회로(11)로부터 출력되는 데이타 신호(DQ0∼DQ15) 중에 링잉 현상이 일어나기 어려워진다.

이상과 같이 이 실시형태 1에 따르면, 외부 클럭 신호에 따른 신호가 모드 레지스터(15)에 설정되고, 그 설정된 신호에 따라 P채널 MOS 트랜지스터(1, 111, 112)가 선택적으로 활성화되고 있기 때문에, 트랜지스터 소자(110)의 전류 공급 능력은 외부 클럭 신호(ECLK)의 주파수에 따라 변화한다. 그 때문에, 외부 클럭 신호(ECLK)의 주파수가 83 MHz 미만과 같이 낮은 경우라도 데이타 신호(DQ0∼DQ15)에 링잉 현상이 일어나기 어려워진다. 그 결과, 소비 전력도 저감된다.

[실시형태 2]

도 5는 본 발명의 실시형태 2에 따른 SDRAM에서의 주요 부분의 구성을 도시한 블럭도이다. 도 5를 참조하면, 이 SDRAM은 도 1에 도시된 모드 레지스터(15) 대신에, 클럭 버퍼(12)로부터의 내부 클럭 신호(ICLK)의 주파수를 검출하고 그 검출된 주파수에 따라 제어 신호(CLKH)와 그것과 상보적인 제어 신호(/CLKH)를 출력하는 클럭 주파수 검출기(20)를 구비한다. 이 클럭 주파수 검출기(20)는 내부 클럭 신호(ICLK)의 주파수를 내부에서 생성된 기준 클럭 신호의 주파수와 비교하여, 내부 클럭 신호(ICLK)의 주파수가 기준 클럭 신호의 주파수보다도 높은 경우에는 H 레벨의 제어 신호(CLKH)를 출력하고 L 레벨의 제어 신호(/CLKH)를 출력하며, 이와 반대로 내부 클럭 신호(ICLK)의 주파수가 기준 클럭 신호의 주파수보다도 낮은 경우에는 L 레벨의 제어 신호(CLKH)를 출력하고 H 레벨의 제어 신호(/CLKH)를 출력한다. 또, 이 클럭 주파수 검출기(20)의 구체적인 회로 구성 및 그 동작은 나중에 도 7 및 도 8을 참조하여 상세하게 설명한다.

도 6은 이 실시형태 2에 따른 SDRAM에서의 데이타 입출력 버퍼에 포함되는 각 CMOS형 인버터의 구성을 도시한 회로도이다. 도 6을 참조하면, 이 인버터(10)의 트랜지스터 소자(114)는 도 3에 도시된 트랜지스터 소자(110)와 달리 2개의 P채널 MOS 트랜지스터(1, 115)를 포함한다. 2개의 P채널 MOS 트랜지스터(1, 115)는 외부 전원 노드(3)와 출력 노드(4) 사이에 병렬로 접속된다.

이 SDRAM은 클럭 주파수 검출기(20)로부터 출력된 제어 신호(CLKH 및 /CLKH)에 응답하여 트랜지스터 소자(114)의 전류 공급 능력을 변화시키기 위해, 트랜스퍼 게이트(21)와 P채널 MOS 트랜지스터(22)를 포함한다. 트랜스퍼 게이트(21)는 제어 신호(CLKH)가 H 레벨이고 제어 신호(/CLKH)가 L 레벨일 때 온으로 되고, 메모리 셀 어레이로부터 판독된 출력 신호(VOUT)를 P채널 MOS 트랜지스터(115)의 게이트에 공급한다. P채널 MOS 트랜지스터(22)는 외부 전원 노드(3)와 P채널 MOS 트랜지스터(115)의 게이트 사이에 접속되고, L 레벨의 제어 신호(CLKH)에 응답하여 온으로 된다.

따라서, 제어 신호(CLKH)가 H 레벨이고 제어 신호(/CLKH)가 L 레벨인 경우 (내부 클럭 신호 ICLK의 주파수가 높은 경우)에는 양쪽의 P채널 MOS 트랜지스터(1 및 115)가 활성화되고, 이로 인해 트랜지스터 소자(114)의 전류 공급 능력이 높아진다. 이와 반대로, 제어 신호(CLKH)가 L 레벨이고 제어신호(/CLKH)가 H 레벨인 경우 (내부 클럭 신호 ICLK의 주파수가 낮은 경우)에는 P채널 MOS 트랜지스터(1)가 활성화되고, P채널 MOS 트랜지스터(115)가 불활성화된다. 이 때, P채널 MOS 트랜지스터(115)의 게이트는 트랜스퍼 게이트(21)에 의해 입력 노드(5)로부터 분리되지만, P채널 MOS 트랜지스터(22)가 온으로 되므로, 플로팅 상태가 아닌 H 레벨로 되어, 그 결과 이 트랜지스터 소자(114)의 전류 공급 능력은 낮아진다.

따라서, 이 실시형태 2에서는 클럭 주파수 검출기(20) 및 트랜스퍼 게이트(21)가 외부 클럭 신호(ECLK)의 주파수에 따라 출력 버퍼 회로를 제어하여 트랜지스터 소자(114)의 전류 공급 능력을 변화시키고 있다.

이와 같이, 내부 클럭 신호(ICLK)의 주파수가 높은 경우에는 트랜지스터 소자(114)의 전류 공급 능력이 높아지므로, 이 출력 버퍼 회로로부터 출력되는 데이타 신호(DQn)는 그 높은 주파수의 내부 클럭 신호(ICLK)에 충분히 추종할 수 있다. 이와 반대로, 내부 클럭 신호(ICLK)의 주파수가 낮은 경우에는 트랜지스터 소자(114)의 전류 공급 능력이 낮아지므로, 데이타 신호(DQn)에 링잉 현상이 일어나기 어려워진다. 그 결과, 소비전력도 저감된다.

이상과 같이 이 실시형태 2에 따르면, 클럭 주파수 검출기(20)에 의해 내부 클럭 신호(ICLK)의 주파수가 검출되고, 그 검출된 주파수에 따라 P채널 MOS 트랜지스터(1 및 115)가 선택적으로 활성화되고 있기 때문에, 트랜지스터 소자(114)의 전류 공급 능력은 외부 클럭 신호(ECLK)의 주파수에 따라 자동적으로 변화한다. 그 결과, 상기 실시형태 1과 같이 모드를 설정하는 번거로움이 해소된다.

여기에서, 클럭 주파수 검출기(20)의 한 예를 도 7을 참조하여 설명한다. 도 7을 참조하면, 이 클럭 주파수 검출기(20)는 T 플립플롭(31)과, 지연 회로(32, 33, 34)와, NOR 회로(35, 36)와, 인버터 회로(37∼43)와, 트랜스퍼 게이트(44)를 포함한다. 또한, 지연 회로(32)는 n(n은 자연수)개의 NAND 회로(NA1∼NAn)와, n개의 인버터(INV1∼INVn)를 포함한다.

지연 회로(32)에 있어서, NAND 회로(NA1)의 출력 노드는 인버터(INV1)의 입력 노드에 접속되고, 인버터(INV1)의 출력 노드는 NAND 회로(NA2)의 한쪽의 입력 노드에 접속된다. 이와 마찬가지로, NAND 회로(NA2)의 출력 노드는 인버터(INV2)의 입력 노드에 접속되고, 인버터(INV2)의 출력 노드는 NAND 회로(NA3)의 한쪽의 입력 노드에 접속된다. 이와 마찬가지로, n개의 NAND 회로와 n개의 인버터가 교대로 직렬로 접속된다. NAND 회로(NA1)의 한쪽 입력 노드(na)는 T 플립플롭(31)의 비반전 출력 노드(Q)에 접속된다. 또한, n번째의 인버터(INVn)의 출력 노드는 트랜스퍼 게이트(44)의 입력 노드(nb)에 접속된다.

한편, 지연 회로(33)의 출력 노드는 인버터(37)의 입력 노드에 접속되고, 인버터(37)의 출력 노드는 NOR 회로(35)의 한쪽의 입력 노드에 접속된다. 지연 회로(33)의 입력 노드 및 NOR 회로(35)의 다른 쪽의 입력 노드는 각각 NAND 회로(NA1)의 입력 노드(na)에 접속된다. 이와 마찬가지로, 지연 회로(34)의 출력 노드는 인버터(38)의 입력 노드에 접속되고, 인버터(38)의 출력 노드는 NOR 회로(36)의 한쪽의 입력 노드에 접속된다. 지연 회로(34)의 입력 노드 및 NOR 회로(36)의 다른쪽의 입력 노드는 각각 NOR 회로(35)의 출력 노드(nc)에 접속된다. 또한, NOR 회로(36)의 출력 노드는 인버터(39)의 입력 노드(nd)에 접속된다. 인버터(39)의 출력 노드에는 NAND 회로(NA1∼NAn)의 각각 다른쪽의 입력 노드가 접속된다.

또한, NAND 회로(35)의 출력 노드(nc)에는 트랜스퍼 게이트(44)를 형성하는 N채널 MOS 트랜지스터의 게이트 및 인버터(40)의 입력 노드가 각각 접속되고, 인버터(40)의 출력 노드는 트랜스퍼 게이트(44)를 형성하는 P채널 MOS 트랜지스터의 게이트에 접속된다. 인버터(41 및 42)는 입력 및 출력 노드가 상호로 접속되어 래치 회로(45)를 형성하고, 래치 회로(45)의 입력 노드는 트랜스퍼 게이트(44)의 출력 노드에 접속되며, 래치 회로(45)는 제어 신호(CLKH)를 출력함과 동시에 인버터(43)를 통해 제어 신호(/CLKH)를 출력한다.

지연 회로(33), NOR 회로(35) 및 인버터 회로(37)는 단안정 멀티 바이브레이터(vibrator)(46)를 형성하고 있고, 마찬가지로 지연 회로(34), NOR 회로(36), 인버터(38)는 단안정 멀티 바이브레이터(47)를 형성하고 있다. T 플립플롭(31)의 입력 노드(T)는 클럭 버퍼(12)에 접속되어 내부 클럭 신호(ICLK)를 수신한다. T 플립플롭(31)은 입력된 내부 클럭 신호(ICLK)의 상승 시에 출력 신호의 레벨을 반전시키는 회로이다.

도 8은 도 7에 도시된 클럭 주파수 검출기(20)의 동작을 도시한 타이밍차트이고, 이 도 8을 참조하여 클럭 주파수 검출기(20)의 동작을 설명한다.

도 8에 있어서, 지연 회로(32)에 의한 지연 시간을 τ0이라 하고, 내부 클럭 신호(ICLK)의 주기를 τ라 한다. 내부 클럭 신호(ICLK)가 상승하여 NAND 회로(NA1)의 노드(na)가 H 레벨로 되고, 시간 τ 경과후에는 노드(na)는 L 레벨로 된다. 노드(na)가 H 레벨에서 L 레벨로 하강함으로써, NOR 회로(35)의 노드(nc)에는 단발(one shot) 펄스 신호가 발생한다.

여기에서, τ〈 τ0이라고 하면, 노드(na)의 H 레벨이 트랜스퍼 게이트(44)의 노드(nb)에 전해지기 전에, 노드(nc)에 H 레벨의 단발 펄스가 발생하고, 트랜스퍼 게이트(44)는 온하여 도통 상태로 된 후, 오프하여 비도통 상태로 된다. 이 때문에, 래치 회로(45)의 입력은 L 레벨로 되어, 클럭 주파수 검출기(20)로부터의 제어 신호(CLKH)는 H 레벨로 되고, 제어 신호(/CLKH)는 L 레벨로 된다. 한편, τ≥τ0인 경우에는 노드(na)의 H 레벨이 노드(nb)에 전해지고 나서, 노드(nc)에 H 레벨의 단발 펄스 신호가 발생하고, 트랜스퍼 게이트(44)는 온하여 도통 상태로 된 후, 오프하여 비도통 상태로 된다. 이 때문에, 래치 회로(45)의 입력은 H 레벨로 되고, 클럭 주파수 검출기(20)로부터의 제어 신호(CLKH)는 L 레벨로 되며, 제어 신호(/CLKH)는 H 레벨로 된다.

즉, 클럭 주파수 검출기(20)는 클럭 버퍼(12)로부터 입력되는 내부 클럭 신호(ICLK)의 주파수가 소정의 주파수 이하인 경우에, L 레벨의 제어 신호(CLKH) 및 H 레벨의 제어 신호(/CLKH)를 출력하고, 소정의 주파수를 초과한 경우, H 레벨의 제어 신호(CLKH) 및 L 레벨의 제어 신호(/CLKH)를 출력한다. 또, 단안정 멀티 바이브레이터(47)는 단안정 멀티 바이브레이터(46)에 의해 출력된 단발 펄스 신호에 의해 트랜스퍼 게이트(44)가 개폐된 후, 지연 회로(32)에 남아있는 펄스 신호를 리셋하기 위한 신호를 출력한다.

[실시형태 3]

도 9는 본 발명의 실시형태 3에 따른 SDRAM에서의 주요 부분의 구성을 도시한 회로도이다. 도 9를 참조하면, 이 SDRAM에서의 출력 버퍼 회로는 도 3에 도시된 트랜지스터 소자(110) 대신에 트랜지스터 소자(116)를 포함한다. 이 트랜지스터 소자(116)는 2개의 P채널 MOS 트랜지스터(117, 118)를 포함한다. P채널 MOS 트랜지스터(117)는 외부 전원 전압(EVCC)을 수신하는 외부 전원 노드(3)와 출력 노드(4) 사이에 접속된다. P채널 MOS 트랜지스터(118)는 외부 전원 전압(EVCC)보다도 낮은 내부 전원 전압(IVCC)(후술하는 도 10에 도시된 내부 전원 강압 회로에 의해 생성됨)을 수신하는 내부 전원 노드(23)와 출력 노드(4) 사이에 접속된다.

이 SDRAM은 또한 도 3에 도시된 NAND 회로(17, 18) 대신에, 2개의 NAND 회로(24, 25)와 인버터(26)를 구비한다. NAND 회로(24)는 도 2에 도시된 모드 레지스터(15)에 설정된 모드 어드레스 신호(MA8) 및 인버터(113)로부터의 출력 신호(/VOUT)를 수신하고, NAND 회로(24)의 출력 신호는 P채널 MOS 트랜지스터(117)의 게이트에 제공된다. NAND 회로(25)는 모드 어드레스 신호(MA8)의 반전 신호(/MA8) 및 인버터(113)로부터의 출력 신호(/VOUT)를 수신하고, NAND 회로(25)의 출력 신호는 P채널 MOS 트랜지스터(118)의 게이트에 제공된다. 이 반전 신호(/MA8)는 모드 어드레스 신호(MA8)를 수신하는 인버터(26)에 의해 생성된다.

이 실시형태 3에서는 외부 클럭 신호(ECLK)의 주파수가 높은 경우에는 모드 레지스터(15)에 H 레벨의 모드 어드레스 신호(MA8)가 설정된다. 따라서, 이 경우에는 P채널 MOS 트랜지스터(117)가 활성화되고, P채널 MOS 트랜지스터(118)가 불활성화된다. 한편, 외부 클럭 신호(ECLK)의 주파수가 낮은 경우에는 모드 레지스터(15)에 L 레벨의 모드 어드레스 신호(MA8)가 설정된다. 따라서, 이 경우에는 P채널 MOS 트랜지스터(118)가 활성화되고, P채널 MOS 트랜지스터(117)가 불활성화된다.

이 SDRAM은 또한 도 10에 도시된 바와 같은 내부 전원 강압 회로를 구비한다. 이 내부 전원 강압 회로는 차동 증폭기(27)와 P채널 MOS 트랜지스터(28)를 포함한다. 차동 증폭기(27)는 내부에서 생성된 일정 기준 전압(VREF)을 반전 입력 단자(-)로 수신하고, 또 내부 전원 전압(IVCC)을 비반전 입력 단자(+)로 수신한다. P채널 MOS 트랜지스터(28)는 외부 전원 노드(3)와 내부 전원 노드(23) 사이에 접속되고, 차동 증폭기(27)의 출력 신호에 응답하여 제어된다. 즉, 이 차동 증폭기(27)는 내부 전원 노드(23)로부터 피드백된 내부 전원 전압(IVCC)이 기준 전압(VREF)과 동일해지도록 P채널 MOS 트랜지스터(28)를 제어한다. 기준 전압 (VREF)은 외부 전원 전압(EVCC)보다도 낮게 설정되기 때문에, 이 내부 전원 강압 회로에 의해 생성되는 내부 전원 전압(IVCC)도 또한 외부 전원 전압(EVCC)보다도 낮아진다.

상술한 바와 같이 외부 클럭 신호(ECLK)의 주파수가 높은 경우에는 외부 전원 전압(EVCC)을 수신하는 P채널 MOS 트랜지스터(117)가 활성화되기 때문에, 이 트랜지스터 소자(116)의 전류 공급 능력이 높아진다. 한편, 외부 클럭 신호(ECLK)의 주파수가 낮은 경우에는 내부 전원 전압(IVCC)을 수신하는 P채널 MOS 트랜지스터(118)가 활성화되기 때문에, 이 트랜지스터 소자(116)의 전류 공급 능력은 낮아진다.

따라서, 이 실시형태 3에서는 모드 레지스터(15), NAND 회로(24, 25) 및 인버터(26)가 외부 클럭 신호(ECLK)의 주파수에 따라 트랜지스터 소자(116)의 전류 공급 능력을 변화시키고 있다.

이상과 같이 이 실시형태 3에 따르면, 외부 클럭 신호(ECLK)의 주파수가 낮은 경우에는 내부 전원 전압(IVCC)을 수신하는 P채널 MOS 트랜지스터(118)가 활성화되기 때문에, 트랜지스터 소자(116)의 전류 공급 능력이 낮아지고, 그 때문에 데이타 신호(DQn)에 링잉 현상이 일어나기 어려워진다.

이상, 본 발명의 여러가지 실시형태를 설명했지만, 본 발명은 그 외의 형태로도 실시할 수 있는 것이다. 예를 들면, 상기 실시형태 1∼3에서는 P채널 MOS 트랜지스터(111, 112, 115, 117, 118)를 제어함으로써 트랜지스터 소자(110, 114, 116)의 전류 공급 능력(사이즈)을 변화시키고 있지만, 그 대신에 출력 노드(4)와 접지 노드(6) 사이에 복수의 N채널 MOS 트랜지스터를 병렬로 접속하고, 이들의 N채널 MOS 트랜지스터를 제어함으로써 트랜지스터 소자의 전류 공급 능력을 변화시키도록 해도 좋다.

본 발명에 따른 반도체 회로 장치는 클럭 신호의 주파수에 따라 출력 버퍼 회로 중의 트랜지스터 소자의 전류 공급 능력을 변화시키고 있기 때문에, 클럭 신호의 주파수가 낮은 경우에도 출력 버퍼 회로로부터 출력되는 데이타 신호에 링잉 현상이 일어나기 어려워진다.

또한, 클럭 신호의 주파수에 따른 신호를 레지스터에 설정하면, 그 설정된 신호에 따라 트랜지스터 소자의 전류 공급 능력이 변화하기 때문에, 링잉 현상이 일어나지 않도록 이 반도체 회로 장치를 적절하게 조절할 수 있다.

또한, 이 반도체 회로 장치는 레지스터에 설정된 신호에 응답하여 복수의 트랜지스터를 선택적으로 활성화하고 있기 때문에, 링잉 현상이 일어나기 어려운 회로를 비교적 간단한 구성으로 실현할 수 있다.

또한, 이 반도체 회로 장치는 클럭 신호의 주파수를 검출하며 또한 그 검출된 주파수에 따라 트랜지스터 소자의 전류 공급 능력을 변화시키고 있기 때문에, 링잉 현상이 일어나지 않도록 트랜지스터 소자의 전류 공급 능력을 자동적으로 조절할 수 있어, 클럭 신호의 주파수에 따른 신호를 레지스터에 설정하는 등의 번거로움이 해소된다.

또한, 이 반도체 회로 장치는 상기 검출된 주파수에 따라 복수의 트랜지스터를 선택적으로 활성화하고 있기 때문에, 링잉 현상이 일어나지 않는 회로를 비교적 간단한 구성으로 실현할 수 있다.

또한, 이 반도체 회로 장치는 클럭 신호의 주파수에 따라 외부 전원 전압을 수신하는 P채널 MOS 트랜지스터 또는 내부 전원 전압을 수신하는 P채널 MOS 트랜지스터를 활성화하고 있기 때문에 링잉 현상이 일어나지 않는 회로를 비교적 간단한 구성으로 실현할 수 있다.

Claims

클럭 신호(ECLK)에 동기하여 동작하는 반도체 회로 장치에 있어서,

데이타 신호(DQn)를 출력하는, 트랜지스터 소자(110, 114, 116)를 구비한 출력 버퍼 회로(11); 및

상기 클럭 신호(ECLK)의 주파수에 따라 상기 출력 버퍼 회로(11)를 제어하여 상기 트랜지스터 소자(110, 114, 116)의 전류 공급 능력을 변화시키는 제어 수단(15, 17, 18, 20, 21, 22, 24∼26)

을 포함하는 것을 특징으로 하는 반도체 회로 장치.
제1항에 있어서, 상기 제어 수단(20, 21, 22)은

상기 클럭 신호(ECLK)의 주파수를 검출하며 또한 그 검출된 주파수에 따라 제어 신호(CLKH, /CLKH)를 출력하는 검출 수단(20); 및

상기 검출 수단(20)으로부터 출력된 제어 신호(CLKH, /CLKH)에 응답하여 상기 트랜지스터 소자(114)의 전류 공급 능력을 변화시키는 변화 수단(21, 22)

을 포함하는 것을 특징으로 하는 반도체 회로 장치.
클럭 신호(ECLK)에 동기하여 동작하는 반도체 회로 장치에서, 데이타 신호(DQn)를 출력하는, 트랜지스터 소자(110)를 구비한 출력 버퍼 회로(11)와, 소망하는 신호(MA7, MA8)가 설정가능한 레지스터(15)와, 상기 레지스터(15)에 설정된 신호(MA7, MA8)에 응답하여 상기 트랜지스터 소자(110)의 전류 공급 능력을 변화시키는 변화 수단(17, 18)을 포함하는 반도체 회로 장치의 사용 방법에 있어서,

상기 소망하는 신호(MA7, M8)를 상기 레지스터(15)에 설정할 수 있는 모드로 상기 레지스터(15)를 설정하는 단계; 및

상기 클럭 신호(ECLK)의 주파수에 따른 신호(MA7, MA8)를 상기 레지스터(15)에 설정하는 단계

를 포함하는 것을 특징으로 하는 반도체 회로 장치의 사용 방법.