DE19960005A1 - Speichermodulsystem und Halbleiterspeicherbauelement mit Dateneingabe- und/oder Datenausgabesteuerung - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Speichermodulsystem mit mehreren Speichermodulen und auf ein Halbleiterspeicherbauelement mit mehreren integrierten Speicherschaltkreisbauelementen zum Eingeben und/oder Ausgeben von Daten von einer bzw. auf eine Datenbusleitung. DOLLAR A Erfindungsgemäß beinhalten die Speichermodule einen Steuersignalerzeugungsschaltkreis zur Erzeugung eines Verbindungssteuersignals mit einer Aktivierungsbreite, die der Blocklänge der Eingabe-/Ausgabedaten entspricht. Durch dieses Signal werden nur entsprechend ausgewählte Speichermodule während eines jeweiligen Datenübertragungsvorgangs mit der Datenleitung verbunden, was die Last pro Datenanschluß gering hält und eine hohe Schreib- bzw. Lesegeschwindigkeit für die Daten ermöglicht. DOLLAR A Verwendung z. B. für SDRAM-, SRAM- und DRAM-Bausteine.

Description

Die Erfindung bezieht sich auf ein Speichermodulsystem mit einer Mehrzahl von Speichermodulen und auf ein Halbleiter­ speicherbauelement mit einer Mehrzahl von integrierten Spei­ cherschaltkreisbauelementen mit Steuerung der Dateneingabe und/oder der Datenausgabe von einer bzw. an eine Datenlei­ tung.

Halbleiterspeicherbauelemente wie dynamische Speicher mit wahlfreiem Zugriff (DRAM) können in Systemen wie einem Compu­ ter als Hauptspeicher verwendet werden. Ein Speicher, der Halbleiterspeicherbauelemente verwendet, besitzt im allgemei­ nen Speichermodule wie Doppel-Inline-Speichermodule (DIMM) und Einfach-Inline-Speichermodule (SIMM). Zum Betrieb eines Systems kann ein Speicher erforderlich sein, der eine Mehr­ zahl von Speichermodulen umfaßt. In einem solchen System be­ nutzen die Speichermodule eine gemeinsame Datenleitung. Bei­ spielsweise benötigt im Fall eines Hauptspeichers mit einer Kapazität von 32M Byte, der aus DIMMs aufgebaut ist, von de­ nen jedes eine Kapazität von 8M Byte besitzt und aus vier DRAMs mit je 16M (1M × 16) besteht, der Hauptspeicher von 32M Byte vier Einschübe, d. h. vier DIMMs. Da die Anzahl an Daten­ busleitungen gleich 64 ist und die Anzahl von Datenanschlüs­ sen pro DIMM gleich 64 ist, benötigt der Hauptspeicher mit 32M Byte eine Mehrzahl von Datenanschlüssen. Daher benutzen vier DIMMs, aus denen der Hauptspeicher mit 32M Byte aufge­ baut ist, eine gemeinsame Datenbusleitung eines zugehörigen Systems. Mit wachsender Kapazität des Hauptspeichers erhöht sich die Notwendigkeit der Nutzung einer gemeinsamen Daten­ leitung.

Die Kapazität pro Datenanschluß eines DIMM beträgt etwa 20 pF bis 25 pF. Wenn daher der Speicher mit 32M Byte aus vier DIMMs von je 1M × 64 zusammengesetzt ist, ergibt dies eine Kapazität pro Datenanschluß von ungefähr 80 pF bis 100 pF. Die Kapazität pro Datenanschluß ist daher so groß, daß ein Anwachsen der Last eines Ausgangstreibers den Stromverbrauch erhöht und daß sich die Geschwindigkeit zum Schreiben und Lesen von Daten beträchtlich verringert.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Speichermodulsystems und eines Halbleiterspeicher­ bauelementes mit einer Mehrzahl von Speichermodulen bzw. in­ tegrierten Speicherschaltkreisbauelementen zugrunde, bei de­ nen die Lastkapazität pro Datenanschluß möglichst gering ge­ halten werden kann, so daß die Geschwindigkeit zum Lesen und Schreiben von Daten und damit des jeweiligen Speichermoduls verbessert wird.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speichermodulsystems mit den Merkmalen des Anspruchs 1, 11, 12 oder 14 und ein Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 21 oder 29.

Erfindungsgemäß werden nur ausgewählte Speichermodule bzw. integrierte Speicherschaltkreisbauelemente während einer Da­ tenblocklänge, in welcher Daten eingegeben und ausgegeben werden, an eine Datenleitung angeschlossen. Dies minimiert die Last pro Datenanschluß, so daß sich die Geschwindigkeit zum Schreiben und Lesen von Daten verbessern läßt.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockschaltbild zur schematischen Veranschauli­ chung eines ersten Systems mit einer Mehrzahl von Speichermodulen,

Fig. 2 ein Blockschaltbild eines von mehreren Steuersi­ gnalerzeugungsschaltkreisen des Systems von Fig. 1,

Fig. 3 ein Schaltbild einer Lesesteuereinheit von Fig. 2,

Fig. 4 ein Schaltbild einer Steuersignalerzeugungseinheit von Fig. 2,

Fig. 5 bis 7 Zeitsteuerungsdiagramme von Steuer- und Datensig­ nalen in den Fig. 3 und 4 in einem Lesemodus mit CAS- Latenzen von 1,5, 2 bzw. 2,5,

Fig. 8 ein Schaltbild eines Blockzählers von Fig. 2,

Fig. 9 ein Schaltbild eines vorläufigen Zählers von Fig. 8,

Fig. 10 ein Detailschaltbild eines von mehreren Hauptzählern von Fig. 8,

Fig. 11 ein Schaltbild einer Schreibsteuereinheit von Fig. 2,

Fig. 12 ein Zeitsteuerungsdiagramm von sich auf einen Block­ zähler von Fig. 2 beziehenden Steuer- und Datensigna­ len,

Fig. 13 ein Zeitsteuerungsdiagramm externer Signale von Spei­ chermodulen eines erfindungsgemäßen Systems in einem Lesemodus eines DDR-Modus,

Fig. 14 ein Zeitsteuerungsdiagramm externer Signale von Spei­ chermodulen eines erfindungsgemäßen Systems in einem Schreibmodus eines DDR-Modus und

Fig. 15 ein Blockdiagramm zur schematischen Veranschaulichung eines zweiten Systems mit einer Mehrzahl von Spei­ chermodulen.

Fig. 1 zeigt ein erstes Beispiel eines erfindungsgemäßen Speichermodulsystems mit einer Mehrzahl von Speichermodulen. Zur Veranschaulichung sind drei Speichermodule gezeigt, d. h. ein erstes, zweites und drittes Speichermodul 111, 112, 113. Die drei Speichermodule 111, 112, 113 werden so ausgewählt, daß Ausgabedaten über Schalteinheiten 121, 122, 123 zu einer gemeinsamen Datenbusleitung 131 übertragen werden.

Jede Schalteinheit weist Schaltelemente auf, über die Daten von einem zugehörigen Speichermodul abgegeben werden. Die über die Schaltelemente abgegebenen Daten werden auf den Da­ tenleitungsbus 131 übertragen. Jede Schalteinheit 121, 122, 123 ist leitend geschaltet, wenn Daten in das zugehörige Speichermodul eingegeben und aus diesem ausgegeben werden. Wenn hingegen keine Daten in das zugehörige Speichermodul eingegeben oder aus diesem ausgegeben werden, sind die Schalteinheiten 121, 122, 123 sperrend geschaltet. Beispiels­ weise ist, wenn das erste Speichermodul 111 ausgewählt ist, um Daten in dieses einzugeben oder aus diesem auszugeben, ein erstes Verbindungssteuersignal /FSE1 auf niedrigem Logikpegel aktiviert, so daß die erste Schalteinheit 121 leitend ge­ schaltet ist. Daher werden Ausgabedaten des ersten Speicher­ moduls 111 über die erste Schalteinheit 121 auf die Datenbus­ leitung 131 übertragen. Gleichzeitig sind ein zweites und drittes Verbindungssteuersignal /FSE2 und /FSE3 durch eine externe Versorgungsspannung VDD, die über jeweilige Wider­ stände R2 und R3 angelegt wird, auf hohem Logikpegel deakti­ viert. Die Widerstände R2 und R3 können sich außerhalb der Speichermodule 112 und 113 befinden.

Genauer weisen die Widerstände R1 bis R3 relativ hohe Wider­ standswerte auf. Die Spannungspegel des ersten, zweiten und dritten Verbindungssteuersignals /FSE1, /FSE2 und/FSE3 sind daher durch das erste, zweite bzw. dritte Speichermodul 111, 112, 113 bestimmt. Wenn hingegen Signale zur Festlegung der Spannungspegel der Verbindungssteuersignale /FSE1, /FSE2 und /FSE3 in den jeweiligen Speichermodulen in einem potential­ freien Zustand sind, nehmen die Spannungspegel des ersten, zweiten und dritten Verbindungssteuersignals /FSE1, /FSE2 und /FSE3 den Wert der externen Versorgungsspannung VDD an, d. h. den hohen Logikpegel, der über die mit dem jeweiligen Spei­ chermodul verbundenen Widerstände R1 bis R3 angelegt wird. Dies bedeutet, daß das zweite und das dritte Verbindungssteu­ ersignal /FSE2 und /FSE3 auf hohen Logikpegel gelangen, wenn das erste Speichermodul 111 ausgewählt wird. Das zweite und dritte Verbindungssteuersignal /FSE2 und FSE3, die auf hohem Logikpegel deaktiviert sind, schalten dann die zweite und dritte Schalteinheit 122, 123 sperrend. Dadurch wird die Last für Datenanschlüsse des zweiten und dritten Speichermoduls 112, 113 von der Datenbusleitung 131 getrennt. Mit anderen Worten werden alle Speichermodule mit Ausnahme des ausgewähl­ ten Speichermoduls von der Datenleitung 131 abgetrennt, um so die Last der Datenbusleitung 131 zu reduzieren.

Vorzugsweise wird jedes der drei Verbindungssteuersignale /FSE1, /FSE2, /FSE3 durch die zugehörigen Speichermodule 111, 112, 113 erzeugt. Steuersignalerzeugungsschaltkreise 111a, 112a, 113a, die jeweils in den zugehörigen Speichermodulen 111, 112, 113 enthalten sind, erzeugen das erste, zweite bzw. dritte Verbindungssteuersignal /FSE1, /FSE2, /FSE3. Des wei­ teren werden Aktivierungsintervalle für das erste bis dritte Verbindungssteuersignal /FSE1, /FSE2, /FSE3 vorzugsweise durch Blocklängen von Eingabe- oder Ausgabedaten bestimmt. Außerdem können das erste bis dritte Verbindungssteuersignal /FSE1, /FSE2, /FSE3 von einer nicht gezeigten Steuereinheit bereit­ gestellt werden, welche die Eingabedaten von außerhalb der Speichermodule überträgt.

Fig. 2 zeigt als Blockschaltbild eine bevorzugte Realisierung eines erfindungsgemäßen Steuersignalerzeugungsschaltkreises. Die in den Speichermodulen 111, 112 und 113 von Fig. 1 ent­ haltenen Steuersignalerzeugungsschaltkreise 111a, 112a, 113a weisen jeweils die in Fig. 2 gezeigte Konfiguration auf. Der Einfachkeit halber sind das erste bis dritte Verbindungssteu­ ersignal /FSE1, /FSE2 und /FSE3 in Fig. 2 mit /FSE1 wiederge­ geben.

Wie aus Fig. 2 ersichtlich, beinhaltet der Steuersignalerzeu­ gungsschaltkreis eine Lesesteuereinheit 201, eine Steuersig­ nalerzeugungseinheit 203, eine Schreibsteuereinheit 205 und einen Blockzähler 207. Die Lesesteuereinheit 201 empfängt La­ tenzsignale CL1.5 und CL2 bezüglich Spaltenadressenabtastung (CAS), ein Lesebefehlsignal PCR und ein Leseabtastsignal PTRSTDSB und erzeugt ein Lesesteuersignal /FSEB_RD. Die CAS- Latenzsignale CL1.5 und CL2 beinhalten /CAS-Latenzinfor­ mation, und das Lesebefehlssignal PCR stellt einen Lesebefehl für einen Lesemodus dar. Das Leseabtastsignal PTRSTDSB bein­ haltet Informationen über eine Blocklänge von Lesedaten, z. B. Informationen über Datenblocksignale BL2, BL4 und BL8, die in die Schreibsteuereinheit 205 eingegeben werden. Des weiteren wird das Lesesteuersignal /FSEB_RD in Abhängigkeit von der Blocklänge der Lesedaten im Lesemodus aktiviert. Die Lese­ steuereinheit 201 wird weiter unten unter Bezugnahme auf Fig. 3 im Detail erläutert.

Die Steuersignalerzeugungseinheit 203 führt das Verbindungs­ steuersignal /FSEi in Abhängigkeit vom Lesesteuersignal /FSEB_RD und von einem Schreibsteuersignal /FSEB_WR zu. Das Schreibsteuersignal /FSEB_WR, das von der Schreibsteuerein­ heit 205 zugeführt wird, wird für eine Zeitspanne aktiviert, die einer Blocklänge von in einem Schreibmodus eingegebenen Daten entspricht. Daher wird das Verbindungssteuersignal /FSEi im Lesemodus in Abhängigkeit vom Lesesteuersignal /FSEB_RD und im Schreibmodus in Abhängigkeit vom Schreibsteu­ ersignal /FSEB_WR aktiviert. Die Steuersignalerzeugungsein­ heit 203 wird weiter unten im Zusammenhang mit Fig. 4 näher erläutert.

Die Schreibsteuereinheit 205 empfängt Datenblocksignale BL2, BL4 und BL8 sowie ein erstes und zweites Schreibbefehlsignal PWA und PWR und erzeugt ein Schreibsteuersignal /FSEB_WR und ein Zählersteuersignal BFSE. Hierbei enthalten die Daten­ blocksignale BL2, BL4 und BL8 Informationen über die Block­ längen von Daten in einem Schreibmodus. Das erste Schreibbe­ fehlssignal PWA ist ein Impuls, der anzeigt, daß ein Spei­ chermodul in Reaktion auf einen Schreibbefehl in einen Schreibmodus eintritt. Das zweite Schreibbefehlssignal PWR zeigt an, daß sich ein Speichermodul in einem Schreibmodus befindet.

Das Schreibsteuersignal /FSEB_WR, das für eine der Daten­ blocklänge entsprechende Zeitspanne aktiviert wird, in wel­ cher Daten im Schreibmodus eingegeben werden, wird der Steu­ ersignalerzeugungseinheit 203 zugeführt. Außerdem wird das Zählersteuersignal PFSE, das dem Datenblockzähler 207 zuge­ führt wird, in Reaktion auf ein invertiertes Taktsignal CLKBT aktiviert, das zuerst nach Erzeugung des Schreibbefehls­ signals generiert und anschließend nach Empfangen einer vor­ gegebenen Anzahl von Daten deaktiviert wird. Das invertierte Taktsignal CLKBT ist ein invertiertes Signal eines externen, nicht gezeigten Taktsignals CLK. Die Schreibsteuereinheit 205 wird weiter unten im Detail unter Bezugnahme auf Fig. 11 er­ läutert.

Der Datenblockzähler 207 wird in Reaktion auf die Aktivierung des Zählersteuersignals PFE freigegeben. Er empfängt ein er­ stes Schreibbefehlsignal PWA und ein Datenabtastsignal PDS und zählt die Anzahl von eingegebenen Daten. Des weiteren wird ein Zählsignal FSECNTi, mit i = 0 bis 2, das die Anzahl angegebener Daten anzeigt, der Schreibsteuereinheit 205 zuge­ führt. Das Datenabtastsignal PDS, das eine Dateneingabe an­ zeigt, wird durch ein externes Datenabtastsignal eines Spei­ chermoduls gebildet. Es zeigt eine Eingabe oder Ausgabe einer der Daten durch einen Übergang mit einer Doppeldatenrate (DDR) an. Das erfindungsgemäße Speichermodulsystem wird im DDR-Modus erläutert. Die Anzahl eingegebener Daten kann durch eine Kombination der Zählsignale FSECNTi, mit i = 0 bis 2, an­ gezeigt werden. Der Datenblockzähler 207 wird weiter unten im Detail unter Bezugnahme auf Fig. 8 erläutert.

Ein Steuersignalerzeugungsschaltkreis, der das Verbindungs­ steuersignal /FSEi erzeugt, kann mit der Lesesteuereinheit 201 und der Steuersignalerzeugungseinheit 203 von Fig. 2 in einem Lesemodus realisiert werden. Eine Schreibinformations­ erzeugungseinheit 209 zur Aktivierung des Schreibsteuersig­ nals /FSEB_WR für eine der Blocklänge eingegebener Daten ent­ sprechende Zeitspanne kann in einem Schreibmodus mit der Schreibsteuereinheit 205 und dem Datenblockzähler 207 reali­ siert werden. Der Steuersignalerzeugungsschaltkreis zur Er­ zeugung des Verbindungssteuersignals /FSEi kann im Schreibmo­ dus mit der Schreibinformationserzeugungseinheit 209 und der Steuersignalerzeugungseinheit 203 von Fig. 2 realisiert wer­ den.

Fig. 3 zeigt in einem Schaltbild eine bevorzugte Realisierung der Lesesteuereinheit 201 von Fig. 2. Die Lesesteuereinheit 201 von Fig. 3 beinhaltet eine erste Latenzantworteinheit 301, eine zweite Latenzantworteinheit 303, eine erste Trans­ fereinheit 309, eine erste Zwischenspeichereinheit 307, eine zweite Transfereinheit 305 und eine zweite Zwischenspei­ chereinheit 311.

Die erste Latenzantworteinheit 301 wird in Reaktion darauf freigegeben, daß eine CAS-Latenz kürzer als eine vorgegebene Latenz ist. Gemäß einer bevorzugten Ausführungsform der Er­ findung wird die erste Latenzantworteinheit 301 dann freige­ geben, wenn die CAS-Latenz den Wert 1,5 hat. Die erste La­ tenzantworteinheit 301 beinhaltet ein Logikgatter 301a und einen Treibertransistor 301b. Das Logikgatter 301a wird durch Aktivierung von CL1.5 freigegeben, was die CAS-Latenz von 1,5 anzeigt, und antwortet auf ein Lesebefehlssignal PCR. Das Lesebefehlssignal PCR wird in Abhängigkeit von einem ersten Taktsignal aus der Erzeugung eines Lesebefehls aktiviert und wird während einer Taktperiode im aktivierten Zustand gehal­ ten. Der Treibertransistor 301b wird an seiner Gate-Elektrode durch das Ausgangssignal 301n des Logikgatters 301a gesteu­ ert. Daher gibt der Transistor 301b ein Ausgangssignal an die erste Zwischenspeichereinheit 307 in Abhängigkeit von der Ak­ tivierung des Lesebefehlssignals PCR ab. Vorzugsweise ist das Logikgatter 301a ein NAND-Gatter, und der Transistor 301b ist ein PMOS-Transistor.

Wenn die CAS-Latenz zwei oder mehr beträgt, wird die zweite Latenzantworteinheit 303 freigegeben. Das Ausgangssignal N304 der zweiten Latenzanworteinheit 303 behält durch Aktivierung eines Leseabtastsignals PTRSTDSB einen hohen Logikpegel. Die zweite Latenzantworteinheit 303 beinhaltet Logikgatter 303a und 303b. Das Logikgatter 303a wird durch Aktivierung von CL2 freigegeben, was eine CAS-Latenz vom Wert 2 anzeigt, und ant­ wortet auf das Lesebefehlssignal PCR. Außerdem wird das Lo­ gikgatter 303b durch das Ausgangssignal 303n des Logikgatters 303a freigegeben und antwortet auf das Leseabtastsignal PTRSTDSB. Vorzugsweise sind die Logikgatter 303a und 303b NAND-Gatter. Die zweite Transfereinheit 305 überträgt das Ausgangssignal N304 der zweiten Latenzantworteinheit 303 in Abhängigkeit von einem ersten Taktsignal CLK_SM.

Die erste Zwischenspeichereinheit 307 puffert entweder das Ausgangssignal der ersten Latenzantworteinheit 301 oder das Ausgangssignal N304 der zweiten Latenzeinheit 303, das durch die zweite Transfereinheit 305 übertragen wird. Die erste Transfereinheit 309 überträgt von der ersten Zwischenspei­ chereinheit 307 gepufferte Signale in Abhängigkeit von einem zweiten Taktsignal CLK_FM. Die zweite Zwischenspeichereinheit 311 puffert ein von der ersten Transfereinheit 309 übertrage­ nes Signal N306 und gibt das zwischengespeicherte Signal als ein Lesesteuersignal /FSEB_RD ab.

Das erste und zweite Taktsignal CLK_SM und CLK_FM sind hier­ bei Impulssignale, die in Abhängigkeit von ansteigenden und abfallenden Übergängen des externen Taktsignals CLK generiert werden. Das erste und das zweite Taktsignal CLK_SM und CLK_FM, welche die Zeittaktung der Datenausgabe steuern, neh­ men die Zeitsteuerung bezüglich des externen Taktsignals CLK vor, wie sie in den Fig. 5 bis 7 veranschaulicht ist.

Fig. 4 zeigt ein Schaltbild, das eine bevorzugte Ausführungs­ form für die Steuersignalerzeugungseinheit 203 von Fig. 2 veranschaulicht. Die Steuersignalerzeugungseinheit 203 von Fig. 4 umfaßt ein NAND-Gatter 401, einen PMOS-Transistor 403 und einen NMOS-Transistor 405. Das NAND-Gatter 401 empfängt ein invertiertes Signal des Lesesteuersignals /FSEB_RD, ein invertiertes Signal des Schreibsteuersignals /FSEB_BR und das erste Schreibbefehlssignal PWA. Dies bedeutet, das das NAND- Gatter 401 durch das erste Schreibbefehlssignal PWA freigege­ ben wird und als ein Logikgatter fungiert, das auf das Lese­ steuersignal /FSEB_RD oder das Schreibsteuersignal /FSEB_WR reagiert.

Der NMOS-Transistor 405 wird an seiner Gate-Elektrode vom Ausgangssignal des NAND-Gatters 401 gesteuert. Er bewirkt da­ her das Treiben des Verbindungssteuersignals in Reaktion auf das Lesesteuersignal /FSEB_RD oder das Schreibsteuersignal /FSEB_WR.

Der PMOS-Transistor 403 weist miteinander verbundene Source- und Gate-Elektroden auf. Eine Drain-Elektrode des PMOS- Transistors 403 und eine Drain-Elektrode des NMOS-Transistors 405 sind miteinander verbunden, um das Verbindungssteuersig­ nal /FSEi zu generieren.

In einem Vorladungszustand befinden sich sowohl das Lesesteu­ ersignal /FSEB_RD als auch das Schreibsteuersignal /FSEB_WR auf hohem Logikpegel, und das erste Schreibbefehlssignal PWA befindet sich auf niedrigem Logikpegel. Das Ausgangssignal des NAND-Gatters 401 nimmt daher niedrigen Pegel an, und der NNOS-Transistor 405 wird sperrend geschaltet. Das Verbin­ dungssteuersignal /FSEi nimmt in Abhängigkeit von einer ex­ ternen Versorgungsspannung VDD, die über einen Widerstand au­ ßerhalb eines Speichermoduls angelegt wird, hohen Logikpegel an.

Mit der Lesesteuereinheit 201 von Fig. 3 und der Steuersig­ nalerzeugungseinheit 203 von Fig. 4 kann in einem Lesemodus eine Ausführungsform eines Steuersignalerzeugungsschaltkrei­ ses zur Erzeugung eines Verbindungssteuersignals realisiert werden.

Die Fig. 5 bis 7 zeigen Zeitsteuerungsdiagramme von Steuer­ signalen und Datensignalen in Fig. 3 und 4 in einem Lesemo­ dus, wobei die CAS-Latenzen die Werte 1,5, 2 bzw. 2,5 anneh­ men. Unter der Annahme einer Datenblocklänge von vier und ei­ nes Speichermodulbetriebs in einem DDR-Modus wird der Betrieb der Lesesteuereinheit 201, wenn die CAS-Latenz 1,5 beträgt, in Fig. 5 unter Bezugnahme auf die Fig. 3 und 4 beschrieben.

Wie aus Fig. 5 zu erkennen, liegt der Logikzustand des CAS- Latenzsignals CL1.5 auf hohem Pegel, und der Logikzustand des CAS-Latenzsignals CL2 liegt auf niedrigem Pegel. Die Aktivie­ rung eines /READ-Signals auf den niedrigen Zustand zeigt die Erzeugung eines Lesebefehls an. Das Lesebefehlssignal PCR wird für eine Taktperiode in Abhängigkeit von einer anstei­ genden Flanke des ersten Taktimpulses CLK1 nach der Erzeugung des Lesebefehls aktiviert. Daher gelangt das Ausgangssignal N306 der ersten Latenzanworteinheit 301 in Reaktion auf das Lesebefehlssignal PCR auf hohen Logikpegel und wird durch die erste Zwischenspeichereinheit 307 auf hohem Pegel gepuffert. Dies bedeutet, daß das Ausgangssignal N306 der ersten Latenz­ antworteinheit 301, wenn der Lesebefehl generiert wird, durch die erste Zwischenspeichereinheit 307 auf hohem Pegel unab­ hängig vom Pegel des Taktsignals gepuffert wird.

Das Leseabtastsignal PTRSTDSB wird in Reaktion auf die Akti­ vierung des Lesebefehlssignals auf niedrigen Logikpegel akti­ viert und nach einer Zeitperiode entsprechend der Datenblock­ länge auf hohen Logikpegel aktiviert. Das Ausgangssignal N304 der zweiten Latenzantworteinheit 303 wird zur ersten Zwi­ schenspeichereinheit 307 durch die zweite Transfereinheit 305 übertragen, die in Abhängigkeit vom ersten Taktsignal CLK_SM leitend geschaltet wird. Daher wird, wenn das Leseabtastsig­ nal PTRSTDSB auf niedrigen Logikpegel aktiviert wird, das Eingangssignal am Anschluß N306 der ersten Zwischenspei­ chereinheit 307 auf hohem Logikpegel selbst dann gehalten, wenn das Lesebefehlssignal PCR auf niedrigen Logikpegel deak­ tiviert ist.

Die von der ersten Zwischenspeichereinheit 307 gepufferten Daten werden durch die in Abhängigkeit vom zweiten Taktsignal CLK_FM leitend geschaltete, erste Transfereinheit 309 zur zweiten Zwischenspeichereinheit 311 übertragen. Das Ausgangs­ signal der zweiten Zwischenspeichereinheit 311 wird zu einem Ausgangsanschluß als Lesesteuersignal /FSEB_RD geführt. Daher wird das Lesesteuersignal /FSEB_RD in Abhängigkeit von der Erzeugung des Lesebefehls auf niedrigen Logikpegel aktiviert und dann in einer der Datenblocklänge entsprechenden Zeit­ spanne auf hohen Pegel deaktiviert, d. h. die Zeitspanne der Aktivierung des Lesesteuersignals /FSEB_RD entspricht derje­ nigen der Datenblocklänge.

In einem Lesemodus wird das erste Schreibbefehlssignal PWA auf niedrigem Logikpegel gehalten, und das Schreibsteuersig­ nal /FSEB_WR wird auf hohem Logikpegel gehalten. Daher hängt im Lesemodus die Aktivierung des Verbindungssteuersignals /FSEi von der Aktivierung des Lesesteuersignals /FSEB_RD ab.

In einer vorteilhaften Realisierung der Erfindung wird das Eingangssignal N306 der ersten Zwischenspeichereinheit 307, wenn die CAS-Latenz 1,5 beträgt, unabhängig vom Taktsignal aktiviert, und die Aktivierung wird durch das Leseabtastsig­ nal PTRSTDSB aufrechterhalten. Wenn das Lesesteuersignal /FSEB_RD in Abhängigkeit vom ersten Taktsignal CLK_SM akti­ viert wird, wird das Verbindungssteuersignal /FSEi nicht ak­ tiviert, solange ein erster Datenblock gelesen wird, trotz einer CAS-Latenz von 1,5.

Der Betrieb der Lesesteuereinheit 201 bei einer CAS-Latenz von zwei wird nun unter Bezugnahme auf die Fig. 3, 4 und 6 erläutert. Der Logikzustand des CAS-Latenzsignals CL2 ist auf hohem Pegel, und der Logikzustand des CAS-Latenzsignals CL1.5 ist auf niedrigem Pegel. Daher reagiert das Ausgangssignal N306 der ersten Latenzantworteinheit 301 nicht auf das Lese­ befehlssignal PCR.

Das Ausgangssignal N304 der zweiten Latenzantworteinheit 303 wird in Abhängigkeit von einer Aktivierung des Lesebefehls­ signals PCR auf hohen Pegel aktiviert und in Abhängigkeit von einer Aktivierung des ersten Taktsignals CLK_SM zur ersten Zwischenspeichereinheit 307 übertragen. Der Logikzustand des Eingangssignals N306 der ersten Zwischenspeichereinheit 307 wird in Abhängigkeit von einer Aktivierung sowohl des Leseab­ tastsignals PTRSTDSB als auch des ersten Taktsignals CLK_SM auf hohem Pegel gehalten.

Daher wird das Lesesteuersignal /FSEB_RD ähnlich wie im Fall einer CAS-Latenz von 1,5 in Reaktion auf eine Erzeugung des Lesebefehls auf niedrigem Pegel aktiviert und nach einer der Datenblocklänge entsprechenden Zeitspanne auf hohen Pegel de­ aktiviert. Dies bedeutet, daß das Lesesteuersignal /FSEB_RD für eine Zeitspanne aktiviert wird, die der Datenblocklänge entspricht.

Der Betrieb der Lesesteuereinheit 201 im Fall einer CAS- Latenz von zwei oder mehr, d. h. wenn die Logikzustände der CAS-Latenzsignale CL1.5 und CL2 auf niedrigem Pegel liegen, wird nun unter Bezugnahme auf die Fig. 3, 4 und 7 erläutert. Das Ausgangssignal N304 der zweiten Latenzantworteinheit 303 gelangt auf hohen Pegel, nachdem das Leseabtastsignal PTRSTDSB auf niedrigen Pegel aktiviert wurde. Das Ausgangs­ signal N304 der zweiten Latenzantworteinheit 303 wird in Ab­ hängigkeit von der Aktivierung des ersten Taktsignals CLK_SM zur ersten Zwischenspeichereinheit 307 übertragen. Wenn das Leseabtastsignal PTRSTDSB auf hohen Pegel deaktiviert wird, gelangt das Eingangssignal N306 der ersten Zwischenspei­ chereinheit 307 auf niedrigen Pegel. Daher wird im Unter­ schied zu dem Fall, in welchem die CAS-Latenz 1,5 oder 2 be­ trägt, das Lesesteuersignal /FSEB_RD durch das Leseabtastsig­ nal PTRSTDSB aktiviert oder deaktiviert.

Wie oben erläutert, erzeugt der Steuersignalerzeugungsschalt­ kreis gemäß einer bevorzugten Realisierung der Erfindung ein Verbindungssteuersignal, das in Abhängigkeit von der Daten­ blocklänge aktiviert wird, während der Daten in einem Lesemo­ dus aus einem Speichermodul gelesen werden. Außerdem ist nur das von dem Verbindungssteuersignal ausgewählte Speichermodul während der Datenblocklänge, in der Daten ausgegeben werden, mit einer Datenleitung verbunden.

Fig. 8 veranschaulicht als Schaltbild eine Realisierung des Datenblockzählers 207 von Fig. 2. Dabei zeigt Fig. 8 einen Datenblockzähler, der in der Lage ist, acht Datenblöcke zu zählen. Der in Fig. 8 dargestellte Datenblockzähler 207 um­ faßt einen vorgeschalteten Zähler 807 und zwei Hauptzähler 803 und 805. Der vorgeschaltete Zähler 807 und die Hauptzäh­ ler 803 und 805 werden durch Aktivierung eines Zählersteuer­ signals PFSE zurückgesetzt. Dies bedeutet, daß der vorge­ schaltete Zähler 807 und die Hauptzähler 803 und 805 dann zu­ rückgesetzt werden, wenn ein Schreibbefehl generiert wird, der dazu führt, daß das Zählersteuersignal PFSE auf hohen Pe­ gel aktiviert wird. Ausgangssignale des vorgeschalteten Zäh­ lers 807 und der Hauptzähler 803 und 805, d. h. ein erstes, zweites und drittes Zählsignal FSECNT0 bis FSECNT2, werden auf niedrigen Pegel zurückgesetzt.

Wie oben beschrieben, zeigt ein Datenabtastsignal PDS Einga­ ben externer Daten während ansteigender und fallender Über­ gänge in einem DDR-Modus an. Aufbau und Betriebsweise des Da­ tenblockzählers 207 in einem DDR-Modus werden nun erläutert.

In einer Realisierung der Erfindung werden Daten während an­ steigender und fallender Flanken des Datenabtastsignals PDS eingegeben, wobei die Daten kontinuierlich eingegeben werden, wenn ein Phasenübergang des Datenabtastsignals PDS wiederholt wird. Das erste Zählsignal FSECNT0 führt den Phasenübergang an jeder fallenden Flanke des eingegebenen Datenabtastsignals aus. Ebenso wiederholen das zweite und das dritte Zählsignal FSECNT1 und FSECNT2 den Phasenübergang nach jeder zweiten Da­ teneingabe, wenn Überträge CARRYBs der Hauptzähler 803 und 805 auf niedrigem Pegel aktiviert sind.

Gemäß Fig. 8 wird der Übertrag CARRYB des Hauptzählers 805 auf niedrigen Pegel aktiviert, wenn das erste Zählsignal FFSECNT0 auf hohen Pegel aktiviert wird. Der Übertrag CARRYB des Hauptzählers 803 ist auf niedrigem Pegel aktiviert, wenn das erste und das zweite Zählsignal FSECNT0 und FSECNT1 auf hohem Pegel liegen.

Der vorgeschaltete Zähler 807 und die Hauptzähler 803 und 805 von Fig. 8 werden nur in Verbindung mit Fig. 9 bzw. 10 erläu­ tert. Fig. 9 zeigt ein Detailschaltbild einer möglichen Rea­ lisierung für den vorgeschalteten Zähler 807 von Fig. 8. Dem­ gemäß enthält der vorgeschaltete Zähler 807 eine erste und eine zweite Transfereinheit 901, 905, eine erste und eine zweite Zwischenspeichereinheit 903, 907 sowie ein NOR-Gatter 909. Das NOR-Gatter 909 führt eine ODER-Verknüpfung eines Rücksetzsignals FSESET und eines invertierten Signals PDSB des Datenabtastsignals PDS durch und invertiert die ODER- verknüpften Signale. Das Rücksetzsignal FSESET ist mit dem Zählersteuersignal PFSE verbunden. Wenn daher das Rücksetz­ signal FSESET auf niedrigem Pegel deaktiviert ist, ist der vorläufige Zähler 807 dazu freigegeben, auf den Phasenüber­ gang des invertierten Signals PDSB zu antworten. Dies bedeu­ tet, daß die erste Transfereinheit 901 leitend geschaltet wird, wenn die Phase des invertierten Signals PDSB von hohem auf niedrigen Pegel übergeht. Wenn die Phase des invertierten Signals PDSB von niedrigem auf hohen Pegel übergeht, wird die zweite Transfereinheit 905 leitend geschaltet. Immer wenn das invertierte Signal PDSB deaktiviert wird, wiederholt das er­ ste Zählsignal FSECNT0 den Phasenübergang.

Fig. 10 zeigt in einem Detailschaltbild eine mögliche Reali­ sierung der Hauptzähler 803 und 805 von Fig. 8. Die Hauptzäh­ ler 803 und 805 können dieselbe Struktur aufweisen, wie sie in Fig. 10 dargestellt ist. Der Einfachheit halber sind die Ausgangssignale der Hauptzähler 803 und 805, d. h. ein zweites und drittes Zählsignal FSECNT1 und FSECNT2, durch ein Zählsi­ gnal FSECNTi repräsentiert.

Der Hauptzähler gemäß Fig. 10 ist in Aufbau und Betriebsweise ähnlich dem vorgeschalteten Zähler 807 von Fig. 9. Es wird jedoch ein NOR-Gatter 1009 mit drei Eingangsanschlüssen ver­ wendet, dem ein Rücksetzsignal FSESET, ein invertiertes Da­ tenabtastsignal PDSB und ein Übertrag CARRYB zugeführt sind. Wenn somit das Rücksetzsignal FSESET und der Übertrag CARRYB auf niedrigem Pegel liegen, wird der Hauptzähler in Abhängig­ keit von einem Phasenübergang des invertierten Signals PDSB freigegeben, d. h. das Zählsignal FSECNTi wiederholt in diesem Fall den Phasenübergang immer dann, wenn das invertierte Sig­ nal PDSB deaktiviert wird.

Fig. 11 zeigt in einem Detailschaltbild eine Realisierung der Schreibsteuereinheit 205 von Fig. 2. Gemäß Fig. 11 beinhaltet die Schreibsteuereinheit 205 eine Zählantworteinheit 1101, eine Zwischenspeichereinheit 1103 und eine Zählersteuersig­ nalerzeugungseinheit 1105. Die Zählantworteinheit 1101 zeigt einen Datenblock eingegebener Daten an. Das heißt, die Phase seines Ausgangssignals N1102 wechselt, wenn eine vorgegebene Anzahl von Daten eingegeben wurde.

Wenn das erste Schreibbefehlssignal PWA auf hohem Pegel akti­ viert ist, ist die Zwischenspeichereinheit 1103 dazu freige­ geben, auf das Ausgangssignal N1102 der Zählantworteinheit 1101 zu antworten. Wenn das zweite Schreibbefehlsignal PWR auf hohen Pegel gelangt, wird das Ausgangssignal N1104 der Zwischenspeichereinheit 1103 auf hohen Pegel gepuffert. Zu diesem Zeitpunkt wird ein Schreibsteuersignal /FSEB_WR, das an einen Ausgangsanschluß angeschlossen ist, der das Aus­ gangssignal N1104 der Zwischenspeichereinheit 1103 inver­ tiert, auf niedrigen Pegel aktiviert. Wenn das erste Schreib­ befehlssignal PWA auf niedrigen Pegel gelangt, wird das Aus­ gangssignal N1104 der Zwischenspeichereinheit 1103 auf hohem Pegel gehalten. Wenn das zweite Schreibbefehlssignal PWR auf hohem Pegel liegt und eine vorgegebene Anzahl von Daten ein­ gegeben wurde, so daß das Ausgangssignal N1102 der Zählant­ worteinheit 1101 auf niedrigen Pegel übergeht, gelangt das Ausgangssignal N1104 der Zwischenspeichereinheit 1103 auf niedrigen Pegel, und das Schreibsteuersignal /FSEB_WR wird auf hohen Pegel deaktiviert.

Die Zählersteuersignalerzeugungseinheit 1105 weist eine erste und eine zweite Transfereinheit 1105a, 1105c sowie einen er­ sten und einen zweiten Zwischenspeicher 1105b, 1105d auf. Die erste Transfereinheit 1105a überträgt das Ausgangssignal N1104 der Zwischenspeichereinheit 1103 in Reaktion auf eine fallende Flanke eines invertierten Taktsignals CLKBT. Der er­ ste Zwischenspeicher 1105b puffert ein von der ersten Trans­ fereinheit 1105a übertragenes Signal. Die zweite Transferein­ heit 1105c überträgt ein Ausgangssignal des ersten Zwischen­ speichers 1105b in Reaktion auf eine ansteigende Flanke des invertierten Taktsignals CLKBT. Außerdem puffert der zweite Zwischenspeicher 1105d ein von der zweiten Transfereinheit 1105c übertragenes Signal und erzeugt ein Zählersteuersignal PFSE. Das invertierte Taktsignal CLKBT ist hierbei ein inver­ tiertes Signal eines externen Taktsignals CLK.

Fig. 12 zeigt ein Zeitsteuerungsdiagramm von Signalen, die sich auf den Datenblockzähler gemäß Fig. 2 und 8 bis 11 in einem Schreibmodus beziehen. Fig. 12 veranschaulicht einen Fall eines 8-Datenblocks in einem DDR-Modus. Die Funktion der Schreibsteuereinheit 205, des Datenblockzählers 207 sowie des vorgeschalteten Zählers 807 und der Hauptzähler 803, 805 im Blockzähler 207 wird nun unter Bezugnahme auf Fig. 12 erläu­ tert.

Wie gesagt, wird ein 8-Datenblock angenommen, d. h. ein Block­ signal BL8 liegt auf hohem Pegel und Blocksignale BL2 und BL4 liegen auf niedrigem Pegel. Der DDR-Modus zeigt an, daß Daten mit jedem Phasenübergang des Datenabtastsignals PDS eingege­ ben werden. Wenn das erste Schreibbefehlssignal PWA auf hohen Pegel gelangt (Zeitpunkt t1), wird das Ausgangssignal N1104 der Zwischenspeichereinheit 1103 auf hohen Pegel gepuffert, und das Schreibsteuersignal /FSEB_WR wird auf niedrigen Pegel aktiviert. Wenn das zweite Schreibbefehlssignal PWR auf hohem Pegel aktiviert ist und die Aktivierung und Deaktivierung des Datenabtastsignals PDS vier Mal ausgeführt wurde, d. h. acht Datenwerte eingegeben wurden, gelangen das erste und das zweite Zählsignal FSECNT0, FSECNT1 auf niedrigen Pegel, und das dritte Zählsignal FSECNT2 gelangt auf hohen Pegel. Zu diesem Zeitpunkt geht die Phase des Ausgangssignals N1102 der Zählantworteinheit 1101 von niedrigem auf hohen Pegel über, und das Ausgangssignal N1104 der Zwischenspeichereinheit 1103 gelangt auf niedrigen Pegel. Das Schreibsteuersignal /FSEB_WR wird auf hohen Pegel deaktiviert. Das Zählersteuersignal PFSE wird in Reaktion auf eine ansteigende Flanke des invertierten Taktsignals CLKBT auf niedrigen Pegel deaktiviert (Zeitpunkt t2). Der vorgeschaltete Zähler 807 und die Hauptzähler 803, 805 werden zurückgesetzt, so daß das erste, zweite und dritte Zählsignal FSECNTO, FSECNT1, FSECNT2 auf niedrigen Pegel ge­ langen.

Nochmals auf Fig. 4 bezugnehmend, wird in einem Schreibmodus ein Verbindungssteuersignal /FSEi in Abhängigkeit vom Schreibsteuersignal /FSEB_WR aktiviert und deaktiviert. Wäh­ rend des Schreibmodus ist das Lesesteuersignal /FSEB_RD auf hohem Pegel deaktiviert.

Fig. 13 zeigt ein Zeitsteuerungsdiagramm externer Signale von Speichermodulen, wenn in einem erfindungsgemäßen Systen Daten in einem DDR-Modus gelesen werden. Dabei hat gemäß Fig. 13 die CAS-Latenz den Wert 2 und die Datenblocklänge den Wert 4. Wenn nach Eingabe eines Lesebefehls ein vorgegebenes Anfangs­ intervall, z. B. ein Taktzyklus, abgelaufen ist, wird ein Sig­ nal /READ aktiviert, und ein externes Datenabtastsignal /DS wird auf niedrigem Pegel aktiviert. Das Verbindungssteuersig­ nal /FSEi wird ebenfalls auf niedrigen Pegel freigegeben, so daß die mit den aktivierten Speichermodulen verbundenen Schalteinheiten 121, 122 und 123 von Fig. 1 leitend geschal­ tet werden. Als erstes werden dann Daten aus den Speichermo­ dulen ausgegeben, wonach die ausgegebenen Daten auf die Da­ tenleitung 131 von Fig. 1 übertragen werden. Wenn ein Ab­ schlußintervall von z. B. einem halben Takt abgelaufen ist, nachdem die letzten Daten eines Datenblocks ausgegeben wur­ den, gelangt das externe Datenabtastsignal /DS auf einen ho­ hen Impedanzzustand. Zu diesem Zeitpunkt wird das Verbin­ dungssteuersignal /FSEi vom niedrigen auf den hohen Pegel de­ aktiviert, um dadurch die Schalteinheiten 121, 122 und 123 sperrend zu schalten.

Fig. 14 zeigt ein Zeitsteuerungsdiagramm externer Signale von Speichermodulen eines erfindungsgemäßen Systems in einem Schreibmodus eines DDR-Modus. Gemäß Fig. 14 hat die Daten­ blocklänge den Wert 4. Nach einem Viertel eines Taktzyklus, nachdem ein Schreibbefehl eingegeben wurde, wird ein Signal /WRITE aktiviert, und das Verbindungssteuersignal /FSE1 wird auf niedrigen Pegel freigegeben. Aktivierte Speichermodule empfangen Daten entsprechend der Blocklänge von einer nicht gezeigten Steuereinheit über die Datenbusleitung 131 von Fig. 1. Wenn eine bestimmte Datenhaltezeit verstrichen ist, nach­ dem die letzten Daten empfangen wurden, wird das Verbindungs­ steuersignal /FSE1 von niedrigem auf hohen Pegel deaktiviert, um die entsprechenden Schalteinheiten 121, 122 und 123 sper­ rend zu schalten.

Wie oben erläutert, generiert eine bevorzugte erfindungsgemä­ ße Steuersignalerzeugungsschaltung ein Verbindungssteuersi­ gnal, das während eines Intervalls aktiv ist, welches der Blockdatenblocklänge entspricht, während der Daten in einem Schreibmodus geschrieben werden. Nur das durch das Verbin­ dungssteuersignal ausgewählte Speichermodul ist während der Datenblocklänge, in der Daten eingegeben werden, mit einer Datenleitung verbunden.

Fig. 15 veranschaulicht in einem Blockdiagramm eine zweite erfindungsgemäße Realisierung eines Speichermodulsystems. Aufbau und Funktion dieses zweiten Ausführungsbeispiels sind ähnlich denen des ersten Beispiels. Den Schalteinheiten 121, 122 und 123 von Fig. 1 entsprechende Schalteinheiten 1511b, 1512b und 1513b sind jeweils in Speichermodulen 1511, 1512 und 1513 installiert.

Wie aus Fig. 15 ersichtlich, ist in jedes der Speichermodule eine Mehrzahl von SDRAMs (synchronen DRAMs) eingebaut. Des weiteren sind in jedes der Speichermodule mehrere Schaltein­ heiten eingebaut, die jeweils einem der SDRAMs zugeordnet sind. Verbindungssteuersignale /FSE11, /FSE21 und FSE31, wel­ che die Schalteinheiten steuern, werden von den in den Spei­ chermodulen enthaltenen SDRAMs generiert. Vereinfachend sind die Verbindungssteuersignale /FSE11, FSE21 und FSE31 dahinge­ hend gezeigt, daß sie die jeweilige Schalteinheit 1511b, 1512b und 1513b steuern, von denen jede an ein zugehöriges erstes SDRAM eines Speichermoduls angeschlossen ist. Wenn­ gleich nicht gezeigt, existieren im Beispiel von Fig. 15 an andere SDRAMs angeschlossene Schalteinheiten, und Verbin­ dungssteuersignale zur Steuerung dieser Schalteinheiten wer­ den von den zugehörigen SDRAMs generiert. Eine Schalteinheit kann vorzugsweise so viele Schaltelemente aufweisen, wie Aus­ gangsanschlüsse zum Ausgeben von Daten aus einem zu der Schalteinheit gehörigen SDRAM vorhanden sind. Die Datenausga­ be über die mehreren Schaltelemente wird auf eine Datenbus­ leitung 1531 übertragen. Aufbau und Funktion der Steuersig­ nalerzeugungsschaltungen 1511a, 1512a und 1513a des zweiten Beispiels von Fig. 15 sind identisch mit denen der Steuersig­ nalerzeugungsschaltungen 111, 112a und 113a des ersten Bei­ spiels der Fig. 2 bis 14.

Außer den gezeigten sind weitere Realisierungen erfindungsge­ mäßer Speichermodulsysteme und Halbleiterspeicherbauelemente möglich. So können beispielsweise die Schaltelemente in den SDRAMs statt außerhalb derselben angeordnet sein. Statt SDRAMs können andere integrierte Speicherschaltkreisbauele­ mente verwendet sein, wie DRAMs oder SRAMs. Wenngleich in ei­ nem DDR-Modus der Zählerschaltkreis des ersten Ausführungs­ beispiels unter Verwendung eines vorgeschalteten Zählers und zweier Hauptzähler acht Datenwerte abzählt, kann die Anzahl an Hauptzählern in alternativen Ausführungsformen erhöht sein, um die Anzahl abgezählter Daten zu erhöhen. In jedem Fall ermöglicht es das erfindungsgemäße Speichermodulsystem, daß nur ausgewählte Speichermodule während einer Zeitspanne einer Datenblocklänge, während der Daten eingegeben und aus­ gegeben werden, an eine Datenleitung angeschlossen sind, so daß die Last pro Datenanschluß minimiert ist und die Ge­ schwindigkeit zum Lesen und Schreiben von Daten verbessert ist.

Claims (35)

1. Speichermodulsystem zur Steuerung der Ausgabe von Daten auf eine Datenbusleitung mit einer Mehrzahl von Speichermodu­ len (111, 112, 113), dadurch gekennzeichnet, daß

• - jedes Speichermodul (111, 112, 113) einen Steuersig­ nalerzeugungsschaltkreis (203) zur Erzeugung eines Verbin­ dungssteuersignals (/FSEi) beinhaltet, das eine der Daten­ blocklänge ausgegebener Daten entsprechende Aktivierungsbrei­ te aufweist, wobei der Steuersignalerzeugungsschaltkreis eine Lesesteuereinheit (201) zur Aktivierung von Eingabedaten wäh­ rend der Ausgabe von Daten einer vorgegebenen Datenblocklänge in einem Lesemodus beinhaltet, um ein Lesesteuersignal (/FSEB_RD) zu generieren, wobei die Lesesteuereinheit CAS- Latenzinformation (CL1.5, CL2), ein Lesebefehlssignal und Blocklängeninformationen gelesener Daten empfängt, und
• - eine Mehrzahl von Schalteinheiten (121, 122, 123) zum elektrischen Verbinden von Ausgangsanschlüssen der Speicher­ module mit einer Datenbusleitung (131) in Abhängigkeit von der Aktivierung des Verbindungssteuersignals vorgesehen ist.

2. Speichermodulsystem nach Anspruch 1, weiter dadurch ge­ kennzeichnet, daß die Lesesteuereinheit 201 folgende Elemente enthält:

• - eine erste Latenzantworteinheit zur Freigabe in einer ersten CAS-Latenz,
• - eine zweite Latenzantworteinheit zur Freigabe in einer zweiten CAS-Latenz,
• - eine erste Zwischenspeichereinheit zum Puffern eines von dem Ausgangssignal der ersten Latenzantworteinheit und dem Ausgangssignal der zweiten Latenzantworteinheit und
• - eine erste Transfereinheit zum Übertragen eines von der ersten Zwischenspeichereinheit gepufferten Signals, um das Lesesteuersignal in Abhängigkeit von einem ersten internen Taktsignal zu erzeugen, das mit einem ersten externen Taktsi­ gnal synchronisiert ist.

3. Speichermodulsystem nach Anspruch 2, weiter dadurch ge­ kennzeichnet, daß die erste CAS-Latenz den Wert 1,5 und die zweite CAS-Latenz den Wert 2 hat.

4. Speichermodulsystem nach Anspruch 2 oder 3, weiter da­ durch gekennzeichnet, daß die erste Latenzantworteinheit fol­ gende Elemente enthält:

• - ein Logikgatter, das auf die Aktivierung der ersten CAS- Latenz und eines Lesebefehlssignals reagiert, und
• - einen Treibertransistor zum Treiben eines Ausgangs­ signals der ersten Zwischenspeichereinheit in Abhängigkeit von einem Ausgangssignal des Logikgatters.

5. Speichermodulsystem nach einem der Ansprüche 2 bis 4, weiter dadurch gekennzeichnet, daß die zweite Latenzantwort­ einheit ein Logikgatter aufweist, das auf ein vorgegebenes Leseabtastsignal reagiert, welches während einer der Daten­ blocklänge entsprechenden Zeitspanne aktiviert wird.

6. Speichermodulsystem nach einem der Ansprüche 2 bis 4, weiter dadurch gekennzeichnet, daß

• - die Speichermodule mit einem zweiten externen Taktsignal synchronisiert sind und
• - die Lesesteuereinheit des weiteren eine zweite Trans­ fereinheit zum Übertragen des Ausgangssignals der zweiten La­ tenzantworteinheit in Abhängigkeit von einem mit dem zweiten externen Taktsignal synchronisierten zweiten internen Taktsi­ gnal sowie eine zweite Zwischenspeichereinheit zum Puffern eines von der ersten Transfereinheit übertragenen Signals zur Erzeugung des Lesesteuersignals aufweist.

7. Speichermodulsystem nach einem der Ansprüche 2 bis 6, weiter dadurch gekennzeichnet, daß das Verbindungssteuersig­ nal durch ein Leseabtastsignal aktiviert wird, welches die erste CAS-Latenz und die Datenblocklängeninformation enthält.

8. Speichermodulsystem nach einem der Ansprüche 3 bis 7, weiter dadurch gekennzeichnet, daß das Verbindungssteuersig­ nal in Abhängigkeit von der Aktivierung eines die Blocklän­ geninformation enthaltenden Leseabtastsignals für den Fall einer dritten CAS-Latenz, die größer als die erste und die zweite CAS-Latenz ist, aktiviert wird.

9. Speichermodulsystem nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, daß der Steuersignalerzeu­ gungsschaltkreis des weiteren eine Steuersignalerzeugungsein­ heit zur Erzeugung des Verbindungssteuersignals in Abhängig­ keit von der Aktivierung des von der Lesesteuereinheit abge­ gebenen Lesesteuersignals aufweist.

10. Speichermodulsystem nach Anspruch 9, weiter dadurch ge­ kennzeichnet, daß die Steuersignalerzeugungseinheit folgende Elemente enthält:

• - ein auf das Lesesteuersignal ansprechendes Logikgatter und
• - einen Treibertransistor zur Aktivierung des Verbindungs­ steuersignals in Abhängigkeit von der Aktivierung des Lese­ steuersignals, wobei der Treibertransistor an seiner Gate- Elektrode durch ein Ausgangssignal des Logikgatters gesteuert wird.

11. Speichermodulsystem mit mehreren Speichermodulen, von denen jedes Daten von einer Datenbusleitung einliest und auf selbige ausgibt, gekennzeichnet durch wenigstens eine Schalteinheit zum elektrischen Verbinden nur desjenigen Speichermoduls, das momentan Daten von der Daten­ busleitung einliest und auf selbige ausgibt, in Abhängigkeit von der Aktivierung eines vorgegebenen Verbindungssteuersig­ nals, das eine Aktivierungsbreite besitzt, die der Daten­ blocklänge eingegebener und ausgegebener Daten entspricht.

12. Speichermodulsystem zur Steuerung der Ausgabe von Daten auf eine Datenbusleitung mit einer Mehrzahl von Speichermodu­ len, gekennzeichnet durch eine Mehrzahl von Schaltelelementen zum elektrischen Verbin­ den nur des Speichermoduls, das Daten auf die Datenbusleitung ausgibt, in Abhängigkeit von der Aktivierung eines Verbin­ dungssteuersignals, das in dem die Daten abgebenden Speicher­ modul erzeugt wird und eine Aktivierungsbreite aufweist, die der Datenblocklänge ausgegebener Daten entspricht.

13. Speichermodulsystem nach Anspruch 12, weiter dadurch ge­ kennzeichnet, daß

• - das Verbindungssteuersignal bezüglich einer ersten und zweiten CAS-Latenz in Abhängigkeit von einer CAS-Latenz und eines Lesebefehlssignals aktiviert wird und diese Aktivierung durch ein die Blocklängeninformation enthaltendes Leseabtast­ signal aufrechterhalten wird und
• - das Verbindungssteuersignal bezüglich einer dritten CAS- Latenz, die größer als die erste und die zweite CAS-Latenz ist, in Abhängigkeit von der Aktivierung des Leseabtastsig­ nals aktiviert wird.

14. Speichermodulsystem zur Steuerung der Eingabe von Daten von einer Datenbusleitung mit einer Mehrzahl von Speichermo­ dulen, dadurch gekennzeichnet, daß

• - jedes Speichermodul einen Steuersignalerzeugungsschalt­ kreis zum Erzeugen eines Verbindungssteuersignals mit einer Aktivierungsbreite aufweist, die einer Datenblocklänge einge­ gebener Daten entspricht, wobei der Steuersignalerzeugungs­ schaltkreis eine Schreibinformationserzeugungseinheit umfaßt, die ein Schreibbefehlssignal und Blocklängeninformationen von Schreibdaten empfängt und in einem Schreibmodus während der Eingabe von Daten einer vorgegebenen Blocklänge aktiviert ist, um ein Schreibsteuersignal zu erzeugen, und
• - eine Mehrzahl von Schaltelementen zum elektrischen Ver­ binden von Eingangsanschlüssen der Speichermodule mit der Da­ tenbusleitung in Abhängigkeit von der Aktivierung des Verbin­ dungssteuersignals vorgesehen ist.

15. Speichermodulsystem nach Anspruch 14, weiter dadurch ge­ kennzeichnet, daß die Schreibinformationserzeugungseinheit folgende Elemente enthält:

• - eine Schreibsteuereinheit zum Empfangen des Schreibbe­ fehlssignals sowie zum Zuführen des Schreibsteuersignals und eines Zählersteuersignals und
• - einen Blockzähler zum Zählen der Anzahl extern eingege­ bener Daten, um die gezählten Daten der Schreibsteuereinheit zuzuführen, wobei der Datenblockzähler in Abhängigkeit von der Aktivierung des Zählersteuersignals freigegeben wird.

16. Speichermodulsystem nach Anspruch 15, weiter dadurch ge­ kennzeichnet, daß die Schreibsteuereinheit folgende Elemente enthält:

• - eine Zählantworteinheit zum Erzeugen eines Ausgangs­ signals in Abhängigkeit von der Eingabe von Daten einer vor­ gegebenen Blocklänge in Reaktion auf ein Ausgangssignal des Blockzählers,
• - eine Zwischenspeichereinheit, die in Abhängigkeit von dem Schreibbefehlssignal freigegeben wird, um das Ausgangs­ signal der Zählantworteinheit zu puffern, und die das Schreibsteuersignal zuführt, und
• - eine Zählsteuersignalerzeugungseinheit, die in Abhängig­ keit von dem Schreibbefehlssignal freigegeben wird und das Schreibsteuersignal empfängt, um das Zählersteuersignal zu erzeugen.

17. Speichermodulsystem nach Anspruch 16, weiter dadurch ge­ kennzeichnet, daß

• - die Speichermodule mit einem externen Taktsignal syn­ chronisiert werden und
• - die Zwischenspeichereinheit ein erstes Logikgatter, das durch ein erstes Schreibbefehlssignal freigegeben wird, um das Schreibsteuersignal zu erzeugen, und ein zweites Logik­ gatter aufweist, das durch ein zweites Schreibbefehlssignal freigegeben wird und auf ein Ausgangssignal der Zählantwort­ einheit reagiert, wobei die Daten mit der zugehörigen Block­ länge eingegeben werden und dann das Schreibsteuersignal durch das Ausgangssignal der Zählerantworteinheit deaktiviert

18. Speichermodulsystem nach Anspruch 16 oder 17, weiter da­ durch gekennzeichnet, daß die Zählsteuersignalerzeugungsein­ heit folgende Elemente enthält:

• - eine erste Transfereinheit zum Übertragen eines Aus­ gangssignals der Zwischenspeichereinheit in Reaktion auf ei­ nen ersten Übergang des externen Taktsignals,
• - einen ersten Zwischenspeicher zum Puffern eines von der ersten Transfereinheit übertragenen Signals,
• - eine zweite Transfereinheit zum Übertragen des vom er­ sten Zwischenspeicher gepufferten Signals in Reaktion auf ei­ nen zweiten Übergang des externen Taktsignals und
• - einen zweiten Zwischenspeicher zum Puffern des von der ersten Transfereinheit übertragenen Signals zur Erzeugung des Zählersteuersignals,
• - wobei die Richtung des ersten Übergangs umgekehrt zu derjenigen des zweiten Übergangs ist.

19. Speichermodulsystem nach einem der Ansprüche 14 bis 18, weiter dadurch gekennzeichnet, daß der Steuersignalerzeu­ gungsschaltkreis des weiteren eine Steuersignalerzeugungsein­ heit aufweist, die in Abhängigkeit von dem Schreibbefehls­ signal aktiviert wird und deren Aktivierung durch das Schreibsteuersignal aufrechterhalten wird.

20. Speichermodulsystem nach Anspruch 19, weiter dadurch ge­ kennzeichnet, daß die Steuersignalerzeugungseinheit folgende Elemente enthält:

• - ein Logikgatter, das auf das Schreibinformationssignal reagiert und
• - einen Treibertransistor zur Aktivierung des Verbindungs­ steuersignals in Abhängigkeit von der Aktivierung des Schreibsteuersignals, wobei der Treibertransistor an seiner Gate-Elektrode durch ein Ausgangssignal des Logikgatters ge­ steuert wird.

21. Halbleiterspeicherbauelement mit einer Mehrzahl von in­ tegrierten Speicherschaltkreisbauelementen, dadurch gekennzeichnet, daß

• - die integrierten Speicherschaltkreisbauelemente einen Steuersignalerzeugungsschaltkreis zum Erzeugen eines Verbin­ dungssteuersignals mit einer Aktivierungsbreite aufweisen, die einer Datenblocklänge von Ausgabedaten entspricht, wobei der Steuersignalerzeugungsschaltkreis eine Lesesteuereinheit zum Aktivieren von Eingabedaten während der Ausgabe von Daten einer vorgegebenen Blocklänge in einem Lesemodus beinhaltet, um ein Lesesteuersignal zu erzeugen, wobei die Lesesteuerein­ heit CAS-Latenzinformation, ein Lesebefehlssignal und Block­ längeninformationen der zu lesenden Daten empfängt, und
• - wenigstens eine Schalteinheit zum Verbinden von Aus­ gangsanschlüssen der integrierten Speicherschaltkreisbauele­ mente vorgesehen ist, von denen Daten ausgegeben werden, mit einer Datenleitung in Abhängigkeit von der Aktivierung des Verbindungssteuersignals.

22. Halbleiterspeicherbauelement nach Anspruch 21, weiter dadurch gekennzeichnet, daß die Schreibsteuereinheit folgende Elemente enthält:

• - eine erste Latenzantworteinheit, die bei einer ersten CAS-Latenz freigegeben wird,
• - eine zweite Latenzantworteinheit, die bei einer zweiten CAS-Latenz freigegeben wird,
• - eine erste Zwischenspeichereinheit zum Puffern eines von dem Ausgangssignal der ersten Latenzantworteinheit und dem Ausgangssignal der zweiten Latenzantworteinheit und
• - eine erste Transfereinheit zum Übertragen eines von der ersten Zwischenspeichereinheit gepufferten Signals zur Erzeu­ gung des Lesesteuersignals in Abhängigkeit von einem ersten internen Taktsignal, das mit einem ersten externen Taktsignal synchronisiert ist.

23. Halbleiterspeicherbauelement nach Anspruch 22, weiter dadurch gekennzeichnet, daß die erste CAS-Latenz den Wert 1,5 und die zweite CAS-Latenz den Wert zwei hat.

24. Halbleiterspeicherbauelement nach Anspruch 22 oder 23, weiter dadurch gekennzeichnet, daß die erste Latenzanwortein­ heit folgende Elemente aufweist:

• - ein Logikgatter, das auf die Aktivierung der ersten CAS- Latenz und eines vorgegebenen Lesebefehlssignals anspricht, und
• - einen Treibertransistor zum Treiben eines Ausgangs­ signals der ersten Zwischenspeichereinheit in Abhängigkeit von einem Ausgangssignal des Logikgatters.

25. Halbleiterspeicherbauelement nach einem der Ansprüche 22 bis 24, weiter dadurch gekennzeichnet, daß die zweite Latenz­ antworteinheit ein Logikgatter enthält, das auf ein vorgege­ benes Leseabtastsignals reagiert, wobei die Aktivierung des Leseabtastsignals für eine Zeitspanne aufrechterhalten wird, die einer Mindestblocklänge der Daten entspricht.

26. Halbleiterspeicherbauelement nach einem der Ansprüche 22 bis 25, weiter dadurch gekennzeichnet, daß

• - das Halbleiterspeicherbauelement mit einem zweiten ex­ ternen Taktsignal synchronisiert wird und
• - die Lesesteuereinheit des weiteren eine zweite Trans­ fereinheit zum Übertragen des Ausgangssignals der zweiten La­ tenzantworteinheit zur ersten Zwischenspeichereinheit in Re­ aktion auf ein zweites internes Taktsignal, das mit dem zwei­ ten externen Taktsignal synchronisiert ist, und eine zweite Zwischenspeichereinheit zum Puffern eines von der ersten Transfereinheit übertragenen Signals aufweist, um das Lese­ steuersignal zu erzeugen.

27. Halbleiterspeicherbauelement nach einem der Ansprüche 22 bis 26, weiter dadurch gekennzeichnet, daß die Aktivierung des Lesesteuersignals durch ein Leseabtastsignal aufrechter­ halten wird, welches die erste CAS-Latenz und die Blocklän­ geninformation enthält.

28. Halbleiterspeicherbauelement nach Anspruch 27, weiter dadurch gekennzeichnet, daß das Lesesteuersignal bezüglich einer dritten CAS-Latenz, die größer als die erste und die zweite CAS-Latenz ist, in Abhängigkeit von der Aktivierung des die Blocklängeninformation enthaltenden Leseabtastsignals aktiviert wird.

29. Halbleiterspeicherbauelement mit einer Mehrzahl von in­ tegrierten Speicherschaltkreisbauelementen, dadurch gekennzeichnet, daß

• - die integrierten Speicherschaltkreisbauelemente wenig­ stens einen Steuersignalerzeugungsschaltkreis zum Erzeugen eines Verbindungssteuersignals mit einer Aktivierungsbreite aufweisen, die einer Datenblocklänge von Eingabedaten ent­ spricht, wobei der Steuersignalerzeugungsschaltkreis eine Schreibinformationserzeugungseinheit enthält, welche Block­ längeninformationen von Schreibbefehlen und Schreibdaten emp­ fängt und während der Eingabe von Daten einer vorgegebenen Blocklänge in einem Schreibmodus aktiviert wird, um ein Schreibsteuersignal zu erzeugen, und
• - wenigstens einer Schalteinheit zur Verbindung von Ein­ gabeanschlüssen der integrierten Speicherschaltkreisbauele­ mente, an denen Daten eingegeben werden, mit einer Datenbus­ leitung in Abhängigkeit von der Aktivierung des Verbindungs­ steuersignals.

30. Halbleiterspeicherbauelement nach Anspruch 29, weiter dadurch gekennzeichnet, daß die Schreibinformationserzeu­ gungseinheit folgende Elemente aufweist:

• - eine Schreibsteuereinheit zum Empfangen des Schreibbe­ fehlssignals, um das Schreibsteuersignal und ein Zählersteu­ ersignal zuzuführen, und
• - einen Datenblockzähler zum Zählen der Anzahl extern ein­ gegebener Daten, um die gezählten Daten der Schreibsteuerein­ heit zuzuführen, wobei der Blockzähler in Abhängigkeit von der Aktivierung des Zählersteuersignals freigegeben wird.

31. Halbleiterspeicherbauelement nach Anspruch 30, weiter dadurch gekennzeichnet, daß die Schreibsteuereinheit folgende Elemente enthält:

• - eine Zählantworteinheit zum Erzeugen eines Ausgangs­ signals in Abhängigkeit von der Eingabe von Daten mit einer vorgegebenen Blocklänge gemäß eines Ausgangssignals des Blockzählers,
• - eine Zwischenspeichereinheit, die in Abhängigkeit von dem Schreibbefehlssignal freigegeben wird, um das Ausgangs­ signal der Zählantworteinheit zu puffern, und die das Schreibsteuersignal zuführt, und
• - eine Zählsteuersignalerzeugungseinheit, die in Abhängig­ keit von dem Schreibbefehlssignal freigegeben wird und das Schreibsteuersignal erhält, um das Zählersteuersignal zuzu­ führen.

32. Halbleiterspeicherbauelement nach Anspruch 31, weiter dadurch gekennzeichnet, daß

• - das Halbleiterspeicherbauelement mit einem externen Taktsignal synchronisiert wird und
• - die Zwischenspeichereinheit ein erstes Logikgatter, das durch ein erstes Schreibbefehlssignal freigegeben wird, um das Schreibsteuersignal zu erzeugen, und ein zweites Logik­ gatter aufweist, das durch ein zweites Schreibbefehlssignal freigegeben wird, um auf ein Ausgangssignal der Zählantwort­ einheit zu reagieren,
• - wobei das Schreibsteuersignal durch das Ausgangssignal der Zählantworteinheit deaktiviert wird, nachdem Daten mit einer vorgegebenen Blocklänge eingegeben wurden.

33. Halbleiterspeicherbauelement nach Anspruch 31 oder 32, weiter dadurch gekennzeichnet, daß die Zählsteuersignalerzeu­ gungseinheit folgende Elemente enthält:

• - eine erste Transfereinheit zum Übertragen eines Aus­ gangssignals der Zwischenspeichereinheit in Abhängigkeit von einem ersten Übergang des externen Taktsignals,
• - einen ersten Zwischenspeicher zum Puffern eines von der ersten Transfereinheit übertragenen Signals,
• - eine zweite Transfereinheit zum Übertragen eines vom er­ sten Zwischenspeicher gepufferten Signals in Abhängigkeit von einem zweiten Übergang des externen Taktsignals und
• - einen zweiten Zwischenspeicher zum Puffern eines von der ersten Transfereinheit übertragenen Signals, um das Zähler­ steuersignal zu erzeugen,
• - wobei die Richtung des ersten Übergangs entgegengesetzt zu derjenigen des zweiten Übergangs ist.

34. Halbleiterspeicherbauelement nach einem der Ansprüche 29 bis 33, weiter dadurch gekennzeichnet, daß der Steuersi­ gnalerzeugungsschaltkreis des weiteren eine Steuersignaler­ zeugungseinheit zur Erzeugung des in Abhängigkeit vom Schreibbefehlssignal aktivierten Verbindungssteuersignals und zum Aufrechterhalten der Aktivierung in Abhängigkeit von dem Schreibsteuersignal aufweist.

35. Halbleiterspeicherbauelement nach Anspruch 34, weiter dadurch gekennzeichnet, daß die Steuersignalerzeugungseinheit folgende Elemente enthält:

• - ein Logikgatter, das auf das Schreibinformationssignal anspricht und
• - einen Treibertransistor zur Aktivierung des Verbindungs­ steuersignals in Abhängigkeit von der Aktivierung des Schreibsteuersignals, wobei der Treibertransistor an seiner Gate-Elektrode durch ein Ausgangssignal des Logikgatters ge­ steuert wird.