JP2003085974A - 半導体集積回路およびメモリシステム - Google Patents

半導体集積回路およびメモリシステム

Info

Publication number
JP2003085974A
JP2003085974A JP2001278225A JP2001278225A JP2003085974A JP 2003085974 A JP2003085974 A JP 2003085974A JP 2001278225 A JP2001278225 A JP 2001278225A JP 2001278225 A JP2001278225 A JP 2001278225A JP 2003085974 A JP2003085974 A JP 2003085974A
Authority
JP
Japan
Prior art keywords
signal
data
transistor
dqs
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001278225A
Other languages
English (en)
Inventor
Noriyasu Kumazaki
崎 規 泰 熊
Keiji Maruyama
山 圭 司 丸
Shigeo Oshima
島 成 夫 大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001278225A priority Critical patent/JP2003085974A/ja
Priority to US10/241,908 priority patent/US6768691B2/en
Priority to CNB021429642A priority patent/CN1302481C/zh
Priority to KR10-2002-0055650A priority patent/KR100483641B1/ko
Publication of JP2003085974A publication Critical patent/JP2003085974A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization

Landscapes

  • Dram (AREA)

Abstract

(57)【要約】 【課題】 データストローブ信号のエッジ位置とデータ
信号の論理変化位置とのマージンをできるだけ大きく確
保できる半導体集積回路を提供する。 【解決手段】 メモリシステムは、メモリ１とASICから
なるコントローラ２とを備えており、メモリ１は、ＤＱ
の入出力を行うＩ／Ｏバッファ１１ａと、ＤＱＳの入出
力を行うＩ／Ｏバッファ１１ｂと、外部アドレス信号Ａ
１，Ａ６に基づいてＩ／Ｏバッファ１１ａの駆動能力を
制御するアドレスラッチ回路１２ａと、外部アドレス信
号Ａ２，Ａ５に基づいてＩ／Ｏバッファ１１ｂの駆動能
力を制御するアドレスラッチ回路１２ｂとを有する。メ
モリ１の内部にて、ＤＱを出力するＩ／Ｏバッファ１１
ａの駆動能力とＤＱＳを出力するＩ／Ｏバッファ１１ｂ
の駆動能力をそれぞれ独立に可変制御するため、ＤＱの
データ有効期間の中間付近でＤＱＳの論理が変化するよ
うなタイミングでＤＱとＤＱＳを出力することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基準クロック信号
に同期したデータ信号とデータストローブ信号とを出力
する半導体集積回路およびメモリシステムに関する。
【０００２】
【従来の技術】最近では、種々の電子機器にプロセッサ
やメモリが使用されるようになった。また、プロセッサ
の高速化とＩＴ(Information Technology)の発達に伴
い、高速なメモリが要求されている。その要求に従っ
て、DDR SDRAMのような外部クロックに同期して、その2
倍の周波数でデータを転送するメモリが登場した。
【０００３】従来のSDR SDRAM（Single Data Rate Sync
hronous DRAM）では、クロックの立ち上がりエッジのみ
に同期してデータ転送を行っていたのに対し、DDR SDRA
M（Double Data Rate Synchronous DRAM）では、クロッ
クの立ち上がりと立下りの両エッジに同期してデータ転
送を行う。このため、DDR SDRAMはSDR SDRAMの2倍のデ
ータ転送速度を得ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、データ
転送速度が高速になるほど、データの有効期間（データ
window）が狭くなり、レシーバ側でのデータの取りこみ
が困難になる。そこで、DDR SDRAMでは、データストロ
ーブ信号(以下、ＤＱＳ)を新たに設け、レシーバ側では
この信号を受けてデータの取り込みを行っている。
【０００５】ＤＱＳは、クロックに同期した双方向信号
（ライト時もリード時も利用される）であり、ライト時
にはASIC（レシーバ）側からＤＱＳとライト用のデータ
（以下、ＤＱ）を受け取ってメモリにデータを書き込
む。逆に、リード時にはメモリからＤＱＳが出力され、
ASIC側ではこのＤＱＳとリード用のＤＱを受け取る。
【０００６】このように、ＤＱＳはＤＱに同期している
ため、ＤＱＳとＤＱのそれぞれの配線長（トレース長）
を等しくする必要がある。
【０００７】ここで、高速化により問題になるのは、リ
ード時のデータ取りこみタイミングである。図７は、JE
DEC-DDRにより定められている双方向のＤＱＳについ
て、ライト時とリード時のそれぞれにおけるデータ取り
こみタイミングを示す図である。
【０００８】図示のように、ライト時とリード時のデー
タ取りこみはＤＱＳの立ち上がりと立下りの両エッジで
行われるが、リード時に問題が生じる。
【０００９】ライト時のデータ取りこみは、図７（ａ）
からわかるようにＤＱＳのクロックエッジがライトデー
タ信号ＤＱの有効期間の中央付近にあるため、ＤＱＳの
立ち上がりエッジで確実にデータを取り込むことができ
る。
【００１０】一方、図７（ｂ）に示すように、コントロ
ーラ側でデータを取り込むリード時には、ＤＱＳの両エ
ッジとＤＱの変化点がほぼ同じタイミングである。この
ため、図８に示すように、コントローラ側でDLL回路やP
LL回路を用いてＤＱＳのタイミングや位相をずらし、デ
ータ有効期間の中間付近にＤＱＳの両エッジがくるよう
にタイミング調整を行わなければならない。
【００１１】ところが、上述したように、コントローラ
側にDLL回路やPLL回路を設けるのはコントローラ側にと
って負担である。そこで、DLL回路やPLL回路をコントロ
ーラ側に搭載せずにＤＱとＤＱＳとのタイミングを調整
する一手法として、メモリとコントローラ間の配線長を
調整する手法がある。ＤＱに対してＤＱＳの線路長を長
く設定すれば、ＤＱＳの配線遅延時間はＤＱの配線遅延
時間に比例して長くなり、コントローラ側でのＤＱＳを
データ有効期間の中間付近に設定することが出来る。
【００１２】しかしながら、パターンの引き回しや負荷
量などの違いによって、ＤＱよりもＤＱＳの方が容量負
荷が増える場合もある。この場合、データの立ち上がり
及び立ち下がりの波形がなまり、データ有効期間のマー
ジンを大きくするのが困難になる。
【００１３】図９は従来のメモリシステムの概略構成を
示すブロック図である。図９のメモリシステムは、プリ
ント基板上に実装されるメモリ５１とASICからなるコン
トローラ５２とを備えており、メモリ５１とコントロー
ラ５２とはプリント基板上の伝送線５３を介してデータ
の送受を行う。
【００１４】メモリ５１は、ＤＱの入出力を行うＩ／Ｏ
バッファ５４ａと、ＤＱＳの入出力を行うＩ／Ｏバッフ
ァ５４ｂと、外部アドレス信号に基づいてＩ／Ｏバッフ
ァの駆動能力を制御するアドレスラッチ回路５５とを有
する。
【００１５】図９に示す従来のアドレスラッチ回路（ド
ライバ制御回路）は、Ｉ／Ｏバッファ５４ａ，５４ｂの
ドライバサイズを個別に調整していなかったため、ＤＱ
とＤＱＳとのタイミング調整を、トレース長を伸ばすと
いった単純な方法では微調整しづらかった。
【００１６】また、従来は、Ｉ／Ｏバッファ５４ａ，５
４ｂの駆動能力を同じに設定していたため、ＤＱの伝送
経路の負荷量がＤＱＳの伝送経路の負荷量と同じでない
場合には、負荷量の重い伝送経路上の信号波形がなまる
おそれがある。
【００１７】図１０はＤＱ，ＤＱＳの信号波形図であ
る。図１０（ａ）はノイズの影響を受けない場合、図１
０（ｂ）はノイズの影響を受けた場合の信号波形であ
り、各図の実線は波形のなまりがある場合、点線は波形
のなまりがない場合を示している。
【００１８】これらの図から明らかなように、ノイズの
有無でタイミングにずれが生じ、また、波形がなまる
と、信号が緩やかに変化するため、論理が切り替わるタ
イミングがずれてしまう。例えば、図１０（ａ）におい
て、信号の論理が変化する本来の時刻が時刻ｘ０の場
合、信号波形がなまると、時刻ｘ１にずれてしまう。同
様に、ノイズがあってさらに信号波形もなまると、時刻
ｘ２にずれてしまう。
【００１９】このように、従来のメモリシステムでは、
ＤＱとＤＱＳの駆動能力をメモリ内部で独立には制御で
きなかったため、単純にトレース長を伸ばすだけでは、
負荷が変わった場合に波形になまりが生じ、タイミング
調整が困難になることから、コントローラ側でＤＬＬ回
路やＰＬＬ回路を用いてＤＱとＤＱＳのタイミング調整
を行わなければならず、コントローラ内部の構成が複雑
になるおそれがあった。
【００２０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、データストローブ信号のエッ
ジ位置とデータ信号の論理変化位置とのマージンをでき
るだけ大きく確保できる半導体集積回路およびメモリシ
ステムを提供することにある。
【００２１】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、基準クロック信号に同期したデータ
信号と、このデータ信号のタイミングを規定するデータ
ストローブ信号と、を出力する半導体集積回路におい
て、前記データ信号を出力する第１の出力ドライバと、
前記データストローブ信号を出力する第２の出力ドライ
バと、前記第１および第２の出力ドライバの駆動能力を
個別に制御するドライバ制御回路と、を備える。
【００２２】本発明では、データ信号を出力する第１の
出力ドライバの駆動能力とデータストローブ信号を出力
する第２の出力ドライバの駆動能力とを、ドライバ制御
回路にてそれぞれ別個に制御するため、データ信号とデ
ータストローブ信号を受信するコントローラ側で複雑な
タイミング調整を行わなくて済む。
【００２３】
【発明の実施の形態】以下、本発明に係る半導体集積回
路およびメモリシステムについて、図面を参照しながら
具体的に説明する。
【００２４】図１は本発明に係るメモリシステムの一実
施形態の概略構成を示すブロック図である。図１のメモ
リシステムは、メモリ１とASICからなるコントローラ２
とを備えており、メモリ１とコントローラ２とはプリン
ト基板上に形成された伝送線路３を介してデータの送受
を行う。
【００２５】図１のコントローラ２は、ライト時にメモ
リ１に対してデータ信号（ＤＱ）とデータストローブ信
号（ＤＱＳ）を供給する。一方、メモリ１は、リード時
にASICに対してＤＱとＤＱＳを供給する。
【００２６】メモリ１は、ＤＱの入出力を行うＩ／Ｏバ
ッファ（第１の出力ドライバ）１１ａと、ＤＱＳの入出
力を行うＩ／Ｏバッファ（第２の出力ドライバ）１１ｂ
と、外部アドレス信号Ａ１，Ａ６に基づいてＩ／Ｏバッ
ファ１１ａの駆動能力を制御するアドレスラッチ回路
（ドライバ制御回路）１２ａと、外部アドレス信号Ａ
２，Ａ５に基づいてＩ／Ｏバッファ１１ｂの駆動能力を
制御するアドレスラッチ回路（ドライバ制御回路）１２
ｂとを有する。
【００２７】本実施形態のメモリシステムは、図９に示
す従来のメモリシステムと比べて、Ｉ／Ｏバッファ１１
ａ，１１ｂのそれぞれに対応してアドレスラッチ回路１
２ａ，１２ｂを設け、ＤＱとＤＱＳのタイミングを個別
に調整できるようにした点に特徴がある。
【００２８】図２はアドレスラッチ回路１２ａの内部構
成を示すブロック図である。図２のアドレスラッチ回路
１２ａは、外部アドレス信号Ａ１，Ａ６をそれぞれ取り
込むアドレスレシーバ２１ａ，２１ｂと、フリップフロ
ップ２２ａ，２２ｂと、インバータ２３ａ〜２３ｄとを
有する。
【００２９】フリップフロップ２２ａ，２２ｂはそれぞ
れ、拡張モード(Extended mode）に設定されたときにク
ロック制御されるＥＭＲ信号により、外部アドレス信号
Ａ１，Ａ６の論理値をラッチする。それ以外の場合は、
フリップフロップ２２ａ，２２ｂは、ラッチしたＡ１，
Ａ６の論理積を保持し続ける。
【００３０】アドレスラッチ回路１２ａに入力される外
部アドレス信号（Ａ１，Ａ６）または（Ａ２，Ａ５）
は、拡張モード時以外は、メモリ１のアドレス指定に用
いられる。本実施形態では、メモリ１の端子数の増加を
防ぐために、メモリアクセスに利用される外部アドレス
信号の一部（Ａ１，Ａ６）または（Ａ２，Ａ５）を利用
して、Ｉ／Ｏバッファの駆動能力を制御する。
【００３１】フリップフロップ２２ａは、クロックトイ
ンバータ２４，２５とインバータ２６とからなるラッチ
回路２７と、クロックトインバータ２８，２９とインバ
ータ３０とからなるラッチ回路３１とを有する。
【００３２】ラッチ回路２７は、クロック信号ＥＭＲが
ローレベルのときに外部アドレス信号Ａ１を取り込み、
クロック信号ＥＭＲがローレベルからハイレベルに変化
するときに外部アドレス信号Ａ１の論理値を確定しラッ
チする。また、ラッチ回路３１は、クロック信号ＥＭＲ
がハイレベルのときにラッチ回路２７の出力を取り込
み、クロック信号ＥＭＲがハイレベルからローレベルに
変化するときに外部アドレス信号Ａ１の論理値を確定し
ラッチする。
【００３３】同様に、フリップフロップ２２ｂ内のラッ
チ回路３２は、クロック信号ＥＭＲがローレベルのとき
に外部アドレス信号Ａ６を取り込み、クロック信号ＥＭ
Ｒがローレベルからハイレベルに変化するときに外部ア
ドレス信号Ａ６の論理値をラッチする。また、ラッチ回
路３３は、クロック信号ＥＭＲがハイレベルのときにラ
ッチ回路３２の出力を取り込み、クロック信号ＥＭＲが
ハイレベルからローレベルに変化するときに外部アドレ
ス信号Ａ６の論理値を確定しラッチする。
【００３４】図２ではアドレスラッチ回路１２ａの内部
構成を示したが、アドレスラッチ回路１２ｂも図２と同
様に構成されている。ただし、アドレスラッチ回路１２
ｂには、外部アドレス信号Ａ２，Ａ５が供給される。
【００３５】Ｉ／Ｏバッファ１１ａは、図３に詳細構成
を示すように、電源端子ＶDDQと接地端子ＶSSQとの間に
直列接続されたPMOSトランジスタおよびNMOSトランジス
タをそれぞれ有する複数のトランジスタ群４１ａ〜４１
ｄと、各トランジスタ群のゲート信号PGTn0〜PGTn3，NG
Tp0〜NGTp3を生成するゲート信号生成回路４２とを有す
る。
【００３６】各トランジスタ群４１ａ〜４１ｄ内のPMOS
トランジスタおよびNMOSトランジスタの接続点はいずれ
もＩ／Ｏバッファ１１ａの出力端子に接続されている。
ゲート信号生成回路４２は、図４に詳細構成を示すよう
に、NANDゲートＧ１〜Ｇ６と、ＮＯＲゲートＧ７〜Ｇ９
と、インバータＩＶ１〜ＩＶ１９とを有する。
【００３７】各トランジスタ群４１ａ〜４１ｄ内のトラ
ンジスタのゲート端子にはそれぞれ、ゲート信号生成回
路４２の出力PGTn0〜PGTn3，NGTp0〜NGTp3が入力され
る。
【００３８】図５はアドレス信号Ａ１，Ａ６と制御信号
生成回路の出力PGTn0〜PGTn3，NGTp0〜NGTp3の論理図で
ある。図示のように、アドレス信号Ａ１，Ａ６がともに
ローレベルであれば、Ｉ／Ｏバッファ１１ａ内の３つの
トランジスタ群４１ａ，４１ｂ，４１ｃが動作し、Ｉ／
Ｏバッファ１１ａの駆動能力はDefaultの状態になる。
【００３９】また、アドレス信号Ａ１がハイレベルでＡ
６がローレベルであれば、Ｉ／Ｏバッファ１１ａ内の４
つのトランジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄが
動作し、Ｉ／Ｏバッファ１１ａの駆動能力は最大(Stron
g)の状態になる。
【００４０】また、アドレス信号Ａ１がローレベルで、
Ａ６がハイレベルであれば、Ｉ／Ｏバッファ１１ａ内の
２つのトランジスタ群４１ａ，４１ｂが動作する。この
場合はやや弱め(Weaker)の状態になる。
【００４１】また、アドレス信号Ａ１，Ａ６がともにハ
イレベルであれば、Ｉ／Ｏバッファ１１ａ内のトランジ
スタ群４１ａのみが動作し、Ｉ／Ｏバッファ１１ａの駆
動能力は最も弱い(Weakest)の状態になる。
【００４２】なお、図４および図５では、Ｉ／Ｏバッフ
ァ１１ａの内部構成を示したが、Ｉ／Ｏバッファ１１ｂ
も同様に構成されている。
【００４３】図６は、データストローブ信号（ＤＱＳ）
のトレース長をデータ信号（ＤＱ）に対して長くするこ
とによりＤＱＳ信号を遅延させ、そのトレース長に最適
なドライバの駆動能力でＤＱＳ信号を駆動した場合の、
Ｉ／Ｏバッファ１１ａ，１１ｂから出力されるＤＱＳと
ＤＱとのタイミングを示す図である。
【００４４】図示のように、本実施形態のメモリ１は、
ＤＱのデータ有効期間の中間付近でＤＱＳの論理が変化
するようなタイミングをもったＤＱとＤＱＳを出力す
る。
【００４５】このため、コントローラ２側では、ＤＱと
ＤＱＳの位相調整を特に行わなくても、ＤＱＳのエッジ
でＤＱを確実に取り込むことができる。
【００４６】上述した図３および図４では、Ｉ／Ｏバッ
ファ１１ａの内部構成を説明したが、Ｉ／Ｏバッファ１
１ｂも同様に構成されており、外部アドレス信号Ａ２，
Ａ５により、Ｉ／Ｏバッファ１１ｂの駆動能力が可変制
御される。
【００４７】このように、本実施形態では、メモリ１の
内部にて、ＤＱを出力するＩ／Ｏバッファ１１ａの駆動
能力とＤＱＳを出力するＩ／Ｏバッファ１１ｂの駆動能
力をそれぞれ独立に可変制御するため、一例として、ト
レース長を伸ばすなどすることにより、容易にＤＱのデ
ータ有効期間の中間付近でＤＱＳの論理が変化するよう
なタイミングでＤＱとＤＱＳを出力することができる。
したがって、メモリ１とデータのやり取りを行うコント
ローラ２側で、ＤＱとＤＱＳの複雑なタイミング調整を
行う必要がなくなり、コントローラ２の内部構成を簡略
化できる。
【００４８】また、本実施形態では、メモリ１のアドレ
スを指定する外部アドレス信号の一部を利用してＩ／Ｏ
バッファ１１ａ，１１ｂの駆動能力を設定するため、駆
動能力設定用の専用の端子を設けなくて済む。
【００４９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、データ信号を出力する第１の出力ドライバの駆動
能力とデータストローブ信号を出力する第２の出力ドラ
イバの駆動能力とをそれぞれ別個に制御できるようにし
たため、データ信号とデータストローブ信号を受信する
コントローラ側で複雑なタイミング調整を行う必要がな
くなり、コントローラ側の回路構成を簡略化できるとと
もに、コントローラ側でデータ信号を確実に受信できる
ようになる。
【図面の簡単な説明】
【図１】本発明に係るメモリシステムの一実施形態の概
略構成を示すブロック図。
【図２】アドレスラッチ回路１２ａの内部構成を示すブ
ロック図。
【図３】Ｉ／Ｏバッファの内部構成を示すブロック図。
【図４】ゲート信号生成回路の内部構成を示すブロック
図。
【図５】アドレス信号と制御信号生成回路の出力の論理
図。
【図６】Ｉ／Ｏバッファから出力されるデータストロー
ブ信号（ＤＱＳ）とデータ信号（ＤＱ）とのタイミング
を示す図。
【図７】JEDEC DDRにより定められている双方向のＤＱ
Ｓについて、ライト時とリード時のそれぞれにおけるデ
ータ取りこみタイミングを示す図。
【図８】データ有効期間の中間付近にＤＱＳの両エッジ
がくるようにタイミング調整を行う例を説明する図。
【図９】従来のメモリシステムの概略構成を示すブロッ
ク図。
【図１０】ＤＱ，ＤＱＳの信号波形図。
【符号の説明】
１ メモリ ２ コントローラ ３ 伝送線路 １１ａ，１１ｂ Ｉ／Ｏバッファ １２ａ，１２ｂ アドレスラッチ回路 ２１ａ，２１ｂ アドレスレシーバ ２２ａ，２２ｂ フリップフロップ ２４，２５ クロックトインバータ ２６，３０ インバータ ２７，３１ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸 山 圭 司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大 島 成 夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5M024 AA44 BB04 BB27 BB33 DD52 DD55 DD79 DD85 JJ03 PP01 PP02 PP03 PP07 PP10

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】基準クロック信号に同期したデータ信号
    と、このデータ信号のタイミングを規定するデータスト
    ローブ信号と、を出力する半導体集積回路において、 前記データ信号を出力する第１の出力ドライバと、 前記データストローブ信号を出力する第２の出力ドライ
    バと、 前記第１および第２の出力ドライバの駆動能力を個別に
    制御するドライバ制御回路と、を備えることを特徴とす
    る半導体集積回路。
  2. 【請求項２】前記第１および第２のドライバはそれぞ
    れ、複数のトランジスタを有し、 前記ドライバ制御回路は、前記第１および第２のドライ
    バのそれぞれについて、駆動するトランジスタの数を切
    り替えて駆動能力を制御することを特徴とする請求項１
    に記載の半導体集積回路。
  3. 【請求項３】前記第１の出力ドライバは、第１および第
    ２の基準電圧端子の間に直列接続されたPMOSトランジス
    タおよびNMOSトランジスタをそれぞれ有する複数の第１
    トランジスタ群を有し、 前記複数の第１トランジスタ群それぞれにおける前記PM
    OSトランジスタおよび前記NMOSトランジスタの接続点は
    いずれも、前記第１の出力ドライバの出力端子に接続さ
    れ、 前記第２の出力ドライバは、第１および第２の基準電圧
    端子の間に直列接続されたPMOSトランジスタおよびNMOS
    トランジスタをそれぞれ有する複数の第２トランジスタ
    群を有し、 前記複数の第２トランジスタ群それぞれにおける前記PM
    OSトランジスタおよび前記NMOSトランジスタの接続点は
    いずれも、前記第２の出力ドライバの出力端子に接続さ
    れ、 前記ドライバ制御回路は、前記複数の第１および第２ト
    ランジスタ群それぞれのオン・オフを切り替えて前記第
    １および第２の出力ドライバの駆動能力を制御すること
    を特徴とする請求項１または２に記載の半導体集積回
    路。
  4. 【請求項４】前記ドライバ制御回路は、第１のアドレス
    信号に基づいて前記第１の出力ドライバの駆動能力を制
    御し、第２のアドレス信号に基づいて前記第２の出力ド
    ライバの駆動能力を制御することを特徴とする請求項１
    〜３のいずれかに記載の半導体集積回路。
  5. 【請求項５】データの読み出し要求に応じて、指定され
    たアドレスに対応する前記データ信号と前記データスト
    ローブ信号とを出力する記憶装置と、 請求項１〜４のいずれかに記載の半導体集積回路と、 前記ドライバ制御回路に前記第１および第２のアドレス
    信号を供給するアドレス供給回路と、を備えることを特
    徴とする請求項１〜４のいずれかに記載のメモリシステ
    ム。
  6. 【請求項６】前記記憶装置は、DDR SDRAM（Double Data
    Rate Synchronous DRAM）であることを特徴とする請求
    項５に記載のメモリシステム。
JP2001278225A 2001-09-13 2001-09-13 半導体集積回路およびメモリシステム Pending JP2003085974A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001278225A JP2003085974A (ja) 2001-09-13 2001-09-13 半導体集積回路およびメモリシステム
US10/241,908 US6768691B2 (en) 2001-09-13 2002-09-12 Semiconductor integrated circuit and memory system
CNB021429642A CN1302481C (zh) 2001-09-13 2002-09-13 半导体集成电路以及存储***
KR10-2002-0055650A KR100483641B1 (ko) 2001-09-13 2002-09-13 반도체 집적 회로 및 메모리 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001278225A JP2003085974A (ja) 2001-09-13 2001-09-13 半導体集積回路およびメモリシステム

Publications (1)

Publication Number Publication Date
JP2003085974A true JP2003085974A (ja) 2003-03-20

Family

ID=19102628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001278225A Pending JP2003085974A (ja) 2001-09-13 2001-09-13 半導体集積回路およびメモリシステム

Country Status (4)

Country Link
US (1) US6768691B2 (ja)
JP (1) JP2003085974A (ja)
KR (1) KR100483641B1 (ja)
CN (1) CN1302481C (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005149696A (ja) * 2003-11-13 2005-06-09 Hynix Semiconductor Inc 半導体素子のデータ及びデータストローブのドライバストレングス制御回路
US6922372B2 (en) 2003-07-17 2005-07-26 Renesas Technology Corp. Synchronous semiconductor memory device having stable data output timing
JP2005322379A (ja) * 2004-05-10 2005-11-17 Hynix Semiconductor Inc データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置
JP2005346908A (ja) * 2004-06-03 2005-12-15 Samsung Electronics Co Ltd データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム
US7908507B2 (en) 2006-02-28 2011-03-15 Fujitsu Semiconductor Limited Apparatus and method for masking input of invalid data strobe signal

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
KR100927395B1 (ko) * 2003-04-29 2009-11-19 주식회사 하이닉스반도체 데이터 인 스트로브 신호 발생 장치
US7111111B2 (en) * 2003-07-08 2006-09-19 Broadcom Corporation Scheme for optimal settings for DDR interface
KR100550796B1 (ko) * 2003-12-11 2006-02-08 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 전송 장치 및 그 제어 방법
US7046066B2 (en) * 2004-06-15 2006-05-16 Via Telecom Co., Ltd. Method and/or apparatus for generating a write gated clock signal
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
KR100640156B1 (ko) * 2004-10-30 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
KR100673899B1 (ko) * 2005-03-02 2007-01-25 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
KR100670683B1 (ko) * 2005-03-31 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
US7574632B2 (en) * 2005-09-23 2009-08-11 Teradyne, Inc. Strobe technique for time stamping a digital signal
KR100738965B1 (ko) * 2006-03-07 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동기 모드 감지 회로 및 방법
WO2008023793A1 (fr) * 2006-08-24 2008-02-28 Panasonic Corporation Circuit intégré à semi-conducteur, système de mémoire et dispositif d'imagerie électronique
JP6835085B2 (ja) * 2016-06-07 2021-02-24 富士通オプティカルコンポーネンツ株式会社 光受信器、これを用いた光トランシーバ、及び光信号の受信制御方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4118804C2 (de) * 1990-06-08 1996-01-04 Toshiba Kawasaki Kk Serienzugriff-Speicheranordnung
KR100252048B1 (ko) * 1997-11-18 2000-05-01 윤종용 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
JPH11213665A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
KR100298583B1 (ko) * 1998-07-14 2001-10-27 윤종용 반도체메모리장치및그장치의데이터리드방법
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100303780B1 (ko) * 1998-12-30 2001-09-24 박종섭 디디알 에스디램에서의 데이터 우선 순위 결정 장치
US5978281A (en) * 1999-01-04 1999-11-02 International Business Machines Corporation Method and apparatus for preventing postamble corruption within a memory system
JP3180317B2 (ja) * 1999-02-09 2001-06-25 日本電気株式会社 半導体記憶装置
JP3719890B2 (ja) * 1999-11-30 2005-11-24 シャープ株式会社 半導体記憶装置
JP4113338B2 (ja) * 2001-04-10 2008-07-09 富士通株式会社 半導体集積回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6922372B2 (en) 2003-07-17 2005-07-26 Renesas Technology Corp. Synchronous semiconductor memory device having stable data output timing
JP2005149696A (ja) * 2003-11-13 2005-06-09 Hynix Semiconductor Inc 半導体素子のデータ及びデータストローブのドライバストレングス制御回路
JP2005322379A (ja) * 2004-05-10 2005-11-17 Hynix Semiconductor Inc データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置
JP2005346908A (ja) * 2004-06-03 2005-12-15 Samsung Electronics Co Ltd データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム
US7908507B2 (en) 2006-02-28 2011-03-15 Fujitsu Semiconductor Limited Apparatus and method for masking input of invalid data strobe signal

Also Published As

Publication number Publication date
US20030047757A1 (en) 2003-03-13
KR100483641B1 (ko) 2005-04-19
KR20030023565A (ko) 2003-03-19
CN1405776A (zh) 2003-03-26
US6768691B2 (en) 2004-07-27
CN1302481C (zh) 2007-02-28

Similar Documents

Publication Publication Date Title
JP4693089B2 (ja) 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法
US7079446B2 (en) DRAM interface circuits having enhanced skew, slew rate and impedance control
JP2003085974A (ja) 半導体集積回路およびメモリシステム
US5838630A (en) Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal
US8619492B2 (en) On-die termination circuit, memory device, memory module, and method of operating and training an on-die termination
EP1779517B1 (en) Digital frequency locked delay line
US20080164904A1 (en) Semiconductor memory device with ability to effectively adjust operation time for on-die termination
JP3922765B2 (ja) 半導体装置システム及び半導体装置
EP1903446A1 (en) Apparatus and method for controlling a memory interface
US8514639B2 (en) Semiconductor memory device and method for operating the same
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
JP2000021165A (ja) 集積回路装置
JPH11213666A (ja) 出力回路および同期型半導体記憶装置
US7994833B2 (en) Delay locked loop for high speed semiconductor memory device
JP4959264B2 (ja) メモリ制御装置
KR20080018135A (ko) 메모리 클록 신호를 전송하는 방법 및 회로
US7830733B2 (en) Devices, systems, and methods for independent output drive strengths
TW202307682A (zh) 記憶體裝置、記憶體系統以及操作記憶體裝置的方法
KR100560644B1 (ko) 클럭 동기회로를 구비하는 집적회로장치
JP5296451B2 (ja) メモリ制御回路並びにこれを組み込んだ半導体集積回路
US7773709B2 (en) Semiconductor memory device and method for operating the same
JP5113433B2 (ja) メモリコントローラ
KR100631952B1 (ko) Ｄｌｌ 회로의 출력신호 구동장치
JPH11144459A (ja) 半導体集積回路装置
JP2006277892A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080304