KR100562655B1 - 반도체 기억 소자의 동작 제한 필터 및 그 방법 - Google Patents

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Abstract

본원 발명은 반도체 기억 소자의 실제 동작 가능한 주파수의 범위를 설계된 최대 동작 주파수보다 낮게 제한할 수 있는 동작 제한 필터를 제공함에 목적이 있다.
본 발명의 동작 제한 필터는 외부 클럭을 버퍼링하여 내부 클럭으로 출력하기 위한 버퍼; 및 상기 내부 클럭을 이용하여 미리 설정된 동작 주파수 - 상기 미리 설정된 동작 주파수는 설계 최대 동작 주파수보다 낮음 - 보다 낮으면 제1 논리상태를 갖고, 높으면 제2 논리상태를 갖는 주파수 검출 신호를 출력하기 위한 주파수 판단 회로를 포함할 수 있다.
동작 제한 필터, 샘플링 펄스, 반도체 기억 소자, 임계 주파수

Description

반도체 기억 소자의 동작 제한 필터 및 그 방법{DRIVING LIMITATION FILTER IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}
도 1은 본 발명의 일실시예에 따른 반도체 기억 소자의 동작 제한 필터의 전체 구성도,
도 2는 본 발명에 따른 동작 제한 필터 내 단위 지연부의 일실시예 회로도,
도 3은 본 발명에 따른 동작 제한 필터 내 위상 검출부의 일실시예 회로도,
도 4는 본 발명에 따른 동작 제한 필터 내 샘플링 펄스 발생부의 일실시예 회로도,
도 5는 본 발명에 따른 동작 제한 필터 내 래치부의 일실시예 회로도,
도 6은 본 발명에 따른 동작 제한 필터 내 임계 주파수 검출부의 일실시예 회로도,
도 7은 본 발명에 따른 동작 제한 필터 내 인에이블 신호 발생부의 일실시예 회로도,
도 8은 본 발명에 따른 동작 제한 필터의 각부 파형도,
도 9는 본 발명에 따라 동작 제한 필터의 임계 주파수 내외에서의 시뮬레이션 파형도,
도 10은 본 발명에 따른 동작 제한 필터의 동작주파수가 데비에이션된 경우의 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 설명 *
110: 버퍼 120: 단위 지연부
130: 위상 검출부 140: 샘플링 펄스 발생부
150: 래치부 160: 임계 주파수 검출부
170: 인에이블 신호 발생부
본 발명은 반도체 기억 소자의 동작 제한 기술에 관한 것으로, 구체적으로는 반도체 기억 소자의 외부에서 인가되는 클럭의 동작 주파수가 소정 주파수 이상인 경우에 이를 차단하기 위한 기술에 관한 것이다.
반도체 기억 소자는 동일 용량의 제품이라 하더라도 처리 속도가 빠른 제품이 느린 제품보다 부가 가치가 높은 것이 현실이다. 그러나, 처리 속도가 빠른 제품을 요구하는 수요가 부족하여 시장이 형성되지 않으면 시장에서 지배적인 데이터 처리 속도를 갖는 제품으로 다운-그레이드(down-grade)하여 판매하게 된다. 이렇게 저렴하게 판매된 반도체 기억 소자는 더 높은 처리 속도에서도 동작이 가능하므로 처리 속도가 빠른 제품으로 전환되어 판매될 가능성이 있다. 예를 들어, 반도체 기억 소자 단품을 모듈로 제조하는 업체에서 이를 악용할 가능성이 있다.
상기와 같은 문제점을 해결하기 위하여 본원 발명은 반도체 기억 소자의 실제 동작 가능한 주파수의 범위를 설계된 최대 동작 주파수보다 낮게 제한할 수 있는 동작 제한 필터를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 동작 제한 필터는 외부 클럭을 버퍼링하여 내부 클럭으로 출력하기 위한 버퍼; 및 상기 내부 클럭을 이용하여 미리 설정된 동작 주파수 - 상기 미리 설정된 동작 주파수는 설계 최대 동작 주파수보다 낮음 - 보다 낮으면 제1 논리상태를 갖고, 높으면 제2 논리상태를 갖는 주파수 검출 신호를 출력하기 위한 주파수 판단 회로를 포함할 수 있다.
바람직하게는, 본 발명의 상기 주파수 판단 회로는, 상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하기 위한 단위 지연부; 상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하기 위한 위상 검출부; 상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하기 위한 샘플링 펄스 발생부; 상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호 를 출력하기 위한 래치부; 및 상기 위상 검출 래치 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하기 위한 임계 주파수 검출부를 포함할 수 있다.
바람직하게는, 본 발명의 외부에서 인가되는 명령에 따라 논리상태가 정해지는 인에이블 신호를 출력하기 위한 인에이블 신호 발생부를 더 포함하며, 상기 위상 검출 래치 신호와 상기 인에이블 신호가 논리 결합될 수 있다.
바람직하게는, 본 발명의 외부에서 인가되는 명령에 따라 논리상태가 정해지는 인에이블 신호를 출력하기 위한 인에이블 신호 발생부를 더 포함하며, 상기 주파수 검출 신호와 상기 인에이블 신호가 논리 결합될 수 있다.
또한, 본 발명의 동작 제한 필터링 방법은, 외부 클럭을 버퍼링하여 내부 클럭으로 출력하는 제1 단계; 및 상기 내부 클럭을 이용하여 미리 설정된 동작 주파수 - 상기 미리 설정된 동작 주파수는 설계 최대 동작 주파수보다 낮음 - 보다 낮으면 제1 논리상태를 갖고, 높으면 제2 논리상태를 갖는 주파수 검출 신호를 출력하는 제2 단계를 포함할 수 있다.
바람직하게는, 상기 제2 단계는, 상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하는 제3 단계; 상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하는 제4 단계; 상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하는 제5 단계; 상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호를 출력하는 제6 단계; 외부에서 인가되는 명령에 따라 논리 상태가 정해지는 인에이블 신호를 출력하는 제7 단계; 및 상기 위상 검출 래 치 신호와 상기 인에이블 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하는 제8 단계를 포함할 수 있다.
바람직하게는, 상기 제2 단계는, 상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하는 제3 단계; 상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하는 제4 단계; 상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하는 제5 단계; 상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호를 출력하는 제6 단계; 상기 위상 검출 래치 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하는 제7 단계; 외부에서 인가되는 명령에 따라 논리 상태가 정해지는 인에이블 신호를 출력하는 제8 단계; 및 상기 주파수 검출 신호와 상기 인에이블 신호가 논리 결합되어 동작을 제한할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들 이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 기억 소자의 동작 제한 필터의 전체 구성도이다.
본 발명의 일실시예에 따른 동작 제한 필터는 버퍼(110), 단위지연부(120), 위상검출부(130), 샘플링 펄스 발생부(140), 래치부(150), 임계주파수 검출부(160), 인에이블신호 발생부(170) 등을 포함할 수 있다. 이들 각부 구성에 대하여 상세하게 설명하면 다음과 같다.
버퍼(110)는 외부 클럭(clk)을 내부 클럭(clk2n)으로 버퍼링한다.
단위 지연부(120)는, 도 2에 도시된 바와 같이, 내부 클럭(clk2n)을 복수의 단위 지연 소자를 사용하여 순차적으로 지연되는 복수의 지연 클럭(clkd<0:5>)을 출력한다.
위상 검출부(130)는 내부 클럭(clk2n)의 라이징 에지에서 복수의 지연 클럭(clkd<0:5>)이 "L"상태이면 로우 레벨을 가지고, "H"상태이면 하이 레벨을 갖는 위상 검출 신호(PD<0:5>)를 출력한다.
샘플링 펄스 발생부(140)는 내부 클럭(clk2n)의 소정 위치에서 발생하는 플래그 신호를 출력한다. 예를 들어, 플래그 신호는 내부 클럭(clk2n)의 두번째 폴링 에지에서 발생하는 샘플링 펄스 신호(clk4np)일 수 있다.
래치부(150)는 플래그 신호(clk4np)가 인가되는 시점에서 위상 검출 신호(PD<0:5>)를 샘플링 및 래칭하여 위상 검출 래치 신호(PD_lat<0:5>)를 출력한다.
임계 주파수 검출부(160)는 위상 검출 래치 신호(PD_lat<0:5>)를 논리결합하여 당해 반도체 기억 소자에서 동작하지 않아야 하는 주파수를 검출하여 주파수 검출 신호(tCK_det)를 출력한다.
인에이블 신호 발생부(170)는 외부에서 인가되는 명령에 따라 본 발명의 동작 제한 필터를 인에이블시킬 수 있는 인에이블 신호(DET_en)를 출력한다.
도 2는 본 발명에 따른 동작 제한 필터 내 단위 지연부의 일실시예 회로도이다.
본 발명의 단위 지연부(120)는, 예를 들어, 직렬연결된 6개의 단위 지연 소자를 포함하여 구성할 수 있다. 즉, 제1 단위 지연 소자(211)는 인가되는 내부 클럭(clk2n)을 단위 지연 시간만큼 지연시켜 제1 지연 클럭(clkd<0>)을 출력하고, 제2 단위 지연 소자(212)는 제1 지연 클럭(clkd<0>)을 단위 지연 시간만큼 지연시켜 제2 지연 클럭(clkd<1>)을 출력하며, 제3 단위 지연 소자(213)는 제2 지연 클럭(clkd<1>)을 단위 지연 시간만큼 지연시켜 제3 지연 클럭(clkd<2>)을 출력하며, 제4 단위 지연 소자(214)는 제3 지연 클럭(clkd<2>)을 단위 지연 시간만큼 지연시켜 제4 지연 클럭(clkd<3>)을 출력하며, 제5 단위 지연 소자(215)는 제4 지연 클럭(clkd<3>)을 단위 지연 시간만큼 지연시켜 제5 지연 클럭(clkd<4>)을 출력하며, 제6 단위 지연 소자(216)는 제5 지연 클럭(clkd<4>)을 단위 지연 시간만큼 지연시켜 제6 지연 클럭(clkd<5>)을 출력한다. 도 8에 순차적으로 단위 지연 시간만큼 지연된 제1 내지 제6 지연 클럭(clkd<0:5>)이 도시되어 있다.
도 3은 본 발명에 따른 동작 제한 필터 내 위상 검출부의 일실시예 회로도이다.
본 발명의 위상 검출부는 도 3에 도시된 바와 같은 위상 검출기(130-1)를 개별 지연 클럭마다 구비한다. 즉, 도 3에 도시된 바와 같은 위상 검출기(130-1)를 복수개 병렬로 구비하여 내부 클럭(clk2n)의 라이징 에지에서 입력되는 개별 지연 클럭의 위상을 검출할 수 있다.
도 4는 본 발명에 따른 동작 제한 필터 내 샘플링 펄스 발생부의 일실시예 회로도이다.
본 발명의 샘플링 펄스 발생부(140)는 내부 클럭(clk2n)을 반전시킨 내부 반전 클럭을 직렬연결된 제1 및 제2 디플립플롭(412, 413)의 클럭으로 이용하여 내부 클럭의 두 번째 폴링 에지에서 샘플링 펄스 신호(clk4np)를 출력한다. 이 때, 샘플링 펄스 신호(clk4np)와 파워 업 신호(pwrup)를 입력으로 하는 제1 인버터(415), 인버터의 출력을 래칭하기 위한 래치(416), 제2 디플립플롭(413)과 래치(416)의 출력을 입력으로 하는 낸드 게이트(417), 낸드 게이트(417)의 출력을 반전시키기 위한 제2 인버터(418) 등의 구성은 제2 디플립플롭(413)으로부터 출력되는 신호가 지속적으로 출력되는 클럭 신호가 아니라 1회성의 펄스 신호가 되도록 하기 위하여 필요하다.
여기서, 반도체 기억 소자를 최대로 동작 가능한 주파수의 어느 범위까지 동 작시킬 것인가를 결정하는 것은 몇 개의 디플립플롭을 직렬연결시킬 것인가에 따라 정해진다. 즉, 도 4의 일실시예에 따르면 인버터(411)를 사용하여 내부 클럭을 반전시키고, 두개의 디플립플롭을 직렬연결시켰기 때문에 내부 클럭의 두 번째 폴링 에지에서 발생하는 샘플링 펄스 신호를 생성할 수 있다.
도 5는 본 발명에 따른 동작 제한 필터 내 래치부의 일실시예 회로도이다.
본 발명의 래치부는 도 5에 도시된 바와 같은 래치(150-1)를 위상 검출 신호마다 구비한다. 본 발명의 래치는, 도 5에 도시된 바와 같이, 외부에서 인가되는 파워 업 신호(pwrup)에 제어되고, 전원전압에 연결된 피모스 트랜지스터(511), 위상 검출 신호(PD)와 플래그 신호(clk4np)에 제어되고, 피모스 트랜지스터(511)의 드레인측과 접지전압(GND) 사이에 연결된 직렬연결된 복수의 엔모스 트랜지스터(512, 153), 피모스 트랜지스터(511)의 드레인측과 연결된 인버터(514) 및 인버터(514)의 출력에 제어되고, 피모스 트랜지스터(511)의 드레인측과 전원전압(VDD) 사이에 연결된 피모스 트랜지스터(515)를 포함한다.
즉, 도 5에 도시된 바와 같은 래치(150-1)를 복수개 병렬로 구비하여 샘플링 펄스 신호가 인가되는 시점에서 위상 검출 신호(PD)의 논리상태를 샘플링 및 래칭하여 위상 검출 래치 신호(PD_lat)를 출력한다.
도 6은 본 발명에 따른 동작 제한 필터 내 임계 주파수 검출부의 일실시예 회로도이다.
본 발명의 임계 주파수 검출부(160)는 위상 검출 래치 신호(PD_lat)를 적절히 논리 결합함으로써 당해 반도체 기억 소자에서 동작하지 않아야 하는 임계 주파수 이상에서는 "H"상태의 주파수 검출 신호를 출력하나, 임계 주파수 이하에서는 "L"상태의 주파수 검출 신호를 출력한다.
도 7은 본 발명에 따른 동작 제한 필터 내 인에이블 신호 발생부의 일실시예 회로도이다.
본 발명의 일실시예에 따른 인에이블 신호 발생부(170)는 외부에서 모드 레지스터 세트 명령(mrsp6)에 제어되는 인버터(711), 인버터(711)의 출력을 래칭하기 위한 래치(712), 래치(712)의 출력을 반전시키기 위한 인버터(713), 인버터(713)의 출력을 지연시키기 위한 지연기(714)를 포함한다.
인버터(711)는 초기에는 "L"인에이블되는 파워 업 신호(pwrup)에 제어되어 전원전압(VDD)을 출력하고, "H"인에이블되는 모드 레지스터 세트 명령(mrsp6)에 제어되어 접지전압(GND)을 출력한다. 래치(712)는 출력되는 접지전압(GND)을 반전시켜 "H"상태의 출력을 유지한다. 인버터(713)는 래치(712)로부터 출력되는 "H"상태를 반전시켜 "L"상태를 출력하고, 지연기(714)는 "L"상태를 지연시켜 인에이블 신호(DET_en)를 출력한다(도 8 참조).
한편, 인에이블 신호 발생부(170)로부터 출력되는 인에이블 신호(DET_en)는, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 도 1에 도시된 바와 같이, 임계 주파수 검출부(160)에 입력되어 처리될 수 있다. 또한, 인에이블 신호 발생부(170)로부터 출력되는 인에이블 신호(DET_en)는, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 임계 주파수 검출부(160)로부터의 출력과 논리 결합되어 처리될 수도 있다.
도 9는 본 발명에 따라 동작 제한 필터의 임계 주파수 내외에서의 시뮬레이션 파형도이다.
동작 주파수가 4 나노 초(ns)이면 "H"상태의 주파수 검출 신호(tCK_det)를 출력하는 반면, 동작 주파수가 5 나노 초(ns) 이상이면 "L"상태의 주파수 검출 신호(tCK_det)를 출력한다. 여기서, 도 9의 시뮬레이션 파형이 FF, TT, SS으로 구분되어 있는 바, FF는 클럭의 스큐가 "fast"인 경우이고, TT는 "typical"인 경우이며, SS는 "slow"인 경우를 의미한다.
도 10은 본 발명에 따른 동작 제한 필터의 동작주파수가 데비에이션된 경우의 시뮬레이션 파형도이다.
각각 주기가 tCK=4ns, 5ns인 동작 주파수의 로우 펄스 폭과 하이 펄스 폭에 5%의 데비에이션이 있는 경우에도 임계 주파수를 정확하게 구분하여 주파수 검출 신호(tCK-det)를 출력할 수 있음을 보여주고 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 미리 설정된 동작 주파수보다 더 높은 주파수에서는 반도체 기억 소자가 동작할 수 없도록 제한할 수 있는 효과가 있다. 부가적으로, 설계된 최대 동작 주파수로 동작하는 것이 아니라 미리 설정된 다른 동작 주파수 이내에서만 반도체 기억 소자가 동작되므로 경영상의 이익을 제고시킬 수도 있다.

Claims (11)

  1. 외부 클럭을 버퍼링하여 내부 클럭으로 출력하기 위한 버퍼; 및
    상기 내부 클럭을 이용하여 미리 설정된 동작 주파수 - 상기 미리 설정된 동작 주파수는 설계 최대 동작 주파수보다 낮음 - 보다 낮으면 제1 논리상태를 갖고, 높으면 제2 논리상태를 갖는 주파수 검출 신호를 출력하기 위한 주파수 판단 회로
    를 포함하는 동작 제한 필터.
  2. 제1항에 있어서, 상기 주파수 판단 회로는,
    상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하기 위한 단위 지연부;
    상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하기 위한 위상 검출부;
    상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하기 위한 샘플링 펄스 발생부;
    상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호를 출력하기 위한 래치부; 및
    상기 위상 검출 래치 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하기 위한 임계 주파수 검출부
    를 포함하는 동작 제한 필터.
  3. 제2항에 있어서,
    외부에서 인가되는 명령에 따라 논리상태가 정해지는 인에이블 신호를 출력하기 위한 인에이블 신호 발생부를 더 포함하며,
    상기 위상 검출 래치 신호와 상기 인에이블 신호를 논리 결합하여 상기 주파수 검출 신호를 생성하는 동작 제한 필터.
  4. 제2항에 있어서,
    외부에서 인가되는 명령에 따라 논리상태가 정해지는 인에이블 신호를 출력하기 위한 인에이블 신호 발생부를 상기 임계 주파수 검출부의 출력단에 더 포함하는 동작 제한 필터.
  5. 제3항 또는 제4항에 있어서, 상기 단위 지연부는,
    직렬연결된 복수의 단위 지연 소자를 포함하는 동작 제한 필터.
  6. 제3항 또는 제4항에 있어서, 상기 샘플링 펄스 발생부는,
    상기 내부 클럭을 반전시켜 내부 반전 클럭을 출력하기 위한 제1 인버터;
    상기 내부 반전 클럭을 클럭으로 입력받기 위한 직렬연결된 제1 및 제2 디플립플롭;
    하기 샘플링 펄스 신호와 외부에서 인가되는 파워 업 신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 출력을 래칭하기 위한 래치;
    상기 제2 디플립플롭과 상기 래치의 출력을 입력으로 하는 낸드 게이트;
    상기 낸드 게이트의 출력을 반전시키기 위한 제3 인버터;
    상기 제2 디플립플롭의 출력을 이용하여 펄스를 생성하기 위한 펄스생성기; 및
    상기 펄스생성기의 출력과 상기 제3 인버터의 출력을 인가받아 샘플링 펄스 신호를 출력하기 위한 노아게이트
    를 포함하는 동작 제한 필터.
  7. 제3항 또는 제4항에 있어서, 상기 래치부는
    외부에서 인가되는 파워 업 신호에 제어되고, 전원전압에 연결된 제1 피모스 트랜지스터;
    상기 위상 검출 신호와 상기 플래그 신호에 제어되고, 상기 제1 피모스 트랜 지스터의 드레인측과 접지전압 사이에 연결된 직렬연결된 제1 및 제2 엔모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인측과 연결된 인버터; 및
    상기 인버터의 출력에 제어되고, 상기 제1 피모스 트랜지스터의 드레인측과 상기 전원전압 사이에 연결된 제2 피모스 트랜지스터
    를 포함하는 동작 제한 필터.
  8. 제3항 또는 제4항에 있어서, 상기 인에이블 신호 발생부는,
    외부에서 모드 레지스터 세트 명령에 제어되는 제1 인버터;
    상기 제1 인버터의 출력을 래칭하기 위한 래치;
    상기 래치의 출력을 반전시키기 위한 제2 인버터; 및
    상기 제2 인버터의 출력을 지연시키기 위한 지연기
    를 포함하는 동작 제한 필터.
  9. 외부 클럭을 버퍼링하여 내부 클럭으로 출력하는 제1 단계; 및
    상기 내부 클럭을 이용하여 미리 설정된 동작 주파수 - 상기 미리 설정된 동작 주파수는 설계 최대 동작 주파수보다 낮음 - 보다 낮으면 제1 논리상태를 갖고, 높으면 제2 논리상태를 갖는 주파수 검출 신호를 출력하는 제2 단계
    를 포함하는 동작 제한 필터링 방법.
  10. 제9항에 있어서, 상기 제2 단계는,
    상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하는 제3 단계;
    상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하는 제4 단계;
    상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하는 제5 단계;
    상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호를 출력하는 제6 단계;
    외부에서 인가되는 명령에 따라 논리 상태가 정해지는 인에이블 신호를 출력하는 제7 단계; 및
    상기 위상 검출 래치 신호와 상기 인에이블 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하는 제8 단계
    를 포함하는 동작 제한 필터링 방법.
  11. 제9항에 있어서, 상기 제2 단계는,
    상기 내부 클럭을 순차적으로 지연되는 복수의 지연 클럭을 출력하는 제3 단계;
    상기 내부 클럭의 라이징 에지에서 상기 복수의 지연 클럭이 갖는 논리상태를 검출하여 대응되는 위상 검출 신호를 출력하는 제4 단계;
    상기 내부 클럭의 소정 위치에서 발생하는 플래그 신호를 출력하는 제5 단계;
    상기 플래그 신호가 인가되는 시점에서 상기 위상 검출 신호를 샘플링 및 래칭하여 위상 검출 래치 신호를 출력하는 제6 단계;
    상기 위상 검출 래치 신호를 논리 결합하여 상기 주파수 검출 신호를 출력하는 제7 단계;
    외부에서 인가되는 명령에 따라 논리 상태가 정해지는 인에이블 신호를 출력하는 제8 단계; 및
    상기 주파수 검출 신호와 상기 인에이블 신호가 논리 결합되어 동작을 제한하는 동작 제한 필터링 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800483B1 (ko) * 2006-09-06 2008-02-04 삼성전자주식회사 고주파수 동작을 위한 동기식 반도체 메모리 장치
KR100907928B1 (ko) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 반도체 메모리 장치
KR101003142B1 (ko) * 2009-05-11 2010-12-22 주식회사 하이닉스반도체 클럭 생성 회로 및 이를 포함하는 반도체 메모리 장치
CN101930790A (zh) * 2009-06-26 2010-12-29 扬智科技股份有限公司 数据存取***与其适应性频率信号控制器
US9240229B1 (en) 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11334291B2 (en) * 2020-03-31 2022-05-17 Nxp B.V. Method and apparatus for isolating a memory
US11127438B1 (en) * 2020-06-17 2021-09-21 Western Digital Technologies, Inc. Background interface training using secondary senses

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708624A (en) * 1996-11-27 1998-01-13 Monolithic System Technology, Inc. Method and structure for controlling internal operations of a DRAM array
JPH1174783A (ja) * 1997-06-18 1999-03-16 Mitsubishi Electric Corp 内部クロック信号発生回路、および同期型半導体記憶装置
US5973989A (en) * 1997-08-22 1999-10-26 Micron Technology, Inc. Method and apparatus for transmitting and receiving data at both the rising edge and the falling edge of a clock signal
JPH11120769A (ja) * 1997-10-13 1999-04-30 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH11213665A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
TW530207B (en) * 2000-09-05 2003-05-01 Samsung Electronics Co Ltd Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US6857066B2 (en) * 2001-11-16 2005-02-15 Intel Corporation Apparatus and method to identify the maximum operating frequency of a processor
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
US7287199B2 (en) * 2004-03-31 2007-10-23 Giga-Byte Technology Co., Ltd. Device capable of detecting BIOS status for clock setting and method thereof
US7321978B2 (en) * 2004-12-15 2008-01-22 Intel Corporation Overclock detection
KR100639617B1 (ko) * 2004-12-20 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR100638747B1 (ko) * 2004-12-28 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자의 클럭 생성 장치 및 방법
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버

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