KR100541815B1 - 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법 Download PDF

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Abstract

드라이버 스트렝쓰의 초기값을 플렉시블하게 세팅할 수 있는 데이터 출력회로를 구비한 반도체 메모리 장치가 개시된다. 데이터 출력 버퍼 및 데이터 출력 드라이버를 구비한 반도체 메모리 장치는, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 모드레지스터세트 코드에 응답하여 상기 세트된 초기 제어코드 값을 제어코드 값으로서 그대로 출력하거나 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 제어코드 세팅부와; 상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하고 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하여, 센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 얻어진 데이터 출력 버퍼의 가중 데이터 출력신호들이 상기 데이터 출력드라이버에 출력되도록 하는 드라이버 스트렝쓰 제어신호 발생부를 구비한다.
반도체 메모리 장치, 데이터 출력회로, 데이터 출력 드라이버, 드라이버 스트렝쓰

Description

반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법{data output circuit in semiconductor memory device and control method thereof}
도 1은 종래기술에 따른 드라이버 스트렝쓰 코드세팅 회로도
도 2는 통상적인 파워업 신호의 특성곡선을 보인 그래프도
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력회로를 보인 블록도
도 4는 도 3중 제1 세팅부의 구체회로도
도 5는 도 3중 제2 세팅부의 구체회로도
도 6은 도 3중 드라이버 스트렝쓰 제어신호 발생부의 구체회로도
도 7은 도 3중 데이터 출력버퍼의 구체회로도
도 8은 도 3중 데이터 출력드라이버의 구체회로도
도 9 및 도 10은 도 3에 따른 드라이버 스트렝쓰 제어관련 신호들의 논리 상태를 보인 테이블도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 출력 회로 및 데이터 출력 회로를 제어하는 방법에 관한 것이다.
일반적으로, 디램등과 같은 반도체 메모리 장치에는 선택된 메모리 셀로부터 나온 데이터를 칩의 외부로 출력하기 위한 데이터 출력 회로가 채용되어있다. 그러한 출력회로는 데이터 출력 버퍼 및 데이터 출력 드라이버를 포함하며, 대응되는 출력 부하(load)에 상응하여 적절한 전류 구동능력(current drivability)을 갖는 것이 필요해진다.
결국, 데이터 출력 드라이버의 드라이버 스트렝쓰(driver strength)는 고주파수 퍼포먼스를 제한하는 스큐(skew)를 최소화하기 위해 출력 부하에 적합하도록 디자인되어야 한다.
칩이 출하된 이후에도 유우저들은 상기 드라이버 스트렝쓰를 임의로 조절하기를 원한다. 따라서, 반도체 메이커들은 본 분야에서 잘 알려진 모드레지스터세트(MRS) 등과 같은 회로를 이용하여 데이터 출력 드라이버의 드라이버 스트렝쓰가 제어될 수 있도록 칩을 종종 설계하곤 한다.
도 1은 종래기술에 따른 드라이버 스트렝쓰 코드세팅 회로도이다. 데이터 출력 드라이버가 서로 독립적으로 제어되고 출력단을 공유하는 4개의 출력 드라이빙 유닛으로 구성되어 있고, 출력 드라이빙 유닛들의 사이즈 비를 1:1:2:4로 설정한 경우에, 2비트의 MRS 코드들을 이용하여 제어코드들(S0,S1)의 논리상태를 00,01,10,또는 11로 생성하는 것에 의해 데이터 출력 드라이버의 드라이버 스트렝 쓰(DS) 값을 풀(full), 1/2,1/4,1/8 의 4가지로 제어할 수 있다. 예를 들어, 제1 MRS 코드(MRS CODE 0)과 제2 MRS 코드(MRS CODE 1)의 논리 상태가 0,0으로 각기 인가되도록 하고, 세트 제어신호(PMRS_SET)가 하이 즉,"1"로 인가되게 하면, 도 1의 회로동작에 의해 상기 제어코드들(S0,S1)은 0,0으로 각기 생성된다. 또한, 제1 MRS 코드(MRS CODE 0)과 제2 MRS 코드(MRS CODE 1)의 논리 상태가 0,1로 각기 인가되도록 하고, 세트 제어신호(PMRS_SET)가 하이 즉,"1"로 인가되게 하면, 상기 제어코드 들(S0,S1)은 0,1로 각기 생성된다.
보다 구체적으로, 상기 제어코드 값(S0)을 생성하는 회로에서, 인버터(IN1)는 상기 제1 MRS 코드(MRS CODE 0)의 논리상태를 반전하여 패스 게이트(PG1)의 입력으로서 출력한다. 상기 패스 게이트(PG1)는 상기 세트 제어신호(PMRS_SET)가 1인 경우에만 상기 인버터(IN1)의 출력을 통과시킨다. 상기 패스 게이트(PG1)의 출력은 래치(L1)를 구성하는 인버터(IN3)에 의해 반전된 후 상기 제어코드(S0)의 출력으로서 나타난다.
도 1의 회로에서, 피형 모오스 트랜지스터(PM1)의 게이트에 인가되는 파워업(power up)신호(VCCH)는 도 2와 같이 전원전압(VCC)의 증가에 따라 로우 레벨에서 하이레벨로 천이되는 그래프(VCCH)특성을 가지므로, 상기 제어코드 들(S0,S1)은 초기에 0,0으로 세트된다. 즉, 파워업 신호(VCCH)가 로우로 되면 상기 피형 모오스 트랜지스터(PM1)가 턴온 되어 상기 래치(L1)의 입력단 즉, 인버터(IN3)의 입력은 하이상태로 되고, 인버터(IN3)의 출력은 로우가 되는 것이다. 그러므로, 상기 파워업 신호(VCCH)가 하이로 변화하더라도 상기 도 1의 회로에 서는 0,0이 상기 제어코드들(S0,S1)의 초기 값으로서 고정된다.
상기한 도 1의 회로에서는 2비트의 MRS 코드들을 인가하는 것에 의해 드라이버 스트렝쓰(DS) 값이 풀(full), 1/2,1/4,1/8 의 4가지로 제어될 수 있지만, 제조 시점에서는 상기 제어코드들(S0,S1)의 초기 값이 선택의 여지없이 하나의 값으로 고정되어 있음을 알 수 있다. 만약, 상기 제어코드들(S0,S1)의 초기 값을 01,10, 또는 11로 생성하려면, 도 1내의 초기화 설정에 관련된 회로를 변경하여야 한다. 결국, 반도체 메모리 장치를 제조하는데 필요한 제조 마스크를 변경해야 한다. 유우저의 다양한 요구에 부응하기 위해 제조 마스크를 변경하는 것은 제조 원가의 상승을 초래한다.
상기한 바와 같이 종래에는 드라이버 스트렝쓰의 초기 값이 하나로 고정되기 때문에 유우저들이 어플리케이션에 따라 드라이버 스트렝쓰의 초기 값을 서로 다르게 요구하는 경우 반도체 메모리 장치의 제조 마스크를 변경하여야 하는 문제점이 있어 왔다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 드라이버 스트렝쓰의 초기값을 플렉시블하게 세팅할 수 있는 데이터 출력회로를 구비한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 데이터 출력 드라이버의 드 라이버 스트렝쓰의 초기 값을 제조 마스크의 변경없이 다양하게 세팅할 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 유우저의 요구에 따라 드라이버 스트렝쓰의 초기값을 임의로 선택할 수 있도록 함과 아울러 외부의 제어에 의해 드라이버 스트렝쓰가 임으로 조절될 수 있도록 하는 반도체 메모리 장치 및 그에 따른 제어방법을 제공함에 있다.
본 발명의 또 다른 목적은 마스크의 변경 없이 퓨즈 프로그래밍에 의해, 설정된 드라이버 스트렝쓰 값들 중에서 임의의 하나를 초기 값으로 선택할 수 있도록 하는 드라이버 스트렝쓰 관련 초기값 세팅방법을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 구체화(embodiment)에 따라, 데이터 출력 버퍼 및 데이터 출력 드라이버를 구비한 반도체 메모리 장치는, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 모드레지스터세트 코드에 응답하여 상기 세트된 초기 제어코드 값을 제어코드 값으로서 그대로 출력하거나 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 제어코드 세팅부와; 상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하고 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하여, 센싱 출력 데이터가 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합되어 얻어진 가중 데이터 출력신호들이 상기 데이터 출력드라이버에 출력되도록 하는 드라이버 스트렝쓰 제어신호 발생부를 구비함을 특징으로 한다.
본 발명의 다른 구체화에 따른 반도체 메모리 장치는, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 외부의 제어에 응답하여 상기 세트된 초기 제어코드 값을 선택적으로 갱신하는 제어코드 세팅부;
상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하여 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하는 드라이버 스트렝쓰 제어신호 발생부;
센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 출력하는 데이터 출력버퍼; 및
서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 구비하며, 상기 가중 데이터 출력신호들에 응답하여 상기 복수의 출력 드라이빙 유닛들이 각기 선택적으로 동작함에 의해 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 데이터 출력 드라이버를 구비함을 특징으로 한다.
본 발명의 또 다른 구체화에 따라, 인가되는 가중 데이터 출력신호들에 응답하여 서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 가지며 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 데이터 출력 드라이버를 구비한 반도체 메모리 장치에서의 드라이버 스트렝쓰 제어방법은:
미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하는 단계와;
모드레지스터세트 코드의 상태가 상기 세트된 초기 제어코드 값과 일치할 경우에 상기 초기 제어코드 값을 제어코드 값으로서 그대로 출력하는 단계와;
상기 모드레지스터세트 코드의 상태가 상기 세트된 초기 제어코드 값과 다른 경우에 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 단계와;
상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하는 단계와;
센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 상기 데이터 출력드라이버로 제공하는 단계를 구비함을 특징으로 한다.
상기한 바와 같은 구성들에 따르면, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하므로, 마스크의 변경 없이도 유우저들이 원하는 초기 값을 플렉시블하게 설정한 후 칩을 출하할 수 있다.
이하에서는 본 발명에 따라, 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법에 관한 실시 예가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력회로를 보인 블록도이다. 도면을 참조하면, 메모리부(100), 데이터 출력버퍼(200), 데이터 출력 드라이버(300), 제어 코드 세팅부(400), 및 드라이버 스트렝쓰 제어신호 발생부(500)는 반도체 메모리 장치에 포함된다. 여기서, 상기 메모리부(100)를 제외한 도 3의 회로 블록들은 데이터 출력회로를 구성한다.
상기 제어코드 세팅부(400)는 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 외부의 제어에 응답하여 상기 세트된 초기 제어코드 값을 선택적으로 갱신한다.
상기 제어코드 세팅부(400)는 제1 세팅부(420)와 제2 세팅부(450)로 이루어지며, 상기 제1 세팅부(420)는 도 4에서 보여지는 바와 같이, 파워업 신호(VCCH)에 응답하는 제1 퓨즈(F1)의 프로그램 상태에 따라 상기 초기 제어코드 값의 일부를 형성하는 제1 초기 제어코드 신호(NO0,NO1)를 발생하는 제1 퓨즈 프로그램부(420-1)와, 상기 제1 초기 제어코드 신호(NO0,NO1)와 제1 모드레지스터 코드(MRS CODE 0)를 조합하여 제1 제어코드값(S0)을 출력하는 제1 제어코드값 발생부(420-2)를 포함한다.
상기 제2 세팅부(450)는 도 5에서 보여지는 바와 같이, 파워업 신호(VCCH)에 응답하는 제2 퓨즈(F2)의 프로그램 상태에 따라 상기 초기 제어코드 값의 나머지를 형성하는 제2 초기 제어코드 신호(NO2,NO3)를 발생하는 제2 퓨즈 프로그램부(450-1)와, 상기 제2 초기 제어코드 신호(NO2,NO3)와 제2 모드레지스터 코드(MRS CODE 1)를 조합하여 제2 제어코드값(S1)을 출력하는 제2 제어코드값 발생부(450-2)를 포함한다.
도 3에서, 상기 드라이버 스트렝쓰 제어신호 발생부(500)는 상기 제어코드 세팅부로부터 출력되는 제어코드 값(S0.S1)을 수신하여 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호(PDRVOi,PDRVHi,PDRVQi)를 발생한다.
상기 데이터 출력버퍼(200)는 메모리부(100)로부터 출력된 센싱 출력 데이터(DOIB)를 상기 복수의 드라이버 스트렝쓰 제어신호(PDRVOi,PDRVHi,PDRVQi)와 각기 조합하여 가중 데이터 출력신호들(DOKi,DOKBi)을 출력한다.
상기 데이터 출력 드라이버(300)는 도 8에 보여지는 바와 같이, 서로 독립적으로 제어되고 출력단(DQ)을 공유하는 복수의 출력 드라이빙 유닛을 구비하며, 상기 가중 데이터 출력신호들(DOKi,DOKBi)에 응답하여 상기 복수의 출력 드라이빙 유닛들이 각기 선택적으로 동작함에 의해 드라이버 스트렝쓰가 조절된 출력 데이터(DQ)를 상기 출력단으로 출력한다.
도 4는 도 3중 제1 세팅부(420)의 구체회로도로서, 제1 퓨즈 프로그램부(420-1)와 제1 제어코드값 발생부(420-2)로 구성된다.
상기 제1 퓨즈 프로그램부(420-1)는, 파워업 신호(VCCH)의 논리를 반전하는 인버터(300), 상기 인버터(300)의 출력에 응답하여 동작되는 피형 모오스 트랜지스 터(301), 상기 피형 모오스 트랜지스터(301)의 드레인에 일단이 연결되며 커팅 가능한 제1 퓨즈(F1), 상기 제1 퓨즈(F1)의 타단에 드레인이 연결되고 게이트로 상기 인버터(300)의 출력을 수신하는 엔형 모오스 트랜지스터(302), 상기 제1 퓨즈(F1)의 타단에 연결되어 상기 제1 퓨즈(F1)의 커팅 유무에 따른 논리를 반전하기 위한 인버터(304), 상기 인버터(304)의 출력에 게이트가 연결되고 상기 제1 퓨즈(F1)의 타단에 드레인이 연결된 엔형 모오스 트랜지스터(303), 상기 인버터(304)의 출력을 반전하여 제1 초기 제어코드 신호(NO0)로서 출력하는 인버터(305), 그리고 상기 인버터(305)의 출력을 반전하여 제1 초기 제어코드 신호(NO1)로서 출력하는 인버터(306)로 구성된다.
상기 제1 제어코드값 발생부(420-2)는, 상기 제1 초기 제어코드 신호(NO1)와 제1 모드레지스터 코드(MRS CODE 0)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(308), 세트 제어신호(PMRS_SET)에 응답하여 상기 낸드 게이트(308)의 출력을 전송하는 패스 게이트(310), 상기 세트 제어신호(PMRS_SET)의 논리를 반전하는 인버터(311), 인버터들(314,315)로 구성되어 상기 패스 게이트(310)의 출력을 래치하는 인버터 래치(L10), 파워업 신호(VCCH)의 논리를 반전하기 위한 인버터(316), 상기 인버터(316)의 출력에 응답하여 상기 인버터(315)의 출력노드를 그라운드에 동작적으로 연결하기 위한 엔형 모오스 트랜지스터(324), 상기 인버터 래치(L10)의 출력과 상기 제1 초기 제어코드 신호(NO1)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(317), 상기 제1 초기 제어코드 신호(NO0)와 제1 모드레지스터 코드(MRS CODE 0)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(309), 세트 제어신호(PMRS_SET)에 응답하여 상기 낸드 게이트(309)의 출력을 전송하는 패스 게이트(312), 상기 세트 제어신호(PMRS_SET)의 논리를 반전하는 인버터(313), 인버터들(319,320)로 구성되어 상기 패스 게이트(312)의 출력을 래치하는 인버터 래치(L11), 파워업 신호(VCCH)에 응답하여 상기 인버터 래치(L11)의 입력단을 전원전압 레벨로 홀딩하는 피형 모오스 트랜지스터(318), 상기 인버터 래치(L11)의 출력과 상기 제1 초기 제어코드 신호(NO0)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(321), 그리고 상기 낸드 게이트(317)의 출력과 상기 낸드 게이트(321)의 출력을 낸드 게이팅하여 제1 제어코드값(S0)을 출력하는 낸드 게이트(323)로 구성된다.
도 5는 도 3중 제2 세팅부(450)의 구체회로도로서, 제2 퓨즈 프로그램부(450-1)와 제2 제어코드값 발생부(450-2)로 구성된다.
상기 제2 퓨즈 프로그램부(450-1)는, 파워업 신호(VCCH)의 논리를 반전하는 인버터(400), 상기 인버터(400)의 출력에 응답하여 동작되는 피형 모오스 트랜지스터(401), 상기 피형 모오스 트랜지스터(401)의 드레인에 일단이 연결되며 커팅 가능한 제2 퓨즈(F2), 상기 제2 퓨즈(F2)의 타단에 드레인이 연결되고 게이트로 상기 인버터(400)의 출력을 수신하는 엔형 모오스 트랜지스터(402), 상기 제2 퓨즈(F2)의 타단에 연결되어 상기 제2 퓨즈(F2)의 커팅 유무에 따른 논리를 반전하기 위한 인버터(404), 상기 인버터(404)의 출력에 게이트가 연결되고 상기 제2 퓨즈(F2)의 타단에 드레인이 연결된 엔형 모오스 트랜지스터(403), 상기 인버터(404)의 출력을 반전하여 제2 초기 제어코드 신호(NO2)로서 출력하는 인버터(405), 그리고 상기 인 버터(405)의 출력을 반전하여 제2 초기 제어코드 신호(NO3)로서 출력하는 인버터(406)로 구성된다.
상기 제2 제어코드값 발생부(450-2)는, 상기 제2 초기 제어코드 신호(NO3)와 제2 모드레지스터 코드(MRS CODE 1)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(408), 세트 제어신호(PMRS_SET)에 응답하여 상기 낸드 게이트(408)의 출력을 전송하는 패스 게이트(410), 상기 세트 제어신호(PMRS_SET)의 논리를 반전하는 인버터(411), 인버터들(414,415)로 구성되어 상기 패스 게이트(410)의 출력을 래치하는 인버터 래치(L20), 파워업 신호(VCCH)의 논리를 반전하기 위한 인버터(416), 상기 인버터(416)의 출력에 응답하여 상기 인버터(415)의 출력노드를 그라운드에 동작적으로 연결하기 위한 엔형 모오스 트랜지스터(424), 상기 인버터 래치(L20)의 출력과 상기 제2 초기 제어코드 신호(NO3)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(417), 상기 제2 초기 제어코드 신호(NO2)와 제2 모드레지스터 코드(MRS CODE 1)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(409), 세트 제어신호(PMRS_SET)에 응답하여 상기 낸드 게이트(409)의 출력을 전송하는 패스 게이트(412), 상기 세트 제어신호(PMRS_SET)의 논리를 반전하는 인버터(413), 인버터들(419,420)로 구성되어 상기 패스 게이트(412)의 출력을 래치하는 인버터 래치(L21), 파워업 신호(VCCH)에 응답하여 상기 인버터 래치(L21)의 입력단을 전원전압 레벨로 홀딩하는 피형 모오스 트랜지스터(418), 상기 인버터 래치(L21)의 출력과 상기 제2 초기 제어코드 신호(NO2)를 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(421), 그리고 상기 낸드 게이트(417)의 출력과 상기 낸드 게이트(421)의 출력을 낸드 게이팅하여 제2 제어코드값(S1)을 출력하는 낸드 게이트(423)로 구성된다.
도 6은 도 3중 드라이버 스트렝쓰 제어신호 발생부(500)의 구체회로도이다. 도면을 참조하면, 상기 드라이버 스트렝쓰 제어신호 발생부(500)는, 상기 제1,2 제어코드값(S0,S1)을 낸드 게이팅하여 드라이버 스트렝쓰 제어신호(PDRVOB)를 생성하는 낸드 게이트(501), 상기 제1,2 제어코드값(S0,S1)을 노아 게이팅하여 드라이버 스트렝쓰 제어신호(PDRVHB)를 생성하는 노아 게이트(503), 상기 제2 제어코드값(S1)의 논리를 반전하여 드라이버 스트렝쓰 제어신호(PDRVQB)를 생성하는 인버터(505), 상기 낸드 게이트(501)의 출력을 반전하여 드라이버 스트렝쓰 제어신호(PDRVOE)를 생성하는 인버터(502), 상기 노아 게이트(503)의 출력을 반전하여 드라이버 스트렝쓰 제어신호(PDRVHE)를 생성하는 인버터(504), 그리고 상기 인버터(505)의 출력을 반전하여 드라이버 스트렝쓰 제어신호(PDRVQE)를 생성하는 인버터(506)로 구성된다.
도 7은 도 3중 데이터 출력버퍼(200)의 구체회로도이다. 상기 데이터 출력버퍼(200)는, 제1 출력버퍼부(200-1)와 제2 출력버퍼부(200-2)로 구성된다. 상기 제1 출력버퍼부(200-1)는, 리드 코멘드 관련신호(PTRST)와 센싱 출력 데이터(DOIB)를 수신하여 낸드 응답을 생성하는 낸드 게이트(610), 상기 낸드 게이트(610)의 출력과 데이터 출력클럭(CLKDQ)을 수신하여 낸드 응답을 생성하는 낸드 게이트(611), 상기 낸드 게이트(610)의 출력과 데이터 상보 출력클럭(CLKDQB)을 수신하여 노아 응답을 생성하는 노아 게이트(612), 상기 낸드 게이트(611)의 출력에 제어되는 피 형 모오스 트랜지스터(613), 상기 피형 모오스 트랜지스터(613)의 드레인에 드레인이 연결되고 상기 노아 게이트(612)의 출력에 제어되는 엔형 모오스 트랜지스터(614), 상기 엔형 모오스 트랜지스터(614)의 드레인에 나타난 출력을 래치하여 가중 데이터 출력신호(DOK)로서 출력하는 인버터 래치(L30), 상기 엔형 모오스 트랜지스터(614)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVOB)를 수신하여 낸드 응답을 생성하고 이를 가중 데이터 출력신호(DOKO)로서 출력하는 낸드 게이트(617), 상기 엔형 모오스 트랜지스터(614)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVQB)를 수신하여 낸드 응답을 생성하고 이를 가중 데이터 출력신호(DOKQ)로서 출력하는 낸드 게이트(618), 및 상기 엔형 모오스 트랜지스터(614)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVHB)를 수신하여 낸드 응답을 생성하고 이를 가중 데이터 출력신호(DOKH)로서 출력하는 낸드 게이트(619)로 구성된다.
상기 제2 출력버퍼부(200-2)는, 리드 코멘드 관련신호(PTRST)와 센싱 출력 데이터(DOIB)를 수신하여 낸드 응답을 생성하는 낸드 게이트(620), 상기 낸드 게이트(620)의 출력과 데이터 출력클럭(CLKDQ)을 수신하여 낸드 응답을 생성하는 낸드 게이트(621), 상기 낸드 게이트(620)의 출력과 데이터 상보 출력클럭(CLKDQB)을 수신하여 노아 응답을 생성하는 노아 게이트(622), 상기 낸드 게이트(621)의 출력에 제어되는 피형 모오스 트랜지스터(623), 상기 피형 모오스 트랜지스터(623)의 드레인에 드레인이 연결되고 상기 노아 게이트(622)의 출력에 제어되는 엔형 모오스 트랜지스터(624), 상기 엔형 모오스 트랜지스터(624)의 드레인에 나타난 출력을 래치 하여 가중 데이터 출력신호(DOKB)로서 출력하는 인버터 래치(L31), 상기 엔형 모오스 트랜지스터(624)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVOE)를 수신하여 노아 응답을 생성하고 이를 가중 데이터 출력신호(DOKBO)로서 출력하는 노아 게이트(627), 상기 엔형 모오스 트랜지스터(624)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVQE)를 수신하여 노아 응답을 생성하고 이를 가중 데이터 출력신호(DOKBQ)로서 출력하는 노아 게이트(628), 상기 엔형 모오스 트랜지스터(624)의 드레인에 나타난 출력과 드라이버 스트렝쓰 제어신호(PDRVHE)를 수신하여 노아 응답을 생성하고 이를 가중 데이터 출력신호(DOKBH)로서 출력하는 노아 게이트(629)로 구성된다.
도 8은 도 3중 데이터 출력드라이버(300)의 구체회로도이다. 데이터 출력드라이버(300)는 서로 독립적으로 제어되고 출력단(DQ)을 공유하는 4개의 출력 드라이빙 유닛으로 이루어져 있다. 4개의 출력 드라이빙 유닛은 풀업 및 풀다운 동작을 위한 복수의 피형 및 엔형 트랜지스터들(P1-P4,N1-N4)로 구성되어 있다. 여기서, 제어코드들(S0,S1)의 조합에 의해 드라이버 스트렝쓰를 풀, 1/2,1/4,1/8로 조절하기 위해, PMOS 트랜지스터 P1,P2,P3,P4의 사이즈는 P1=wp1, P2=wp1, P3=2wp1, P4=4wp1으로 각기 설정되고, NMOS 트랜지스터 N1,N2,N3,N4의 사이즈는 N1=wn1, N2=wn1, N3=2wn1, N4=4wn1으로 각기 설정된다.
이하에서는 본 발명의 실시예에 따라 드라이버 스트렝쓰의 초기화값이 어떻게 플렉시블하게 세팅되는 지가 설명될 것이다.
다시 도 3으로 돌아가서, 데이터 출력 드라이버(300)의 드라이버 스트렝쓰 값이 4개의 값 즉, 풀, 1/2,1/4,1/8 으로 분류되는 경우에 도 8의 4개의 출력 드라이빙 유닛은 트랜지스터의 사이즈 설정비에 의해 1/8,1/8,1/4,1/2의 구동용량을 각기 갖는다. 즉, 피형 및 엔형 모오스 트랜지스터들(P1,N1)로 이루어진 출력 드라이빙 유닛은 1/8로, 피형 및 엔형 모오스 트랜지스터들(P2,N2)로 이루어진 출력 드라이빙 유닛은 1/8로, 피형 및 엔형 모오스 트랜지스터들(P3,N3)로 이루어진 출력 드라이빙 유닛은 1/4로, 및 피형 및 엔형 모오스 트랜지스터들(P4,N4)로 이루어진 출력 드라이빙 유닛은 1/2로 각기 구동용량이 나뉘어진다.
따라서, 도 8내의 4개의 출력 드라이빙 유닛이 모두 동작되는 경우에, 드라이버 스트렝쓰 값은 1/8 + 1/8 + 1/4 + 1/2 = 1(풀)이 됨을 알 수 있다. 또한, 피형 및 엔형 모오스 트랜지스터들(P4,N4)로 이루어진 출력 드라이빙 유닛만이 동작되는 경우에 드라이버 스트렝쓰의 값은 1/2이 된다.
드라이버 스트렝쓰의 초기 설정값을 풀로 설정하기 위해서는 도 4 및 도 5내의 제1,2 퓨즈들(F1,F2)은 모두 커팅되지 않으며, 드라이버 스트렝쓰의 초기 설정값을 1/8로 설정하기 위해서는 상기 퓨즈들(F1,F2)는 모두 레이저 빔등과 같은 광원으로 모두 커팅된다. 또한, 드라이버 스트렝쓰의 초기 설정값을 1/2로 설정하기 위해서는 상기 퓨즈들(F1,F2)중에서 제1 퓨즈(F1)만이 커팅되고 제2 퓨즈(F2)는 커팅되지 않는다. 드라이버 스트렝쓰의 초기 설정값을 1/4로 설정하기 위해서는 상기 퓨즈들(F1,F2)중에서 제2 퓨즈(F2)만이 커팅되고 제1 퓨즈(F1)는 커팅되지 않는다.
도 9의 논리 테이블에는 상기 제1,2 퓨즈들(F1,F2)의 커팅 유무에 따라 생성되는 제어코드들(S0,S1)의 논리 상태가 나타나 있다. 도 4 및 도 5를 함께 참조 하면, 상기 파워업 신호(VCCH)가 로우로 되는 초기 상태에서는 래치들(L10,L20)의 출력은 하이로 되고, 래치(L11,L21)의 출력은 로우로 되어 있다.
도 4의 제1 퓨즈(F1)가 커팅되지 않은 경우에 제1 초기 제어코드 신호(NO0)는 파워업 신호(VCCH)가 하이상태일 때 논리 "HIGH"(1)로서 출력된다. 왜냐하면, 상기 파워업 신호(VCCH)가 로우에서 하이로 바뀌면 피형 모오스 트랜지스터(301)가 턴온되어 제1 퓨즈(F1)를 통해 인버터(304)의 입력노드는 하이로 되기 때문이다. 따라서, 제1 초기 제어코드 신호(NO1)는 논리 "LOW"(0)로 출력된다. 마찬가지로, 도 5내의 제2 퓨즈(F2)가 커팅되지 않은 경우에 제2 초기 제어코드 신호(NO2)는 파워업 이후에 논리 H가 되고 제2 초기 제어코드 신호(NO3)는 논리 L이 된다.
한편, 제1 퓨즈(F1)가 커팅된 경우에 제1 초기 제어코드 신호(NO0)는 파워업 신호(VCCH)가 하이상태일 때 논리 "LOW"(0)로 출력된다. 왜냐하면, 상기 파워업 신호(VCCH)가 로우에서 하이로 바뀌면 피형 모오스 트랜지스터(301)가 턴온되어도 제1 퓨즈(F1)가 커팅되어 있기 때문에 인버터(304)의 입력노드는 로우로 되기 때문이다. 따라서, 제1 초기 제어코드 신호(NO1)는 논리 "H"(1)로서 출력된다. 마찬가지로, 도 5내의 제2 퓨즈(F2)가 커팅된 경우에 제2 초기 제어코드 신호(NO2)는 파워업 이후에 논리 L가 되고 제2 초기 제어코드 신호(NO3)는 논리 H가 된다. 도 9에서 퓨즈 커팅의 인덱스에서 "0"은 퓨즈 노컷팅, "1"은 퓨즈 커팅을 가리킨다.
퓨즈들의 커팅에 의한 내부 프로그래밍에 의해, 도 4 및 도 5에서 출력되는 제어코드들(S0,S1)의 논리는 도 4 및 도 5내의 제1,2 제어코드값 발생부(420-2,450-2))의 논리적 동작에 의해 MRS 코드의 입력시와 마찬가지로 도 9의 테이블에 도시된 바와 같이 00,01,10,11중의 하나로 세팅된다. 예를 들어, 도 4에서 제1 퓨즈(F1)가 노컷팅 이면 상기 제1 초기 제어코드 신호(NO0)는 H로, 상기 제1 초기 제어코드 신호(NO1)는 L로 되므로, 상기 제1 제어코드값 발생부(420-2)내의 낸드 게이트(317)와 낸드 게이트(321)의 출력은 모두 H로 되어, 낸드 게이트(323)의 출력인 코드(S0)는 0(로우)이 된다. 그러나, 상기 제1 퓨즈(F1)가 커팅되면 상기 제1 초기 제어코드 신호(NO0)는 L로, 상기 제1 초기 제어코드 신호(NO1)는 H로 되므로, 상기 제1 제어코드값 발생부(420-2)내의 낸드 게이트(317)와 낸드 게이트(321)의 출력은 각기 L,H로 되어, 낸드 게이트(323)의 출력인 코드(S0)는 1(하이)이 된다.
퓨즈 프로그래밍에 의해 도 9의 테이블에 나타난 논리 상태로 생성된 상기 제어코드들(S0,S1)은 도 6에 도시된 드라이버 스트렝쓰 제어신호 발생부(500)에 인가된다. 상기 드라이버 스트렝쓰 제어신호 발생부(500)는 상기 제어코드들(S0,S1)를 논리 조합하여 도 10에 도시된 바와 같은 테이블의 논리 상태를 갖는 복수의 드라이버 스트렝쓰 제어신호를 생성한다. 예를 들어, 퓨즈들이 노커팅되어 상기 제어코드들(S0,S1)이 모두 00으로 인가되는 경우에 낸드 게이트(501),노아 게이트(503), 및 인버터(505)의 출력은 모두 H가 되고, 인버터들(502,504,506)의 출력은 모두 L이 된다. 따라서, 제어코드들(S0,S1)이 모두 00인 경우에, 도 10에서 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB)는 H로, 드라이버 스트렝쓰 제어신호(PDRVOE,PDRVQE,PDRVHE)는 L로 표시되어 있다.
한편, 퓨즈들이 커팅되어 상기 제어코드들(S0,S1)이 모두 11로 인가되는 경우에 낸드 게이트(501),노아 게이트(503), 및 인버터(505)의 출력은 모두 L가 되 고, 인버터들(502,504,506)의 출력은 모두 H이 된다. 따라서, 제어코드들(S0,S1)이 모두 00인 경우에, 도 10에서 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB)는 L로, 드라이버 스트렝쓰 제어신호(PDRVOE,PDRVQE,PDRVHE)는 H로 표시되어 있다.
도 10에서 보여지는 바와 같이 생성된 복수의 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB,PDRVOE,PDRVQE,PDRVHE)는 도 7에 보여지는 데이터 출력버퍼(200)내의 제1 출력버퍼부(200-1)와 제2 출력버퍼부(200-2)에 인가된다. 상기 데이터 출력버퍼(200)는 센싱 출력 데이터(DOIB)를 상기 복수의 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB,PDRVOE,PDRVQE,PDRVHE)와 각기 조합하여 가중 데이터 출력신호들(DOK,DOKO,DOKQ,DOKH,DOKB,DOKBO,DOKBQ,DOKBH)을 출력한다. 예컨대, 센싱 출력 데이터(DOIB)의 논리상태에 따라 도 7의 엔형 모오스 트랜지스터들(614,624)의 드레인 노드가 논리 H로서 나타나고, 제어코드들(S0,S1)이 모두 00인 경우라면, 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB)는 H로, 드라이버 스트렝쓰 제어신호(PDRVOE,PDRVQE,PDRVHE)는 L로 인가되므로, 가중 데이터 출력신호들(DOK,DOKO,DOKQ,DOKH,DOKB,DOKBO,DOKBQ,DOKBH)은 모두 L로 출력된다. 이에 따라, 도 8의 데이터 출력 드라이버(300)를 구성하는 트랜지스터들 중 피형 모오스 트랜지스터들(P1-P4)만이 모두 풀업 동작상태로 구동되어 드라이버 스트렝쓰는 풀로 된다. 이 경우에 출력 데이터(DQ)는 1이 된다. 한편, 센싱 출력 데이터(DOIB)의 논리상태에 따라 도 7의 엔형 모오스 트랜지스터들(614,624)의 드레인 노드가 논리 L로서 나타나고, 제어코드들(S0,S1)이 모두 00인 경우라면, 가중 데이터 출력신호들(DOK,DOKO,DOKQ,DOKH,DOKB,DOKBO,DOKBQ,DOKBH)은 모두 H로 출력된다. 이에 따라, 도 8의 데이터 출력 드라이버(300)를 구성하는 트랜지스터들 중 엔형 모오스 트랜지스터들(N1-N4)만이 모두 풀다운 동작상태로 구동되어 드라이버 스트렝쓰는 풀로 된다. 이 경우에 출력 데이터(DQ)는 0이 된다.
센싱 출력 데이터(DOIB)의 논리상태에 따라 도 7의 엔형 모오스 트랜지스터들(614,624)의 드레인 노드가 논리 H로서 나타나고, 제어코드들(S0,S1)이 모두 11인 경우라면, 드라이버 스트렝쓰 제어신호(PDRVOB,PDRVQB,PDRVHB)는 L로, 드라이버 스트렝쓰 제어신호(PDRVOE,PDRVQE,PDRVHE)는 H로 인가되므로, 가중 데이터 출력신호들(DOK,DOKO,DOKQ,DOKH,DOKB,DOKBO,DOKBQ,DOKBH)은 L,H,H,H,L,L,L,L 로 출력된다. 이에 따라, 도 8의 데이터 출력 드라이버(300)를 구성하는 트랜지스터들 중 피형 모오스 트랜지스터(P1)만이 풀업 동작상태로 구동되어 드라이버 스트렝쓰는 1/8로 된다. 이 경우에 출력 데이터(DQ)는 1이 된다. 한편, 센싱 출력 데이터(DOIB)의 논리상태에 따라 도 7의 엔형 모오스 트랜지스터들(614,624)의 드레인 노드가 논리 L로서 나타나고, 제어코드들(S0,S1)이 모두 11인 경우라면, 가중 데이터 출력신호들(DOK,DOKO,DOKQ,DOKH,DOKB,DOKBO,DOKBQ,DOKBH)은 H,H,H,H,H,L,L,L로 출력된다. 이에 따라, 도 8의 데이터 출력 드라이버(300)를 구성하는 트랜지스터들 중 엔형 모오스 트랜지스터(N1)만이 풀다운 동작상태로 구동되어 드라이버 스트렝쓰는 1/8로 된다. 이 경우에 출력 데이터(DQ)는 0이 된다.
결국, 제1,2 퓨즈들(F1,F2)의 커팅 동작에 따라, MRS 코드의 인가 전에 초기적으로 설정되는 드라이버 스트렝쓰의 값이 4개 중에서 임의의 하나로 세팅됨을 알 수 있다.
한편, 선택적 내부 프로그래밍에 의해 임의의 드라이버 스트렝쓰 값이 세트된 후에, 모드레지스터 세트 명령을 외부에서 인가하면, 본 발명의 회로동작에 의거하여 상기 세트된 초기 제어코드 값은 선택적으로 갱신된다. 그러므로, 드라이버 스트렝쓰를 조절하는데 있어서 퓨즈 옵션에 의해 임의의 하나가 선택이 가능함은 물론, 모드레지스터 세트에 의해 다시 임의의 하나로 선택이 가능하다.
모드 레지스터 세트 회로는 동기 타입의 DRAM(SDRAM)등과 같은 반도체 메모리 소자에 흔히 채용되어 있다. 모드 레지스터 세트신호에 응답하여 버스트 길이(burst length) 신호를 발생하는 모드 레지스터의 예는 1999년 7월 13일자로 발행된 미국특허 제 5,923,595호에 개시되어 있으며, 다양한 동작 모드들을 세팅하기 위한 모드 레지스터의 예는 1999년 12월 7일자로 발행된 미국특허 제5,999,483호에 개시되어 있다. 본 실시 예의 경우에도, 상기 모드레지스터세트 코드들(MRS0,MRS1)은 버스트 길이 신호 등과 같이 규정된 모드 레지스터 코드가 아닌 미사용 코드들을 사용함에 의해 생성될 수 있다.
상술한 본 발명의 예에 따르면, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트할 수 있으므로, 마스크의 변경 없이도 유우저들이 원하는 초기 값을 플렉시블하게 설정하는 것이 가능해진다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 드라이버 스트렝쓰의 값들이나 데이터 출력 드라이버내의 출력 드라이빙 유닛의 개수 및 풀업 및 풀 다운 구동의 제어방법을 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다.
상술한 바와 같이, 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하는 본 발명에 따르면, 마스크의 변경 없이도 유우저들이 원하는 초기 값을 플렉시블하게 설정할 수 있는 효과가 있다. 따라서, 제조공정 중에서 초기 값 변경에 관련된 마스크 리비젼이 생략되어 제조 원가가 절감되므로 제품 경쟁력이 높아지는 장점이 있다.

Claims (21)

  1. 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 외부의 제어에 응답하여 상기 세트된 초기 제어코드 값을 선택적으로 갱신하는 제어코드 세팅부;
    상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하여 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하는 드라이버 스트렝쓰 제어신호 발생부;
    센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 출력하는 데이터 출력버퍼; 및
    서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 구비하며, 상기 가중 데이터 출력신호들에 응답하여 상기 복수의 출력 드라이빙 유닛들이 각기 선택적으로 동작함에 의해 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 데이터 출력 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어코드 세팅부의 상기 선택적 내부 프로그래밍은 퓨즈 옵션에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어코드 세팅부의 상기 외부의 제어는 모드레지스터세트 명령임을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제어코드 세팅부는,
    파워업 신호에 응답하는 제1 퓨즈의 프로그램 상태에 따라 상기 초기 제어코드 값의 일부를 형성하는 제1 초기 제어코드 신호를 발생하는 제1 퓨즈 프로그램부와, 상기 제1 초기 제어코드 신호와 제1 모드레지스터 코드를 조합하여 제1 제어코드값을 출력하는 제1 제어코드값 발생부를 포함하는 제1 세팅부와;
    파워업 신호에 응답하는 제2 퓨즈의 프로그램 상태에 따라 상기 초기 제어코드 값의 나머지를 형성하는 제2 초기 제어코드 신호를 발생하는 제2 퓨즈 프로그램부와, 상기 제2 초기 제어코드 신호와 제2 모드레지스터 코드를 조합하여 제2 제어코드값을 출력하는 제2 제어코드값 발생부를 포함하는 제2 세팅부를 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 드라이버 스트렝쓰 제어신호 발생부는,
    상기 제어코드 세팅부로부터 출력되는 제어코드 값이 2비트인 경우에 2비트를 논리 게이팅 하여 가중값이 서로 다른 3쌍의 풀업 및 풀다운 드라이버 스트렝쓰 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 데이터 출력버퍼는,
    상기 센싱 출력 데이터를 3개의 풀업 드라이버 스트렝쓰 제어신호와 각기 조합하여 4개의 풀업 가중 데이터 출력신호를 출력하는 제1 출력버퍼부와;
    상기 센싱 출력 데이터를 3개의 풀다운 드라이버 스트렝쓰 제어신호와 각기 조합하여 4개의 풀다운 가중 데이터 출력신호를 출력하는 제2 출력버퍼부를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 데이터 출력 드라이버는,
    서로 독립적으로 제어되고 출력단을 공유하는 4개의 출력 드라이빙 유닛을 구비하며, 상기 4개의 풀업 가중 데이터 출력신호에 의해 상기 4개의 출력 드라이빙 유닛 내의 풀업 트랜지스터들이 제어되고, 상기 4개의 풀다운 가중 데이터 출력신호에 의해 상기 4개의 출력 드라이빙 유닛 내의 풀다운 트랜지스터들이 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 4개의 출력 드라이빙 유닛은 트랜지스터의 사이즈 설정비에 의해 각기 1/8,1/8,1/4,1/2의 구동용량을 가지며, 선택적 조합에 의해 1,1/2,1/4, 또는 1/8의 드라이버 스트렝쓰 상태를 가짐을 특징으로 하는 반도체 메모리 장치.
  9. 데이터 출력 버퍼 및 데이터 출력 드라이버를 구비한 반도체 메모리 장치에 있어서:
    미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하고, 모드레지스터세트 코드에 응답하여 상기 세트된 초기 제어코드 값을 제어코드 값으로서 그대로 출력하거나 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 제어코드 세팅부와;
    상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하여 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생함에 의해, 상기 데이터 출력 버퍼에 의해 센싱 출력 데이터와 상기 복수의 드라이버 스트렝쓰 제어신호가 각기 조합되어 생성된 가중 데이터 출력신호들이 상기 데이터 출력드라이버로 출력되도록 하는 드라이버 스트렝쓰 제어신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 데이터 출력 드라이버는, 서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 구비하며, 상기 가중 데이터 출력 신호들에 응답하여 상기 복수의 출력 드라이빙 유닛들이 각기 선택적으로 동작함에 의해 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제어코드 세팅부의 상기 선택적 내부 프로그래밍은 퓨즈 옵션에 의해 수행됨을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어코드 세팅부는,
    파워업 신호에 응답하는 제1 퓨즈의 프로그램 상태에 따라 상기 초기 제어코드 값의 일부를 형성하는 제1 초기 제어코드 신호를 발생하는 제1 퓨즈 프로그램부와, 상기 제1 초기 제어코드 신호와 제1 모드레지스터 코드를 조합하여 제1 제어코드값을 출력하는 제1 제어코드값 발생부를 포함하는 제1 세팅부와;
    파워업 신호에 응답하는 제2 퓨즈의 프로그램 상태에 따라 상기 초기 제어코드 값의 나머지를 형성하는 제2 초기 제어코드 신호를 발생하는 제2 퓨즈 프로그램부와, 상기 제2 초기 제어코드 신호와 제2 모드레지스터 코드를 조합하여 제2 제어코드값을 출력하는 제2 제어코드값 발생부를 포함하는 제2 세팅부를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 드라이버 스트렝쓰 제어신호 발생부는,
    상기 제어코드 세팅부로부터 출력되는 제어코드 값이 2비트인 경우에 2비트를 논리 게이팅 하여 가중값이 서로 다른 3쌍의 풀업 및 풀다운 드라이버 스트렝쓰 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 데이터 출력버퍼는,
    상기 센싱 출력 데이터를 3개의 풀업 드라이버 스트렝쓰 제어신호와 각기 조합하여 4개의 풀업 가중 데이터 출력신호를 출력하는 제1 출력버퍼부와;
    상기 센싱 출력 데이터를 3개의 풀다운 드라이버 스트렝쓰 제어신호와 각기 조합하여 4개의 풀다운 가중 데이터 출력신호를 출력하는 제2 출력버퍼부를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 데이터 출력 드라이버는,
    서로 독립적으로 제어되고 출력단을 공유하는 4개의 출력 드라이빙 유닛을 구비하며, 상기 4개의 풀업 가중 데이터 출력신호에 의해 상기 4개의 출력 드라이빙 유닛 내의 풀업 트랜지스터들이 제어되고, 상기 4개의 풀다운 가중 데이터 출력 신호에 의해 상기 4개의 출력 드라이빙 유닛 내의 풀다운 트랜지스터들이 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 4개의 출력 드라이빙 유닛은 트랜지스터의 사이즈 설정비에 의해 각기 1/8,1/8,1/4,1/2의 구동용량을 가지며, 선택적 조합에 의해 1,1/2,1/4, 또는 1/8의 드라이버 스트렝쓰 상태를 가짐을 특징으로 하는 반도체 메모리 장치.
  17. 미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하거나, 외부의 제어에 응답하여 상기 세트된 초기 제어코드 값을 갱신하는 제어코드 세팅부;
    상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하여 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하는 드라이버 스트렝쓰 제어신호 발생부;
    센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 출력하는 데이터 출력버퍼; 및
    서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 구비하며, 상기 가중 데이터 출력신호들에 응답하여 상기 복수의 출력 드라이빙 유닛들이 각기 선택적으로 동작함에 의해 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 데이터 출력 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  18. 데이터 출력 버퍼 및 데이터 출력 드라이버를 구비한 반도체 메모리 장치에 있어서:
    미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 선택적 내부 프로그래밍에 의해 세트하여 제어코드 값으로서 출력하거나, 모드레지스터세트 코드에 응답하여 상기 세트된 초기 제어코드 값을 제어코드 값으로서 그대로 출력하거나 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 제어코드 세팅부와;
    상기 제어코드 세팅부로부터 출력되는 제어코드 값을 수신하고 상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하여, 센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 상기 데이터 출력드라이버에 출력하는 상기 데이터 출력버퍼에 인가하는 드라이버 스트렝쓰 제어신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치.
  19. 인가되는 가중 데이터 출력신호들에 응답하여 서로 독립적으로 제어되고 출력단을 공유하는 복수의 출력 드라이빙 유닛을 가지며 드라이버 스트렝쓰가 조절된 출력 데이터를 상기 출력단으로 출력하는 데이터 출력 드라이버를 구비한 반도체 메모리 장치에서의 드라이버 스트렝쓰 제어방법에 있어서:
    미리 설정된 드라이버 스트렝쓰 제어코드 값들 중에서 하나를 초기 제어코드 값으로서 선택적 내부 프로그래밍에 의해 세트하는 단계와;
    모드레지스터세트 코드의 상태가 상기 세트된 초기 제어코드 값과 일치할 경우에 상기 초기 제어코드 값을 제어코드 값으로서 그대로 출력하는 단계와;
    상기 모드레지스터세트 코드의 상태가 상기 세트된 초기 제어코드 값과 다른 경우에 상기 드라이버 스트렝쓰 제어코드 값들 중 선택된 다른 하나를 제어코드 값으로서 출력하는 단계와;
    상기 제어코드 값에 상응된 복수의 드라이버 스트렝쓰 제어신호를 발생하는 단계와;
    센싱 출력 데이터를 상기 복수의 드라이버 스트렝쓰 제어신호와 각기 조합하여 가중 데이터 출력신호들을 상기 데이터 출력드라이버로 제공하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치에서의 드라이버 스트렝쓰 제어방법.
  20. 제19항에 있어서, 상기 선택적 내부 프로그래밍은 퓨즈 커팅에 의해 수행됨을 특징으로 하는 반도체 메모리 장치에서의 드라이버 스트렝쓰 제어방법.
  21. (삭제)
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100615596B1 (ko) * 2004-12-22 2006-08-25 삼성전자주식회사 반도체 장치
JP4825429B2 (ja) * 2005-02-17 2011-11-30 富士通セミコンダクター株式会社 半導体装置
US7276955B2 (en) * 2005-04-14 2007-10-02 Micron Technology, Inc. Circuit and method for stable fuse detection
KR100656470B1 (ko) 2006-02-07 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 드라이버 제어장치 및 방법
KR100668499B1 (ko) * 2006-02-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법
KR100924346B1 (ko) 2007-12-28 2009-11-02 주식회사 하이닉스반도체 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR100924350B1 (ko) * 2008-03-17 2009-10-30 주식회사 하이닉스반도체 구동능력 조절회로 및 데이터 출력회로
KR101020284B1 (ko) 2008-12-05 2011-03-07 주식회사 하이닉스반도체 초기화회로 및 이를 이용한 뱅크액티브회로
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
JP2022051277A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステムおよび制御方法
US20230065002A1 (en) * 2021-08-31 2023-03-02 Micron Technology, Inc. Programmable Control of Signal Characteristics of Pins of Integrated Circuit Memory Chips
TWI825539B (zh) * 2021-12-27 2023-12-11 瑞昱半導體股份有限公司 用於同步動態隨機存取記憶體之設定模組及其設定方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253564B1 (ko) * 1997-04-25 2000-05-01 김영환 고속 동작용 싱크로노스 디램
JPH11213665A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
US6559690B2 (en) * 2001-03-15 2003-05-06 Micron Technology, Inc. Programmable dual drive strength output buffer with a shared boot circuit

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