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HINTERGRUND
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Technisches Gebiet
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Diese Offenbarung betrifft eine Flüssigkristall-Displayvorrichtung, welche die Anzahl von Ausgangskanälen eines Datensteuerschaltkreises reduzieren kann.
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Verwandte Technik
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Ein Flüssigkristall-Display vom aktiven Matrixsteuertyp stellt bewegte Bilder dar unter Verwendung eines Dünnfilmtransistors (nachfolgend, "TFT") als Schaltelement. Seitdem derartige LCDs kleiner gemacht werden können als Kathodenstrahlröhren, werden sie bei unterschiedlichen Displays für mobile Informationsvorrichtungen, Büromaschinen, Computer, Fernseher etc. angewendet. Flüssigkristallzellen eines Flüssigkristall-Displays stellen durch Veränderung ihrer Durchlässigkeit Bilddaten dar, abhängig von einem Potentialunterschied zwischen einer Datenspannung, die an eine Pixelelektrode angelegt wird, und einer gemeinsamen Spannung, die an eine gemeinsame Elektrode angelegt wird.
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Maßnahmen zum Verändern einer Verbindungskonfiguration von Flüssigkristallzellen eines Flüssigkristall-Displaypanels werden immer wieder implementiert, um die Anzahl von Ausgangskanälen eines Datensteuerschaltkreises einer Flüssigkristall-Displayvorrichtung zu verringern. 1 zeigt einen Vergleich zwischen einem typischen normalen Panel und einem Doppelratensteuerpanel (DRD) zum Reduzieren der Anzahl von Ausgangskanälen.
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Das normale Panel, wie in 1(A) gezeigt, erreicht eine horizontale Auflösung von 800 unter Verwendung von 2400 (800·3(RGB)) Datenleitungen DL. Da die Ausgangskanäle des Datensteuerschaltkreises mit den Datenleitungen DL gemäß einer eins-zu-eins Zuordnung miteinander verbunden sind, benötigt der Datensteuerschaltkreis zum Steuern des normalen Panels 2400 Ausgangskanäle.
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Das DRD Panel, wie in 1(B) gezeigt, kann eine horizontale Auflösung von 800 erreichen unter Verwendung von lediglich 1200 Datenleitungen, da ein Paar von benachbarten linken und rechten Flüssigkristallzellen, zwischen denen eine Datenleitung angeordnet ist, die Datenleitung DL teilen. D.h., das Paar von Flüssigkristallzellen, die die gleiche Datenleitung teilen, ist in einer Erstreckungsrichtung der Gateleitungen benachbart angeordnet. Dementsprechend ist die Anzahl von Ausgangskanälen des Datensteuerschaltkreises zum Steuern des DRD Panels auf 1200 reduziert, was die Hälfte der Anzahl der Ausgangskanäle ist, die in 1(A) gezeigt sind.
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Jedoch hat das DRD Panel eine Panelrenderstruktur (Panel Rendering Structure; Panelrasterstruktur), bei welcher die Flüssigkristallzellen, die sich die Datenleitung DL teilen, die Daten nach Art einer Zeitaufteilung erhalten. Deshalb muss eine Zeitsteuerung eine Anordnungssequenz von Videodaten in. Übereinstimmung mit dieser Panelrenderstruktur verändern. Dies wird konkret erläutert mit Bezug auf 2.
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Im Allgemeinen ist eine Eingabesequenz von Videodaten, die von einem Systemboard in die Zeitsteuerung eingegeben werden, in Übereinstimung mit der normalen Panelrenderstruktur, wie in 1(A) gezeigt. In diesem Fall synchronisiert die Zeitsteuerung die Ausgabesequenz der Videodaten mit der Eingabesequenz derselben des Systemboards, wie in 2(A) gezeigt. Das heißt, die Zeitsteuerung gibt Videodaten für eine horizontale Zeile an den Datensteuerschaltkreis aus gemäß der Reihenfolge RO, GO, BO, R1, G1, B1, ..., R799, G799, B799.
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Im Unterschied dazu korrespondiert bei der DRD Panelrenderstruktur, wie in 1(B) gezeigt, die Schreibsequenz der Videodaten zu den dargestellten Pfeilrichtungen. Deshalb muss die Zeitsteuerung die Videodaten, die von einem System eingegeben werden, Anordnen gemäß der Reihenfolge RO, GO, BO, R1, G1, B1, ..., R799, G799, B799 in Übereinstimmung mit der Datenschreibsequenz, die angezeigt ist durch die Pfeilrichtungen. Die Zeitsteuerung unterteilt die Zeit einer horizontalen Periode zum Anwenden von Videodaten in einer horizontalen Zeile und passt entsprechend für eine halbe horizontale Zeile Vor-Ladedaten, die in der Reihenfolge zuerst geschrieben werden sollen, und für eine halbe horizontale Zeile Nach-Ladedaten, die später in der Reihenfolge geschrieben werden sollen, an. Die Zeitsteuerung passt die Vor-Ladedaten in der Reihenfolge von RO, R1, B1, R2, R3, B3, ..., R796, R797, B797, R798, R799, B799 an und gibt dann die Vor-Ladedaten in dieser Anordnungssequenz während der ersten Hälfte der horizontalen Periode an den Datensteuerschaltkreis aus. Die Vor-Ladedaten weisen alle die Rot-(R)Daten RO, R1, R2, R3, ..., R796, R797, R798, R799 und eine Hälfte, insbesondere die ungeradzahligen, Blau-(B)Daten B1, B3, ... B797, B799 auf, welche beide innerhalb der einen horizontalen Periode geschrieben werden. Die Zeitsteuerung ordnet die Nach-Ladedaten gemäß der Reihenfolge GO, BO, G1, G2, B2, G3, ..., G796, B796, G797, G798, B798, G799 an und gibt dann die Nach-Ladedaten während der zweiten Hälfte der horizontalen Periode gemäß dieser Anordnungssequenz an den Datensteuerschaltkreis aus. Die Nach-Ladedaten weisen alle Grün-(G)Daten GO, G1, G2, G3, ..., G796, G797, G798, G799 und die andere Hälfte, insbesondere die geradzahligen, Blau(B)Daten BO, B2, ... B796, B798 auf, die beide innerhalb der horizontalen Periode geschrieben werden.
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Als solches benötigt eine Flüssigkristall-Displayvorrichtung, die ein DRD Panel hat, notwendigerweise einen Zeilenspeicher zum Speichern von Video-Eingabedaten in jede horizontale Zeile, wie in 3 gezeigt, da die Anordnungssequenz der Videodaten in Übereinstimmung mit der Panelrenderstruktur geändert werden muss. Dadurch steigen die Kosten.
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EP 0 368 572 B1 zeigt ein Verfahren zum Betreiben einer Anzeigevorrichtung mit einer Matrix von Farbpixeln, die über jeweilige Treiberleitungen angesteuert werden, wobei die Treiberleitungen in eine erste und eine zweite Gruppe von Treiberleitungen unterteilt sind. Parallele Signale, die Farbkomponenten eines anzuzeigenden Bilds repräsentieren, werden in serielle Daten umgesetzt. Die Daten werden in einen Speicher eingespeichert, der Reihe nach aus dem Speicher ausgelesen und aufeinanderfolgend gelesene Daten werden abwechselnd an die erste und zweite Treiberleitungsgruppe ausgegeben.
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US 2004/0104880 A1 zeigt eine Vorrichtung und ein Verfahren zum Betreiben einer Flüssigkristallanzeige. Die Vorrichtung weist eine erste Multiplexeranordnung, eine zweite Multiplexeranordnung, eine Digital-Analog-Wandleranordnung, eine dritte Multiplexeranordnung und eine Demultiplexeranordnung auf.
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US 2007/0090347 A1 zeigt einen Datentreiber und ein Verfahren zum Betreiben desselben. Der Datentreiber weist ein Verschieberegister, Sammel-Latches, Halte-Latches, Digital-Analogwandler und Ausgabestufen auf.
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US 2007/0097046 A1 zeigt einen Datentreiber mit einem Datentreiberschaltkreis, der eine Mehrzahl von Verschieberegistern, eine Mehrzahl von Sammel-Latches und eine Mehrzahl von Halte-Latches aufweist.
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US 2007/0097057 A1 zeigt eine Flüssigkristallanzeige und ein Betriebsverfahren dafür, wobei die Flüssigkristallanzeige ein Bildanzeigeteil mit Gateleitungen, Datenleitungen und Flüssigkristallzellen aufweist.
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US 2010/0053059 A1 zeigt eine Flüssigkristallanzeige und ein Verfahren zum Betreiben derselben, wobei die Flüssigkristallanzeige ein Anzeigepaneel aufweist, das erste Subpixel und zweite Subpixel, einen Datentreiber und eine Betriebsablaufsteuerung aufweist.
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US 2010/0149151 A1 zeigt eine Flüssigkristallvorrichtung, die ein Anzeigepaneel, einen Datentreiberschaltkreis und eine Betriebsablaufsteuerung aufweist.
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BESCHREIBUNG DER ERFINDUNG
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Ein Aspekt dieser Offenbarung ist es, eine Flüssigkristall-Displayvorrichtung bereitzustellen, welche Videodaten in Übereinstimmung mit einer DRD Panelrenderstruktur (Panel Rendering Structure; Panelrasterstruktur) rendert (gemäß der Panelrasterstruktur umwandelt), ohne einen Zeilenspeicher zu haben, welcher eine Ursache für zunehmende Kosten wäre. Gemäß einem Aspekt weist eine Flüssigkristall-Displayvorrichtung auf: ein Flüssigkristall-Displaypanel, das eine Pixelanordnung hat, die eine erste Gruppe von Flüssigkristallzellen, die mit ungeradzahligen Gateleitungen verbunden sind, und eine zweite Gruppe von Flüssigkristallzellen, die mit geradzahligen Gateleitungen verbunden sind, aufweist, wobei jede Flüssigkristallzelle der zweiten Gruppe dazu ausgebildet ist, je eine Datenleitung mit einer Flüssigkristallzelle der ersten Gruppe zu teilen, welche in Erstreckungsrichtung der Gateleitungen zu der Flüssigkristallzelle der zweiten Gruppe benachbart ist; einen Datensteuerschaltkreis, der eine Latch-Anordnung (Auffangregister-Anordnung, Puffer-Anordnung) aufweist und der die Datenleitungen nach Art einer Zeitaufteilung ansteuert; und eine Zeitsteuerung zum Versorgen des Datensteuerschaltkreises mit digitalen Videodaten und Datenrendersteuersignalen und zum Steuern eines zeitlichen Betriebsablaufs des Datensteuerschaltkreises, wobei die Latch-Anordnung in Übereinstimmung mit den Datenrendersteuersignalen vorübergehend die von der Zeitsteuerung erhaltenen digitalen Videodaten aufteilt in eine erste Gruppe von Daten, die bei den Flüssigkristallzellen der ersten Gruppe angewendet werden sollen, und in eine zweite Gruppe von Daten, die bei den Flüssigkristallzellen der zweiten Gruppe angewendet werden sollen, und die erste Gruppe von Daten um ungefähr eine halbe horizontale Periode früher ausgibt als die zweite Gruppe von Daten. Die Latch-Anordnung aufweisend:
einen 1-1 Latch zum sequentiellen Latchen der ersten Gruppe von Daten aus den digitalen Videodaten, die von der Zeitsteuerung (11) zugeführt werden während einer Periode startend bei einer abfallenden Flanke des ersten Sourceausgabefreigabesignals bis zu einer ansteigenden Flanke des ersten Sourceausgabefreigabesignals, die auf die abfallende Flanke des ersten Sourceausgabefreigabesignals folgt, wobei der 1-1 Latch die gelatchte erste Gruppe von Daten in Reaktion auf die ansteigende Flanke des ersten Sourceausgabefreigabesignals ausgibt;
einen 1-2 Latch zum sequentiellen Latchen der zweiten Gruppe von Daten aus den digitalen Videodaten, die von der Zeitsteuerung (11) zugeführt werden, während der Periode, startend bei der abfallenden Flanke des ersten Sourceausgabefreigabesignals bis zu der ansteigenden Flanke des ersten Sourceausgabefreigabesignals, die auf die abfallende Flanke des ersten Sourceausgabefreigabesignals folgt, wobei der 1-2 Latch die gelatchte zweite Gruppe von Daten in Reaktion auf die ansteigende Flanke des ersten Sourceausgabefreigabesignals ausgibt;
einen 2-1 Latch zum Latchen der von dem 1-1 Latch ausgegebenen ersten Gruppe von Daten in Reaktion auf die ansteigende Flanke des ersten Sourceausgabefreigabesignals; und
einen 2-2 Latch zum Latchen der von dem 1-2 Latch ausgegebenen zweiten Gruppe von Daten in Reaktion auf die ansteigende Flanke des ersten Sourceausgabefreigabesignals.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die Ausführungsformen dieser Offenbarung werden im Detail beschrieben mit Bezug auf die folgenden Zeichnungen, in denen ähnliche Bezugszeichen sich auf ähnliche Elemente beziehen.
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In den Zeichnungen zeigen:
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1 eine Ansicht, die einen Vergleich zwischen einem typischen normalen Panel und einem Doppelratensteuer Panel (DRD) zum Reduzieren der Anzahl der Ausgangskanäle zeigt;
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2 eine Ansicht, die eine Anordnungssequenz von Videodaten bei dem normalen Panel und dem DRD Panel zeigt;
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3 eine Ansicht, die eine Zeitsteuerung einer konventionellen Flüssigkristall-Displayvorrichtung zeigt, die ein DRD Panel hat;
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4 eine Flüssigkristall-Displayvorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung;
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5 eine Pixelanordnung eines Flüssigkristall-Displaypanels, das eine DRD Struktur hat;
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6 eine schematische Konfiguration eines Datensteuerschaltkreises;
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7 eine detaillierte Konfiguration einer Latch-Anordnung, die in der Lage ist, Daten zu rendern;
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8 Steuerzeiten der Datenrendersteuersignale; und
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9 und 10 ein Beispiel, bei dem in der Latch-Anordnung ein Rendern von Daten durchgeführt wird.
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DETAILLIERTE BESCHREIBUNG
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Nachfolgend werden beispielhafte Ausführungsformen der vorliegenden Erfindung im Detail beschrieben mit Bezug auf die 4 bis 10.
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4 zeigt eine Flüssigkristall-Displayvorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
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Bezugnehmend auf 4 weist die Flüssigkristall-Displayvorrichtung gemäß der beispielhaften Ausführungsform der vorliegenden Erfindung ein Flüssigkristall-Displaypanel 10, eine Zeitsteuerung 11, einen Datensteuerschaltkreis 12 und einen Gatesteuerschaltkreis 13 auf.
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Das Flüssigkristall-Displaypanel 10 weist eine Flüssigkristallschicht auf, die zwischen zwei Glassubstraten ausgebildet ist. Das Flüssigkristall-Displaypanel 10 weist Flüssigkristallzellen Clc auf, die in einer Matrixform angeordnet sind, welche durch Datenleitungen 15 und Gateleitungen 16, die einander kreuzen, definiert ist.
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Eine Pixelanordnung ist auf dem unteren Glassubstrat des Flüssigkristall-Displaypanels 10 ausgebildet. Die Pixelanordnung weist die Flüssigkristallzellen Clc, TFTs, die an den Kreuzungen der Datenleitungen 15 und der Gateleitungen 16 ausgebildet sind und mit Pixelelektroden 1 der Flüssigkristallzellen verbunden sind, und Speicherkondensatoren Cst auf. Die Pixelanordnung kann wie in 5 gezeigt implementiert sein. Die Flüssigkristallzellen Clc sind mit den TFTs verbunden und werden durch ein elektrisches Feld zwischen den Pixelelektroden 1 und einer gemeinsamen Elektrode 2 gesteuert. Eine schwarze Matrix, Farbfilter, etc. sind auf dem oberen Glassubstrat des Flüssigkristall-Displaypanels 10 gebildet. An dem oberen bzw. unteren Glassubstrat des Flüssigkristall-Displaypanels 10 sind Polarisationsfilter angebracht. Eine Ausrichtungsschicht zum Vorgeben eines Vorneigungswinkels des Flüssigkristalls ist auf dem oberen und dem unteren Glassubstrat des Flüssigkristall-Displaypanels 10 ausgebildet.
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Die gemeinsame Elektrode 2 ist auf dem oberen Glassubstrat gemäß einem vertikalen elektrischen Feldsteuerverfahren gebildet, wie beispielsweise einem Twisted Nematic (TN) Modus und/oder einem vertikalen Anordnungs-(VA)Modus. Im Unterschied dazu ist bei einem horizontalen elektrischen Feldsteuerverfahren die gemeinsame Elektrode 2 zusammen mit der Pixelelektrode 1 auf dem unteren Glassubstrat ausgebildet, wie zum Beispiel bei einem In Plane Switching (IPS) Modus und/oder einem Fringe Field Switching (FFS) Modus.
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Das Flüssigkristall-Displaypanel 10, das bei der vorliegenden Erfindung anwendbar ist, kann gemäß einem beliebigen Flüssigkristallmodus implementiert werden, beispielsweise gemäß dem TN Modus, dem VA Modus, dem IPS Modus und/oder dem FFS Modus. Darüber hinaus kann die Flüssigkristall-Displayvorrichtung der vorliegenden Erfindung gemäß einer beliebigen Form implementiert sein, umfassend ein transmittierendes Flüssigkristall-Display, ein halb transmittierendes Flüssigkristall-Display und ein reflektierendes Flüssigkristall-Display. Das transmittierende Flüssigkristall-Display und das halbtransmittierende Flüssigkristall-Display benötigen eine Hintergrundlichteinheit. Die Hintergrundlichteinheit kann eine direktartige Hintergrundlichteinheit oder eine kantenartige Hintergrundlichteinheit sein.
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Die Zeitsteuerung 11 empfängt digitale Videodaten RGB eines Eingangsbildes, das von einem Systemboard 14 einer LVDS (Low Voltage Differential Signaling) Schnittstelle entsprechend eingegeben wird, und versorgt den Datensteuerschaltkreis 12 mit den digitalen Videodaten RGB des Eingangsbildes einer Mini-LVDS Schnittstelle entsprechend. Die Zeitsteuerung 11 gibt die digitalen Videodaten RGB, die von dem Systemboard 14 eingegeben werden, in der gleichen Reihenfolge aus, wie sie empfangen wurden, ohne in Übereinstimmung mit der Renderstruktur (Rasterstruktur) der in 5 gezeigten Pixelanordnung angeordnet zu werden. Das heißt, die Zeitsteuerung 11 gibt die Videodaten für eine horizontale Zeile an den Datensteuerschaltkreis 12 gemäß der Reihenfolge RO, GO, BO, R1, G1, B1, ..., R799, G799, B799, wie in 2(A) gezeigt, aus.
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Die Zeitsteuerung 11 empfängt Zeitsignale, wie beispielsweise ein vertikales Synchronisationssignal Vsync, ein horizontales Synchronisationssignal Hsync, ein Datenfreigabesignal DE, ein Punkttaktsignal CLK etc. von dem Systemboard 14 und erzeugt Steuersignale zum Steuern der Betriebszeit des Datensteuerschaltkreises 12 und des Gatesteuerschaltkreises 13. Die Steuersignale weisen ein Gatezeitsteuersignal zum Steuern der Betriebszeit des Gatesteuerschaltkreises 13 und ein Datenzeitsteuersignal zum Steuern der Betriebszeit des Datensteuerschaltkreises 12 und der vertikalen Polarität einer Datenspannung auf. Die Zeitsteuerung 11 ist in der Lage, die Frequenzen der Gatezeitsteuersignale und die Frequenzen der Datenzeitsteuersignale mit einer Framefrequenz von 60 x (wobei i die Anzahl der Farben in jedem Pixel ist) Hz zu multiplizieren, sodass die digitalen Videodaten, die bei einer Framefrequenz von 60 Hz eingegeben werden, von der Pixelanordnung des Flüssigkristall-Displaypanels 10 mit einer Framefrequenz von 60 x i Hz dargestellt werden können.
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Das Gatezeitsteuersignal weist einen Gatestartpuls GSP, ein Gateverschiebungstaktsignal GSC, ein Gateausgabefreigabesignal GOE etc. auf. Der Gatestartpuls GSP wird an einen Gatesteuer-IC angelegt, der einen ersten Gatepuls erzeugt, und steuert den Gatesteuer-IC so, dass der erste Gatepuls erzeugt wird. Das Gateverschiebungstaktsignal GSC ist ein Taktsignal, das gewöhnlich in Gatesteuer-ICs eingegeben wird, und ein Taktsignal zum Verschieben des Gatestartpulses GSP. Das Gatesausgabefreigabesignal GOE steuert eine Ausgabe des Gatesteuer-ICs.
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Das Datenzeitsteuersignal weist einen Sourcestartpuls SSP, ein Sourcesammeltaktsignal SSC, ein vertikales Polaritätsteuersignal POL, ein horizontales Polaritätssteuersignal HINV, ein Sourceausgabefreigabesignal SOE etc. auf. Der Sourcestartpuls SSP steuert eine Datensammelstartzeit des Datensteuerschaltkreises 12. Das Sourcesammeltaktsignal SSC ist ein Taktsignal zum Steuern einer Sammelzeit von Daten in dem Datensteuerschaltkreis 12, abhängig von einer ansteigenden oder abfallenden Flanke. Das vertikale Polaritätsteuersignal POL steuert die vertikale Polarität von Datenspannungen, die sequentiell von jedem der Sourcesteuer-ICs ausgegeben werden. Das Sourceausgabefreigabesignal SOE steuert eine Ausgabezeit des Datensteuerschaltkreises 12. Das Sourceausgabefreigabesignal SOE weist ein erstes Sourceausgabefreigabesignal SOEI und ein zweites Sourceausgabefreigabesignal SOE2 auf. Das erste Sourceausgabefreigabesignal SOEI steuert eine Ausgabezeit von Daten, die bei den Flüssigkristallzellen, die mit den ungeradzahligen Gateleitungen GL1, GL3, GLS und GL7 der Pixelanordnung gemäß 5 verbunden sind, angewendet werden sollen, und das zweite Sourceausgabefreigabesignal SOE2 steuert eine Ausgabezeit von Daten, die bei den Flüssigkristallzellen angewendet werden sollen, die mit den geradzahligen Gateleitungen GL2, GL4, GL6 und GL8 der Pixelanordnung gemäß 5 verbunden sind. MUX Steuersignale MC1 und MC2 steuern einen Ausgabebetrieb eines Multiplexers 122E, den der Datensteuerschaltkreis 12 wie in 7 gezeigt, aufweist. Die Sourceausgabefreigabesignale SOE1 und SOE2 und die MUX Steuersignale MC1 und MC2 wirken als Datenrendersteuersignale (Signale zum Steuern des Renderns der Daten, wobei das Rendern beispielsweise das Umwandeln von (Vektor-)Graphikdaten in Rasterdaten aufweisen kann).
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Der Datensteuerschaltkreis 12 kann eine Vielzahl von Sourcesteuer-ICs (integrierte Schaltkreise) aufweisen. Jeder der Sourcesteuer-ICs des Datensteuerschaltkreises 12 weist ein Schieberegister, eine Latch-Anordnung (Auffangregister-Anordnung, Puffer), einen Digital-Analog-Wandler, einen Ausgabeschaltkreis etc. auf. Der Datensteuerschaltkreis latcht (fängt auf, puffert) die digitalen Videodaten RGB in Reaktion auf ein Datenzeitsteuersignal und wandelt dann die gelatchten Daten in analoge positive und negative Gammakompensationsspannungen um und gibt die Datenspannungen, deren Polaritäten nach jedem vorgegebenen Zyklus invertiert werden, an die Datenleitungen 15 aus.
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Insbesondere führt der Datensteuerschaltkreis 12 in Übereinstimmung mit der Renderstruktur (Rasterstruktur) der wie in 5 gezeigten Pixelanordnung das Rendern von Daten aus durch Verändern der Latch-Anordnung. Dadurch kann bei der Zeitsteuerung 11 auf einen Zeilenspeicher verzichtet werden.
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Der Gatesteuerschaltkreis 13 kann eine Vielzahl von Gatesteuer-ICs aufweisen. Der Gatesteuerschaltkreis 13 versorgt die Gateleitungen 16 sequentiell mit Gatepulsen in Reaktion auf Gatezeitsteuersignale unter Verwendung eines Schieberegisters und eines Niveauverschiebers. Das Schieberegister des Gatesteuerschaltkreises 13 kann mit Hilfe eines Gate In Panel (GIP) Prozesses direkt auf dem unteren Glassubstrat ausgebildet werden.
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5 zeigt die Pixelanordnung des Flüssigkristall-Displaypanels 10, welches eine DRD Struktur hat.
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Bezugnehmend auf 5 sind bei dieser Pixelanordnung rote Flüssigkristallzellen, bei welchen Rotdaten (R) angewendet werden, grüne Flüssigkristallzellen, bei welchen Gründaten (G) angewendet werden, bzw. blaue Flüssigkristallzellen, bei welchen Blaudaten (B) angewendet werden, in Richtung entlang einer Reihe angeordnet. Bei der Pixelanordnung weist ein Pixel eine rote Flüssigkristallzelle, eine grüne Flüssigkristallzelle und eine blaue Flüssigkristallzelle auf, die benachbart in einer Reihenrichtung angeordnet sind, die eine Spaltenrichtung kreuzt. Die Flüssigkristallzellen, die in linker und rechter Richtung (d.h., die Erstreckungsrichtung der Gateleitungen 16) in der Pixelanordnung angeordnet sind, teilen sich die gleichen Datenleitungen und werden wiederkehrend mit Datenspannungen aufgeladen, die über die Datenleitungen nach Art einer Zeitaufteilung angelegt werden.
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Insofern ist ein Paar von Flüssigkristallzellen, die sich die gleichen Datenleitungen teilen, mit entsprechend benachbarten Gateleitungen verbunden. Alle roten Flüssigkristallzellen aus den Flüssigkristallzellen, die in horizontalen Zeilen LINE#1 bis LINE#4 angeordnet sind, sind mit den ungeradzahligen Gateleitungen GL1, GL3, GL5 und GL7 verbunden und alle grünen Flüssigkristallzellen unter den Flüssigkristallzellen, die in den horizontalen Zeilen LINE#1 bis LINE#4 angeordnet sind, sind mit den geradzahligen Gateleitungen GL2, GL4, GL6 und GL8 verbunden. Eine Hälfte der blauen Flüssigkristallzellen unter den Flüssigkristallzellen, die in den horizontalen Zeilen LINE#1 bis LINE#4 angeordnet sind, sind mit den ungeradzahligen Gateleitungen GL1, GL3, GL5 und GL7 verbunden und die andere Hälfte derer ist mit den geradzahligen Gateleitungen GL2, GL4, GL6 und GL8 verbunden. Nachfolgend wird zum Erleichtern der Erläuterung auf die Flüssigkristallzellen, die mit den ungeradzahligen Gateleitungen GL1, GL3, GL5 und GL7 verbunden sind, Bezug genommen als auf eine erste Gruppe von Flüssigkristallzellen und auf die Flüssigkristallzellen, die mit den geradzahligen Gateleitungen GL2, GL4, GL6 und GL8 verbunden sind und die sich die Datenleitungen mit den Flüssigkristallzellen der ersten Gruppe teilen, die in linker und rechter Richtung benachbart sind, wird Bezug genommen als auf eine zweite Gruppe von Flüssigkristallzellen.
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Die Flüssigkristallzellen der ersten Gruppe in einer k-ten (k ist eine positive ganze Zahl) horizontalen Zeile werden während der ersten Hälfte einer horizontalen Periode mit Vor-Ladedaten für eine halbe horizontale Zeile aufgeladen, geschrieben in der Reihenfolge von, gezeigt in 1(B), wenn die ungeradzahligen Gateleitungen, mit denen die Flüssigkristallzellen verbunden sind, aktiviert werden. Die Flüssigkristallzellen der zweiten Gruppe in der k-ten horizontalen Zeile werden während der zweiten Hälfte der horizontalen Periode mit Nach-Ladedaten für eine halbe horizontale Zeile aufgeladen, geschrieben in der Reihenfolge von 2,. gezeigt in 1(B), wenn die geradzahligen Gateleitungen, mit denen diese Flüssigkristallzellen verbunden sind, aktiviert werden. Nachfolgend wird zum Erleichtern der Erläuterung Bezug genommen auf die Vor-Ladedaten als auf eine erste Gruppe von Daten und auf die Nach-Ladedaten wird Bezug genommen als auf eine zweite Gruppe von Daten.
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6 zeigt eine schematische Konfiguration eines Datensteuerschaltkreises 12.
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Bezugnehmend auf 6 weist der Datensteuerschaltkreis 12 ein Schieberegister 121, eine Latch-Anordnung 122, einen Gammakompensationsspannungsgenerator 123, einen Digital-Analog-Wandler (nachfolgend, "DAV') 124 und einen Ausgabeschaltkreis 125 auf.
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Das Schieberegister 121 verschiebt ein Sammelsignal gemäß dem Sourcesammeltaktsignal SSC.
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Die Latch-Anordnung 122 sammelt digitale Videodaten RGB von der Zeitsteuerung 11 in Reaktion auf das Sammelsignal, das sequentiell von dem Schieberegister 121 eingegeben wird, latcht die digitalen Videodaten RGB korrespondierend zu jeder horizontalen Zeile und führt das Rendern der Daten in Übereinstimmung mit der Renderstruktur der in 5 gezeigten Pixelanordnung durch. Zum Rendern der Daten separiert die Latch-Anordnung 122 temporär die erste Gruppe von Daten, die bei den Flüssigkristallzellen der ersten Gruppe angewendet werden sollen, und die zweite Gruppe von Daten, die bei den Flüssigkristallzellen der zweiten Gruppe angewendet werden sollen, gemäß den Datenrendersteuersignalen, die von der Zeitsteuerung 11 eingegeben werden, und gibt die erste Gruppe von Daten um ungefähr eine halbe horizontale Periode früher aus als die zweite Gruppe von Daten. Das heißt, die erste Gruppe von Daten wird in der vorderen Hälfte einer horizontalen Periode und die zweite Gruppe von Daten wird in der hinteren Hälfte der einen horizontalen Periode ausgegeben.
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Der Gammakompensationsspannungsgenerator 123 segmentiert eine Vielzahl von Gammareferenzspannungen in so viele Spannungen, wie es Abstufungen gibt, die dargestellt werden können durch die Anzahl von Bits der digitalen Videodaten RGB, um korrespondierend zu den entsprechenden Abstufungen positive Gammakompensationsspannungen VGH und negative Gammakompensationsspannungen VGL zu erzeugen.
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Der DAC 124 weist einen P-Decoder auf, der mit den positiven Gammakompensationsspannungen VGH versorgt wird, einen N-Decoder, der mit den negativen Gammakompensationsspannungen VGL versorgt wird, und eine Auswählvorrichtung zum Auswählen einer Ausgabe des P-Decoders und/oder einer Ausgabe des N-Decoders in Reaktion auf das Polaritätssteuersignal POL. Der P-Decoder decodiert die erste und zweite Gruppe von Daten, die von der Latch-Anordnung 122 eingegeben werden, und gibt eine positive Gammakompensationsspannung VGH korrespondierend zu der Abstufung der Daten aus. Der N-Decoder decodiert die erste und die zweite Gruppe von Daten, die von der Latch-Anordnung 122 eingegeben werden, und gibt negative Gammakompensationsspannungen VGL korrespondierend zu der Abstufung der Daten aus. Die Auswählvorrichtung wählt eine positive Gammakompensationsspannung VGH und/oder eine negative Gammakompensationsspannung VGL in Reaktion auf das Polaritätssteuersignal POL aus.
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Der Ausgabeschaltkreis 125 weist eine Vielzahl von Puffern auf, die mit den Ausgangskanälen entsprechend verbunden sind. Der Ausgabeschaltkreis 125 verringert eine Signalabschwächung von analogen Datenspannungen, die von dem DAC 124 zugeführt werden, und legt dann die analogen Datenspannungen an die Datenleitungen DL1 bis DLk des Flüssigkristall-Displaypanels an.
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7 zeigt eine detaillierte Konfiguration der Latch-Anordnung 122, die in der Lage ist, die Daten zu rendern. 8 zeigt Steuerzeiten eines ersten Sourceausgabefreigabesignals SOE1, eines zweiten Sourceausgabefreigabesignals SOE2, eines ersten MUX Steuersignals MCI und eines zweiten MUX Steuersignals MC2 als Datenrendersteuersignale.
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Bezugnehmend auf 7 weist die Latch-Anordnung 122 einen ersten Latch (Auffangregister, Puffer) mit einem 1-1 Latch 122A und einem 1-2 Latch 122B, einen zweiten Latch mit einem 2-1 Latch 122C und einem 2-2 Latch 122D, einen Multiplexer 122E und einen dritten Latch 122F auf.
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Bezugnehmend auf 8 sind eine erste Periode T1 und eine zweite Periode T2, die einer horizontalen Periode 1H entsprechen, definiert durch benachbarte abfallende Flanken des ersten Sourceausgabefreigabesignals SOE1. Das zweite Sourceausgabefreigabesignal SOE2 wird um eine halbe horizontale Periode H/2 später erzeugt als das erste Sourceausgabefreigabesignal S01. Das erste MUX Steuersignal MC1 wird während der ersten Hälfte H/2 der horizontalen Periode 1H als eine hohe Logik H (d.h. auf einem hohen logischen Wert) und während der zweiten Hälfte H/2 der horizontalen Periode 1H als eine niedrige Logik L (d.h. auf einem niedrigen logischen Wert) erzeugt. Das zweite MUX Steuersignal MC2 wird als eine Logik (ein logisches Signal) erzeugt, das dem ersten MUX Steuersignal MC1 entgegengesetzt ist. Das heißt, das zweite MUX Steuersignal MC2 wird während der ersten Hälfte H/2 der horizontalen Periode 1H als eine niedrige Logik L und während der zweiten Hälfte der horizontalen Periode H/2 als eine hohe Logik H der horizontalen Periode IH erzeugt. Das erste MUX Steuersignal MC1 und das zweite MUX Steuersignal MC2 werden verwendet, um den Ausgabebetrieb des Multiplexers 122E zu steuern.
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Während der ersten Periode TI latcht der 1-1 Latch 122A sequentiell die erste Gruppe von Daten unter den eingegebenen digitalen Videodaten RGB, die zu einer horizontalen Zeile korrespondieren, und der 1-2 Latch 122E latcht sequentiell die zweite Gruppe von Daten unter den eingegebenen digitalen Videodaten RGB, die zu einer horizontalen Zeile korrespondieren. Bei einer ansteigenden Flanke RE des ersten Sourceausgabefreigabesignals SOEI, das in der ersten Periode TI enthalten ist, gibt der 1-1 Latch 122A die gelatchte erste Gruppe von Daten an den 2-1 Latch 122C aus und zur gleichen Zeit gibt der 1-2 Latch 122B die gelatchte zweite Gruppe von Daten an den 2-2 Latch 122D aus.
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Der Multiplexer 122E verbindet während der ersten Hälfte der horizontalen Periode H/2 der zweiten Periode T2 in Reaktion auf das erste MUX Steuersignal MCI den 2-1 Latch 122C und den dritten Latch 122F elektrisch. Ebenso verbindet der Multiplexer 122E während der zweiten halben horizontalen Periode H/2 der zweiten Periode T2 in Reaktion auf das zweite MUX Steuersignal MC2 den 2-2 Latch 122D und den dritten Latch 122F elektrisch.
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Der dritte Latch 122F gibt über den Multiplexer 122E während der ersten halben horizontalen Periode H/2 der zweiten Periode T2 die erste Gruppe von Daten, die von dem 2-1 Latch 122C eingegeben wurden, an den DAC 124 aus, startend bei einer abfallenden Flanke FE des ersten Sourceausgabefreigabesignals SOE1. Ebenso gibt der dritte Latch 122F die zweite Gruppe von Daten, die von dem 2-2 Latch 122D eingegeben wurden, über den Multiplexer 122E während der zweiten halben horizontalen Periode H/2 der zweiten Periode T2 an den DAC 124 aus, startend bei der abfallenden Flanke FE des zweiten Sourceausgabefreigabesignals SOE2. Der 2-2 Latch 122D hält die zweite Gruppe von Daten während der ersten halben horizontalen Periode H/2 der zweiten Periode T2 zurück, sodass die zweite Gruppe von Daten um eine halbe horizontale Periode H/2 später ausgegeben wird als die erste Gruppe von Daten.
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Auf diese Weise implementiert die vorliegende Erfindung die Funktionen eines konventionellen Zeilenspeichers mit Hilfe der zweiten Latches 122C und 122D. Die Latch-Anordnung 122, die die zweiten Latches 122C und 122D aufweist, weist Flip-Flops auf, welche günstiger sind als der Zeilenspeicher. Dadurch können verglichen mit dem Stand der Technik durch die vorliegende Erfindung in großem Maße Kosten reduziert werden.
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Die 9 und 10 zeigen ein Beispiel, bei dem das Rendern der Daten in der Latch-Anordnung durchgeführt wird.
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Bezugnehmend auf die 9 und 10 und in Verbindung mit den 7 und 8 wird nun beschrieben, wie die Daten, die bei der ersten horizontale Zeile LINE#1 angewendet werden sollen, und die Daten, die bei der zweiten horizontale Zeile LINE#2 angewendet werden sollen, tatsächlich in der Latch-Anordnung 122 gespeichert werden und davon ausgegeben werden, als ein Beispiel dafür, wie Daten, die in jeder horizontalen Zeile angewendet werden sollen, tatsächlich in der Latch-Anordnung 122 gespeichert werden und davon ausgegeben werden.
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Die Daten, die bei der ersten horizontalen Zeile LINE#1 angewendet werden sollen, und die Daten, die bei der zweiten horizontalen Zeile LINE#2 angewendet werden sollen, werden ohne jeglichen Anordnungsprozess durch die Zeitsteuerung in die Latch-Anordnung 122 eingegeben. Das heißt, die Daten, die bei der ersten horizontalen Zeile LINE#1 angewendet werden sollen, werden in die Latch-Anordnung 122 eingegeben gemäß der Reihenfolge RO, GO, BO, ... R799, G799, B799 und die Daten, die bei der zweiten horizontalen Zeile LINE#2 angewendet werden sollen, werden in die Latch-Anordnung 122 eingegeben gemäß der Reihenfolge R’0, G’0, B’0, ..., R’799, G’799, B’799.
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Während der ersten Periode T1 latcht der 1-1 Latch 122A sequentiell die erste Gruppe von Daten RO, R1, B1, R2, R3, B3, ... R799, B799 aus den Daten RO, GO, BO, ... R799, G799, B799, die zu einer horizontalen Zeile korrespondieren, die bei der ersten horizontalen Zeile LINE#1 angewendet werden sollen, und der 1-2 Latch 122B latcht sequentiell die zweite Gruppe von Daten GO, BO, G1, G2, B2, G3, ... G799 aus den Daten RO, GO, BO, ... R799, G799, B799, die zu einer horizontalen Zeile korrespondieren, die bei der ersten horizontalen Zeile LINE#1 angewendet werden sollen. Bei einer ansteigenden Flanke RE des ersten Sourceausgabefreigabesignals SOE1, das in einer ersten Periode T1 enthalten ist, gibt der 1-1 Latch 122A die gelatchte erste Gruppe von Daten RO, R1, B1, R2, R3, B3, ..., R799, B799 an den 2-1 Latch 122C aus und zur gleichen Zeit gibt der 1-2 Latch 122B die gelatchte zweite Gruppe von Daten GO, BO, 01, G2, B2, G3, ..., G799 an den 2-2 Latch 122D aus.
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Nachfolgend latcht während der zweiten Periode T2 der 1-1 Latch 122A sequentiell die erste Gruppe von Daten R’0, R’1, B’1, R’2, R’3, B’3, ..., R’799, B’799 aus den Daten R’0, G’0, B’0, ..., R’799, G’799, B’799, die zu einer horizontalen Zeile korrespondieren, die bei der zweiten horizontalen Zeile LINE#2 angewendet werden soll; und der 1-2 Latch 122B latcht sequentiell die zweite Gruppe von Daten G’0, B’0, G’1, G’2, B’2, G’3, ..., G’799 aus den Daten R’0, G’0, B’O, ..., R’799, G’799, B’799, die zu einer horizontalen Zeile korrespondieren, die bei der zweiten horizontalen Zeile LINE#2 angewendet werden soll:
Der Multiplexer 122E verbindet während der ersten halben horizontalen Periode H/2 der zweiten Periode T2 in Reaktion auf das erste MUX Steuersignal MCI den 2-1 Latch 1220 und den dritten Latch 122F elektrisch. Ebenso verbindet der Multiplexer 122E während der zweiten halben horizontalen Periode H/2 der zweiten Periode T2 in Reaktion auf das zweite MUX Steuersignal MC2 den 2-2 Latch 122D und den dritten Latch 122F elektrisch.
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Der dritte Latch 122F gibt die erste Gruppe von Daten RO, R1, B1, R2, R3, B3, ... R799, B799, die von dem 2-1 Latch 122C eingegeben wurden, über den Multiplexer 122E während der ersten halben horizontalen Periode H/2 der zweiten Periode T2 an den DAC 124 aus, startend bei einer abfallenden Flanke FE des ersten Sourceausgabefreigabesignals SOE1. Ebenso gibt der dritte Latch 122F die zweite Gruppe von Daten GO, BO, G1, G2, B2, G3, ..., G799, die von dem 2-2 Latch 122D eingegeben wurden, über den Multiplexer 122E während der zweiten halben horizontalen Periode H2 der zweiten Periode T2 an den DAC 124 aus, startend bei einer abfallenden Flanke FE des zweiten Sourceausgabefreigabesignals SOE2.
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Wie vorstehend beschrieben kann die Flüssigkristall-Displayvorrichtung gemäß der vorliegenden Erfindung auf einen Zeilenspeicher verzichten, welcher bei der Zeitsteuerung eine Ursache für steigende Kosten sein kann, und sie kann signifikant die kostenbezogene Wettbewerbsfähigkeit erhöhen durch Hinzufügen von Latches, welche relativ billig sind, um er DRD Panelrenderstruktur entsprechend das Rendern mit der Latch-Anordnung des Datensteuerschaltkreises durchzuführen, welches herkömmlicherweise von der Zeitsteuerung durchgeführt wird.
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Aus der vorstehenden Beschreibung wird es den Fachmännern auf diesem technischen Gebiet offensichtlich werden, dass unterschiedliche Veränderungen und Modifikationen vorgenommen werden können, ohne von der technischen Idee der vorliegenden Erfindung abzuweichen. Deshalb ist der technische Umfang der vorliegenden Erfindung nicht auf den Inhalt beschränkt, der in der detaillierten Beschreibung der Anmeldung beschrieben ist, sondern durch den, der durch die angehängten Ansprüche definiert ist.
