KR20200107021A - 데이터 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는, 복수의 제1 색상 부화소, 복수의 제2 색상 부화소, 및 복수의 제3 색상 부화소를 포함하는 표시부, 복수의 제1 색상 부화소, 복수의 제2 색상 부화소, 및 복수의 제3 색상 부화소에 연결되어 있는 복수의 스캔선에 스캔 신호를 인가하는 스캔 구동부, 각각의 수평 주기 내의 제1 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 연결되어 있는 복수의 제1 데이터선을 선택하고, 각각의 수평 주기 내의 제1 기간 이후의 제2 기간 동안, 복수의 제3 색상 부화소에 연결되어 있는 복수의 제2 데이터선을 선택하는 스위치 회로, 그리고 각각의 수평 주기 내의 제1 기간과 제2 기간 사이의 제3 기간 동안, 복수의 제3 색상 부화소에 대응하는 데이터 신호를 스위치 회로에 인가하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 스위치 회로에 인가하는 데이터 구동부를 포함할 수 있다.

Description

데이터 구동 장치 및 이를 포함하는 표시 장치{DATA DRIVING APPARATUS AND DISPLAY APPARATUS INCLUDING THE SAME}
본 개시는 데이터 구동 장치 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 영상을 표시하는 표시 패널, 표시 패널과 연결되어 영상을 표시하기 위한 신호들을 표시 패널로 공급하는 구동 회로를 포함한다. 표시 패널에는 복수의 스캔선, 복수의 데이터선과 같은 신호선들에 연결된 복수의 화소가 위치한다. 그리고, 구동 회로는 스캔선으로 스캔 신호를 공급하는 스캔 구동부 및 데이터선으로 데이터 신호를 공급하는 데이터 구동부를 포함한다.
하나의 수평 주기(1H) 내에서, 데이터 구동부의 하나의 출력단은 두 개 이상의 데이터선에 대응하는 각각 상이한 데이터 신호를 순차적으로 출력하고, 역다중화기(demultiplexer)는 데이터 구동부의 하나의 출력단에서 순차적으로 출력되는 데이터 신호를 데이터선들에 분배한다.
고해상도 및 고주파수의 표시 장치의 경우, 데이터선들의 개수가 많고, 하나의 수평 주기(1H)가 짧다. 그러므로, 고해상도 및 고주파수의 표시 장치의 데이터 구동부는 하나의 수평 주기(1H) 동안 데이터 구동부의 각각의 출력단으로 복수의 데이터 신호를 각각 출력하기 어렵다.
실시예들은 하나의 수평 주기 동안 모든 데이터선에 데이터 신호를 인가하기 위한 것이다.
일 실시예에 따른 표시 장치는, 복수의 제1 색상 부화소, 복수의 제2 색상 부화소, 및 복수의 제3 색상 부화소를 포함하는 표시부, 복수의 제1 색상 부화소, 복수의 제2 색상 부화소, 및 복수의 제3 색상 부화소에 연결되어 있는 복수의 스캔선에 스캔 신호를 인가하는 스캔 구동부, 각각의 수평 주기 내의 제1 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 연결되어 있는 복수의 제1 데이터선을 선택하고, 각각의 수평 주기 내의 제1 기간 이후의 제2 기간 동안, 복수의 제3 색상 부화소에 연결되어 있는 복수의 제2 데이터선을 선택하는 스위치 회로, 그리고 각각의 수평 주기 내의 제1 기간과 제2 기간 사이의 제3 기간 동안, 복수의 제3 색상 부화소에 대응하는 데이터 신호를 스위치 회로에 인가하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 스위치 회로에 인가하는 데이터 구동부를 포함할 수 있다.
데이터 구동부는, 소스 샘플링 클록에 대응하여 소스 스타트 펄스를 시프트시키면서 순차적으로 샘플링 펄스를 생성하는 시프트 레지스터부, 샘플링 펄스에 대응하여, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 제1 데이터들과 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 순차적으로 저장하는 샘플링 래치부, 제1 소스 출력 이네이블 신호에 대응하여 샘플링 래치부에 저장된 제1 데이터들을 동시에 입력받아 저장하고, 제2 소스 출력 이네이블 신호에 대응하여 샘플링 래치부에 저장된 제2 데이터들을 동시에 입력받아 저장하는 홀딩 래치부, 그리고 홀딩 래치부에 저장된 제1 데이터들을 사용하여 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 생성하고, 제2 데이터들을 사용하여 복수의 제3 색상 부화소에 대응하는 데이터 신호를 생성하는 디지털-아날로그 변환부를 포함할 수 있다.
샘플링 래치부는, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 제1 데이터들을 저장하는 제1 샘플링 래치들, 그리고 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 저장하는 제2 샘플링 래치들을 포함하고, 시프트 레지스터부는 제1 샘플링 래치들에 샘플링 펄스를 모두 인가한 후, 제2 샘플링 래치들에 샘플링 펄스를 인가할 수 있다.
홀딩 래치부는, 제1 샘플링 래치들에 연결되어 있는 제1 홀딩 래치들, 그리고 제2 샘플링 래치들에 연결되어 있는 제2 홀딩 래치들을 포함하고, 제1 소스 출력 이네이블 신호는 제1 샘플링 래치들에 샘플링 펄스를 모두 인가한 후에 제1 홀딩 래치부에 인가되고, 제2 소스 출력 이네이블 신호는 제2 샘플링 래치들에 샘플링 펄스를 모두 인가한 후에 제2 홀딩 래치부에 인가될 수 있다.
데이터 구동부는, 제어 신호에 응답하여 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호 및 복수의 제3 색상 부화소에 대응하는 데이터 신호 중 어느 하나를 선택적으로 출력하는 먹스부, 그리고 먹스부에서 출력되는 데이터 신호들을 데이터선으로 전달하기 위한 출력 버퍼를 더 포함할 수 있다.
먹스부는 제어 신호에 응답하여, 각각의 수평 주기 내의 제1 기간과 제2 기간 사이의 제3 기간 동안, 복수의 제3 색상 부화소에 대응하는 데이터 신호를 출력하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 출력할 수 있다.
소스 스타트 펄스는 각각의 수평 주기에 동기되어 시프트 레지스터부에 인가될 수 있다.
디지털-아날로그 변환부는 입력되는 복수의 감마 전압 중 적어도 하나의 전압을 사용하여, 제1 데이터들과 제2 데이터들 각각을 아날로그 전압의 데이터 신호로 변환할 수 있다.
스위치 회로는, 제1 선택 신호에 대응하여, 데이터 구동부를 복수의 제1 데이터선에 연결하는 제1 트랜지스터들, 그리고 제2 선택 신호에 대응하여, 데이터 구동부를 복수의 제2 데이터선에 연결하는 제2 트랜지스터들을 포함할 수 있다.
제1 트랜지스터들 및 제2 트랜지스터들은 표시 패널과 동일한 기판에 위치할 수 있다.
스캔 구동부는 복수의 스캔선에 순차적으로 이네이블 레벨의 스캔 신호를 인가하고, 스캔 신호는 각각의 수평 주기 내의 제1 기간 이후의 제5 기간 동안 이네이블 레벨을 가지며, 제5 기간과 제2 기간은 적어도 일부 중첩할 수 있다.
상게 제1 기간은 제2 기간보다 더 짧을 수 있다.
표시부는 복수의 스캔선, 복수의 제1 데이터선, 및 복수의 제2 데이터선을 포함하고, 복수의 제1 데이터선과 복수의 제2 데이터선은 제1 방향으로 연장되어 있고, 제1 방향과 교차하는 제2 방향을 따라 교번하여 위치할 수 있다.
일 실시예에 따른 데이터 구동 장치는, 각각의 수평 주기 내의 제1 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 연결되어 있는 복수의 제1 데이터선을 선택하고, 제1 기간 이후의 제2 기간 동안, 복수의 제3 색상 부화소에 연결되어 있는 복수의 제2 데이터선을 선택하는 스위치 회로에 데이터 신호들을 출력하는 데이터 구동 장치로서, 소스 샘플링 클록에 대응하여 소스 스타트 펄스를 시프트시키면서 순차적으로 샘플링 펄스를 생성하는 시프트 레지스터부, 샘플링 펄스에 대응하여, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 제1 데이터들과 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 순차적으로 저장하는 샘플링 래치부, 제1 소스 출력 이네이블 신호에 대응하여 샘플링 래치부에 저장된 제1 데이터들을 동시에 입력받아 저장하고, 제2 소스 출력 이네이블 신호에 대응하여 샘플링 래치부에 저장된 제2 데이터들을 동시에 입력받아 저장하는 홀딩 래치부, 그리고 홀딩 래치부에 저장된 제1 데이터들을 사용하여 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 생성하고, 제2 데이터들을 사용하여 복수의 제3 색상 부화소에 대응하는 데이터 신호를 생성하는 디지털-아날로그 변환부를 포함한다.
샘플링 래치부는, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 제1 데이터들을 저장하는 제1 샘플링 래치들, 그리고 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 저장하는 제2 샘플링 래치들을 포함하고, 시프트 레지스터부는 제1 샘플링 래치들에 샘플링 펄스를 모두 인가한 후, 제2 샘플링 래치들에 샘플링 펄스를 인가할 수 있다.
홀딩 래치부는, 제1 샘플링 래치들에 연결되어 있는 제1 홀딩 래치들, 그리고 제2 샘플링 래치들에 연결되어 있는 제2 홀딩 래치들을 포함하고, 제1 소스 출력 이네이블 신호는 제1 샘플링 래치들에 샘플링 펄스를 모두 인가한 후에 제1 홀딩 래치부에 인가되고, 제2 소스 출력 이네이블 신호는 제2 샘플링 래치들에 샘플링 펄스를 모두 인가한 후에 제2 홀딩 래치부에 인가될 수 있다.
제어 신호에 응답하여 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호 및 복수의 제3 색상 부화소에 대응하는 데이터 신호 중 어느 하나를 선택적으로 출력하는 먹스부, 그리고 먹스부에서 출력되는 데이터 신호들을 데이터선으로 전달하기 위한 출력 버퍼를 더 포함할 수 있다.
먹스부는 제어 신호에 응답하여, 각각의 수평 주기 내의 제1 기간과 제2 기간 사이의 제3 기간 동안, 복수의 제3 색상 부화소에 대응하는 데이터 신호를 출력하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 대응하는 데이터 신호를 출력할 수 있다.
소스 스타트 펄스는 각각의 수평 주기에 동기되어 시프트 레지스터부에 인가될 수 있다.
디지털-아날로그 변환부는 입력되는 복수의 감마 전압 중 적어도 하나의 전압을 사용하여, 제1 데이터들과 제2 데이터들 각각을 아날로그 전압의 데이터 신호로 변환할 수 있다.
실시예들에 따르면, 데이터 구동부의 크기 증가 없이 고해상도 표시 장치를 고속으로 구동할 수 있는 효과가 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 표시 장치에 포함된 데이터 구동부의 일 예를 간략하게 나타낸 블록도이다.
도 3은 도 2의 데이터 구동부를 구체적으로 나타낸 도면이다.
도 4는 도 1의 표시 장치에 포함된 표시 패널, 스위치 회로, 및 데이터 구동부를 나타낸 도면이다.
도 5는 일 실시예에 따른 데이터 구동부의 동작 과정의 일례를 나타내는 파형도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 데이터 구동부(120), 스위치 회로(102), 및 신호 제어부(130)를 포함한다.
표시 패널(100)은 복수의 스캔선(SL1 내지 SLm) 및 복수의 데이터선(DL1 내지 DLn)에 연결되는 화소(PXij)들을 포함한다. 여기서, n 및 m은 양의 정수를 나타낸다.
표시 장치가 유기 발광 표시 장치이면, 화소(PXij)들 각각은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들(미도시)과 유기 발광 다이오드(미도시)를 구비한다. 화소(PXij)는 스캔선(SLi)으로 스캔 신호가 공급될 때 데이터선(DLj)으로부터 데이터 신호를 공급받는다. 이후, 화소(PXij)에 포함된 구동 트랜지스터는 데이터 신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드는 소정 휘도로 발광한다.
표시 장치가 액정 표시 장치이면, 화소(PXij)들 각각은 스위칭 트랜지스터(미도시) 및 액정 커패시터(미도시)를 구비한다. 화소(PXij)는 스캔선(SLi)으로 스캔 신호가 공급될 때 데이터선(DLj)으로부터 데이터 신호를 공급받는다. 이후, 화소(PXij)는 데이터 신호에 대응하여 액정의 투과율을 제어함으로써 소정 휘도의 빛이 외부로 공급되도록 제어한다.
추가적으로, 도 1에서는 화소(PXij)가 하나의 데이터선(DLj) 및 하나의 스캔선(SLi)과 연결되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소(PXij)의 회로구조에 대응하여 다양한 신호선들이 추가로 연결될 수 있다. 즉, 본 발명의 실시예에서 화소(PXij)는 현재 공지된 다양한 형태로 구현될 수 있다.
스캔 구동부(110)는 복수의 스캔선(SL1 내지 SLm)을 통해 표시 패널(100)과 연결된다. 스캔 구동부(110)는 신호 제어부(130)에서 전달되는 게이트 제어 신호(GSP, GSC)에 기초하여 복수의 스캔선(SL1 내지 SLm)을 선택한다.
복수의 스캔선(SL1 내지 SLm)으로 스캔 신호가 공급되면 화소(PXij)들이 스캔선 단위로 선택된다. 데이터선들(DL1 내지 DLn)에 공급되는 데이터 신호는 스캔 신호에 의하여 선택된 화소(PXij)들에 공급된다. 이와 같은 스캔 구동부(110)는 패널에 실장될 수 있다. 즉, 스캔 구동부(110)는 박막 공정을 통해서 표시 패널(100)과 동일한 기판에 실장될 수 있다. 또한, 스캔 구동부(110)는 표시 패널(100)의 양측에 실장될 수도 있다.
데이터 구동부(120)는 신호 제어부(130)로부터 입력되는 영상 데이터(DATA)들을 사용하여 데이터 신호들을 생성한다. 데이터 구동부(120)는 신호 제어부(130)로부터 입력되는 소스 제어 신호(SSP, SSC, SOE)에 기초하여 영상 데이터(DATA)를 처리함으로써, 데이터 신호들을 생성한다.
데이터 구동부(120)의 내부 또는 외부에는 도시되지 않은 감마 전압 생성부가 추가로 설치될 수 있다. 감마 전압 생성부는 복수의 감마 전압을 데이터 구동부(120)로 공급한다. 데이터 구동부(120)는 영상 데이터(DATA)의 계조에 대응하여 복수의 감마 전압 중 어느 하나를 선택함으로써 데이터 신호를 생성한다. 데이터 구동부(120) 생성된 데이터 신호들을 데이터 채널들(D1 내지 Dn)을 통해 스위치 회로(102)에 제공한다.
스위치 회로(102)는 신호 제어부(130)로부터 선택 신호들(CLA, CLB)을 수신할 수 있다. 스위치 회로(102)는 선택 신호들(CLA, CLB)에 따라, 데이터 구동부(120)로부터 입력되는 데이터 신호들을 복수의 데이터선(DL1 내지 DLn)에 인가한다.
신호 제어부(130)는 호스트(140)로부터 출력된 영상 데이터 신호(IS)와 제어 신호를 수신한다. 제어 신호는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 메인 클록 신호(MCLK), 및 데이터 이네이블 신호(DE)를 포함할 수 있다.
신호 제어부(130)는 영상 데이터 신호(IS)와 제어 신호에 기초하여 게이트 제어 신호를 스캔 구동부(110)에 공급하고, 소스 제어 신호를 데이터 구동부(120)에 공급한다.
게이트 제어 신호에는 게이트 스타트 펄스(GSP: gate start pulse) 및 하나 이상의 게이트 시프트 클록(GSC: gate shift clock)이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 스캔 신호의 타이밍을 제어한다. 게이트 시프트 클록(GSC)은 게이트 스타트 펄스(GSP)를 시프트시키기 위한 하나 이상의 클록 신호를 의미한다.
소스 제어 신호에는 소스 스타트 펄스(SSP: source start pulse), 소스 샘플링 클록(SSC: source sampling clock), 소스 출력 이네이블 신호(SOE: source output enable), 제어 신호(TMUXA, TMUXB) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 스타트 펄스(SSP)는 수평 동기 신호(Hsync)에 동기되어 데이터 구동부(120)에 인가된다. 소스 샘플링 클록(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 이네이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
신호 제어부(130)는 수직 동기 신호(Vsync)에 기초하여 영상 데이터(IS)를 프레임 단위로 구분하고, 수평 동기 신호(Hsync)에 기초하여 영상 데이터(IS)를 스캔선 단위로 구분하여 영상 데이터(DATA)를 생성한다.
호스트(140)는 소정의 인터페이스를 통해 영상 데이터 신호(IS)를 신호 제어부(130)에 공급한다. 또한, 호스트(140)는 제어 신호들(Vsync, Hsync, DE, MCLK)을 신호 제어부(130)에 공급한다.
다음으로 도 2 및 도 3를 참조하여, 데이터 구동부(120)를 보다 구체적으로 설명한다.
도 2는 도 1의 표시 장치에 포함된 데이터 구동부의 일 예를 간략하게 나타낸 블록도이고, 도 3은 도 2의 데이터 구동부를 구체적으로 나타낸 도면이다.
도 2에 도시된 바와 같이, 데이터 구동부(120)는 시프트 레지스터부(210), 샘플링 래치부(220), 홀딩 래치부(230), 디지털-아날로그 변환부(240), 및 먹스부(MUX: multiplexer)(250)를 포함한다.
시프트 레지스터부(210), 샘플링 래치부(220), 및 홀딩 래치부(230)는 소스 제어 신호(SSP, SSC, SOE)에 대응하여 신호 제어부(130)로부터 영상 데이터(DATA)를 공급받는다.
구체적으로 시프트 레지스터부(210)는 신호 제어부(130)로부터 소스 스타트 펄스(SSP) 및 소스 샘플링 클록(SSC)을 공급받는다. 소스 샘플링 클록(SSC)을 공급받은 시프트 레지스터부(210)는 소스 샘플링 클록(SSC)의 1주기마다 소스 스타트 펄스(SSP)를 시프트시키면서 순차적으로 샘플링 펄스(SP)를 생성한다. 이를 위하여, 시프트 레지스터부(210)는 복수의 시프트 레지스터를 포함할 수 있다.
샘플링 래치부(220)는 시프트 레지스터부(210)로부터 순차적으로 공급되는 샘플링 펄스(SP)에 대응하여 영상 데이터(DATA)를 순차적으로 저장한다. 일례로, 샘플링 래치부(220)는 샘플링 펄스(SP)에 대응하여 하나 이상의 채널에 대응하는 영상 데이터(DATA)를 순차적으로 저장할 수 있다. 이를 위하여, 샘플링 래치부(220)는 하나 이상의 채널에 대응한 영상 데이터(DATA)를 저장할 수 있는 복수의 샘플링 래치를 포함할 수 있다.
홀딩 래치부(230)는 소스 출력 이네이블 신호(SOE)가 입력될 때 샘플링 래치부(220)로부터 영상 데이터(DATA)를 입력받아 저장한다. 이 경우, 홀딩 래치부(230)는 샘플링 래치부(220)에 저장된 영상 데이터(DATA)를 동시에 공급받을 수 있다. 또한, 소스 출력 이네이블 신호(SOE)가 입력될 때, 홀딩 래치부(230)는 저장되어 있는 영상 데이터(DATA)를 디지털-아날로그 변환부(240)에 공급한다. 이를 위하여, 홀딩 래치부(203)는 하나 이상의 채널에 대응한 영상 데이터(DATA)를 저장할 수 있는 복수의 홀딩 래치를 포함할 수 있다.
디지털-아날로그 변환부(240)는 영상 데이터(DATA)를 사용하여 데이터 신호를 생성한다. 이를 위하여, 디지털-아날로그 변환부(240)는 각각의 채널에 위치되는 DAC(digital to analog converter)를 구비한다. DAC는 공급된 영상 데이터(DATA)의 계조에 대응하여 감마 전압들(Gamma) 중 적어도 하나를 선택하고, 선택된 전압을 데이터 신호로서 먹스부(250)에 공급한다.
먹스부(250)는 제어 신호(TMUXA, TMUXB)에 응답하여 DAC(240)로부터 출력되는 데이터 신호의 일부를 선택적으로 데이터 채널들(D1 내지 Dn)에 전달할 수 있다.
예를 들어, 제어 신호(TMUXA)가 이네이블 레벨인 때, 먹스부(250)는 제1 홀딩 래치들로부터 전달되는 데이터 신호를 데이터 채널들(D1 내지 Dn)에 공급한다. 제어 신호(TMUXB)가 이네이블 레벨인 때, 먹스부(250)는 제2 홀딩 래치들로부터 전달되는 데이터 신호를 데이터 채널들(D1 내지 Dn)에 공급한다.
도 3을 참조하면, 시프트 레지스터부(210)는 2k(k는 자연수)개의 시프트 레지스터(SR1 내지 SR2k)를 포함한다. 시프트 레지스터(SR1 내지 SR2k)는 소스 샘플링 클록(SSC)에 대응하여 소스 스타트 펄스(SSP)를 시프트시키면서 샘플링 펄스(SP1, SP3, ..., SP2k, SP2, SP4, ..., SP2k-1)를 생성한다. 여기서, 시프트 레지스터(SR)는 소스 샘플링 클록(SSC)의 이네이블 기간에 대응하는 신호를 샘플링 펄스(SP1 내지 SP2k)로서 출력한다.
구체적으로, 시프트 레지스터부(210)의 제1 시프트 레지스터들(SR1, SR3, ...)은 서로 종속적으로 연결되어 있다. 예를 들어, 시프트 레지스터(SR1)의 샘플링 펄스(SP1)는 그 다음의 제1 시프트 레지스터(SR3)에 입력되고, 시프트 레지스터(SR3)의 샘플링 펄스(SP3)는 그 다음 제1 시프트 레지스터(미도시)에 입력된다. 또한, 마지막 제1 시프트 레지스터(미도시)는 제2 시프트 레지스터(SR2)에 연결되어 있다. 즉, 마지막 제1 시프트 레지스터(미도시)의 샘플링 펄스(SP2k-1)가 제2 시프트 레지스터(SR2)에 입력된다. 시프트 레지스터부(210)의 제2 시프트 레지스터들(SR2, SR4, ..., SP2k)도 서로 종속적으로 연결되어 있다.
시프트 레지스터부(210)의 제1 시프트 레지스터들(SR1, SR3, ...)은 소스 샘플링 클록(SSC)에 대응하여 소스 스타트 펄스(SSP)를 시프트시키면서, 샘플링 펄스(SP1, SP3, ..., SP2k-1)를 생성하여 출력한다. 시프트 레지스터부(210)의 제2 시프트 레지스터들(SR2, SR4, ..., SR2k)은 소스 샘플링 클록(SSC)에 대응하여 소스 스타트 펄스(SSP)를 시프트시키면서, 샘플링 펄스(SP2, SP4, ..., SP2k)를 생성하여 출력한다.
마지막 제1 시프트 레지스터에서 샘플링 펄스(SP2k-1)가 출력된 이후, 제2 시프트 레지스터(SR2)로부터의 샘플링 펄스(SP2)의 출력이 개시된다. 이로써, 하나의 수평 주기(1H) 내에서, 제1 시프트 레지스터들(SR1, SR3, ...)의 샘플링 펄스(SP1, SP3, ..., SP2k-1)와 제2 시프트 레지스터들(SR2, SR4, ..., SR2k)의 샘플링 펄스(SP2, SP4, ..., SP2k)가 모두 출력된다.
도 3에서는 설명의 편의성을 위하여 영상 데이터(DATA)가 8bit이며, 데이터 입력단자(SD0 내지 SD3)에 의하여 4개의 채널에 대응하는 영상 데이터(DATA)가 동시에 입력된다고 가정하기로 한다.
데이터 입력단자(SD0 내지 SD3) 각각은 신호 제어부(130)로부터 영상 데이터(DATA)를 공급받는다.
샘플링 래치부(220)는 2k개의 샘플링 래치(SA1 내지 SA2k)를 포함한다. 샘플링 래치(SA1 내지 SA2k) 각각은 샘플링 펄스(SP1 내지 SP2k)의 이네이블 에지에 대응하여 4개의 채널에 대응하는 영상 데이터(DATA)를 저장한다.
구체적으로, 샘플링 래치부(220)의 제1 샘플링 래치들(SA1, SA3, ...) 각각은 샘플링 펄스(SP1, SP3, ..., SP2k-1)가 이네이블 레벨로 전환되는 때, 데이터 입력단자(SD0 내지 SD3)로부터 4개의 채널에 대응하는 영상 데이터를 인가받아 저장한다. 다음으로, 샘플링 래치부(220)의 제2 샘플링 래치들(SA2, SA4, ..., SA2k) 각각은 샘플링 펄스(SP2, SP4, ..., SP2k)가 이네이블 레벨로 전환되는 때, 데이터 입력단자(SD0 내지 SD3)로부터 4개의 채널에 대응하는 영상 데이터를 인가받아 저장한다.
홀딩 래치부(230)는 2k개의 홀딩 래치(HO1 내지 HO2k)를 포함한다. 홀딩 래치(HO1 내지 HO2k)들은 소스 출력 이네이블 신호(SOE)가 입력될 때 샘플링 래치(SA1 내지 SA2k)들에 저장된 영상 데이터(DATA)를 동시에 입력받아 저장한다. 여기서 소스 출력 이네이블 신호(SOE)는 하나의 수평 주기(1H) 내에서 적어도 2회로 입력된다.
구체적으로, 홀딩 래치부(230)의 제1 샘플링 래치들(HO1, HO3, ...)은 소스 출력 이네이블 신호(SOE)가 입력되는 때, 제1 샘플링 래치들(SA1, SA3, ...)에 저장된 영상 데이터를 동시에 입력받아 저장한다. 홀딩 래치부(230)의 제2 샘플링 래치들(HO2, HO4, ..., HO2k)은 소스 출력 이네이블 신호(SOE)가 입력되는 때, 제2 샘플링 래치들(SA2, SA4, ..., SA2k)에 저장된 영상 데이터를 동시에 입력받아 저장한다.
디지털-아날로그 변환부(240)는 복수의 감마 전압(VG0 내지 VG7) 중 적어도 하나의 전압을 사용하여, 영상 데이터(DATA)의 계조를 아날로그 전압의 데이터 신호로 변환한다.
먹스부(250)는 제어 신호(TMUXA, TMUXB)에 응답하여 디지털-아날로그 변환부(240)의 출력 신호들을 재배열할 수 있다. 먹스부(250)는 채널들(CH) 각각에 연결되어 있는 트랜지스터들을 포함한다. 각각의 트랜지스터는 제어 신호(TMUXA) 또는 제어 신호(TMUXB)에 의해 턴 온되어, 채널들(CH) 중 일부와 데이터 채널(D1 내지 Dn), 또는 채널들(CH) 중 다른 일부와 데이터 채널(D1 내지 Dn) 서로 연결한다.
구체적으로, 먹스부(250)는 제어 신호(TMUXA)에 응답하여, 제1 홀딩 래치들(HO1, H03, ...)에서 출력된 영상 데이터에 대응하는 아날로그 신호를 데이터 채널들(D1 내지 Dn)에 출력할 수 있다. 먹스부(250)는 제어 신호(TMUXB)에 응답하여, 제2 홀딩 래치들(HO2, HO4, ..., HO2k)에서 출력된 영상 데이터에 대응하는 아날로그 신호를 데이터 채널들(D1 내지 Dn)에 출력할 수 있다.
데이터 구동부(120)는, 채널들(CH)에 연결되어 먹스부(250)의 출력 신호들을 버퍼링하여 데이터 채널들(D1 내지 Dn)에 출력하는 출력 버퍼(252)를 더 포함한다. 출력 버퍼(252)는 복수의 증폭기(AMP)들을 포함할 수 있다.
실시예에 따라, 시프트 레지스터부(210), 샘플링 래치부(220), 홀딩 래치부(230), 디지털-아날로그 변환부(240), 먹스부(250), 및 출력 버퍼(252)는 하나의 칩으로 구현되거나 별도의 독립적인 칩으로 구현될 수 있다.
데이터 채널들(D1 내지 Dn)은 스위치 회로(102)에 연결된다. 다음으로 도 4를 참조하여, 스위치 회로(102)에 대해 더 설명한다.
도 4는 도 1의 표시 장치에 포함된 표시 패널, 스위치 회로, 및 데이터 구동부를 나타낸 도면이다.
도시된 바와 같이, 표시 패널(100)은 펜타일(pentile) 구조를 가질 수 있다. 예를 들어, 표시 패널(100)은 적색 부화소들(R), 녹색 부화소들(G) 및 청색 부화소들(B)이, 적색 부화소(R), 녹색 부화소(G), 청색 부화소(B), 및 녹색 부화소(G)의 순서로 배치되는 홀수 행들과, 청색 부화소(B), 녹색 부화소(G), 적색 부화소(R), 및 녹색 부화소(G)의 순서로 배치되는 짝수 행들을 포함할 수 있다.
이하에서, 상기에서 설명한 하나의 화소(PXij)는 적색 부화소(R)와 녹색 부화소(G)를 포함하거나, 또는 청색 부화소(B)와 녹색 부화소(G)를 포함한다.
따라서 데이터선들(DLA1, DLA2, ..., DLAn)에는 적색 부화소들(R) 및 청색 부화소들(B)이 교번하여 연결되고, 데이터선들(DLB1, DLB2, ..., DLBn)에는 녹색 부화소들(G)이 연결될 수 있다.
스위치 회로(102)는 신호 제어부(130)로부터 제1 선택 신호(CLA) 및 제2 선택 제어 신호(CLB)를 수신한다. 일 실시예에서, 제1 선택 신호(CLA) 및 제2 선택 신호(CLB)는 하나의 수평 주기(1H) 동안 교번하여 활성화될 수 있다. 즉, 하나의 수평 주기(1H)에서 제1 선택 신호(CLA)가 활성화되는 구간과 제2 선택 제어 신호(CLB)가 활성화되는 구간은 서로 중첩되지 않을 수 있다.
하나의 수평 주기(1H) 동안, 스위치 회로(102)는 제1 선택 신호(CLA) 및 제2 선택 신호(CLB)에 기초하여, 데이터 채널들(D1 내지 Dn)로부터 수신되는 데이터 신호를 데이터선들(DLA1, DLA2, ..., DLAn)과 데이터선들(DLB1, DLB2, ..., DLBn)에 전달할 수 있다.
스위치 회로(102)는 복수의 제1 트랜지스터(TA1, TA2, ..., TAn) 및 복수의 제2 트랜지스터(TB1, TB2, ..., TBn)를 포함한다. 복수의 제1 트랜지스터(TA1, TA2, ..., TAn)의 일단은 데이터 채널들(D1 내지 Dn) 중 대응하는 데이터 채널에 연결되어 있고 타단은 데이터선들(DLA1, DLA2, ..., DLAn)에 연결되어 있으며, 게이트에는 제1 선택 신호(CLA)가 인가된다. 복수의 제2 트랜지스터(TB1, TB2, ..., TBn)의 일단은 데이터 채널들(D1 내지 Dn) 중 대응하는 데이터 채널에 연결되어 있고 타단은 데이터선들(DLB1, DLB2, ..., DLBn)에 연결되어 있으며, 게이트에는 제2 선택 신호(CLB)가 인가된다.
예를 들어, 스위치 회로(102)는 제1 선택 신호(CLA)가 이네이블 레벨인 때 복수의 제1 트랜지스터(TA1, TA2, ..., TAn)가 턴 온되어, 데이터 채널들(D1 내지 Dn)로부터 수신되는 데이터 신호를 데이터선들(DLA1, DLA2, ..., DLAn)에 전달한다. 제2 선택 신호(CLB)가 이네이블 레벨인 때 복수의 제2 트랜지스터(TB1, TB2, ..., TBn)가 턴 온되어, 데이터선들(DLB1, DLB2, ..., DLBn)에 데이터 채널들(D1 내지 Dn)로부터 수신되는 데이터 신호를 전달한다.
데이터 구동부(120)와 인접한 표시 패널(100)의 소정 영역에 위치할 수 있다. 예를 들어, 표시 패널(100)과 동일한 기판 상에서, 데이터 구동부(120)와 인접한 영역에 위치할 수 있다. 또한 스위치 회로(102)는 별도의 회로 기판 상에 구성될 수 있다. 또한, 스위치 회로(102)와 데이터 구동부(120)는 단일 반도체 칩(IC)으로 구현될 수도 있다.
다음으로 도 5를 참조하여, 일 실시예에 따른 데이터 구동부(120)와 스위치 회로(102)의 동작에 대해 설명한다.
도 5는 일 실시예에 따른 데이터 구동부의 동작 과정의 일례를 나타내는 파형도이다. 설명의 편의를 위해, 도 5는 i번째 스캔선(SLi)에 대응하는 데이터 신호가 인가되는 구간 및 i+1 번째 스캔선(SLi+1)에 대응하여 데이터 신호가 인가되는 구간(2=i=n-1) 내에서, j번째 데이터선(DLAj, DLBj)에 인가되는 데이터 신호(DLA[j], DLB[j])를 나타낸다(1=j=m). 이하의 설명에서 j는 1인 것으로 가정하여 설명한다.
수평 동기 신호(Hsync)는 스캔 선 단위로 반복하여 이네이블 레벨(L)로 인가된다.
첫 번째 수평 주기(1H)에서, 제1 선택 신호(CLA)는 t1 내지 t2 기간(제1 기간) 동안 이네이블 레벨(L)을 갖는다. 이때, 데이터선(DLAj)에는 j번째 데이터선(DLAj)과 i번째 스캔선(SLi)에 연결된 적색 부화소(R)의 데이터 신호(R[i])가 인가된다.
t2 내지 t3 시점 사이의 기간(제3 기간)에서 제어 신호(TMUXB)가 입력되어, 제2 홀딩 래치들(HO2, HO4, ..., HO2k)에서 전달된 영상 데이터(DATA_G0G0)에 대응하는 데이터 신호가 출력 버퍼(252)에 전달된다.
제2 선택 신호(CLB)는 t3 내지 t5 기간(제2 기간) 동안 이네이블 레벨(L)을 갖는다. 이때, 데이터선(DLBj)에는 j번째 데이터선(DLBj)과 i번째 스캔선(SLi)에 연결된 녹색 부화소(G)의 데이터 신호(G[i])가 인가된다. 데이터 신호(G[i])는 출력 버퍼(252)에서 출력된 영상 데이터(DATA_G0G0)에 대응하는 데이터 신호이다. t1 내지 t2 기간은 t3 내지 t5 기간보다 더 짧다.
t4 내지 t6 기간(제5 기간) 동안 i번째 스캔선(SLi)에는 이네이블 레벨(L)의 스캔 신호(S[i])가 인가된다. 그러면, j번째 데이터선(DLAj)과 i번째 스캔선(SLi)에 연결된 적색 부화소(R)에 데이터 신호(R[i])가 인가되고, j번째 데이터선(DLBj)과 i번째 스캔선(SLi)에 연결된 녹색 부화소(G)에 데이터 신호(G[i])가 인가된다.
t5 내지 t7 사이의 기간(제4 기간)에서 제어 신호(TMUXA)가 입력되어, 제1 홀딩 래치들(HO1, HO3, ...)에서 전달된 영상 데이터(DATA_R1B1)에 대응하는 데이터 신호가 출력 버퍼(252)에 전달된다.
두 번째 수평 주기(1H)에서, 제1 선택 신호(CLA)는 t7 내지 t8 기간 동안 이네이블 레벨(L)을 갖는다. 이때, 데이터선(DLAj)에는 j번째 데이터선(DLAj)과 i+1번째 스캔선(SLi)에 연결된 적색 부화소(R)의 데이터 신호(B[i+1])가 인가된다. 데이터 신호(B[i+1])는 출력 버퍼(252)에서 출력된 영상 데이터(DATA_R1B1)에 대응하는 데이터 신호이다.
t8 내지 t9 사이에서 제어 신호(TMUXB)가 입력되어, 제2 홀딩 래치들(HO2, HO4, ..., HO2k)에서 전달된 영상 데이터(DATA_G1G1)에 대응하는 데이터 신호가 출력 버퍼(252)에 전달된다.
제2 선택 신호(CLB)는 t9 내지 t11 기간 동안 이네이블 레벨(L)을 갖는다. 이때, 데이터선(DLBj)에는 j번째 데이터선(DLBj)과 i+1번째 스캔선(SLi+1)에 연결된 녹색 부화소(G)의 데이터 신호(G[i+1])가 인가된다. 데이터 신호(G[i+1])는 데이터 채널들(D1 내지 Dn)에서 출력된 영상 데이터(DATA_G1G1)에 대응하는 데이터 신호이다.
t10 내지 t12 기간 동안 i+1번째 스캔선(SLi+1)에는 이네이블 레벨(L)의 스캔 신호(S[i+1])가 인가된다. 그러면, j번째 데이터선(DLAj)과 i+1번째 스캔선(SLi+1)에 연결된 적색 부화소(R)에 데이터 신호(B[i+1])가 인가되고, j번째 데이터선(DLBj)과 i+1번째 스캔선(SLi+1)에 연결된 녹색 부화소(G)에 데이터 신호(G[i+1])가 인가된다.
첫 번째 수평 주기(1H)에서, ta 시점에, 소스 스타트 펄스(SSP)가 시프트 레지스터부(210)에 인가된다. 데이터 입력단자(SD0 내지 SD3)에는 데이터선들(DLA1 내지 DLAj)에 대응하는 영상 데이터(R1, B1, R1, B1)가 입력된다. 제1 샘플링 래치들(SA1, SA3, ...) 각각은 샘플링 펄스(SP1, SP3, ..., SP2k-1)가 이네이블 레벨로 전환되는 때, 데이터 입력단자(SD0 내지 SD3)로부터 데이터선들(DLA1 내지 DLAj)에 대응하는 영상 데이터(R1, B1, R1, B1)를 인가받아 저장한다. 본 개시의 일 실시예에 따르면, 4개의 부화소 단위의 영상 데이터(R1, B1, R1, B1)를 저장하기 위한 시간은 다음의 수학식 1과 같이 계산된다.
Figure pat00001
tb 시점에서, 제1 홀딩 래치들(HO1, HO3, ...)은 소스 출력 이네이블 신호(SOE)가 입력될 때 제1 샘플링 래치들(SA1, SA3, ...)에 저장되어 있는 영상 데이터(R1, B1, R1, B1)를 입력받아 영상 데이터(DATA_R1B1)로서 저장한다.
그런 다음, 제어 신호(TMUXA)가 입력되면, 영상 데이터(DATA_R1B1)에 대응하는 아날로그 데이터 신호가 데이터 채널들(D1 내지 Dn)에 전달된다. 데이터 채널들(D1 내지 Dn)에 전달된 영상 데이터(DATA_R1B1)에 대응하는 아날로그 데이터 신호는, 두 번째 수평 주기(1H)에서 제1 선택 신호(CLA)가 이네이블 레벨(L)인 기간 동안 데이터선들(DLA1, DLA2, ..., DLAn)에 인가된다.
그리고, tb 시점에서, 데이터 입력단자(SD0 내지 SD3)에는 데이터선들(DLB1 내지 DLBj)에 대응하는 영상 데이터(G1, G1, G1, G1)가 입력된다. 제2 샘플링 래치들(SA2, SA4, ..., SA2K) 각각은 샘플링 펄스(SP2, SP4, ..., SP2k)가 이네이블 레벨로 전환되는 때, 데이터 입력단자(SD0 내지 SD3)로부터 데이터선들(DLB1 내지 DLBj)에 대응하는 영상 데이터(G1, G1, G1, G1)를 인가받아 저장한다.
두 번째 수평 주기(1H)에서, 제2 홀딩 래치들(HO2, HO4, ..., HO2k)은 다음 소스 출력 이네이블 신호(SOE)가 입력될 때 제2 샘플링 래치들(SA2, SA4, ..., SA2k)에 저장되어 있는 영상 데이터(G1, G1, G1, G1)를 입력받아 영상 데이터(DATA_G1G1)로서 저장한다. 그런 다음, 제어 신호(TMUXB)가 입력되면, 영상 데이터(DATA_G1G1)에 대응하는 아날로그 데이터 신호가 데이터 채널들(D1 내지 Dn)에 전달된다. 데이터 채널들(D1 내지 Dn)에 전달된 영상 데이터(DATA_G1G1)에 대응하는 아날로그 데이터 신호는, 두 번째 수평 주기(1H)에서 제2 선택 신호(CLB)가 이네이블 레벨(L)인 기간 동안 데이터선들(DLB1, DLB2, ..., DLBn)에 인가된다.
즉, 하나의 수평 주기(1H)에서 데이터선들(DLA1, DLA2, ..., DLAn) 및 데이터선들(DLB1, DLB2, ..., DLBn)에 각각 데이터 신호가 인가된다.
하나의 수평 주기(1H) 내에서 제1 선택 신호(CLA)와 제2 선택 신호(CLB)가 각각 이네이블 레벨(L)을 가진다. 제1 선택 신호(CLA)가 이네이블 레벨로 전환되기 전에, 데이터선들(DLA1, DLA2, ..., DLAn)에 인가될 데이터 신호(이하, '제1 데이터 신호'로 설명함)가 데이터 채널(D1 내지 Dn)에 전달된다. 마찬가지로, 제2 선택 신호(CLB)가 이네이블 레벨로 전환되기 전에, 데이터선들(DLB1, DLB2, ..., DLBn)에 인가될 데이터 신호(이하, '제2 데이터 신호'로 설명함)가 데이터 채널(D1 내지 Dn)에 전달된다. 즉, 하나의 수평 주기(1H) 동안 데이터 채널(D1 내지 Dn)에는, 제1 데이터 신호와 제2 데이터 신호가 순차적으로 인가되어야 한다.
이를 위해, 하나의 수평 주기(1H) 내에서 제어 신호(TMUXA) 및 제어 신호(TMUXB)가 1회씩 입력된다. 즉, 제어 신호(TMUXA)가 입력되는 때, 먹스부(250)는 채널(CH)에서 전달되는 제1 데이터 신호를 데이터 채널들(D1 내지 Dn)에 전달한다. 그리고, 제1 선택 신호(CLA)가 이네이블 레벨로 변경되면, 스위칭 회로(102)는 데이터 채널들(D1 내지 Dn)에 전달되고 있는 데이터 신호를 데이터선들(DLA1, DLA2, ..., DLAn)에 전달한다. 그런 다음 제1 선택 신호(CLA)가 디세이블 레벨로 변경되면, 제어 신호(TMUXB)가 입력된다. 먹스부(250)는 채널(CH)에서 전달되는 제2 데이터 신호를 데이터 채널들(D1 내지 Dn)에 전달한다. 그리고, 제2 선택 신호(CLB)가 이네이블 레벨로 변경되면, 스위칭 회로(102)는 데이터 채널들(D1 내지 Dn)에 전달되고 있는 데이터 신호를 데이터선들(DLB1, DLB2, ..., DLBn)에 전달한다.
종래에는 하나의 수평 주기(1H) 내에서 제어 신호(TMUXA)가 입력되기 전에, 채널(CH)에 제1 데이터 신호와 제2 데이터 신호가 모두 전달될 수 있었다.
구체적으로, 1080x2340의 해상도를 갖는 표시 패널을 60Hz의 주파수를 구동할 때, 하나의 수평 주기(1H)의 기간은 다음의 수학식 2와 같이 계산된다.
Figure pat00002
이때, 하나의 수평 주기(1H) 동안 입력될 데이터를 처리하기 위한 시간은 다음의 수학식 3과 같이 계산된다. 하기의 수학식 3은 하나의 스캔선에 연결되어 있는 모든 화소의 영상 데이터를 샘플링 래치부(220)에 저장하기 위한 시간을 나타낸다. 소스 샘플링 클록(SSC)의 1 클록 당 2개의 화소(RG 또는 BG) 단위의 영상 데이터(RGBG)가 샘플링 래치부(220)에 저장되는 것으로 가정한다.
Figure pat00003
즉, 하나의 수평 주기(1H) 동안 하나의 스캔선에 대응하여 입력될 데이터를 샘플링 래치부(220)에 모두 저장하기 위한 시간은 4.7㎲이고, 이는 하나의 수평 주기(1H)의 기간인 6.78㎲ 이내이다. 그러므로, 1 클록 당 4개의 데이터선에 대응하는 2개의 화소(RG 또는 BG) 단위의 영상 데이터(RGBG)를 샘플링 래치부(220)에 저장하는 방식으로, 1080x2340의 해상도를 갖는 표시 패널을 60Hz의 주파수를 구동할 수 있다.
그러나, 1080x2340의 해상도를 갖는 표시 패널을 90Hz의 주파수를 구동할 때, 하나의 수평 주기(1H)의 기간은 다음의 수학식 4와 같다.
Figure pat00004
즉, 하나의 수평 주기(1H)의 기간은 4.71㎲이고, 하나의 수평 주기(1H) 동안 입력될 데이터를 처리하기 위한 시간은 4.7㎲이다. 그러나, 데이터 구동부(120)의 증폭기 및 표시 패널(100)의 팬-아웃 배선의 부하 등에 의해, 데이터 신호가 데이터 선들(DLA1, DLA2, ..., DLAn, DLB1, DLB2, ..., DLBn)에 충전되는 데 추가적인 시간이 요구된다. 구체적으로, 하나의 증폭기(AMP)가 두 개의 데이터선(DLA 및 DLB)을 구동하므로, 증폭기(AMP)의 구동 부담(load)이 증가한다. 나아가, 두 개의 부화소의 데이터 신호의 트랜지션량이 많은 경우, 하나의 증폭기(AMP)가 두 개의 데이터선(DLA 및 DLB)을 구동하면 증폭기(AMP)의 구동 부담이 지나치게 증가하여, 두 개의 데이터선(DLA 및 DLB) 중 적어도 하나의 데이터선이 타겟 레벨까지 충전되지 못할 수 있다. 그러므로, 첫 번째 수평 주기(1H) 내에서의 제어 신호(TMUXA) 입력과, 두 번째 수평 주기(1H) 내에서의 선택 신호(CLA)의 입력 사이에 추가적인 시간이 요구된다. 즉, 하나의 수평 주기(1H)의 기간인 4.71㎲보다 더 짧은 기간 동안 제어 신호(TMUXA)가 입력되어야 한다.
그러므로, 1 클록 당 2개의 화소(RG 또는 BG) 단위의 영상 데이터(RGBG)를 샘플링 래치에 저장하는 방식으로, 1080x2340의 해상도를 갖는 표시 패널을 90Hz의 주파수를 구동할 수 없다.
본 개시의 실시예에 따르면, 선택 신호(CLA)에 의해 동일한 타이밍(t1-t2, t7-t8)에 데이터 신호가 전달되는 데이터선(DLA1 내지 DLAj)에 연결되어 있는 4개의 부화소 단위의 영상 데이터(R1, B1, R1, B1)를 샘플링 래치들(SA1, SA3, ...)에 저장하는 데 필요한 시간은 수학식 1에서와 같이, 2.35㎲로 계산된다. 즉, 하나의 수평 주기(1H)의 기간인 4.71㎲보다 더 짧은 기간 동안 제어 신호(TMUXA)가 입력되어야 함을 고려하더라도, 제어 신호(TMUXA)가 입력되기 전에, 데이터선(DLA1 내지 DLAj)에 대응하는 4개의 부화소 단위의 영상 데이터(R1, B1, R1, B1)가 샘플링 래치들(SA1, SA3, ...)에 저장될 수 있다.
마찬가지로, 선택 신호(CLB)에 의해 동일한 타이밍(t3 내지 t5, t9 내지 t11)에 데이터 신호가 전달되는 데이터선(DLB1 내지 DLBj)에 연결되어 있는 4개의 부화소 단위의 영상 데이터(G1, G1, G1, G1)를 샘플링 래치들(SA2, SA4, ..., SA2k)에 저장하는 데 필요한 시간도 수학식 1에서와 같이, 2.35㎲로 계산된다. 즉, 다음 수평 주기(1H)에서의 제어 신호(TMUXB)가 입력되기 전에, 현재 수평 주기(1H)에서 데이터선(DLB1 내지 DLBj)에 대응하는 4개의 부화소 단위의 영상 데이터(G1, G1, G1, G1)가 샘플링 래치들(SA2, SA4, ..., SA2k)에 저장될 수 있다.
즉, 1 클록 당 선택 신호(CLA 또는 CLB)에 의해 동일한 타이밍에 데이터 신호가 전달되는 데이터선에 연결되어 있는 4개의 부화소 단위의 영상 데이터(RBRB 또는 GGGG)를 샘플링 래치부(220)에 순차적으로 저장하는 방식으로, 1080x2340의 해상도를 갖는 표시 패널을 90Hz의 주파수로 구동할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 사용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 복수의 제1 색상 부화소, 복수의 제2 색상 부화소, 및 복수의 제3 색상 부화소를 포함하는 표시부,
    상기 복수의 제1 색상 부화소, 상기 복수의 제2 색상 부화소, 및 상기 복수의 제3 색상 부화소에 연결되어 있는 복수의 스캔선에 스캔 신호를 인가하는 스캔 구동부,
    각각의 수평 주기 내의 제1 기간 동안, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 연결되어 있는 복수의 제1 데이터선을 선택하고, 각각의 수평 주기 내의 상기 제1 기간 이후의 제2 기간 동안, 상기 복수의 제3 색상 부화소에 연결되어 있는 복수의 제2 데이터선을 선택하는 스위치 회로, 그리고
    각각의 수평 주기 내의 상기 제1 기간과 상기 제2 기간 사이의 제3 기간 동안, 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호를 상기 스위치 회로에 인가하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호를 상기 스위치 회로에 인가하는 데이터 구동부
    를 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 데이터 구동부는,
    소스 샘플링 클록에 대응하여 소스 스타트 펄스를 시프트시키면서 순차적으로 샘플링 펄스를 생성하는 시프트 레지스터부,
    상기 샘플링 펄스에 대응하여, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 제1 데이터들과 상기 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 순차적으로 저장하는 샘플링 래치부,
    제1 소스 출력 이네이블 신호에 대응하여 상기 샘플링 래치부에 저장된 상기 제1 데이터들을 동시에 입력받아 저장하고, 제2 소스 출력 이네이블 신호에 대응하여 상기 샘플링 래치부에 저장된 상기 제2 데이터들을 동시에 입력받아 저장하는 홀딩 래치부, 그리고
    상기 홀딩 래치부에 저장된 상기 제1 데이터들을 사용하여 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호를 생성하고, 상기 제2 데이터들을 사용하여 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호를 생성하는 디지털-아날로그 변환부를 포함하는,
    표시 장치.
  3. 제2항에 있어서,
    상기 샘플링 래치부는,
    상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 제1 데이터들을 저장하는 제1 샘플링 래치들, 그리고
    상기 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 저장하는 제2 샘플링 래치들을 포함하고,
    상기 시프트 레지스터부는 상기 제1 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후, 상기 제2 샘플링 래치들에 상기 샘플링 펄스를 인가하는,
    표시 장치.
  4. 제3항에 있어서,
    상기 홀딩 래치부는,
    상기 제1 샘플링 래치들에 연결되어 있는 제1 홀딩 래치들, 그리고
    상기 제2 샘플링 래치들에 연결되어 있는 제2 홀딩 래치들을 포함하고,
    상기 제1 소스 출력 이네이블 신호는 상기 제1 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후에 상기 제1 홀딩 래치부에 인가되고, 상기 제2 소스 출력 이네이블 신호는 상기 제2 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후에 상기 제2 홀딩 래치부에 인가되는,
    표시 장치.
  5. 제2항에 있어서,
    상기 데이터 구동부는,
    제어 신호에 응답하여 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호 및 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호 중 어느 하나를 선택적으로 출력하는 먹스부, 그리고
    상기 먹스부에서 출력되는 상기 데이터 신호들을 상기 데이터선으로 전달하기 위한 출력 버퍼를 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 먹스부는 상기 제어 신호에 응답하여, 각각의 수평 주기 내의 상기 제1 기간과 상기 제2 기간 사이의 제3 기간 동안, 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호를 출력하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호를 출력하는,
    표시 장치.
  7. 제2항에 있어서,
    상기 소스 스타트 펄스는 각각의 수평 주기에 동기되어 상기 시프트 레지스터부에 인가되는,
    표시 장치.
  8. 제2항에 있어서,
    상기 디지털-아날로그 변환부는 입력되는 복수의 감마 전압 중 적어도 하나의 전압을 사용하여, 상기 제1 데이터들과 상기 제2 데이터들 각각을 아날로그 전압의 데이터 신호로 변환하는,
    표시 장치.
  9. 제1항에 있어서,
    상기 스위치 회로는,
    제1 선택 신호에 대응하여, 상기 데이터 구동부를 상기 복수의 제1 데이터선에 연결하는 제1 트랜지스터들, 그리고
    제2 선택 신호에 대응하여, 상기 데이터 구동부를 상기 복수의 제2 데이터선에 연결하는 제2 트랜지스터들을 포함하는,
    표시 장치.
  10. 제9항에 있어서,
    상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은 상기 표시 패널과 동일한 기판에 위치하는,
    표시 장치.
  11. 제1항에 있어서,
    상기 스캔 구동부는 상기 복수의 스캔선에 순차적으로 이네이블 레벨의 스캔 신호를 인가하고,
    상기 스캔 신호는 각각의 수평 주기 내의 상기 제1 기간 이후의 제5 기간 동안 이네이블 레벨을 가지며,
    상기 제5 기간과 상기 제2 기간은 적어도 일부 중첩하는,
    표시 장치.
  12. 제11항에 있어서,
    상게 제1 기간은 상기 제2 기간보다 더 짧은,
    표시 장치.
  13. 제1항에 있어서,
    상기 표시부는 상기 복수의 스캔선, 상기 복수의 제1 데이터선, 및 상기 복수의 제2 데이터선을 포함하고,
    상기 복수의 제1 데이터선과 상기 복수의 제2 데이터선은 제1 방향으로 연장되어 있고, 상기 제1 방향과 교차하는 제2 방향을 따라 교번하여 위치하는,
    표시 장치.
  14. 각각의 수평 주기 내의 제1 기간 동안, 복수의 제1 색상 부화소 및 복수의 제2 색상 부화소에 연결되어 있는 복수의 제1 데이터선을 선택하고, 제1 기간 이후의 제2 기간 동안, 복수의 제3 색상 부화소에 연결되어 있는 복수의 제2 데이터선을 선택하는 스위치 회로에 데이터 신호들을 출력하는 데이터 구동 장치로서,
    소스 샘플링 클록에 대응하여 소스 스타트 펄스를 시프트시키면서 순차적으로 샘플링 펄스를 생성하는 시프트 레지스터부,
    상기 샘플링 펄스에 대응하여, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 제1 데이터들과 상기 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 순차적으로 저장하는 샘플링 래치부,
    제1 소스 출력 이네이블 신호에 대응하여 상기 샘플링 래치부에 저장된 상기 제1 데이터들을 동시에 입력받아 저장하고, 제2 소스 출력 이네이블 신호에 대응하여 상기 샘플링 래치부에 저장된 상기 제2 데이터들을 동시에 입력받아 저장하는 홀딩 래치부, 그리고
    상기 홀딩 래치부에 저장된 상기 제1 데이터들을 사용하여 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호를 생성하고, 상기 제2 데이터들을 사용하여 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호를 생성하는 디지털-아날로그 변환부
    를 포함하는 데이터 구동 장치.
  15. 제14항에 있어서,
    상기 샘플링 래치부는,
    상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 제1 데이터들을 저장하는 제1 샘플링 래치들, 그리고
    상기 복수의 제3 색상 부화소에 대응하는 제2 데이터들을 저장하는 제2 샘플링 래치들을 포함하고,
    상기 시프트 레지스터부는 상기 제1 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후, 상기 제2 샘플링 래치들에 상기 샘플링 펄스를 인가하는,
    데이터 구동 장치.
  16. 제15항에 있어서,
    상기 홀딩 래치부는,
    상기 제1 샘플링 래치들에 연결되어 있는 제1 홀딩 래치들, 그리고
    상기 제2 샘플링 래치들에 연결되어 있는 제2 홀딩 래치들을 포함하고,
    상기 제1 소스 출력 이네이블 신호는 상기 제1 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후에 상기 제1 홀딩 래치부에 인가되고, 상기 제2 소스 출력 이네이블 신호는 상기 제2 샘플링 래치들에 상기 샘플링 펄스를 모두 인가한 후에 상기 제2 홀딩 래치부에 인가되는,
    데이터 구동 장치.
  17. 제14항에 있어서,
    제어 신호에 응답하여 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호 및 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호 중 어느 하나를 선택적으로 출력하는 먹스부, 그리고
    상기 먹스부에서 출력되는 상기 데이터 신호들을 상기 데이터선으로 전달하기 위한 출력 버퍼
    를 더 포함하는 데이터 구동 장치.
  18. 제17항에 있어서,
    상기 먹스부는 상기 제어 신호에 응답하여, 각각의 수평 주기 내의 상기 제1 기간과 상기 제2 기간 사이의 제3 기간 동안, 상기 복수의 제3 색상 부화소에 대응하는 데이터 신호를 출력하고, 각각의 수평 주기 내의 제2 기간 이후의 제4 기간 동안, 상기 복수의 제1 색상 부화소 및 상기 복수의 제2 색상 부화소에 대응하는 데이터 신호를 출력하는,
    데이터 구동 장치.
  19. 제14항에 있어서,
    상기 소스 스타트 펄스는 각각의 수평 주기에 동기되어 상기 시프트 레지스터부에 인가되는,
    데이터 구동 장치.
  20. 제14항에 있어서,
    상기 디지털-아날로그 변환부는 입력되는 복수의 감마 전압 중 적어도 하나의 전압을 사용하여, 상기 제1 데이터들과 상기 제2 데이터들 각각을 아날로그 전압의 데이터 신호로 변환하는,
    데이터 구동 장치.
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