DE102011056119A1 - Stereoskopisches bild-display - Google Patents

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Abstract

Ein stereoskopisches Bild-Display wird erörtert. Das stereoskopische Bild-Display weist ein Display-Panel (100) auf, das Datenleitungen, Gateleitungen, die die Datenleitungen kreuzen, Dünnfilmtransistoren (TFTs), die angeschaltet werden in Reaktion auf Gatepulse von den Gateleitungen, eine Vielzahl von Pixeln, einen Datensteuerschaltkreis, der digitale Videodaten in eine Datenspannung umwandelt und die Datenspannung an die Datenleitungen anlegt, einen Gatesteuerschaltkreis, der sequentiell die Gatepulse synchronisiert mit den Datenspannungen an die Gateleitungen anlegt, und eine Zeitsteuerung (110) aufweist, die ein Zeitsteuersignal, 2D Bilddaten und 3D Bilddaten von einem externen Hostsystem (200) empfängt, die digitalen Videodaten an den Datenschaltkreis anlegt und eine Betriebszeit des Datenschaltkreises und eine Betriebszeit des Gatesteuerschaltkreises steuert.

Description

  • Diese Anmeldung beansprucht den Nutzen der koreanischen Patentanmeldung Nr. 10-2010-00124501 , eingereicht am 07. Dezember 2010, deren gesamter Inhalt durch Bezugnahme für alle Zwecke hierin aufgenommen ist, als wenn er hierin vollständig enthalten wäre.
  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Ausführungen der Erfindung betreffen ein stereoskopisches Bild-Display, das in der Lage ist, ein zweidimensionales planes Bild (nachfolgend bezeichnet als „2D Bild”) und ein dreidimensionales stereoskopisches Bild (nachfolgend bezeichnet als „3D Bild”) zu erzeugen.
  • Verwandte Technik
  • Ein stereoskopisches Bild-Display erzeugt ein 3D Bild unter Verwendung stereoskopischer Techniken oder autostereoskopischer Techniken.
  • Die stereoskopische Technik, welche ein parallaxes Bild zwischen dem linken Auge und dem rechten Auge eines Anwenders mit einem hohen stereoskopischen Effekt nutzt, kann ein Brillentypverfahren und ein Nichtbrillentypverfahren aufweisen. Bei dem Brillentypverfahren wird das zwischen dem linken Auge und dem rechten Auge parallaxe Bild auf einem Direktansicht-Display oder mit einem Projektor dargestellt durch eine Veränderung der Polarisationsrichtung des linken und des rechten parallaxen Bildes oder durch eine Art von Zeitaufteilung und dadurch wird unter Verwendung einer Polarisationsbrille oder einer Flüssigkristall-Shutterbrille ein stereoskopisches Bild erzeugt. Bei dem Nichtbrillentypverfahren wird grundsätzlich ein optisches Element, wie eine Parallaxenbarriere und/oder ein linsenförmiges (Streu-)Glas (Linse), zum Separieren einer optischen Achse des linken und des rechten parallaxen Bildes vor oder hinter einem Displayschirm angeordnet und dadurch wird das stereoskopische Bild erzeugt.
  • 1 zeigt ein Beispiel eines stereoskopischen Bild-Displays, das als Flüssigkristalldisplay implementiert ist. Wie in 1 gezeigt, erzeugt ein stereoskopisches Bild-Display vom Brillentyp ein stereoskopisches Bild unter Ausnutzung einer Polarisationscharakteristik eines strukturierten Verzögerers 5, der auf einem Display-Panel 3 angeordnet ist, und von Polarisationscharakteristiken einer Polarisationsbrille 6, die ein Benutzer trägt. Das Display-Panel 3 ordnet ein linkes Auge Bild L und ein rechtes Auge Bild R benachbarten Displayzeilen zu und stellt das linke und das rechte Bild L und R dar. Der strukturierte Verzögerer 5 variiert die Polarisationscharakteristiken des linken Auge Bildes L und des rechten Auge Bildes R unterschiedlich voneinander und separiert die Polarisation des linken Auge Bildes L und des rechten Auge Bildes R. Ein linker Auge Filter der Polarisationsbrille 6 lässt die Polarisation des linken Auge Bildes L durch und unterbricht die Polarisation des rechten Auge Bildes R. Ein rechter Auge Filter der Polarisationsbrille 6 lässt die Polarisation des rechten Auge Bildes R durch und lässt die Polarisation für das linke Auge Bild L nicht durch. In 1 bezeichnet Bezugszeichen 1 eine Hintergrundlichteinheit, die Licht für das Display-Panel 3 bereitstellt, und die Bezugszeichen 2 und 4 bezeichnen Polarisationsfilme, die an einem oberen bzw. unteren Substrat des Display-Panels 3 angeordnet sind.
  • Bei dem stereoskopischen Bild-Display, das in 1 gezeigt ist, ist die Sichtbarkeit eines 3D Bildes verringert aufgrund eines Übersprechens, das an einer Position eines vertikalen Blickwinkels erzeugt wird. Ein linkes Auge des Benutzers darf nur Licht des linken Auge Bildes L erfassen und ein rechtes Auge des Benutzers darf nur Licht des rechten Auge Bildes R erfassen, sodass der Benutzer eine ausreichend stereoskopische Empfindung des 3D Bildes hat. Bei einem stereoskopischen Bild-Display der verwandten Technik existiert jedoch ein Abschnitt, in dem sowohl das Licht des linken Auge Bildes als auch das Licht des rechten Auge Bildes auf sowohl das rechte als auch das linke Auge des Benutzers einfallen. Dies kann zu einem linkes/rechtes Auge Übersprechen führen, bei dem der Benutzer sowohl das Licht des linken Auge Bildes als auch das Licht des rechten Auge Bildes durch das linke oder das rechte Auge des Benutzers sieht.
  • Wenn der Benutzer nicht das 3D Bild vor dem Display-Panel 3 betrachtet und an dem 3D Bild herunter oder hinauf schaut, lassen sowohl der linke Auge strukturierte Verzögerer 5a als auch der rechte Auge strukturierte Verzögerer 5b sowohl Licht des linken Auge Bildes als auch Licht des rechtes Auge Bildes durch bei einem vertikalen Blickwinkel, der um einem Winkel größer ist als ein Frontansichtwinkel, der gleich oder größer einem vorbestimmten Winkel ist. Dies kann zu dem Übersprechen führen. Daher hat das stereoskopische Bild-Display der verwandten Technik sehr schmale vertikale Blickwinkel, in denen das 3D Bild ohne die Erzeugung von Übersprechen dargestellt wird.
  • Daher offenbart, wie in 2 gezeigt, die japanische Offenlegungsschrift Nr. 2002-185983 ein Verfahren zum Vergrößern eines vertikalen Blickwinkels eines stereoskopisches Bild-Displays durch Ausbilden schwarzer Streifen BS auf dem strukturierten Verzögerer 5. Wenn der Benutzer das stereoskopische Bild-Display an einer Position betrachtet, die von einem stereoskopischen Bild-Display um eine vorbestimmte Distanz D beabstandet ist, hängt ein vertikaler Blickwinkel α, bei dem theoretisch kein Übersprechen erzeugt wird, von der Größe der schwarzen Matrizen BM eines Display-Panels 3, von der Größe der schwarzen Streifen BS des strukturierten Verzögerers 5 und von einem Abstand S zwischen dem Display-Panel 3 und dem strukturierten Verzögerer 5 ab. Der vertikale Blickwinkel α nimmt mit der Größe der schwarzen Matrizen BM und der Größe der schwarzen Streifen BS zu und nimmt mit dem Abstand S zwischen dem Display-Panel 3 und dem strukturierten Verzögerer 5 ab. Andererseits interagieren bei dem stereoskopischen Bild-Display, das in der japanischen Offenlegungsschrift Nr. 2002-185983 offenbart ist, die schwarzen Matrizen BM des Display-Panels 3 miteinander, wodurch ein Störmuster (Moire) erzeugt wird, Ferner stellt das stereoskopische Bild-Display, das in der Offenlegungsschrift Nr. 2002-185983 offenbart ist, das 2D Bild aufgrund der schwarzen Streifen BS des strukturierten Verzögerers 5 mit weitgehend reduzierter Lumineszenz dar.
  • Wie in 3 gezeigt, schlägt der vorliegende Anmelder eine Struktur und ein Steuerverfahren eines Panels vor, bei dem die roten (R), die grünen (G) und blauen (B) Unterpixel PIX eines Display-Panels in zwei Teilzellen 10 und 20 geteilt werden und bei dem je eine der Teilzellen 10 oder 11 angesteuert wird unter Verwendung eines aktiven schwarzen Streifens, wie aus der US-Anmeldung Nr. 12/536,031 (5. August 2009), welche hierdurch durch Bezugnahme in ihrer Gesamtheit aufgenommen ist. In anderen Worten wird jeder der Unterpixel PIX in einen Hauptpixelteil 10 und einen Unterpixelteil 20 aufgeteilt. Der Hauptpixelteil 10 weist einen Dünnfilmtransistor (TFT) T1 auf, der an einer Kreuzung zwischen einer Datenleitung Dl und einer n-ten Leitung Gn und an einer ersten Flüssigkristallzelle Clcl, die mit dem TFT T1 verbunden ist, angeordnet ist, wobei n eine natürliche Zahl ist. Der Unterpixelteil 20 weist einen TFT T2 auf, der an einer Kreuzung zwischen der Datenleitung Dl und einer (n + 1)ten Gateleitung Gn + 1 und an einer zweiten Flüssigkristallzelle Clc2, die mit dem TFT T2 verbunden ist, angeordnet ist. Der Unterpixelteil 20 arbeitet als Pixel, zu dem in einem 2D Modus 2D Bilddaten übertragen werden, und kann als aktiver schwarzer Streifen betrieben werden, zu dem in einem 3D Modus Schwarzdaten übertragen werden.
  • Ein stereoskopisches Bild-Display, das in der US-Anmeldung Nr. 12/536,031 offenbart ist, kann die Probleme des stereoskopischen Bild-Displays, die bei der japanischen Offenlegungsschrift Nr. 2002-185983 auftreten, lösen. Das stereoskopische Bild-Display, das in der US-Anmeldung Nr. 12/536,031 offenbart ist, kann eine Reduzierung der Lumineszenz eines 2D Bildes verhindern durch Aufteilen jedes der Unterpixel PIX in zwei Teile und durch Schreiben der 2D Bilddaten zu jedem der aufgeteilten Pixel PIX in dem 2D Modus. Ferner könnte es eine Sichtbarkeit sowohl des 2D als auch des 3D Bildes verbessern durch Vergrößern eines vertikalen Blickwinkels in dem 3D Modus. Daher könnte es eine bessere Displayqualität erreichen als ein bekanntes stereoskopisches Bild-Display.
  • Ein Gatesteuerschaltkreis weist einen Niveauschieber und ein Verschiebungsregister aus. Das Verschiebungsregister kann direkt auf einem Substrat eines Display-Panels ausgebildet werden mit Hilfe eines Gate In Panel (GIP) Verfahrens. Der Niveauschieber ist für die exklusive Verwendung des 2D Modus entwickelt. Jedoch ist es möglich, wenn Ausgangssignale des Gatesteuerschaltkreises in dem 2D und in dem 3D Modus voneinander unterschiedlich sind, den Gatesteuerschaltkreis nur unter Verwendung des bestehenden Niveauschiebers für die exklusive Verwendung des 2D Modus zu betreiben.
  • BESCHREIBUNG DER ERFINDUNG
  • Ausführungsformen der Erfindung stellen ein stereoskopisches Bild-Display bereit, das einen aktiven schwarzen Streifen aufweist, der eine Implementierung eines 2D Bildes und eines 3D Bildes ermöglicht, und ein Steuern eines Gatesteuerschaltkreises in einem 2D Modus und in einem 3D Modus unter Verwendung eines Niveauschiebers.
  • Gemäß einem Aspekt ist ein stereoskopisches Bild-Display vorgesehen, das ein Display-Panel aufweist, das Datenleitungen, Gateleitungen, die die Datenleitungen kreuzen, Dünnfilmtransistoren, die in Reaktion auf Gatepulse von den Gateleitungen angeschaltet werden, eine Vielzahl von Pixeln, die jeweils eine Vielzahl von Unterpixeln aufweisen, einen Datenschaltkreis, der dazu ausgebildet ist, digitale Videodaten in eine Datenspannung zu konvertieren und die Datenspannung an die Datenleitungen anzulegen, einen Gatesteuerschaltkreis, der dazu ausgebildet ist, sequentiell die Gatepulse synchronisiert mit der Datenspannung an die Gateleitungen anzulegen, und eine Zeitsteuerung aufweist, die dazu ausgebildet ist, ein Zeitsignal, 2D Bilddaten und 3D Bilddaten von einem externen Hostsystem zu empfangen, den Datensteuerschaltkreis mit den digitalen Videodaten zu versorgen, und eine Betriebszeit des Datensteuerschaltkreises und eine Betriebszeit des Gatesteuerschaltkreises zu steuern.
  • Jedes Unterpixel weist einen Hauptpixelteil auf, der dazu ausgebildet ist, in einem 2D Modus einen Grauwert der 2D Bilddaten darzustellen in Reaktion auf einen n-ten Gatepuls einer n-ten Gateleitung und in einem 3D Modus einen Grauwert der 3D Bilddaten darzustellen in Reaktion auf den n-ten Gatepuls, wobei n eine natürliche Zahl ist, und einen Unterpixelteil, der dazu ausgebildet ist, in dem 3D Modus eine vorher geladene Spannung zu entladen in Reaktion auf einen (n + 1)ten Gatepuls einer (n + 1)ten Gateleitung und einen schwarzen Grauwert darzustellen.
  • Der Gatesteuerschaltkreis gibt in dem 2D Modus den n-ten Gatepuls aus und gibt in dem 3D Modus den n-ten Gatepuls und den (n + 1)ten Gatepuls aus in Reaktion auf ein Auswahlsignal, das er von der Zeitsteuerung oder von dem Hostsystem empfängt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen, welche hierin eingeschlossen sind, um ein weiteres Verständnis der Erfindung zu liefern, und welche hierin aufgenommen sind und einen Teil dieser Beschreibung darstellen, zeigen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. In den Zeichnungen zeigen:
  • 1 ein Brillentyp stereoskopisches Bild-Display;
  • 2 ein Bild-Display, bei dem ein schwarzer Streifen auf einem strukturierten Verzögerer ausgebildet ist;
  • 3 ein Verfahren zum Implementieren einer aktiven schwarzen Matrix;
  • 4 eine perspektivische Explosionsdarstellung, die ein Display-Panel, einen strukturierten Verzögerer und eine Polarisationsbrille eines stereoskopischen Bild-Displays gemäß einer beispielhaften Ausführungsform der Erfindung zeigt;
  • 5 ein Schwarzdiagramm, das Steuerschalkreise eines in 4 gezeigten Display-Panels darstellt;
  • 6 ein äquivalentes Schaltkreisdiagramm, das einige der Pixel eines in 4 gezeigten Display-Panels zeigt;
  • 7 einen Betrieb von ersten und zweiten Teilzellen in einem 3D Modus;
  • 8 einen Betrieb von ersten und zweiten Teilzellen in einem 2D Modus;
  • 9 ein Schaltkreisdiagramm, das einen Niveauschieber, der in 4 gezeigt ist, darstellt;
  • 10 ein Schaltkreisdiagramm, das eine erste logische Schaltkreiseinheit zeigt, die in 9 gezeigt ist;
  • 11 ein Schaltkreisdiagramm, das eine zweite logische Schaltkreiseinheit zeigt, die in 9 gezeigt ist;
  • 12 ein Schaltkreisdiagramm, das eine Stufe eines Verschiebungsregisters zeigt, das in 4 gezeigt ist;
  • 13 ein Wellenformdiagramm, das eine Ausgangswellenform eines Taktsignals, einer Q-Knoten Spannung, einer QB-Knoten Spannung und eines Gatepulses zeigt, der ein Eingangssignal einer Stufe eines Verschiebungsregisters ist, das in 12 gezeigt ist;
  • 14 ein Zeitdiagramm, das 2D Modus Steuersignale eines stereoskopischen Bild-Displays gemäß einer beispielhaften Ausführungsform der Erfindung zeigt;
  • 15 ein Zeitdiagramm, das 3D Modus Steuersignale eines stereoskopischen Bild-Displays zeigt gemäß einer beispielhaften Ausführungsform der Erfindung; und
  • 16 ein Zeitdiagramm, das einen Resetpuls darstellt, der bei einem stereoskopischen Bild-Display gemäß einer beispielhaften Ausführungsform der Erfindung nach Versorgen aller Gateleitungen mit einem Gatepuls erzeugt wird.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Die Erfindung wird nachfolgend mit Bezug auf die beigefügten Zeichnungen vollständiger beschrieben, in denen beispielhafte Ausführungsformen der Erfindung gezeigt sind. Diese Erfindung kann jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollte nicht so ausgelegt werden, als wäre sie auf die hierin ausgeführten Ausführungsformen beschränkt. Ähnliche Bezugszeichen bezeichnen figurenübergreifend ähnliche Elemente. In der folgenden Beschreibung wird, wenn entschieden wird, dass die detaillierte Beschreibung einer bekannten Funktion oder Konfiguration bezogen auf die Erfindung den Gegenstand der Erfindung unklar erscheinen lässt, die detaillierte Beschreibung weggelassen.
  • Die 4 und 5 zeigen ein stereoskopisches Bild-Display gemäß einer beispielhaften Ausführungsform der Erfindung.
  • Wie in den 4 und 5 gezeigt, weist ein stereoskopisches Bild-Display gemäß einer beispielhaften Ausführungsform der Erfindung ein Display-Panel 100, einen strukturierten Verzögerer 30, eine Polarisationsbrille 40, einen Display-Panel-Steuerschaltkreis und desgleichen auf.
  • Das Display-Panel 100 stellt in einem 2D Modus 2D Bilddaten dar und in einem 3D Modus 3D Bilddaten. Das Display-Panel 100 kann in einem flachen Display-Panel-Element implementiert sein, wie beispielsweise einem Flüssigkristalldisplay (LCD), einem Feldemissionsdisplay (FED), einem Plasma-Display-Panel (PDP), einer elektrolumineszierenden Vorrichtung (EL) umfassend ein anorganisch elektrolumineszierendes Element und/oder ein organisches Licht emittierendes Dioden-(OLED)Element und/oder ein elektrophoretisches Display (EPD). Polarisationsfilme und eine Hintergrundlichteinheit können bei einem selbst emittierenden Displayelement weggelassen werden. Nachfolgend wird das Display-Panel beschrieben unter Verwendung eines Display-Panels des Flüssigkristalldisplays als ein Beispiel. Andere Arten von Display-Panelen können verwendet werden.
  • Das Display-Panel 100 weist ein Dünnfilmtransistor-(TFT-)Anordnungssubstrat, ein Farbfilter-Anordnungssubstrat und eine Flüssigkristallschicht zwischen den beiden Substraten auf. Das Display-Panel 100 weist Pixel auf, die in Matrixform angeordnet sind, die auf einer Kreuzungsstruktur von Datenleitungen und Gateleitungen basiert. Pixelanordnungen, die aktive schwarze Streifen aufweisen, die in 6 gezeigt sind, sind auf dem Display-Panel 100 ausgebildet. Das TFT-Anordnungssubstrat des Display-Panels 100 weist Datenleitungen, Gateleitungen, die die Datenleitungen kreuzen, TFT's, die entsprechend an den Kreuzungen der Datenleitungen und der Gateleitungen angeordnet sind, Pixelelektroden der Flüssigkristallzellen, Speicherkondensatoren Cst, die mit den Pixelelektroden verbunden sind, und desgleichen auf. Die Flüssigkristalle der Pixel werden durch ein elektrisches Feld zwischen den Pixelelektroden angesteuert, die mit den TFT's und den gemeinsamen Elektroden verbunden sind. Das Farbfilter-Anordnungssubstrat des Display-Panels weist schwarze Matrizen, Farbfilter, die gemeinsam Elektroden und desgleichen auf. Die Polarisationsfilme 16a und 16b sind entsprechend an dem TFT-Anordnungssubstrat bzw. dem Farbfilter-Anordnungssubstrat angeordnet. Ausrichtungsschichten zum Setzen eines Vorneigungswinkels der Flüssigkristalle sind entsprechend auf dem TFT Anordnungssubstrat bzw. dem Farbfilter-Anordnungssubstrat geformt.
  • Das stereoskopische Bild-Display gemäß der Ausführungsform der Erfindung kann implementiert sein nach Art einer vertikalen elektrischen Feldsteuerung, wie beispielsweise gemäß einem Twisted Nematic (TN) Modus und/oder gemäß einem vertikalen Ausrichtungs-(VA)Modus, oder nach Art einer horizontalen elektrischen Feldsteuerung, wie beispielsweise gemäß einem In Plane Switching (IPS) Modus und/oder einem Fringe Field Switching (FFS) Modus. Das stereoskopische Bild-Display gemäß der Ausführungsform der Erfindung kann als jede Art von Flüssigkristalldisplay ausgebildet sein, umfassend ein Hintergrundlicht-Flüssigkristalldisplay, ein transflektives Flüssigkristalldisplay oder ein reflektives Flüssigkristalldisplay. Eine Hintergrundlichteinheit wird bei dem Hintergrundlicht-Flüssigkristalldisplay und dem transflektiven Flüssigkristalldisplay benötigt. Die Hintergrundlichteinheit kann implementiert sein als direktartige Hintergrundlichteinheit oder als kantenartige Hintergrundlichteinheit.
  • Der strukturierte Verzögerer 30 ist an dem oberen Polarisationsfilm 16a des Display-Panels 100 befestigt und ist gegenüber dem Schirm des Display-Panels 100 angeordnet. Der strukturierte Verzögerer 30 weist erste Verzögerer und zweite Verzögerer auf. Die ersten Verzögerer des strukturierten Verzögerers 30 sind gegenüberliegend zu den Pixeln des Display-Panels 100 angeordnet, auf denen ein linkes Auge Bild dargestellt wird, und konvertieren Licht, das von den Pixeln kommt, in eine erste Polarisation (beispielsweise eine zirkulare Polarisation oder eine lineare Polarisation) und lassen die erste Polarisation durch. Die zweiten Verzögerer des strukturierten Verzögerers 30 sind gegenüberliegend von Pixeln des Display-Panels 100 angeordnet, auf denen ein rechtes Auge Bild dargestellt wird, und konvertieren Licht, das von diesen Pixeln kommt, in eine zweite Polarisation (beispielsweise eine zirkulare Polarisation oder eine lineare Polarisation) und lassen die zweite Polarisation durch. Eine optische Achse der ersten Polarisation und eine optische Achse der zweiten Polarisation können aufeinander senkrecht stehen. Ein separater schwarzer Streifen muss nicht auf dem strukturierten Verzögerer 30 ausgebildet sein. Das liegt daran, dass jedes der Pixel des Display-Panels 100 räumlich in zwei Teile aufgeteilt ist und einer der Teile dient als ein aktiver schwarzer Streifen.
  • Ein linker Auge Filter der Polarisationsbrille 40 hat die gleiche Lichtabsorptionsachse wie der erste Verzögerer des strukturierten Verzögerers 30 und ein rechter Auge Filter der Polarisationsbrille 40 hat die gleiche Lichtabsorptionsachse wie der zweite Verzögerer des strukturierten Verzögerers 30. Beispielsweise kann ein links zirkular polarisierender Filter als der linke Auge Filter der Polarisationsbrille 40 gewählt werden und ein rechts zirkular polarisierender Filter kann ausgewählt werden als der rechte Auge Filter der Polarisationsbrille 40. Dadurch sieht ein Benutzer ein 3D Bild, wenn er die Polarisationsbrille 40 verwendet, und sieht ein 2D Bild ohne das Tragen der Polarisationsbrille 40.
  • Der Display-Panel-Steuerschaltkreis weist einen Datensteuerschaltkreis, einen Gatesteuerschaltkreis, eine Zeitsteuerung 110, ein Hostsystem 200, einen Modulenergieschaltkreis 150 und desgleichen auf.
  • Der Datensteuerschaltkreis weist eine Vielzahl von integrierten Sourcesteuerschaltkreisen (ICs) 140 auf. Die Sourcesteuer-ICs 140 verarbeiten digitale Videodaten, die sie von der Zeitsteuerung 110 erhalten haben, unter der Steuerung der Zeitsteuerung 110. Die Sourcesteuer-ICs 140 wandeln die zu verarbeitenden digitalen Videodaten in positive und negative analoge Gammareferenzspannungen GMA1–GMAn um und erzeugen positive und negative Datenspannungen. Die Sourcesteuer-ICs 140 versorgen dann die Datenleitungen des Display-Panels 100 mit den positiven und negativen Datenspannungen. Die Sourcesteuer-ICs 140 können mit den Datenleitungen des Display-Panels 100 über einen Chip auf Glas (COG) Prozess verbunden sein oder über einen automatisierten Tab Bonding (TAB) Prozess.
  • Der Gatesteuerschaltkreis weist einen Niveauschieber 120 und eine Vielzahl von Verschiebungsregistern 130 auf und legt sequentiell einen Gatepuls an Gateleitungen des Display-Panels 100 unter der Steuerung der Zeitsteuerung 110 an.
  • Der Niveauschieber 120 teilt Gateverschiebungstaktsignale GCLK, die er von der Zeitsteuerung 110 erhalten hat, in N-Phasen Taktsignale auf und gibt die N-Phasen Taktsignale aus, wobei N eine positive ganze Zahl ist, die gleich oder größer als 2 ist. Nachfolgend wird das Taktsignal, das von dem Niveauschieber 120 ausgegeben wird, beispielsweise als ein 6-Phasen Taktsignal angenommen, ist aber nicht darauf beschränkt.
  • Der Niveauschieber 120 verschiebt das Niveau eines Gatestartpulses GST, eines Gateverschiebungstaktsignals GCLK und eine Transistor-Transistor-Logik (TTL) Logikniveauspannung von n-Takten, die er von der Zeitsteuerung 110 erhält, auf eine hohe Gatespannung VGH und eine niedrige Gatespannung VGL. Die hohe Gatespannung VGH und die niedrige Gatespannung VGL werden auf eine Betriebsspannung des Verschiebungsregisters 130 und eine Betriebsspannung der Pixelanordnung des Display-Panels 100 gesetzt.
  • Der Niveauschieber 120 verschiebt das Niveau einer Spannung des Gatestartpulses GST und gibt einen ersten Startpuls VST1 aus. Der Niveauschieber 120 gibt selektiv einen zweiten Startpuls VST2 aus in Reaktion auf ein Ausfallsignal SEL, das er von dem Hostsystem 200 oder der Zeitsteuerung 110 erhalten hat. Das Auswahlsignal SEL wird in dem 2D Modus auf einem ersten logischen Niveau (beispielsweise einem niedrigen logischen Niveau) erzeugt und wird in dem 3D Modus auf einem zweiten logischen Niveau (beispielsweise einem hohen logischen Niveau) erzeugt. Der Niveauschieber 120 gibt den ersten Startpuls VST1 in dem 2D Modus aus, in dem das Auswahlsignal SEL erzeugt wird, das das erste logische Niveau hat. In dem 3D Modus, in dem das Auswahlsignal SEL, das das zweite logische Niveau hat, erzeugt wird, gibt der Niveauschieber 120 einen ersten Startpuls VST1 aus und gibt den zweiten Startpuls VST2 aus, nachdem eine vorgegebene Zeit vergangen ist.
  • Der Niveauschieber 120 reduziert die hohe Gatespannung VGH bei einer abfallenden Flanke jedes der Taktsignale CLK1 bis CLK6, um eine Spannung ΔVp einer Flüssigkristallzelle zu reduzieren. Der Niveauschieber 120 gibt eine gerade hohe Gatespannung VGHE und eine ungerade hohe Gatespannung VGHO aus, deren Spannungsniveaus ineinander umgewandelt werden in Reaktion auf ein gerades/ungerades Taktsignal E/O, das er von der Zeitsteuerung 110 erhält.
  • Der Niveauschieber 120 erzeugt einen Resetpuls RST in Reaktion auf einen Gatestartpuls GST und das Gateverschiebungstaktsignal GCLK. Der Resetpuls RST ist ein Steuersignal zum gleichzeitigen Entladen der Q Knoten auf allen Stufen des Verschiebungsregisters 130.
  • In dem 2D Modus gibt der Niveauschieber 120 das erste Startsignal VST1, die Taktsignale CLK1 bis CLK6, die gerade hohe Gatespannung VGHE, die ungerade hohe Gatespannung VGHO und den Resetpuls RST aus. In dem 3D Modus gibt der Niveauschieber 120 den ersten Startpuls VST1, den zweiten Startpuls VST2, die Taktsignale CLK1 bis CLK6 die gerade hohe Gatespannung VGHE, die ungerade hohe Gatespannung VGHO und den Resetpuls RST aus. Ob der Niveauschieber 120 das zweite Startsignal VST2 ausgibt, wird abhängig von einem logischen Niveau des Auswahlsignal SEL entschieden, das er von der Zeitsteuerung 110 oder dem Hostsystem 200 erhält.
  • Jedes der Verschiebungsregister 130 weist eine Vielzahl von Stufen auf, die kaskadenartig miteinander verbunden sind. Die Verschiebungsregister 130 sind über einen Gate In Panel (GIP) Prozess direkt auf dem TFT-Anordnungssubstrat des Display-Panels 100 entlang der Pixelanordnung ausgebildet. Die Verschiebungsregister 130 legen sequentiell Gatepulse an die Gateleitungen an. Wie in 5 gezeigt, können die Verschiebungsregister 130 neben beiden Seiten oder neben einer Seite der Pixelanordnung angeordnet sein. Wenn die Verschiebungsregister 130 separiert neben beiden Außenseiten der Pixelanordnung angeordnet sind, erhalten die Verschiebungsregister 130 gleichzeitig die Signale VST1, VST2, CLK1 bis CLK6, VGHE und VGHO von dem Niveauschieber 120 und arbeiten (gleichzeitig).
  • In dem 2D Modus verschiebt das Verschiebungsregister 130 sequentiell den ersten Startpuls VST1, den es von dem Niveauschieber 120 erhält, in Reaktion auf die Taktsignale CLK1 bis CLK6 und legt den verschobenen ersten Startpuls VST1 an die n-ten Gateleitungen an. In dem 3D Modus verschiebt das Verschiebungsregister 130 den ersten von dem Niveauschieber 120 erhaltenen Startpuls VST1 in Übereinstimmung mit der Zeit der Taktsignale CLK1 bis CLK6 und legt die Gatepulse an die n-ten Gateleitungen an. Ferner verschiebt das Verschiebungsregister 130 die zweiten von dem Niveauschieber 120 erhaltenen Startpulse VST2 in Übereinstimmung mit der Zeit der Taktsignale CLK1 bis CLK6 und legt die Gatepulse an die (n + 1)ten Gateleitungen an.
  • Die Zeitsteuerung 110 rekonstruiert die von dem Hostsystem 200 erhaltenen digitalen Videodaten und legt die rekonstruierten digitalen Videodaten an die Sourcesteuer-ICs 140 an. Die Zeitsteuerung 110 empfängt Zeitsteuersignale, wie beispielsweise ein vertikales Synchronisationssignal Vsync, ein horizontales Synchronisationssignal Hsync, ein Datenfreigabesignal DE und ein Punkttaktsignal CLK, von dem Hostsystem 200. Die Zeitsteuerung 110 erzeugt Gatezeitsteuersignale zum Steuern einer Betriebszeit des Niveauschiebers 120 und Sourcezeitsteuersignale zum Steuern der Betriebszeit der Sourcesteuer-ICs 140 abhängig von den Zeitsteuersignalen. Die Zeitsteuerung 110 steuert den Niveauschieber 120 in dem 2D Modus oder steuert den Niveauschieber 120 in dem 3D Modus in Reaktion auf ein 2D bzw. 3D Modussignal, welches es von dem Hostsystem 200 erhält.
  • Die Gatezeitsteuersignale weisen den Gatestartpuls GST, ein Modulationszeitverschiebungstaktsignal MCLK, das Gateverschiebungstaktsignal GCLK, das gerade/ungerade Taktsignal E/O, das Auswahlsignal SEL und desgleichen auf. Das Auswahlsignal SEL kann von der Zeitsteuerung 110 oder dem Hostsystem 200 erzeugt werden. Der Gatestartpuls GST wird von dem Niveauschieber 120 bezüglich seines Niveaus verschoben und wird in einen ersten und einen zweiten Startpuls VST1 und VST2 umgewandelt. Ferner wird der Gatestartpuls GST in eine erste Stufe des Verschiebungsregisters 130 eingegeben und steuert eine Ausgangszeit des ersten Gatepulses. Das Modulationsverschiebungstakttaktsignal MCLK steuert eine hohe Gatespannungsmodulationszeit der Taktsignale CLK1 bis CLK6, die von dem Niveauschieber 120 ausgegeben werden. Das Gateverschiebungstaktsignal GCLK wird aufgeteilt und von dem Niveauschieber 120 bezüglich seines Niveaus verschoben. Ferner wird das Gateverschiebungstaktsignal GCLK umgewandelt in Taktsignale CLK1 bis CLK6 und wird an Stufen des Verschiebungsregisters 130 ausgegeben, wodurch eine Verschiebungszeit des ersten und des zweiten Startpulses VST1 und VST2 gesteuert wird. Das ungerade/gerade Taktsignal E/O steuert eine Spannungsniveauinvertierungszeit der geraden hohen Gatespannung VGHE und der ungeraden hohen Gatespannung VGHO. Das Auswahlsignal SEL steuert, ob der Niveauschieber 120 den zweiten Startpuls VST2 ausgibt oder nicht.
  • Das Sourcezeitsteuersignal weist einen Sourcestartpuls SSP, ein Sourcesammeltaktsignal SSC, ein Polarisationssteuersignal POL, ein Sourceausgangsfreigabesignal SOE und desgleichen auf. Der Sourcestartpuls SSP steuert eine Startzeit eines Datensammelns der Sourcesteuer-ICs 140. Das Sourcesammeltaktsignal SSC steuert eine Datensammelzeit der Sourcesteuer-ICs 140. Das Polarisationssteuersignal POL steuert eine Polarität der von dem Datensteuerschaltkreis ausgegebenen Datenspannung. Das Sourceausgangsfreigabesignal SOE steuert eine Ausgabezeit des Datensteuerschaltkreises. Wenn digitale Videodaten, die in den Datensteuerschaltkreis eingegeben werden sollen, transferiert werden basierend auf einem mini Niedrig-Spannungs-Differenzial-Signal (LVDS) Schnittstellenstandard, kann auf den Sourcestartpuls SSP und das Sourcesammeltaktsignal SSC verzichtet werden.
  • Das Hostsystem 200 weist einen graphischen Prozessierungsschaltkreis, wie beispielsweise einen Skalierer, und einen Energieschaltkreis auf. Der graphische Prozessierungsschaltkreis interpoliert eine Auflösung von RGB Videodaten, die er von einem Übertragungsempfängerschaltkreis oder einer externen Videoquelle erhalten hat, in Übereinstimmung mit einer Auflösung des Display-Panels 100 und führt einen Signalinterpolationsprozess der RGB Videodaten durch. Der Energieschaltkreis erzeugt eine Eingangsenergiequelle Vin, mit welcher der Modulenergieschaltkreis 150 versorgt wird. Das Hostsystem 200 versorgt die Zeitsteuerung 110 mit 2D Bilddaten oder 3D Bilddaten über eine Schnittstelle, wie beispielsweise eine LVDS Schnittstelle oder eine Transition Minimized Differential Signaling (TMDS) Schnittstelle, und legt die Zeitsteuersignale Vsync, Hsync, DE und CLK an die Zeitsteuerung 110 an. Das Hostsystem 200 kann die Zeitsteuerung 110 mit einem Modensignal versorgen zum Anzeigen des 2D Modus und des 3D Modus. Ferner kann das Hostsystem 200 das Auswahlsignal SEL zu dem Niveauschieber 120 übertragen synchronisiert mit einem 3D Bildsignal, das zu der Zeitsteuerung 110 übertragen wird.
  • Der Modulenergieschaltkreis 150 erhält die Eingangsenergiequelle Vin unter Verwendung eines DC-DC Wandlers, eines Regulators etc. und konvertiert die Eingangsenergiequelle Vin in eine logische Energiespannung Vcc zum Steuern des Display-Panel Steuerschaltkreises und der Steuerspannungen VGH, VGL, Vcom und GMA1 bis GMAn des Display-Panels 100. Die logische Energiespannung Vcc ist ungefähr 3,3 V und wird als eine Energiequelle des Display-Panel Steuerschaltkreises eingespeist.
  • Die hohe Gatespannung VGH wird erzeugt als eine Spannung, die gleich oder größer als ungefähr 15 V ist, und die niedrige Gatespannung VGL wird erzeugt als eine Spannung, die gleich oder weniger als ungefähr –5 V ist. Die hohe Gatespannung VGH kann als eine Spannung von ungefähr 28 V erzeugt werden. Wie in 12 gezeigt, kann die niedrige Gatespannung VGL eine erste und eine zweite niedrige Gatespannung VGL1 und VGL2 aufweisen, die in eine Stufe des Verschiebungsregisters 130 eingespeist werden. Die zweite niedrige Gatespannung VGL2 kann niedriger gesetzt werden als die erste niedrige Gatespannung VGL1. Die erste und die zweite niedrige Gatespannung VGL1 und VGL2 und ein Unterschied zwischen der ersten und der zweiten niedrigen Gatespannung VGL1 und VGL2 können bestimmt werden, abhängig von einem Unterschied zwischen einer DC Gate-Bias-Belastung des TFTs, an dem eine Spannung eines ersten QB Knotens innerhalb der Stufe des Verschiebungsregisters 130 als eine Gatespannung angelegt wird, und einer DC Gate-Bias-Belastung des TFTs, an welchen eine Spannung eines zweiten QB Knotens als eine Gatespannung angelegt wird.
  • Eine gemeinsame Spannung Vcom ist ungefähr 7 V bis 9 V und wird an der gemeinsamen Elektrode des Display-Panels 100, wie in den 6 und 10 gezeigt, angelegt. Wie in den 6 und 10 gezeigt, kann die gemeinsame Spannung Vcom eine erste gemeinsame Spannung Vcom1, die an einer ersten gemeinsamen Elektrode 4 angelegt wird, die sowohl zu einem Hauptpixelteil PIXA als auch zu einem Unterpixelteil PIXB gehört, und eine zweite gemeinsame Spannung Vcom2, die an einer zweiten gemeinsamen Elektrode 6 des Unterpixelteils PIXB angelegt wird, aufweisen. Ein Unterschied zwischen der ersten und der zweiten gemeinsamen Spannung Vcom1 und Vcom2 kann bestimmt werden durch eine Spannung zum Kompensieren eines Unterschieds zwischen einer ΔVp Spannung einer Flüssigkristallzelle Clc11 des Hauptpixelteils PIXA und einer ΔVp Spannung einer Flüssigkristallzelle Clc12 des Unterpixelteils PIXB. Beispielsweise ist bei der Pixelstruktur, die in 6 gezeigt ist, eine parasitäre TFT Kapazität des Unterpixelteils PIXB größer als eine parasitäre TFT Kapazität des Hauptpixelteils PIXA. Deshalb kann die ΔVp Spannung ΔVp2 des Unterpixelteils PIXB größer sein als die ΔVp Spannung ΔVp1 des Hauptpixelteils PIXA. Die zweite gemeinsame Spannung Vcom2 kann um ungefähr 1 V bis 2 V größer gesetzt werden als die erste gemeinsame Spannung Vcom1, um den Unterschied zwischen der ΔVp Spannung ΔVp1 des Hauptpixelteils PIXA und der ΔVp Spannung ΔVp2 des Unterpixelteils PIXB zu kompensieren.
  • Die positiven/negativen Gammareferenzspannungen GMA1 bis GMAn werden durch einen Spannungsteilerschaltkreis aufgeteilt und in die Sourcesteuer-ICs 140 eingespeist. Die positiven/negativen Gammareferenzspannungen GMA1 bis GMAn weisen positive Gammareferenzspannungen auf, die größer sind als die gemeinsame Spannung Vcom, und negative Gammareferenzspannungen, die geringer sind als die gemeinsame Spannung Vcom.
  • 6 ist ein äquivalentes Schaltkreisdiagramm, das einige der Pixel des in 4 gezeigten Display-Panels 100 zeigt.
  • Wie in 6 gezeigt, weist die Pixelanordnung des Display-Panels 100a eine Vielzahl von Pixeln auf, die an Kreuzungen der Datenleitungen Dm und Dm + 1 und der Gateleitungen Gn und Gn + 1 angeordnet sind. Jedes der Pixel weist ein rotes Unterpixel, ein grünes Unterpixel und ein blaues Unterpixel auf. Jedes der Unterpixel ist in einen Hauptpixelteil PIXA und einen Unterpixelteil PIXB aufgeteilt.
  • Der Hauptpixelteil PIXA weist einen ersten TFT T11, die erste Flüssigkristallzelle Clc11, die mit dem ersten TFT T11 verbunden ist, einen Speicherkondensator (nicht gezeigt) und desgleichen auf. Die erste Flüssigkristallzelle Clc11 weist eine Pixelelektrode 2 auf, an die eine Datenspannung angelegt wird, und eine erste gemeinsame Elektrode 4, an welche die erste gemeinsame Spannung Vcom1 angelegt wird.
  • Wie in 7 gezeigt, wird in dem 3D Modus der Hauptpixelteil PIXA auf eine Datenspannung eines linken Auge Bildes oder eines rechten Auge Bildes eines 3D Bildes aufgeladen, wodurch 3D Bilddaten dargestellt werden. Wie in 8 gezeigt, wird in dem 2D Modus der Hauptpixelteil PIXA auf eine Datenspannung von 2D Bilddaten aufgeladen, wodurch 2D Bilddaten dargestellt werden. Der erste TFT T11 wird in Reaktion auf einen Gatepuls aus der n-ten Gateleitung Gn angeschaltet. So legt der erste TFT T11 eine Datenspannung VDATA von der Datenleitung Dm an der Pixelelektrode 2 der Flüssigkristallzelle Clc11 an in Reaktion auf den Gatepuls der n-ten Gateleitung Gn. Eine Gateelektrode des ersten TFTs T11 ist mit der n-ten Gateleitung Gn verbunden, eine Drainelektrode des ersten TFTs T11 ist mit der Datenleitung Dm verbunden und eine Sourceelektrode des ersten TFTs T11 ist mit der Pixelelektrode 2 der ersten Flüssigkristallzelle Clc11 verbunden.
  • Der Unterpixelteil PIXB weist einen zweiten TFT T12, einen dritten TFT T13, eine zweite Flüssigkristallzelle Clc12, die mit dem dritten TFT T13 verbunden ist, einen Speicherkondensator (nicht gezeigt) und desgleichen auf. Wie in 7 gezeigt, stellt in dem 3D Modus der Unterpixelteil PIXB einen schwarzen Grauwert dar, da eine Spannung der Pixelelektrode 2 auf die zweite gemeinsame Spannung Vcom2 entladen wird. Wie in 8 gezeigt, wird in dem 2D Modus der Unterpixelteil PIXB auf die Datenspannung des 2D Bildes geladen, wodurch die 2D Bilddaten dargestellt werden.
  • Der zweite TFT T12 wird angeschaltet in Reaktion auf den Gatepuls von der n-ten Gateleitung Gn. So legt der zweite TFT T12 die Datenspannung VDATA von der Datenleitung Dm an der Pixelelektrode 2 der zweiten Flüssigkristallzelle Clc12 an in Reaktion auf den Gatepuls von der n-ten Gateleitung Gn. Eine Gateelektrode des zweiten TFTs T12 ist mit der n-ten Gateleitung Gn verbunden, eine Drainelektrode des zweiten TFTs T12 ist mit der Datenleitung Dm verbunden und eine Sourceelektrode des zweiten TFTs T12 ist mit einer Drainelektrode des dritten TFTs T13 verbunden.
  • In dem 3D Modus wird der dritte TFT T13 in Reaktion auf den Gatepuls von der (n + 1)ten Gateleitung Gn + 1 angeschaltet. So lässt der dritte TFT T13 einen Stromfluss zwischen der Pixelelektrode 2 der zweiten Flüssigkristallzelle Clc12 und der zweiten gemeinsamen Elektrode 6 zu, an die die zweite gemeinsame Spannung Vcom angelegt wird, in Reaktion auf den Gatepuls von der (n + 1)ten Gateleitung Gn + 1, wodurch dazwischen ein Strompfad ausgebildet wird. Als Ergebnis wird die Spannung der zweiten Flüssigkristallzelle Clc12 auf die zweite gemeinsame Spannung Vcom2 entladen.
  • In dem 3D Modus ist die Spannung der Pixelelektrode 2 der zweiten Flüssigkristallzelle Clc12 im Wesentlichen auf dem gleichen Potential wie die Spannung der ersten gemeinsamen Elektrode 4. Deshalb wird die zweite Flüssigkristallzelle Clc12 in einem normal schwarzen Modus betrieben und die zweite Flüssigkristallzelle Clc12 stellt den schwarzen Grauwert dar. Eine Gateelektrode des dritten TFTs T13 ist mit der (n + 1)ten Gateleitung Gn + 1 verbunden, die Drainelektrode des dritten TFTs T13 ist mit der Sourceelektrode des zweiten TFTs T12 verbunden und eine Sourceelektrode des dritten TFTs T13 ist mit der zweiten gemeinsamen Elektrode 6 verbunden.
  • In 6 bezeichnet Bezugszeichen „91” eine n-te Stufe des Verschiebungsregisters 130, die den Gatepuls zu der n-ten Gateleitung Gn ausgibt, und ein Bezugszeichen „92” bezeichnet eine (n + 1)te Stufe des Verschiebungsregisters 130, die den Gatepuls an die (n + 1)te Gateleitung Gn + 1 ausgibt. In dem 2D und dem 3D Modus legt die n-te Stufe 91 des Verschiebungsregisters 130 den Gatepuls an die n-te Gateleitung Gn an in Reaktion auf den ersten Startpuls VST1 und ein n-tes Taktsignal CLKn. Ein Trägersignal kann als ein von einer (n – 4)ten Stufe erhaltenes Startsignal in einen Startsignaleingangsanschluss der n-ten Stufe 91 eingegeben werden. In dem 2D Modus wird der zweite Startpuls VST2 nicht in die (n + 1)te Stufe 92 eingegeben und das Trägersignal der (n – 4)ten Stufe wird nicht in die (n + 1)te Stufe 92 eingegeben. Deshalb kann die (n + 1)te Stufe 92 in dem 2D Modus nicht den Gatepuls ausgeben. Andererseits legt in dem 3D Modus die (n + 1)te Stufe 92 den Gatepuls an die (n + 1)te Gateleitung Gn + 1 an in Reaktion auf den zweiten Startpuls VST2 und ein (n + 1)tes Taktsignal CLKn + 1. Ein Trägersignal kann als ein Startsignaleingang von einer (n – 3)ten Stufe in einen Startsignaleingangsanschluss der (n + 1)ten Stufe 92 eingespeist werden.
  • 9 ist ein Schaltkreisdiagramm, das einen Niveauschieber 120 im Detail darstellt.
  • Wie in 9 gezeigt, weist der Niveauschieber 120 eine erste Logikschaltkreiseinheit 301, eine zweite Logikschaltkreiseinheit 302, eine dritte Logikschaltkreiseinheit 402 und desgleichen auf.
  • Die erste Logikschaltkreiseinheit 301 empfängt den Gatestartpuls GST, das Modulationszeitverschiebungstaktsignal MCLK, das Gateverschiebungstaktsignal GCLK, das Auswahlsignal SEL, die hohe Gatespannung VGH und die niedrige Gatespannung VGL. Daraufhin gibt in dem 2D Modus die erste Logikschaltkreiseinheit 301 den ersten Startpuls VST1 und den Resetpuls RST aus, die beide zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL schwingen. Ferner gibt die erste Logikschaltkreiseinheit 301 in dem 3D Modus den ersten Startpuls VST1, den zweiten Startpuls VST2 und den Resetpuls RST aus, die beide zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL schwingen. Die Signale VST1, und VST2 und RST, die von der ersten Logikschaltkreiseinheit 301 ausgegeben werden, werden über eine erste Pufferanordnung 303 an das Verschiebungsregister 130 angelegt.
  • Die zweite Logikschaltkreiseinheit 302 empfängt das Modulationszeitverschiebungstaktsignal MCLK, das Gateverschiebungstaktsignal GCLK, die hohe Gatespannung VGH und die niedrige Gatespannung VGL. Daraufhin gibt die zweite Logikschaltkreiseinheit 302 in dem 2D Modus und dem 3D Modus die Taktsignale CLK1 bis CLK6 aus, die beide zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL schwingen, und reduziert die hohe Gatespannung VGH bei einer abfallenden Flanke jedes der Taktsignale CLK1 bis CLK6. Die Taktsignale CLK1 bis CLK6, die von der zweiten Logikschaltkreiseinheit 302 ausgegeben werden, werden über eine zweite Pufferanordnung 305 an das Verschiebungsregister 130 angelegt.
  • Die dritte Logikschaltkreiseinheit 304 empfängt das gerade/ungerade Taktsignal E/O und gibt ein Schaltsteuersignal aus zum Invertieren der geraden hohen Gatespannung VGHE und der ungeraden hohen Gatespannung VGHO zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL. Eine dritte Pufferanordnung 305 empfängt die hohe Gatespannung VGH, die niedrige Gatespannung VGL und das Schaltsteuersignal, das von der dritten Logikschaltkreiseinheit 304 ausgegeben wird, und gibt die gerade hohe Gatespannung VGHE und die ungerade hohe Gatespannung VGHO aus, die beide zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL schwingen. Wenn die gerade hohe Gatespannung VGHE der hohen Gatespannung VGH an dem Verschiebungsregister 130 angelegt wird, wird die ungerade hohe Gatespannung VGH der niedrigen Gatespannung VGL an das Verschiebungsregister 130 angelegt. Ferner wird die ungerade hohe Gatespannung VGHO der ungeraden hohen Gatespannung VGH an das Verschiebungsregister 130 angelegt, wenn die gerade hohe Gatespannung VGHE der niedrigen Gatespannung VGL an das Verschiebungsregister 130 angelegt wird. Die dritte Pufferanordnung 305 invertiert die gerade hohe Gatespannung VGHE und die ungerade hohe Gatespannung VGHO in Reaktion auf das Schaltsteuersignal, das es von der dritten Logikschaltkreiseinheit 304 empfangen hat.
  • Die gerade hohe Gatespannung VGHE und die ungerade hohe Gatespannung VGHO invertieren periodisch Spannungen, die an den ersten und den zweiten QB Knoten QB1 und QB2 angelegt werden an jeder der Stufen des Verschiebungsregisters 130, wodurch die DC Gate-Bias-Belastung der TFTs gelindert wird, die die Gatespannung empfangen, unter Verwendung der Spannungen des ersten und des zweiten QB Knotens QB1 und QB2.
  • 10 ist ein Schaltkreisdiagramm, das im Detail die erste Logikschaltkreiseinheit 301 des Niveauschiebers 120 zeigt.
  • Wie in 10 gezeigt, weist die erste Logikschaltkreiseinheit 301 ein erstes UND Gate 401, ein zweites UND Gate 402, eine Vielzahl von D Flip-Flops 404, ein drittes UND Gate 405 und desgleichen auf.
  • Das erste UND Gate 401 führt eine UND Operation auf den ersten Gatestartpuls GST und das erste Gateverschiebungstaktsignal GCLK aus und gibt ein Ergebnis der UND Operation als den Resetpuls RST aus. Wie in 12 gezeigt, wird der Resetpuls RST gleichzeitig in alle Stufen des Verschiebungsregisters 130 eingespeist und entlädt gleichzeitig einen Q Knoten jeder Stufe. 16 zeigt den Resetpuls RST, der durch das Ergebnis der UND Operation zwischen dem Gatestartpuls GST und dem Gateverschiebungstaktsignal GCLK erzeugt wird.
  • Das zweite UND Gate 402 führt eine UND Operation auf den Gatestartpuls GST und das Gateverschiebungstaktsignal GCLK, das von einem Inverter 403 invertiert wird, aus und gibt ein Ergebnis der UND Operation als den ersten Startpuls VST1 aus. Der erste Startpuls VST1 wird in die erste Stufe des Verschiebungsregisters 130 eingespeist und steuert die Ausgabezeit des ersten Gatepulses. 14 zeigt den ersten Startpuls VST1, der in dem 2D Modus erzeugt wird, und 15 zeigt den zweiten Startpuls VST2, der in dem 3D Modus erzeugt wird.
  • Die Vielzahl von D Flip-Flops 404 sind kaskadenartig verbunden und stellen einen Verzögererschaltkreis zum Verzögern der Ausgabe des zweiten UND Gates 402 um eine vorgegebene Zeit dar. In 10 verzögern die kaskadenartig verbundenen D Flip-Flops 404 den ersten Startpuls VST1, der von dem zweiten UND Gate 402 ausgegeben wird, während ungefähr drei horizontalen Perioden in Reaktion auf drei aufeinanderfolgend ausgegebene Gateverschiebungstaktsignale GSC.
  • Das dritte UND Gate 405 führt eine UND Operation auf den ersten Startpuls VST1, der von dem Verzögererschaltkreis verzögert wird, welcher die Vielzahl von D Flip-Flops 404 aufweist, und das Auswahlsignal SEL aus und gibt ein Ergebnis der UND Operation in dem 3D Modus als den zweiten Startpuls VST2 aus. Wie in 15 gezeigt, erzeugt das dritte UND Gate, wenn das Auswahlsignal SEL des hohen logischen Niveaus in dem 3D Modus erzeugt wird, den zweiten Startpuls VST2, der gegenüber dem ersten Startpuls VST1 um eine vorgegebene Zeit verzögert ist. Andererseits behält, wie in 14 gezeigt, das dritte UND Gate 405 die Ausgabe des niedrigen Logikniveaus in dem 2D Modus bei, bei dem die Ausgabe des Auswahlsignals SEL auf einem logisch niedrigen Niveau gehalten wird.
  • 11 ist ein Schaltkreisdiagramm, das die zweite Logikschaltkreiseinheit 302 des Niveauschiebers 120 im Detail zeigt.
  • Wie in 11 gezeigt, weist die zweite Logikschaltkreiseinheit 302 eine Vielzahl von Modulationsschaltkreisen auf zum Modulieren einer Spannung jedes der Taktsignale CLK1 bis CLK6. Jeder der Vielzahl von Modulationsschaltkreisen weist eine logische Steuereinheit 501, erste bis dritte Transistoren Q1 bis Q3 und desgleichen auf. Der erste und der dritte Transistor Q1 und Q3 können als ein n-Typ Metalloxid-Halbleiter Feldeffekttransistor (MOSFET) ausgebildet sein und der zweite Transistor Q2 kann als ein P-Typ MOSFET ausgebildet sein.
  • Die logische Steuereinheit 501 empfängt das Gateverschiebungstaktsignal GCLK und das Modulationszeitverschiebungstaktsignal MCLK und schaltet den ersten Transistor Q1 gleichzeitig mit einer ansteigenden Flanke des Gateverschiebungstaktsignals GCLK an, wodurch das Taktsignal CLKn erhöht wird, welches in das Verschiebungsregister 130 eingespeist wird. Wie in den 14 und 15 gezeigt, wird das Taktsignal CLKn während ungefähr drei horizontalen Perioden auf einer hohen Gatespannung gehalten unter der Steuerung der logischen Steuereinheit 501. Folglich schaltet die logische Steuereinheit 501 den dritten Transistor Q3 gleichzeitig mit einer abfallenden Flanke des Gateverschiebungstaktsignals GCLK an und passt eine Spannung des Taktsignals CLKn als eine Spannung an, die geringer als die hohe Gatespannung VGH ist und die größer als die niedrige Gatespannung VGL ist. Folglich schaltet die logische Steuereinheit 501 den zweiten Transistor Q2 gleichzeitig mit einer abfallenden Flanke des Modulationszeitverschiebungstaktsignals MCLK an und verringert die Spannung des Taktsignals CLKn auf die niedrige Gatespannung VGL.
  • Der erste Transistor Q1 wird angeschaltet bei einer ansteigenden Flanke des Gateverschiebungstaktsignals GCLK unter der Steuerung der logischen Steuereinheit 501 und wird während ungefähr drei horizontale Perioden in einem angeschalteten Zustand gehalten, wodurch die Spannung des Taktsignals CLKn als die hohe Gatespannung VGH ausgegeben wird. Eine Gateelektrode des ersten Transistors Q1 ist mit einem ersten Ausgabeanschluss der logischen Steuereinheit 501 verbanden, die hohe Gatespannung VGH wird an einer Sourceelektrode des ersten Transistors Q1 angelegt und eine Drainelektrode des ersten Transistors Q1 wird verbunden mit einem Ausgangsanschluss der zweiten Logikschaltkreiseinheit 302.
  • Der zweite Transistor Q2 wird eingeschaltet bei einer abfallenden Flanke des Modulationszeitverschiebungstaktsignals MCLK unter der Steuerung der logischen Steuereinheit 501 und verringert die Spannung des Taktsignals CLKn auf die niedrige Gatespannung VGL. Eine Gateelektrode des zweiten Transistors Q2 wird verbunden mit einem zweiten Ausgabeanschluss der logischen Steuereinheit 501, die niedrige Gatespannung VGL wird an einer Sourceelektrode des zweiten Transistors Q2 angelegt und eine Drainelektrode des zweiten Transistors Q2 ist mit dem Ausgangsanschluss der zweiten Logikschaltkreiseinheit 302 verbunden.
  • Der dritte Transistor Q3 wird angeschaltet bei einer abfallenden Flanke des Gateverschiebungstaktsignals GCLK unter der Steuerung der logischen Steuereinheit 501 und reduziert die hohe Gatespannung VGH des Taktsignals CLKn. Eine Gateelektrode des dritten Transistors Q3 ist mit einem dritten Ausgangsanschluss der logischen Steuereinheit 501 verbunden, die niedrige Gatespannung VGL wird an einer Sourceelektrode des dritten Transistors Q3 über einen Widerstand R angelegt und eine Drainelektrode des dritten Transistors Q3 ist mit dem Ausgangsanschluss der zweiten Logikschaltkreiseinheit 302 verbunden. Der Widerstand R verringert die hohe Gatespannung VGH, wenn der dritte Transistor Q3 angeschaltet wird, und reduziert die hohe Gatespannung VGH, die von der zweiten Logischaltkreiseinheit 302 ausgegeben wird.
  • Das Verschiebungsregister 130 gemäß der Ausführungsform der Erfindung kann unterschiedlich ausgeführt werden.
  • 12 ist ein Schaltkreisdiagramm, das im Detail eine beispielhafte Stufe des Verschiebungsregisters 130 zeigt. 13 ist ein Wellenformdiagramm, das eine Ausgangswellenform eines Taktsignals, eine Q Knotenspannung, eine QB Knotenspannung und einen Gatepuls zeigt, der in die in 12 gezeigte Stufe eingespeist wird. Das Verschiebungsregister 130 gemäß der Ausführungsform der Erfindung kann unterschiedliche Schaltkreiskonfigurationen haben als die Schaltkreiskonfiguration, die in 12 gezeigt ist.
  • Das Verschiebungsregister 130 weist eine Vielzahl von kaskadenartig verbundenen Stufen auf.
  • Ein oder zwei der Taktsignale CLK1 bis CLK6, von denen jedes um eine vorgegebene Phasendifferenz verschoben wird und zwischen der hohen Gatespannung VGH und der niedrigen Gatespannung VGL schwingt, werden in die Stufe des Verschiebungsregisters 130 eingespeist. 12 zeigt die Stufe, die so ausgebildet ist, dass der Gatepuls, der an der n-ten Gateleitung Gn angelegt wird, in Reaktion auf das n-te Taktsignal CLKn ausgegeben wird.
  • Wie in den 12 und 13 gezeigt, werden der erste und der zweite Startpuls VST1 und VST2 oder ein (n – 1)tes Trägersignal, das von einer (n – 1)ten Stufe ausgegeben wird, in einen Startanschluss der n-ten Stufe eingespeist. Der Resetpuls RST und ein (n + 3)tes Trägersignal CAR(n + 3) werden in einen Resetanschluss der n-ten Stufe eingespeist. Die Steuerspannungen, wie die hohe Gatespannung VGH, die gerade hohe Gatespannung VGHE, die ungerade hohe Gatespannung VGHO und die erste und die zweite niedrige Gatespannung VGL1 und VGL2 werden an die n-te Stufe angelegt.
  • Die n-te Stufe wird mit der n-ten Gateleitung Gn des Display-Panels 100 verbunden. Die n-te Stufe weist einen ersten Ausgangsanschluss zum Ausgeben des Gatepulses, der an die n-te Gateleitung Gn angelegt wird, und einen zweiten Ausgangsanschluss zum Ausgeben eines n-ten Trägersignals CARn auf. Die n-te Stufe weist ferner einen Q Knoten Q zum Steuern eines Pull-Up Transistors T6B auf, der mit dem ersten Ausgangsanschluss verbunden ist, und einen Pull-Up Transistor T6A, der mit dem zweiten Ausgangsanschluss verbunden ist, einen ersten QB Knoten QB1 zum Steuern von Pull-Down Transistoren T7C und T7D, die mit dem ersten Ausgangsanschluss verbunden sind, einen zweiten QB Knoten QB2 zum Steuern von Pull-Down Transistoren T7A und T7B, die mit dem zweiten Ausgangsanschluss verbunden sind, und Schaltkreise T1, T2, T3A bis T3F, T4A bis T4C und T5A bis 5TD.
  • Der erste TFT T1 legt die hohe Gatespannung VGH an den Q Knoten Q an in Reaktion auf ein (n – 3)tes Trägersignal CAR(n – 3), das von einer (n – 3)ten Stufe ausgegeben wird. Das (n – 3)te Trägersignal CAR(n – 3) wird an eine Gateelektrode des ersten TFTs T1 angelegt, die hohe Gatespannung VGH wird an eine Drainelektrode des ersten TFTs T1 angelegt und eine Sourceelektrode des ersten TFTs T1 ist mit dem Q Knoten Q verbunden.
  • Der zweite TFT T2 entlädt die Spannung des Q Knotens Q in Reaktion auf den ersten und den zweiten Startpuls VST1 und VST2. Der erste und der zweite Startpuls VST1 und VST2 werden an einer Gateelektrode des zweiten TFTs T2 angelegt, eine Drainelektrode des zweiten TFTs T2 ist mit dem Q Knoten Q verbunden und die niedrige Gatespannung VGL wird an eine Sourceelektrode des zweiten TFTs T2 angelegt.
  • Die 3A, 3B und 3C TFTs T3A, T3B und T3C legen die gerade hohe Gatespannung VGHE an den zweiten QB Knoten QB2 an während einer Periode, in welcher die Spannung des Q Knotens Q entladen wird auf eine Spannung, die kleiner ist als die hohe Gatespannung VGH. Eine Gateelektrode des 3A TFTs T3A ist mit einem Knoten zwischen einer Sourceelektrode des 3B TFTs T3B und einer Drainelektrode des 3C TFTs T3C verbunden. Die gerade hohe Gatespannung VGHE wird angelegt an eine Drainelektrode des 3A TFTs T3A und eine Sourceelektrode des 3A TFTs T3A ist mit dem zweiten QB Knoten QB2 verbunden. Die gerade hohe Gatespannung VGHE wird an eine Gateelektrode und eine Drainelektrode des 3B TFTs T3B angelegt. Die Sourceelektrode des 3B TFTs T3B ist mit der Gateelektrode des 3A TFTs T3A und der Drainelektrode des 3C TFTs T3C verbunden. Eine Gateelektrode des 3C TFTs T3C ist mit dem Q Knoten Q verbunden und die erste niedrige Gatespannung VGL ist an eine Sourceelektrode des 3C TFTs T3C angelegt.
  • Der 3D, 3D und 3F TFT T3D, T3E und T3F legen die ungerade hohe Gatespannung VGHO an den ersten QB Knoten QB1 an während einer Periode, in der die Spannung des Q Knotens Q auf eine Spannung entladen ist, die geringer als die hohe Gatespannung VGH ist. Eine Gateelektrode des 3D TFTs T3D ist mit einem Knoten zwischen einer Sourceelektrode des 3D TFTs T3E und einer Drainelektrode des 3F TFTs T3F verbunden. Die ungerade hohe Gatespannung VGHO ist an einer Drainelektrode des 3D TFTs T3D angelegt und eine Sourceelektrode des 3D TFTs T3D ist mit dem ersten QB Knoten QB1 verbunden. Die ungerade hohe Gatespannung VGHO ist an eine Gateelektrode und an eine Drainelektrode des 3E TFTs T3E angelegt. Die Sourceelektrode des 3E TFTs T3E ist mit einer Gateelektrode des 3D TFTs T3D und einer Drainelektrode des 3F TFTs T3F verbunden. Eine Gateeleketrode des 3F TFTs T3F ist mit dem Q Knoten Q verbunden und die erste niedrige Gatespannung VGL1 ist an einer Sourceelektrode des 3F TFTs T3F angelegt.
  • Der 4A TFT T4A entlädt die Spannung des Q Knotens Q in Reaktion auf den Resetpuls RST und ein (n + 3)tes Trägersignal CAR(n + 3), das von einer (n + 3)ten Stufe ausgegeben wird. Der Resetpuls RST und das (n + 3)te Trägersignal CAR(n + 3) sind an einer Gateelektrode des 4A TFTs 4A angelegt, eine Drainelektrode des 4A TFTs T4A ist mit dem Q Knoten Q verbunden und die erste niedrige Gatespannung VGL1 ist an einer Sourceelektrode des 4A TFTs T4A angelegt. Der 4B TFT T4B entlädt die Spannung des Q Knotens Q in Reaktion auf die Spannung des zweiten QB Knotens QB2. Eine Gateelektrode des 4B TFTs T4B ist mit dem zweiten QB Knoten QB2 verbunden, eine Drainelektrode des 4B TFTs T4B ist mit dem Q Knoten Q verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 4B TFTs T4B angelegt. Der 4C TFT T4C entlädt die Spannung des Q Knotens Q in Reaktion auf die Spannung des ersten QB Knotens QB1. Eine Gateelektrode des 4C TFTs T4C ist mit dem ersten QB Knoten QB1 verbunden, eine Drainelektrode des 4C TFTs T4C ist mit dem Q Knoten Q verbunden und die erste niedrige Gatespannung VGL1 ist an einer Sourceelektrode des 4C TFTs T4C angelegt.
  • Der 5A TFT T5A entlädt die Spannung des zweiten QB Knotens QB2 in Reaktion auf die Spannung des Q Knotens Q. Eine Gateelektrode des 5A TFTs T5A ist mit dem Q Knoten Q verbunden, eine Drainelektrode des 5A TFTs T5A ist dem zweiten QB Knoten QB2 verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 5A TFTs T5A angelegt. Der 5B TFT T5B entlädt die Spannung des zweiten QB Knotens QB2 in Reaktion auf das (n – 3)te Trägersignal CAR(n – 3), welches von der (n – 3)ten Stufe ausgegeben wird. Das (n – 3)te Trägersignal CAR(n – 3) ist an eine Gateelektrode des 5B TFTs T5B angelegt, eine Drainelektrode des 5B TFTs T5B ist mit dem zweiten QB Knoten QB2 verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 5B TFTs T5B angelegt.
  • Der 5C TFT T5C entlädt die Spannung des ersten QB Knotens QB1 in Reaktion auf die Spannung des Q Knotens Q. Eine Gateelektrode des 5C TFTs T5C ist mit dem Q Knoten Q verbunden, eine Drainelektrode des 5C TFTs T5C ist mit dem ersten QB Knoten QB1 verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 5C TFTs T5C angelegt. Der 5D TFT T5D entlädt die Spannung des ersten QB Knotens QB1 in Reaktion auf die Spannung des (n – 3)ten Trägersignals CAR(n – 3), welches von der (n – 3)ten Stufe ausgegeben wird. Das (n – 3)te Trägersignal CAR(n – 3) ist an eine Gateelektrode des 5D TFTs T5D angelegt, eine Drainelektrode des 5D TFTs T5D ist mit dem ersten QB Knoten QB1 verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 5D TFTs T5D angelegt.
  • Der 6A TFT T6A ist ein Pull-Up Transistor zum Ausgeben des n-ten Trägersignals CARn, wenn der Q Knoten Q entladen wird und das n-te Taktsignal CLKn eingegeben wird. Eine Gateelektrode des 6A TFTs T6A ist verbunden mit dem Q Knoten Q, das n-te Taktsignal CLKn wird an eine Drainelektrode des 6A TFTs T6A angelegt und eine Sourceelektrode des 6A TFTs T6A ist mit dem zweiten Ausgangsanschluss der n-ten Stufe verbunden.
  • Der 6B TFT T6B ist ein Pull-Up Transistor zum Ausgeben des Gatepulses, der an die n-te Gateleitung Gn angelegt wird, wenn der Q Knoten Q entladen wird und das n-te Taktsignal CLKn eingegeben wird. Eine Gateelektrode des 6B TFTs T6B ist mit dem Q Knoten Q verbunden, das n-te Taktsignal CLKn wird an eine Drainelektrode des GB TFTs T6B angelegt und eine Sourceelektrode des 6B TFTs T6B ist mit dem ersten Ausgangsanschluss der n-ten Stufe verbunden.
  • Der 7A TFT T7A wird angeschaltet, wenn der zweite QB Knoten QB2 entladen wird, und entlädt die Spannung des zweiten Ausgangsanschlusses der n-ten Stufe, wodurch das n-te Trägersignal CARn abfällt. Eine Gateelektrode des 7A TFTs T7A ist mit dem zweiten QB Knoten QB2 verbunden, eine Drainelektrode des 7A TFTs T7A ist mit dem zweiten Ausgangsanschluss der n-ten Stufe verbunden und die erste niedrige Gatespannung VGL1 ist an einer Sourceelektrode des 7A TFTs T7A angelegt. Der 7B TFT T7B wird angeschaltet, wenn der erste QB Knoten QB1 entladen wird, und entlädt die Spannung des zweiten Ausgangsanschlusses der n-ten Stufe, wodurch das n-te Trägersignal CARn abfällt. Eine Gateelektrode des 7B TFTs T7B ist mit dem ersten QB Knoten QB1 verbunden, eine Drainelektrode des 7B TFTs T7B ist mit dem zweiten Ausgangsanschluss der n-ten Stufe verbunden und die erste niedrige Gatespannung VGL1 ist an eine Sourceelektrode des 7B TFTs T7B angelegt.
  • Der 7C TFT T7C wird angeschaltet, wenn der zweite QB Knoten QB2 geladen wird, und entlädt die Spannung des ersten Ausgangsanschlusses der n-ten Stufe, wodurch der Gatepuls abfällt, der an die n-te Gateleitung Gn angelegt ist. Eine Gateelektrode des 7C TFTs T7C ist mit dem zweiten QB Knoten QB2 verbunden, eine Drainelektrode des 7C TFTs T7C ist mit dem ersten Ausgangsanschluss der n-ten Stufe verbunden und eine zweite niedrige Gatespannung VGL2 ist an eine Sourceelektrode des 7C TFTs T7C angelegt. Der 7D TFT T7D wird angeschaltet, wenn der erste QB Knoten QB1 geladen wird, und entlädt die Spannung des ersten Ausgangsanschlusses der n-ten Stufe, wodurch der Gatepuls abfällt, der an die n-te Gateleitung Gn angelegt ist. Eine Gateelektrode des 7D TFTs T7D ist verbunden mit dem ersten QB Knoten QB1, eine Drainelektrode des 7D TFTs T7D ist mit dem ersten Ausgangsanschluss der raten Stufe verbunden und die zweite niedrige Gatespannung VGL2 ist an eine Sourceelektrode des 7D TFTs T7D angelegt.
  • 14 ist ein Zeitdiagramm, das 2D Modus-Steuersignale bei dem stereoskopischen Bild-Display gemäß der beispielhaften Ausführungsform der Erfindung zeigt. 15 ist ein Zeitdiagramm, das 3D Modus-Steuersignale bei dem stereoskopischen Bild-Display gemäß der beispielhaften Ausführungsform der Erfindung zeigt. 16 ist ein Zeitdiagramm, das den Resetpuls zeigt, der erzeugt wird nach dem Anlegen der Gatepulse an alle Gateleitungen bei dem stereoskopischen Bild-Display gemäß der beispielhaften Ausführungsform der Erfindung. In den 14 bis 16 bezeichnet „TCON” die Zeitsteuerung 110 und „LS” das Verschiebungsregister 120.
  • Wie vorstehend beschrieben, kann das stereoskopische Bild-Display, das den aktiven schwarzen Streifen gemäß der Ausführungsform der Erfindung aufweist, die Anzahl von Niveauverschiebungsoperationen reduzieren, die benötigt werden, um das 2D oder 3D Bild zu implementieren, unter Verwendung des Niveauschiebers, der selektiv den zweiten Startpuls ausgibt in Reaktion auf das zweite Auswahlsignal, das er von der Zeitsteuerung oder dem Hostsystem erhält.
  • Obwohl Ausführungsformen mit Bezug auf eine Anzahl von dargestellten Ausführungsformen beschrieben sind, ist es zu verstehen, dass zahlreiche andere Modifikationen und Ausführungsformen von den Fachmännern auf diesem Gebiet durchgeführt werden können, die in den Umfang der Prinzipien dieser Offenbarung fallen. Insbesondere sind unterschiedliche Variationen und Modifikationen bezüglich der Komponententeile und/oder Anordnungen der Gegenstandkombinationsanordnungen innerhalb des Umfangs der Offenbarung, der Zeichnungen und der angehängten Ansprüche möglich. Zusätzlich zu den Variationen und Ausführungsformen der Komponententeile und/oder Anordnungen werden alternative Verwendungen den Fachmännern auf dem Gebiet offensichtlich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 10-2010-00124501 [0001]
    • JP 2002-185983 [0008, 0008, 0010]

Claims (10)

  1. Stereoskopisches Bild-Display, aufweisend: ein Display-Panel (100), aufweisend Datenleitungen, Gateleitungen, die die Datenleitungen kreuzen, Dünnfilmtransistoren (TFTs), die angeschaltet werden in Reaktion auf Gatepulse von den Gateleitungen, und eine Vielzahl von Pixeln, von denen jedes eine Mehrzahl von Unterpixeln aufweist; ein Datensteuerschaltkreis, der dazu ausgebildet ist, digitale Videodaten in Datenspannungen umzuwandeln und die Datenspannungen an die Datenleitungen anzulegen; ein Gatesteuerschaltkreis, der dazu ausgebildet ist, sequentiell die Gatepulse synchronisiert mit den Datenspannungen an die Gateleitungen anzulegen; und eine Zeitsteuerung (110), die dazu ausgebildet ist, ein Zeitsignal, 2D Bilddaten und 3D Bilddaten von einem externen Hostsystem (200) zu empfangen, die digitalen Videodaten an den Datensteuerschaltkreis anzulegen und eine Betriebszeit des Datensteuerschaltkreises und eine Betriebszeit des Gatesteuerschaltkreises zu steuern, wobei jedes der Unterpixel aufweist: einen Hauptpixelteil, der ausgebildet ist, einen Grauwert der 2D Bilddaten darzustellen in Reaktion auf einen n-ten Gatepuls von einer n-ten Gateleitung in einem 2D Modus und einen Grauwert von 3D Bilddaten darzustellen in Reaktion auf den n-ten Gatepuls in einem 3D Modus, wobei n eine natürliche Zahl ist; und einen Unterpixelteil, der dazu ausgebildet ist, in dem 3D Modus eine zuvor geladene Spannung zu entladen in Reaktion auf einen (n + 1)ten Gatepuls von einer (n + 1)ten Gateleitung und einen schwarzen Grauwert darzustellen, wobei der Gatesteuerschaltkreis in dem 2D Modus den raten Gatepuls ausgibt und in dem 3D Modus den n-ten Gatepuls und den (n + 1)ten Gatepuls ausgibt in Reaktion auf ein Auswahlsignal, das er von der Zeitsteuerung (110) oder dem Hostsystem (200) erhält.
  2. Stereoskopisches Bild-Display gemäß Anspruch 1, wobei der Unterpixelteil in dem 2D Modus den Grauwert der 2D Bilddaten darstellt in Reaktion auf den n-ten Gatepuls.
  3. Stereoskopisches Bild-Display gemäß Anspruch 1, wobei der Gatesteuerschaltkreis aufweist: einen Niveauschieber (120), der dazu ausgebildet ist, einen Gatestartpuls, ein Gateverschiebungstaktsignal, ein Zeitmodulationsverschiebungstaktsignal und ein gerades/ungerades Taktsignal von der Zeitsteuerung (110) zu empfangen, das Auswahlsignal von der Zeitsteuerung (110) oder dem Hostsystem (200) zu empfangen, in dem 2D und dem 3D Modus einen ersten Startpuls in Reaktion auf den Gatestartpuls auszugeben, in dem 2D und dem 3D Modus Taktsignale auszugeben in Reaktion auf das Gateverschiebungstaktsignal und in dem 3D Modus in Reaktion auf das Auswahlsignal einen zweiten Startpuls auszugeben, der um eine vorgegebene Zeit zu dem ersten Startpuls verzögert ist, zusammen mit dem ersten Startpuls und den Taktsignalen; und ein Verschiebungsregister (130), das dazu ausgebildet ist, in dem 2D Modus in Reaktion auf den ersten Startpuls und Taktsignale, die es von dem Niveauschieber (120) erhält, den n-ten Gatepuls auszugeben und in dem 3D Modus in Reaktion auf den ersten Startpuls und die Taktsignale den n-ten Gatepuls auszugeben und in dem 3D Modus in Reaktion auf den zweiten Startpuls und die Taktsignale den (n + 1)ten Gatepuls auszugeben.
  4. Stereoskopisches Bild-Display gemäß Anspruch 3, wobei der Niveauschieber (120) in Reaktion auf das gerade/ungerade Taktsignal ein gerades hohes Gatespannungsniveau und/oder ein ungerades hohes Gatespannungsniveau invertiert, die in das Verschiebungsregister (130) eingespeist werden.
  5. Stereoskopisches Bild-Display gemäß Anspruch 4, wobei das Verschiebungsregister (130) einen ersten QB Knoten auflädt zum Reduzieren einer Spannung eines Ausgangsanschlusses, der die Gatepulse auf dem geraden hohen Gatespannungsniveau ausgibt, und einen zweiten QB Knoten auflädt zum Reduzieren der Spannung des Ausgangsanschlusses, der die Gatepulse auf dem ungeraden hohen Gatespannungsniveau ausgibt, wobei, wenn das gerade Gatespannungsniveau eine hohe Gatespannung ist, das ungerade hohe Gatespannungsniveau eine niedrige Gatespannung ist, die geringer ist als die hohe Gatespannung, wobei, wenn das gerade hohe Gatespannungsniveau ein niedriges Gatespannungsniveau ist, das ungerade hohe Gatespannungsniveau die hohe Gatespannung ist.
  6. Stereoskopisches Bild-Display gemäß Anspruch 3, wobei der Niveauschieber (120) in dem 2D und dem 3D Modus eine UND Operation auf den Gatestartpuls und das Gateverschiebungstaktsignal durchführt, um einen Resetpuls auszugeben.
  7. Stereoskopisches Bild-Display gemäß Anspruch 6, wobei das Verschiebungsregister (130) eine Spannung eines Q Knotens entlädt zum Erhöhen einer Spannung eines Ausgangsanschlusses, der die Gatepulse ausgibt in Reaktion auf den Resetpuls.
  8. Stereoskopisches Bild-Display gemäß Anspruch 3, wobei der Niveauschieber (120) aufweist: eine erste Logikschaltkreiseinheit, die dazu ausgebildet ist, den Gatestartpuls, das Gateverschiebungstaktsignal, das Zeitmodulationsverschiebungstaktsignal, das Auswahlsignal, eine hohe Gatespannung und eine niedrige Gatespannung, die geringer ist als die hohe Gatespannung, zu empfangen, und in dem 2D Modus den ersten Startpuls und einen Resetpuls auszugeben, von denen beide zwischen der hohen Gatespannung und der niedrigen Gatespannung schwingen, und in dem 3D Modus den ersten Startpuls, den zweiten Startpuls und den Resetpuls auszugeben, von denen jeder zwischen der hohen Gatespannung und der niedrigen Gatespannung schwingt; eine zweite Logikschaltkreiseinheit, die dazu ausgebildet ist, das Gateverschiebungstaktsignal, das Zeitmodulationsverschiebungstaktsignal, die hohe Gatespannung und die niedrige Gatespannung zu empfangen, die Taktsignale auszugeben, von denen jedes zwischen der hohen Gatespannung und der niedrigen Gatespannung schwingt, in dem 2D und dem 3D Modus, und die hohe Gatespannung zu reduzieren bei einer abfallenden Flanke jedes der Taktsignale; und eine dritte Logikschaltkreiseinheit, die dazu ausgebildet ist, das gerade/ungerade Taktsignal zu empfangen, und ein gerades hohes Gatespannungsniveau und ein ungerades hohes Gatespannungsniveau zu invertieren.
  9. Stereoskopisches Bild-Display gemäß Anspruch 8, wobei das Verschiebungsregister (130) einen ersten QB Knoten auflädt zum Reduzieren einer Spannung eines Ausgangsanschlusses, der Gatepulse auf dem geraden hohen Gatespannungsniveau ausgibt, und das Verschiebungsregister (130) einen zweiten QB Knoten auflädt zum Reduzieren der Spannung des Ausgangsanschlusses, der die Gatepulse auf dem ungeraden hohen Gatespannungsniveau ausgibt, wobei, wenn das gerade hohe Gatespannungsniveau die hohe Gatespannung ist, das ungerade hohe Gatespannungsniveau die niedrige Gatespannung ist, die geringer ist als die hohe Gatespannung, wobei, wenn das gerade hohe Gatespannungsniveau das geringe Gatespannungsniveau ist, das ungerade Gatespannungsniveau die hohe Gatespannung ist.
  10. Stereoskopisches Bild-Display gemäß Anspruch 1, ferner aufweisend: einen strukturierten Verzögerer, der einen ersten Verzögerer und einen zweiten Verzögerer aufweist, von denen beide an dem Display-Panel (100) befestigt sind, wobei der erste Verzögerer Licht eines linken Auge Bildes eines 3D Bildes in eine erste Polarisation wandelt und die erste Polarisation durchlässt und wobei der zweite strukturierte Verzögerer Licht eines rechten Auge Bildes des 3D Bildes in eine zweite Polarisation umwandelt und die zweite Polarisation durchlässt; und eine Polarisationsbrille (40), die einen linke Auge Filter aufweist, der die erste Polarisation durchlässt, und einen rechte Auge Filter aufweist, der die zweite Polarisation durchlässt.
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