DE102006055328B4

DE102006055328B4 - Vorrichtung und Verfahren zur Ansteuerung einer Flüssigkristallanzeigevorrichtung

Info

Publication number: DE102006055328B4
Application number: DE102006055328A
Authority: DE
Inventors: Su Hwan Moon; Tae Hwan Kim
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2006-06-30
Filing date: 2006-11-23
Publication date: 2010-10-21
Anticipated expiration: 2026-11-24
Also published as: US7903070B2; DE102006055328A1; KR20080001943A; KR101243804B1; US20080001893A1

Abstract

Vorrichtung zur Ansteuerung einer LCD-Vorrichtung, enthaltend:
eine Anzeigefläche (2), die eine Vielzahl von Flüssigkristallzellen in Bereichen enthält, die von einer Vielzahl von Gate- (GL1 bis GLn) und Datenleitungen (DL1 bis DLn) gebildet sind;
einen Gatetreiber (4), der benachbarten Gateleitungen (GL1 bis GLn) sich überlappende Gate-Impulse zuführt;
einen Daten-Treiber (6), der in Synchronisation mit dem Gate-Impuls der Datenleitung (DL1 bis DLn) eine Datenspannung zuführt; und
eine Zeitsteuereinheit (8), die einen Überlappungsbereich (W1) der Gate-Impulse steuert, die den benachbarten Gateleitungen (GL1 bis GLn) zugeführt werden;
wobei die Zeitsteuereinheit (8) einen Taktsignalgenerator (10) enthält, der eine Vielzahl von Gateschiebetakten (GSCi) erzeugt, die in der Abfolge verschoben sind; und
wobei der Taktsignalgenerator (10) enthält:
einen Referenztaktgenerator (12), der eine Vielzahl von Referenztakten (RCLKi) erzeugt, die in der Abfolge verschoben sind, und sich um die Hälfte (W2) einer horizontalen Periode überlappen;
einen Weitenmodulationsgenerator (14), der eine Vielzahl...

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Flüssigkristallanzeigevorrichtung (LCD) und insbesondere auf eine Vorrichtung und ein Verfahren zur Ansteuerung einer LCD-Vorrichtung zur Verbesserung der Ladeeigenschaft der Pixel.
Diskussion des Standes der Technik
Im Allgemeinen kann eine Flüssigkristallanzeigevorrichtung (LCD) naturgemäße Bilder mittels eines Dünnfilmtransistors (TFT) anzeigen, der als Schaltelement dient. Die LCD-Vorrichtung hat sich weit verbreitet und wird üblicherweise für automatische Bürogeräte verwendet, beispielsweise für einen Kopierer, als auch für PCs oder für Notebook-Computer und für tragbare Geräte, wie Mobiltelefone und Anrufgeräte.
Bei einer LCD-Vorrichtung wird eine Datenspannung jeder Flüssigkristallzelle zugeführt, die im Kreuzungsbereich von Gate- und Datenleitungen angeordnet ist, um das gewünschte Bild basierend auf der Datenspannung anzuzeigen. Der Dünnfilmtransistor (TFT) ist angrenzend zum Kreuzungsbereich der Gate- und Datenleitungen ausgebildet, wobei der Dünnfilmtransistor ein der Flüssigkristallzelle zugeführtes Datensignal in Abhängigkeit eines von der Gateleitung zugeführten Gate-Impulses schaltet.
Eine übliche LCD-Vorrichtung weist das Problem auf, das die langsame Reaktionszeit der Flüssigkristallzelle nicht ausreichend ist, um die Datenspannung zu entladen. Mit anderen Worten wird während der Einschaltzeit des Dünnfilmtransistors der Flüssigkristallzelle keine ausreichende Videospannung zugeführt.
Um die langsame Reaktionszeit der Flüssigkristallzelle zu kompensieren, wird eine LCD-Vorrichtung vorgeschlagen, bei der ein Vorladeverfahren angewendet wird. Beim Anwenden des Vorladeverfahrens wird die Flüssigkristallzelle mit vorherigen Daten durch überlappende Gate-Impulse vorgeladen, die benachbarten Gateleitungen zugeführt werden.
Bei dem Vorladeverfahren, wie es in 1 dargestellt ist, überlappen sich die Gate-Impulse, die der (i)-ten Gateleitung (GLi) und der (i + 1)-ten Gateleitung (GLi + 1) zugeführt werden und die zueinander benachbart positioniert sind, so dass die dem Pixel zugeführte Datenspannung (Vdata) vorgeladen wird. Die an benachbarte Gateleitungen angelegten Gate-Impulse überlappen sich hier um Hälfte einer horizontalen Periode.
Jedoch ist es nicht möglich, das Vorladeverfahren auf einen Punkt- oder einen Zeileninversionsmode anzuwenden, bei denen die Polarität der an vertikal benachbarte Pixel angelegten Datenspannung verschieden ist. Beim Vorladeverfahren wird das Pixel mit der Datenspannung der ersten Polarität vorgeladen und wird dann mit einer Datenspannung der zweiten Polarität in einem Hauptladevorgang geladen. Es ist deshalb schwierig, das Vorladeverfahren bei einem Punkt- oder Zeileninversionsmode anzuwenden. Wenn die Modulationsweite der Datenspannung groß wird, wird beim Punkt- oder Zeileninversionsmode die Hauptladezeit aufgrund der Vorladung mit der entgegen gesetzten Polarität vergrößert, so dass es schwierig ist, das Pixel vollständig mit der Datenspannung zu laden, wodurch die Bildqualität verschlechtert wird.
Die US 6,417, 829 B1 beschreibt eine Multisynchronisations-Anzeigevorrichtung und einen Treiber. Hierbei werden LCD-Anzeigemoden mittels einer einfachen Schaltungskonfiguration modifiziert. Wenn eine Treiberfrequenz angelegt wird, welche nicht alle konfigurierten Pixel treibt, werden alle Pixel gemäß einem Multisynchronisationsmodus angesteuert. Die LCD-Anzeige umfasst eine Vielzahl von Gateleitungen, eine Vielzahl von Datenleitungen, und eine Vielzahl von Dünnschichttransistoren, dessen Gateelektroden jeweils mit den Gateleitungen und deren Sourceelektrode jeweils mit einer entsprechenden Datenleitung verbunden ist. Die LCD-Anzeige umfasst ferner einen Datentreiber, welcher vier Treibertaktsignale empfängt und eine Multisynchronisierungs-Funktion auf die Treiberfrequenz anwendet. Ein Gate-Treiber empfängt vier Schiebetaktsignale und führt die Multisynchronisierungs-Funktion an der Treiberfrequenz aus. Eine Taktsteuerung gibt vier Treibertaktsignale und Schiebetakte aus und ist dazu vorgesehen, den Status der vier Treibertaktsignale und der Schiebetakte gemäß dem normalen Modus oder dem Multisynchronisationsmodus zu ändern und auszugeben.
Die KR 1020060044119 A beschreibt ein Schieberegister, welches eine Störung von Abtastpulsen verhindert. Hierbei wird ein Schieberegister in einem Gate-Treiber zum Treiben von Gateleitungen einer Flüssigkristallanzeige vorgesehen. In Antwort auf Taktpulssignale von einer Taktsteuerung gibt das Schieberegister eine Vielzahl von sequenziellen Abtastpulsen aus, so dass die Pulsweiten der Abtastpulse miteinander überlappt werden, und liefert die Abtastpulse sequenziell an die Gateleitungen.
Die US 2006/0038765 A1 beschreibt eine Flüssigkristallanzeigevorrichtung. Die Flüssigkristallanzeigevorrichtung weist sich gegenüberliegende Substrate, Paare von Datenleitungen, und schneidende Gateleitungen auf, wodurch Pixelbereiche umgrenzt werden. In diesen Pixelbereichen sind Pixelelektroden ausgebildet, wobei die Flüssigkristallanzeigevorrichtung ferner einen Datentreiber, einen Source-Treiber und eine Latch-Schaltung umfasst. Jedes Paar der Datenleitungen umfasst erste und zweite Datenleitungen, die benachbart zueinander liegen. Der Gatetreiber legt ein Gatesignal an die Gateleitungen an, und der Source-Treiber gibt Datensignale an die ersten und zweiten Datenleitungen aus. Die Latch-Schaltung speichert eine Datensignalausgabe von dem Source-Treiber und überträgt relevante Datensignale zu ungeraden und geraden Pixel-Elektroden, die zwischen den ersten und zweiten Datenleitungen gebildet sind. Während eines Hochgeschwindigkeitsbetriebs wird das Datensignal von dem Source-Treiber halbiert und als ein ungerades und gerades Datensignal an zwei benachbarte Datenleitungen in bestimmten Zeitabständen angelegt.
Die DE 197 23 204 A1 beschreibt eine Ansteuerschaltung für Dünnfilmtransistor-Flüssigkristallanzeigen. Eine Dünnfilmtransistor-Flüssigkristallanzeige-Ansteuerschaltung zum sequentiellen und Doppel-Abtasten umfasst einen Abtastmustergenerator, um gemäß der Abtastrichtung, einer Kategorie eines anzuzeigenden Bildes und ersten Taktsignalen zweite Taktsignale und mehrere Abtastmustersignale zu erzeugen, einen Welligkeitszähler, um die zweiten Taktsignale zu zählen, einen Multiplexer zum Wählen von Zählsignalen entsprechend der Abtastrichtung aus den von dem Welligkeitszähler ausgegebenen Signalen, einen Decoder zum Decodieren der von dem Multiplexer ausgegebenen Signale und zum Liefern von Decodiersignalen gemäß der Abtastrichtung, eine Maskierlogik zum Ausgeben eines Maskierimpulssignals gemäß der Bildkategorie unter der Steuerung des Abtastmustergenerators, ein NOR-Gatterarray zum NOR-Verknüpfen des Maskierimpulssignals und der von dem Decoder ausgegebenen Decodiersignale und zum Liefern von Freigabesignalen und ein Ausgangszellenarray mit mehreren Ausgangszellen zum logischen Verarbeiten der Freigabesignale und der Abtastmustersignale und zum Anlegen von diesen als Abtastsignale an jeweilige Gatterleitungen der Dünnfilmtransistor-Flüssigkristallanzeige.
Zusammenfassung der Erfindung
Dementsprechend ist die vorliegende Erfindung auf eine Vorrichtung und ein Verfahren zum Ansteuern einer LCD-Vorrichtung gerichtet, die im Wesentlichen eines oder mehrere Probleme aufgrund der Einschränkungen und Nachteile des Standes der Technik beseitigt.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Vorrichtung und ein Verfahren zur Ansteuerung einer LCD-Vorrichtung anzugeben, um die Ladeeigenschaften von Pixeln zu verbessern.
Diese Aufgabe wird durch die Vorrichtungen gemäß Anspruch 1 oder 6 und durch die Verfahren gemäß Anspruch 10 oder 13 gelöst. Vorteilhafte Ausgestaltungen oder Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Kurze Beschreibung der Zeichnungen
Die beigefügten Zeichnungen dienen der weiteren Erläuterung der Erfindung und bilden einen Teil dieser Anmeldung, wobei Ausführungsbeispiele der Erfindung beschrieben sind, die zusammen mit der Beschreibung der Erklärung der Prinzipien der Erfindung dienen. In den Zeichnungen zeigt:
1 einen schematischen Signalverlauf bei einem herkömmlichen Vorladeverfahren;
2 eine schematische Darstellung einer Vorrichtung zur Ansteuerung einer LCD-Vorrichtung gemäß der vorliegenden Erfindung;
3 ein schematisches Blockdiagramm eines Taktsignalgenerators gemäß einem Ausführungsbeispiel der Erfindung;
4 einen schematischen Signalverlauf bei der Ansteuerung eines Taktsignalgenerators gemäß 3;
5 einen Signalverlauf zur Darstellung der Ladeeigenschaften von Pixeln gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
6 ein Blockdiagramm eines Taktsignalgenerators gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung; und
7 einen Signalverlauf zur Darstellung der Ansteuerung eines Taktsignalgenerators gemäß 6.
Im Folgenden wird Bezug auf bevorzugte Ausführungsbeispiele der vorliegenden Erfindung genommen, wobei Beispiele in den beigefügten Zeichnungen dargestellt sind. Wo immer es möglich ist, werden in den Zeichnungen gleiche Bezugszeichen verwendet, um gleiche oder ähnliche Teile zu bezeichnen.
Im Folgenden wird eine Vorrichtung und ein Verfahren zur Ansteuerung einer LCD-Vorrichtung gemäß der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben.
2 zeigt ein Diagramm zur schematischen Darstellung einer Vorrichtung zur Ansteuerung einer LCD-Vorrichtung gemäß der vorliegenden Erfindung.
Wie in 2 dargestellt, enthält eine LCD-Vorrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Anzeigefläche 2, die eine Vielzahl von Flüssigkristallzellen aufweist, die von einer Vielzahl von Gateleitungen GL1 bis GLn und Datenleitungen DL1–DLm gebildet werden; einen Gatetreiber 4, der einander überlappende Gate-Impulse an benachbarte Gateleitungen anlegt; einen Datentreiber, der an Datenleitungen (DL1–DLm) eine Datenspannung in Synchronisation mit dem Gate-Impuls anlegt; und eine Zeitsteuerungseinheit 8, die einen Überlappungsbereich der Gate-Impulse steuert, die an benachbarte Gateleitungen angelegt werden.
Die Anzeigefläche 2 enthält eine Vielzahl von Dünnfilmtransistoren (TFTs), die in Bereichen ausgebildet sind, die von n Gateleitungen GL1–GLn und m Datenleitungen DL1–DLm gebildet werden; und eine Vielzahl von Flüssigkristallzellen, die mit den Dünnfilmtransistoren (TFT) verbunden sind. Jeder Dünnfilmtransistor (TFT) führt der Flüssigkristallzelle eine von der Datenleitung DL1–DLm zugeführte Datenspannung in Abhängigkeit des Gate-Impulses zu, der von der Gateleitung GL1–GLm zugeführt wird. Jeder Dünn filmtransistor (TFT) führt der Flüssigkristallzelle eine von der Datenleitung DL1–DLm zugeführte Datenspannung in Abhängigkeit des von der Gateleitung GL1–GLn zugeführten Gate-Impulses zu.
Die Flüssigkristallzelle weist eine gemeinsame Elektrode und eine Pixelelektrode auf, die mit dem Dünnfilmtransistor verbunden ist, wobei die gemeinsame Elektrode der Pixelelektrode gegenüberliegend angeordnet ist und zwischen diesen ist ein Flüssigkristall angeordnet. Somit kann die Flüssigkristallzelle ähnlich wie ein Flüssigkristallkondensator C1c dargestellt werden. Die Flüssigkristallzelle enthält einen Speicherkondensator Cst, um die im Flüssigkristallkondensator C1c geladene Datenspannung bis zum Aufladen des nächsten Datensignals beizubehalten.
Der Datentreiber 6 konvertiert die von der Zeitsteuereinheit 8 zugeführten Daten (data) in eine Datenspannung entsprechend einem analogen Signal, abhängig von einem Datensteuersignal DCS, das von der Zeitsteuerung 8 zugeführt wird. Weiter führt der Datentreiber 6 den Datenleitungen DL einer horizontalen Zeile eine Datenspannung durch Zuführen des GateImpulses an die Gateleitung GL für eine horizontale Periode zu. Hierbei invertiert der Datentreiber 6 die Polarität der an die Datenleitungen DL zugeführten Datenspannung in Abhängigkeit eines Polaritätssteuersignals (POL), das von der Zeitsteuerung 8 zugeführt wird.
Die Zeitsteuerung 8 ordnet die von außen zugeführten Eingangsdaten (RGB) so an, dass sie zur Ansteuerung der Anzeigefläche 2 geeignet sind und führt die angeordneten Daten dem Datentreiber 6 zu.
Weiter erzeugt die Zeitsteuerung 8 das Datensteuersignal DCS, um den Datentreiber unter Verwendung von vertikal und horizontal synchronisierten Signalen (V, H), eines Datenenablesignals (DE) und eines von außen zugeführten Punkttaktsignals (DCLK) zu steuern und erzeugt gleichzeitig eine Vielzahl von Gateschiebetakten (GSCi) und ein Gatestartsignal (Vst), um den Gatetreiber 4 zu steuern. Hierbei enthält das Datensteuersignal (DCS) ein Sourceausgangsenablesignal (SOE), ein Sourceschiebetaktsignal (SSC), einen Sourcestartimpuls (SSP) und ein Polaritätssteuersignal (POL).
Weiter enthält die Zeitsteuerung 8 einen in 3 dargestellten Taktsignalgenerator zur Erzeugung einer Vielzahl von Gateschiebetakten (GSCi).
Der Taktsignalgenerator 10 im ersten Ausführungsbeispiel der vorliegenden Erfindung enthält einen Referenztaktgenerator 12, einen Weitenmodulationssignalgenerator 14 und eine logische Verküpfungseinheit 16.
Der Referenztaktgenerator 12 erzeugt basierend auf den vertikal und horizontal synchronisierten Signalen (V, H), dem Datenenablesignal (DE) und dem Punkttaktsignal (DCLK) eine Vielzahl von Referenztakten (RCLKi), die in der Abfolge um eine halbe horizontale Periode überlappt zueinander verschoben sind.
Der Weitenmodulationssignalgenerator 14 erzeugt eine Vielzahl von Weitenmodulationssignalen (WVSi) entsprechend einem Anfangsabschnitt (ansteigende Zeit) einer horizontalen Periode, wobei der Überlappungsbereich der Vielzahl der Referenztakte (RCLKi) kleiner als die Hälfte einer horizontalen Periode ist. Hierbei kann die Vielzahl der Weitenmodulationssignale (WVSi) eine feste Pulsweite oder eine Pulsweite aufweisen, die der Einstellung eines Benutzer entspricht.
Die logische Verknüpfungseinheit 16 erzeugt eine Vielzahl von Schiebetakten (GSCi) durch das logische Verknüpfen jedes Referenztaktes (RCLKi), der vom Referenztaktgenerator 12 erzeugt wird, und jedes Weitenmodulationssignals (WVSi), das vom Weitenmodulationssignalgenerator 14 erzeugt wird. Dafür enthält die logische Verknüpfungseinheit 16 eine Vielzahl von Exklusiv-Oderschaltungen (XOR).
Die logische Verknüpfungseinheit 16 erzeugt eine Vielzahl von Gateschiebetakten (GSCi) durch das Exklusiv-Oder-Verknüpfen von jedem Referenztakt (RCLKi) und jedem Weitenmodulationssignal (WVSi).
Dementsprechend werden die Vielzahl der Gateschiebetakte (GSCi) sequentiell zueinander verschoben, um sich um die Hälfte einer horizontalen Periode oder weniger zu überlappen.
Es wird angenommen, dass der Taktsignalgenerator 10 vier Gateschiebetakte (GSC1 bis GSC4) erzeugt, wie in 4 dargestellt.
Zuerst erzeugt der Referenztaktgenerator 12 den ersten bis vierten Referenztakt (RCLK1 bis RCLK4), die so sequentiell zueinander verschoben sind, dass sie sich um die Hälfte einer horizontalen Periode oder weniger überlappen. Gleichzeitig erzeugt der Weitenmodulationsgenerator 14 die ersten bis vierten Weitenmodulationssignale (WVS1 bis WVS4), die sequentiell gemäß dem Anfangsabschnitt einer horizontalen Periode verschoben sind und führt die erzeugten ersten bis vierten Weitenmodulationssignale WVS1 bis WVS4 der logischen Verknüpfungseinheit 16 zu.
Dementsprechend erzeugt die logische Verknüpfungseinheit 16 die ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) durch ein Exklusiv-Oder-Verknüpfen (XOR) von jedem Referenztakt (RCLK1 bis RCLK4) mit jedem Weitenmodulationssignal (WVS1 bis WVS4) und führt die erzeugten ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) dem Gatetreiber 4 zu.
Dementsprechend ist der Überlappungsbereich (W1) der ersten bis vierten Gateschiebetakte GCS1 bis GCS4 kleiner als die Hälfte (W2) einer horizontalen Periode. Weiter entspricht der Überlappungsbereich (W1) der ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) dem Abschnitt, der durch Subtrahieren der Pulsweite des Weitenmodulationssignal WVS von der Hälfte (W2) einer horizontalen Periode erhalten wird. Basierend auf der Pulsweite des Weitenmodulationssignals (WVS) wird der Überlappungsbereich (W1) der ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) gesteuert, um kleiner als die Hälfte einer horizontalen Periode (W2) zu sein.
In 2 enthält ein Gatetreiber 4 ein Schieberegister, das mittels eines Gatestartsignals Vst von der Zeitsteuerung 8 angesteuert wird, und das sequentiell die Gate-Impulse gemäß der Vielzahl der Gateschiebetakte (GSCi) erzeugt. Der Gatetreiber 4 führt die um die Hälfte einer horizontalen Periode oder weniger überlappenden Gate-Impulse sequentiell benachbarten Gateleitungen (GL) zu, um somit den mit der Gateleitung (GL) verbundenen Dünnfilmtransistor (TFT) einzuschalten. Weiter wird der Gatetreiber 4 an einer Seite der Anzeigefläche 2 ausgebildet, wenn der Dünnfilmtransistor (TFT) in der Anzeigefläche 2 ausgebildet wird.
Wie in 5 dargestellt, überlappen sich die Gate-Impulse, die an benachbarte (i) und (i + 1) Gateleitungen (GLi, GLi + 1) angelegt werden, um die Hälfte (W2) ei ner horizontalen Periode oder weniger, um somit die Ladeeigenschaft (VPi + 1) der Pixel zu verbessern. D. h. der Gate-Impuls, der dem Pixel zugeführt wird, das mit der (i + 1)-ten Gateleitung (GLi + 1) verbunden ist, überlappt sich mit dem Gate-Impuls, des Pixels, das mit der i-ten Gateleitung (GLi) verbunden ist, um die Hälfte (W2) einer horizontalen Periode oder weniger, wodurch etwas der positiven Datenspannung (+) vorgeladen wird, wobei dann die negative (–) Datenspannung aufgeladen wird. Dementsprechend ist es möglich, die Modulationsweite zwischen den Datenspannungen bei der Polarisationsinversion durch Zeitverkürzung der Vorladung des Pixels zu verringern, um somit die Ladeeigenschaft des Pixels zu verbessern.
Als Ergebnis kann das Vorladeverfahren bei einem Punktinversionsmode oder einem Zeileninversionsmode, als auch bei einem Spalteninversionsmode angewendet werden.
6 zeigt ein Blockdiagramm zur schematischen Darstellung eines Taktsignalgenerators gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
Mit Bezug auf 6 in Verbindung mit 2 enthält der Taktsignalgenerator gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung einen Referenztaktgenerator 112, einen Weitenmodulationssignalgenerator 114, eine logische Verknüpfungseinheit 116 und einen Gateschiebetaktgenerator 118.
Der Referenztaktgenerator 112 erzeugt einen Referenztakt (RCLK) entsprechend einer horizontalen Periode durch Verwenden der vertikal und horizontal synchronisierten Signale (V, H), des Datenenablesignals und des Punkttaktsignals (DCLK).
Der Weitenmodulationssignalgenerator 114 erzeugt ein Weitenmodulationssignal (WVS) entsprechend einem Anfangsabschnitt (ansteigende Zeit) einer horizontalen Periode. Hierbei kann das Weitenmodulationssignal (WVS) eine feste Pulsweite oder eine Pulsweite entsprechend einer Einstellung eines Benutzers aufweisen.
Die logische Verknüpfungseinheit 116 erzeugt einen Referenzgateschiebetakt (RGSC) durch eine Exklusiv-Oder-Verknüpfung (XOR) des Referenztaktes (RCLK) und des Weitenmodulationssignals (WVS). Dementsprechend weist der Referenzgateschiebetakt (RGSC) eine Pulsweite auf, die durch Subtrahieren einer Pulsweite des Weitenmodulationssignals (WVS) von der Hälfte einer horizontalen Periode erhalten wird.
Der Gateschiebetaktgenerator 118 erzeugt erste bis vierte Gateschiebetakte (GSC1 bis GSC4), die sich um die Hälfte einer horizontalen Periode oder weniger überlappen, durch sequentielles Verschieben eines Referenzgateschiebetaktes (RGSC) entsprechend einem Taktsignal (CLK). Dafür enthält der Gateschiebetaktgenerator 118 erste bis vierte Flip-Flops (119a, 119b, 119c, 119d).
Das erste Flip-Flop 119a gibt den ersten Gateschiebetakt (GSC1) basierend auf dem Referenzgateschiebetakt (RGSC) von der logischen Verknüpfungseinheit 116 gemäß dem Taktsignal CLK aus.
Das zweite Flip-Flop 119b formt aus dem ersten Gateschiebetakt (GSC1) vom ersten Flip-Flop 119a den zweiten Gateschiebetakt (GSC2) gemäß dem Taktsignal (CLK).
Das dritte Flip-Flop 119c erhält den zweiten Gateschiebetakt (GSC3) vom zweiten Flip-Flop 119b und gibt den dritten Gateschiebetakt (GSC3) gemäß dem Taktsignal (CLK) aus.
Das vierte Flip-Flop 119d erhält den dritten Gateschiebetakt (GSC3) vom dritten Flip-Flop 119c und gibt den vierten Gateschiebetakt (GSC4) gemäß dem Taktsignal (CLK) aus.
Wie in 7 dargestellt, erzeugt der Taktsignalgenerator 10 gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung den Referenzgateschiebetakt (RGSC) mit einer Weite (W1), die der Hälfte (W2) einer horizontalen Periode oder weniger entspricht, durch Exklusiv-ODER-Verknüpfung (XOR) des Referenztaktes (RCLK) mit einer Weite einer horizontalen Periode und des Weitenmodulationssignals, (WVS) entsprechend dem Anfangsabschnitt einer horizontalen Periode. Weiter erzeugt der Taktsignalgenerator 10 gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung die ersten bis vierten Gateschiebetakte (GSC1 bis GSC4), die sich um die Hälfte einer horizontalen Periode oder weniger überlappen, durch sequentielles Verschieben eines Referenzgateschiebetakts (RGSC) gemäß dem Taktsignal (CLK).
Dementsprechend ist der Überlappungsbereich (W1) der ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) geringer als die Hälfte (W2) einer horizontalen Periode. Weiter entspricht der Überlappungsbereich (W1) der ersten bis vierten Gateschiebetakte (GSC1 bis GSC4) dem Abschnitt, der durch Subtrahieren der Pulsweite des Weitenmodulationssignals (WVS) von der Hälfte (W2) einer horizontalen Periode erhalten wird. Basierend auf der Pulsweite des Weitenmodulationssignals (WVS) wird der Überlappungsbereich (W1) des ersten bis vierten Gateschiebetakts (GSC1 bis GSC4) gesteuert, um kürzer zu sein, als die Hälfte (W2) einer horizontalen Periode.
Bei dem obigen Taktsignalgenerator 10 gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung sind vier Flip-Flops vorgesehen. Jedoch ist es nicht auf diese Anzahl beschränkt.
Wie oben erwähnt, weist die Vorrichtung und das Verfahren zur Ansteuerung einer LCD-Vorrichtung gemäß der vorliegenden Erfindung folgende Vorteile auf.
Bei der Vorrichtung zur Ansteuerung der LCD-Vorrichtung gemäß der vorliegenden Erfindung sind die an benachbarte Gateleitungen angelegten Gate-Impulse, um die Hälfte einer horizontalen Periode verschoben, um sich zu überlappen, wodurch die Ladeeigenschaft der Pixel durch Verringern der Vorladezeit der Pixel verbessert wird. Das heißt, die Vorladezeit der Pixel ist durch überlapptes Ansteuern der Gate-Impulse kürzer als die Hauptladezeit, so dass es möglich ist, die Ladeeigenschaft der Pixel beim Punktinversionsmode oder Zeileninversionsmode zu verbessern.

Claims

Vorrichtung zur Ansteuerung einer LCD-Vorrichtung, enthaltend: eine Anzeigefläche (2), die eine Vielzahl von Flüssigkristallzellen in Bereichen enthält, die von einer Vielzahl von Gate- (GL1 bis GLn) und Datenleitungen (DL1 bis DLn) gebildet sind; einen Gatetreiber (4), der benachbarten Gateleitungen (GL1 bis GLn) sich überlappende Gate-Impulse zuführt; einen Daten-Treiber (6), der in Synchronisation mit dem Gate-Impuls der Datenleitung (DL1 bis DLn) eine Datenspannung zuführt; und eine Zeitsteuereinheit (8), die einen Überlappungsbereich (W1) der Gate-Impulse steuert, die den benachbarten Gateleitungen (GL1 bis GLn) zugeführt werden; wobei die Zeitsteuereinheit (8) einen Taktsignalgenerator (10) enthält, der eine Vielzahl von Gateschiebetakten (GSCi) erzeugt, die in der Abfolge verschoben sind; und wobei der Taktsignalgenerator (10) enthält: einen Referenztaktgenerator (12), der eine Vielzahl von Referenztakten (RCLKi) erzeugt, die in der Abfolge verschoben sind, und sich um die Hälfte (W2) einer horizontalen Periode überlappen; einen Weitenmodulationsgenerator (14), der eine Vielzahl von Weitenmodulationssignalen (WVSi) erzeugt, um den Überlappungsbereich der Gate-Impulse zu steuern; und eine logische Verknüpfungseinheit (16), die die Vielzahl der Gateschiebetakte (GSCi) mittels einer logischen Verknüpfung des Referenztaktes (RCLKi) und des Weitenmodulationssignals (WVSi) erzeugt.
Vorrichtung nach Anspruch 1, wobei der Gatetreiber (4) dazu ausgebildet ist, um die Hälfte (W2) einer horizontalen Periode oder weniger überlappende Gate-Impulse an benachbarten Gateleitungen (GL1 bis GLn) gemäß der Vielzahl der Gateschiebetakte (GSCi) anzulegen.
Vorrichtung nach Anspruch 1, wobei die logische Verknüpfung einem Exklusiv-Oder entspricht.
Vorrichtung nach Anspruch 1, wobei das Weitenmodulationssignal (WVSi) in Abhängigkeit von einem Anfangsabschnitt einer horizontalen Periode erzeugt wird.
Vorrichtung nach Anspruch 1, wobei eine Pulsweite des Weitenmodulationssignals (WVSi) im Anfangsabschnitt einer horizontalen Periode entsprechend einer Einstellung eines Benutzers erzeugt wird.
Vorrichtung zur Ansteuerung einer LCD-Vorrichtung, enthaltend: eine Anzeigefläche (2), die eine Vielzahl von Flüssigkristallzellen in Bereichen enthält, die von einer Vielzahl von Gate- (GL1 bis GLn) und Datenleitungen (DL1 bis DLn) gebildet sind; einen Gatetreiber (4), der benachbarten Gateleitungen (GL1 bis GLn) sich überlappende Gate-Impulse zuführt; einen Daten-Treiber (6), der in Synchronisation mit dem Gate-Impuls der Datenleitung (DL1 bis DLn) eine Datenspannung zuführt; und eine Zeitsteuereinheit (8), die einen Überlappungsbereich (W1) der Gate-Impulse steuert, die den benachbarten Gateleitungen (GL1 bis GLn) zugeführt werden; wobei die Zeitsteuereinheit (8) einen Taktsignalgenerator (18) enthält, der eine Vielzahl von Gateschiebetakten (GSCi) erzeugt, die in der Abfolge verschoben sind; und wobei der Taktsignalgenerator (10) enthält: einen Referenztaktgenerator (112), der entsprechend einer horizontalen Periode einen Referenztakt (RCLK) erzeugt; einen Weitenmodulationssignalgenerator (114), der ein Weitenmodulationssignal (WVS) zur Steuerung des Überlappungsbereichs der Gate-Impulse erzeugt; eine logische Verknüpfungseinheit (116), die einen Referenzgateschiebetakt (RGSC) durch eine logische Verknüpfung des Referenztaktes (RCLK) und des Weitenmodulationssignals (WVS) erzeugt; und einen Gateschiebetaktgenerator (118), der eine Vielzahl von Gateschiebetakten (GSCi) durch Verschieben des Referenzgateschiebetaktes (RGSC) erzeugt.
Vorrichtung nach Anspruch 6, wobei der Gatetreiber (4) dazu ausgebildet ist, um die Hälfte (W2) einer horizontalen Periode oder weniger überlappende Gate-Impulse an benachbarten Gateleitungen (GL1 bis GLn) gemäß der Vielzahl der Gateschiebetakte (GSCi) anzulegen.
Vorrichtung nach Anspruch 6, wobei die logische Verknüpfung einem Exklusiv-ODER entspricht.
Vorrichtung nach Anspruch 6, wobei der Gateschiebetaktgenerator (118) eine Vielzahl von Flip-Flops (119a, 119b, 119c, 119d) enthält, die den Referenzgateschiebetakt (RGSC) in Abhängigkeit eines Taktsignals (CLK) verschieben.
Verfahren zur Ansteuerung einer LCD-Vorrichtung mit einer Anzeigefläche (2) mit einer Vielzahl von Flüssigkristallzellen in Bereichen, die von einer Vielzahl von Gate- (GL1 bis GLn) und Datenleitungen (DL1 bis DLn) ausgebildet sind, das Verfahren umfasst die Schritte: sequentielles Zuführen von Gate-Impulsen an Gateleitungen (GL1 bis Gln); und Zuführen einer Datenspannung an die Datenleitung (DL1 bis DLn) in Synchronisation mit dem Gate-Impuls, wobei sich die den benachbarten Gateleitungen (GL1 bis GLn) zugeführten Gate-Impulse um die Hälfte (W2) einer horizontalen Periode oder weniger überlappen; und wobei der Schritt des sequentiellen Zuführens der Gate-Impulse an die Gateleitungen (GL1 bis GLn) enthält: Erzeugen einer Vielzahl von Referenztakten (RCLKi), die in der Abfolge verschoben sind und sich um die Hälfte einer horizontalen Periode oder weniger überlappen; Erzeugen einer Vielzahl von Weitenmodulationssignalen (WVSi), um den Überlappungbereich der Gate-Impulse zu steuern; Erzeugen einer Vielzahl von Gateschiebetakten (GSCi) durch eine logische Verknüpfung des Referenztaktes (RCLKi) mit dem Weitenmodulationssignals (WVSi); und Erzeugen der Gate-Impulse entsprechend der Vielzahl der Gateschiebetakte (GSCi) und sequentielles Zuführen der erzeugten Gate-Impulse an die Gateleitungen (GL1 bis GLn).
Verfahren nach Anspruch 10, wobei die logische Verknüpfung einem Exklusiv-ODER entspricht.
Verfahren nach Anspruch 10, wobei das Weitenmodulationssignal (WVSi) in Abhängigkeit von einem Anfangsabschnitt einer horizontalen Periode erzeugt wird.
Verfahren zur Ansteuerung einer LCD-Vorrichtung mit einer Anzeigefläche (2) mit einer Vielzahl von Flüssigkristallzellen in Bereichen, die von einer Vielzahl von Gate- (GLi bis GLn) und Datenleitungen (DL1 bis DLn) ausgebildet sind, das Verfahren umfasst die Schritte: sequentielles Zuführen von Gate-Impulsen an die Gateleitungen (GL1 bis GLn); und Zuführen einer Datenspannung an die Datenleitung (DL1 bis DLn) in Synchronisation mit dem Gate-Impuls, wobei sich die den benachbarten Gateleitungen (GL1 bis GLn) zugeführten Gate-Impulse um die Hälfte einer horizontalen Periode oder weniger überlappen; wobei der Schritt des sequentiellen Zuführens der Gate-Impulse an die Gateleitungen (GL1 bis GLn) enthält: Erzeugen eines Referenztaktes (RCLK) entsprechend einer horizontalen Periode; Erzeugen eines Weitenmodulationssignals (WVS), um den Überlappungsbereich (W1) der Gate-Impulse zu steuern; Erzeugen eines Referenzgateschiebetaktes (RGSC) durch eine logische Verknüpfung des Referenztaktes (RCLK) und des Weitenmodulationssignals (WVS); Erzeugen einer Vielzahl von Gateschiebetakten (GSCi) durch Verschieben des Referenzgateschiebetaktes (RGSC); und Erzeugen der Gate-Impulse entsprechend der Vielzahl von Gateschiebetakten (GSCi), und sequentielles Zuführen der Gate-Impulse an die Gateleitungen (GL1 bis GLn).
Verfahren nach Anspruch 13, wobei die logische Verknüpfung einem Exklusiv-ODER entspricht.
Verfahren nach Anspruch 13, wobei der Schritt des Erzeugens der Vielzahl der Gateschiebetakte (GSCi) eine Vielzahl von Flip-Flops (119a, 119b, 119c, 119d) verwendet, um die Gateschiebetakte (GSCi) durch Verschieben des Referenzgateschiebetaktes (RGSC) gemäß dem Taktsignal (CLK) zu erzeugen.