DE102008061119B4

DE102008061119B4 - Flüssigkristalldisplay und Verfahren zu dessen Ansteuerung

Info

Publication number: DE102008061119B4
Application number: DE102008061119.0A
Authority: DE
Inventors: Suhyuk Jang; Jongwoo Kim
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2007-12-21
Filing date: 2008-12-09
Publication date: 2018-07-19
Anticipated expiration: 2028-12-10
Also published as: US20090160845A1; DE102008061119A1; US8743108B2; FR2925745B1; GB0817819D0; CN101465103B; KR20090067950A; CN101465103A; GB2455846A; FR2925745A1; KR101301769B1; GB2455846B

Abstract

Flussigkristalldisplay mit:
einer Flüssigkristalltafel mit Flüssigkristallzellen in einem Matrixarray an Schnittstellen von Datenleitungen und Gateleitungen;
einer Datentreiberschaltung (82) zum Liefern von Datensignalen an die Datenleitungen;
einer Gatetreiberschaltung (83) zum Liefern von Gatesignalen an die Gateleitungen; und
einer Timingsteuerungseinheit (81) zum Empfangen von Videodaten und Timingsignalen für eine Echtzeitprufung der Rahmenfrequenz der Videodaten, um Änderungen der Rahmenfrequenz zu erkennen und um ein Gatetimingsteuersignal zum Steuern der Gatetreiberschaltung auf Änderungen der Rahmenfrequenz sowie ein Datentimingsteuersignal zum Steuern der Datentreiberschaltung auszugeben;
wobei das Gatetimingsteuersignal den Schwarzdaten-Einfügeprozentsatz in einem Rahmen steuert.

Description

Die Erfindung betrifft ein Flüssigkristalldisplay und ein Verfahren zu dessen Ansteuerung. Durch die Erfindung wird speziell das Verhindern eines Flackereffekts der Anzeige auf einem Flüssigkristalldisplay bei Ansteuerung durch ein Schwarzdaten-Einfügeverfahren beschrieben, jedoch ist sie bei einem weiten Umfang von Anwendungen realisierbar.
Flüssigkristalldisplays vom Aktivmatrixtyp zeigen bewegte Bilder unter Verwendung von Dünnschichttransistoren (TFT) als Schaltelementen an. Mit derartigen Displays wurden sowohl Fernsehgeräte als auch tragbare Geräte, wie Bürogeräte und Computer, aufgebaut, da sie flach und leicht sind. Daher werden zunehmend Kathodenstrahlröhren (CRTs) durch Flüssigkristalldisplays vom Aktivmatrixtyp ersetzt.
Wenn mit einem Flüssigkristalldisplay bewegte Bilder angezeigt werden, tritt ein Verschmiereffekt derselben auf, da das Flüssigkristallmaterial bei schnell wechselnden Bilddaten seine Eigenschaften nicht ausreichend schnell ändert. Wie es durch die 1 veranschaulicht ist, erzeugt eine CRT Daten dadurch in Zellen, dass dafür gesorgt wird, dass ein Leuchtstoff in einer sehr kurzen Zeitperiode Licht emittiert, wodurch Licht pulsweise angezeigt wird. Dagegen zeigt ein Flüssigkristalldisplay, wie es durch die 2 veranschaulicht ist, Bilder mittels einer Halteansteuerung an, gemäß der Daten während einer Scanperiode an Flüssigkristallzellen geliefert werden und während einer restlichen halben Bildperiode (oder Vollbildperiode) aufrecht erhalten werden.
Da CRTs bewegte Bilder auf gepulste Weise anzeigen, ist, wie es durch die 3 veranschaulicht ist, ein von einem Betrachter wahrgenommenes Bild klarer. Andererseits werden, wie es durch die 4 veranschaulicht ist, bei einem Flüssigkristalldisplay helle und dunkle Stellen in einem betrachteten Bild wahrgenommen, die nicht klar sondern wegen der Halteeigenschaften der Flüssigkristalle verschmiert sind. Durch den integrierenden Effekt des Auges fur Bilder kommt es bei wahrgenommenen Bildern eines Bewegungsablaufs bei CRTs und Flussigkristalldisplays zu unterschiedlichen Wahrnehmungen. Demgemäß sieht der Betrachter selbst bei einem Flüssigkristalldisplay mit kurzer Ansprechzeit ein verschmiertes Bild, da zwischen der Bewegung der Augen und dem statischen Bild jedes Rahmens (Halb- oder Vollbild) eine Differenz besteht. Zum Verbessern des Verschmierungseffekts bei Bewegungen wurde ein Schwarzdateneinfüge(BDI = Black Data Insertion)verfahren vorgeschlagen. Bei diesem BDI-Verfahren wird, nachdem Videodaten in einen Schirm geschrieben wurden, das Flüssigkristalldisplay auf gepulste Weise dadurch betrieben, dass Schwarzdaten an den Schirm geliefert werden.
Gemäß einem Beispiel des BDI-Verfahrens wird ein Schirm dadurch unterteilt angesteuert, dass er in mehrere Blöcke unterteilt wird, wobei jeder Block dadurch betrieben wird, dass er eine Datenspannungs-Schreiboperation, eine Datenhalteoperation und eine Schwarzdaten-Einfügeoperation in dieser Reihenfolge durchläuft. Bei diesem bekannten BDI-Verfahren ist der Schwarzdaten-Einfügeprozentsatz unabhängig von der Rahmenrate fixiert. Der Schwarzdaten-Einfügeprozentsatz ist, wie es durch die 5 veranschaulicht ist, durch den prozentualen Anteil der Schwarzdaten-Einfügeperiode an der Periode eines Rahmens definiert.
Da beim BDI-Verfahren gemäß der einschlägigen Technik der Schwarzdaten-Einfügeprozentsatz unabhängig von der Rahmenrate fixiert ist, tritt ein Flackereffekt auf, bei dem ein Anzeigeschirm zu flackern scheint, wenn sich die Rahmenrate ändert. Als Beispiel sei ein Flüssigkristalldisplay angenommen, das Rahmenfrequenzen von 50 Hz und 60 Hz und 75 Hz unterstützt, und dass der Schwarzdaten-Einfügeprozentsatz zu 30 % fixiert sei.
Wie es in der 6 dargestellt ist, ist, da bei einer Rahmenfrequenz von 75 Hz (13,33 ms) die Schwarzdaten-Einfügeperiode ungefähr 3,99 ms beträgt, der Flackergrad in solchem Ausmaß gering, dass ein Betrachter keinen Flackereffekt wahrnimmt. Da jedoch der Schwarzdaten-Einfügeprozentsatz auf 30 % fixiert ist, nimmt die Schwarzdaten-Einfügeperiode auf 6,0 ms zu, wenn die Rahmenfrequenz auf 50 Hz fällt. Demgemäß entsteht beim BDI-Verfahren gemäß der einschlägigen Technik der Flackereffekt, wenn die Rahmenfrequenz kleiner wird.
US 2005/0259064 A1 beschreibt eine Flüssigkristallanzeigevorrichtung, bei der ein anzuzeigendes Bildsignal in eine Flüssigkristallanzeigetafel geschrieben wird, während eine Hintergrundbeleuchtung während einer Rahmenperiode intermittierend angeschaltet wird. Die Flüssigkristallanzeigevorrichtung erfasst eine Art des Bildinhalts, der angezeigt werden soll. Eine Beleuchtungsdauer der Hintergrundbeleuchtung und/oder eine Rahmenfrequenz des Eingangsbildsignals werden basierend auf der erfassten Art des Bildinhalts (zum Beispiel Innenaufnahme, Außenaufnahme, Sportereignis etc.) eingestellt.
US 2006/0028463 A1 beschreibt eine Flüssigkristallanzeigevorrichtung. Eingangspixeldaten für eine Zeile werden in jeder horizontalen Periode in Pixeldaten für eine Schwarzeinfügung für eine Zeile und Pixeldaten für eine Abstufung für eine Zeile gewandelt, die dann Ausgangspixeldaten bilden. Die Pixeldaten für eine Schwarzeinfügung für eine Zeile und die Pixeldaten für eine Abstufung für eine Zeile werden seriell ausgegeben.
US 2007/0182700 A1 beschreibt eine Bildanzeigevorrichtung, bei der zuerst bestimmt wird, ob Eingangsbilddaten ein bewegtes Bild oder ein unbewegtes Bild enthalten. Basierend auf der so gewonnenen Bewegungsinformation werden eine Schwarzanzeigeperiode und eine Hintergrundbeleuchtungseinheit gesteuert.
Der Erfindung liegt die Aufgabe zugrunde, ein Flüssigkristalldisplay und ein Verfahren zum Ansteuern desselben zu schaffen, bei denen das Auftreten eines Flackereffekts vermieden werden kann, wenn eine Ansteuerung unter Verwendung eines BDI-Verfahrens erfolgt.
Diese Aufgabe ist durch die Flüssigkristalldisplays gemäß den beigefügten unabhängigen Ansprüchen 1 und 2 sowie das Verfahren gemäß dem Anspruch 11 gelöst. Bei der Erfindung wird die Rahmenfrequenz erfasst, und es wird ein Gatetimingsteuersignal erzeugt, das dazu verwendet wird, den Schwarzdaten-Einfügeprozentsatz in einem Rahmen einzustellen.
Die Erfindung wird nachfolgend anhand von durch Figuren veranschaulichten Ausführungsformen näher erläutert.

1 ist ein Diagramm, das die Lichtemissionscharakteristik einer Kathodenstrahlröhre gemäß dem Stand der Technik zeigt;
2 ist ein Diagramm, das die Lichtemissionscharakteristik eines Flüssigkristalldisplays gemäß dem Stand der Technik zeigt;
3 ist ein Diagramm, das das von einem Betrachter wahrgenommene Bild auf einer Kathodenstrahlröhre gemaß dem Stand der Technik veranschaulicht;
4 ist ein Diagramm, das das von einem Betrachter wahrgenommene Bild auf einem Flussigkristalldisplay gemäß dem Stand der Technik veranschaulicht;
5 ist ein Diagramm zum Veranschaulichen des Schwarzdaten-Einfügeprozentsatzes oder BDI(Black Data Insertion)-Prozentsatzes bei einem Ansteuerungsverfahren gemäß dem Stand der Technik;
6 ist ein Diagramm zum Beschreiben einer Problematik bei einem festen Schwarzdaten-Einfügeprozentsatz unabhängig von Änderungen der Rahmenfrequenz beim Stand der Technik;
7 ist eine Tabelle zum Erläutern des Schwarzdaten-Einfügeprozentsatzes abhängig von der Rahmenfrequenz bei einem Flüssigkristalldisplay gemäß einer Ausführungsform der Erfindung;
8 ist ein Blockdiagramm des Flüssigkristalldisplays gemäß der Ausfuhrungsform;
9 ist ein Signalverlaufsdiagramm eines in der 8 auftretenden Gatetimingsteuersignals;
10 ist ein Signalverlaufsdiagramm, das das in der 8 auftretende Gatetimingsteuersignal für einen Datenschreibblock und einen Schwarzschreibblock veranschaulicht;
11A bis 11D sind Diagramme zum Veranschaulichen von Änderungen des Schwarzdaten-Einfügeprozentsatzes abhängig von der Rahmenfrequenz; und
12 ist ein Flussdiagramm zum sequenziellen Veranschaulichen eines Verfahrens zum Ansteuern eines Flüssigkristalldisplays gemäß einer Ausführungsform der Erfindung.

Nachfolgend werden ein Flüssigkristalldisplay und ein Verfahren zum Ansteuern desselben gemäß einer Ausführungsform der Erfindung unter Bezugnahme auf die 7 bis 11 detailliert beschrieben.
Wie es durch die Tabelle der 7 veranschaulicht ist, wird bei einem Verfahren zum Ansteuern eines Flüssigkristalldisplays gemäß einer Ausführungsform der Erfindung die Schwarzdaten-Einfügeperiode innerhalb der Periode eines Rahmens dadurch angepasst, dass die Rahmenfrequenz in Echtzeit überprüft wird, um die Schwarzdaten-Einfügeperiode zu verkürzen, wenn die Rahmenfrequenz abnimmt, um dadurch Flackern zu verhindern. Wenn bei einer Rahmenfrequenz von 75 Hz (13,33 ms) der Schwarzdaten-Einfügeprozentsatz 30 % beträgt, beträgt die Schwarzdaten-Einfügeperiode 3,99 ms. Daher ist der Flackergrad in solchem Ausmaß gering, dass ein Betrachter keinen Flackereffekt wahrnimmt. Wenn die Rahmenfrequenz von 75 Hz auf 60 Hz (16,67 ms) fällt, wird der Schwarzdaten-Einfügeprozentsatz auf 24 % (4,0 ms) abgesenkt. Wenn die Rahmenfrequenz von 75 Hz auf 50 Hz (20 ms) oder von 60 Hz auf 50 Hz fällt, wird der Schwarzdaten-Einfügeprozentsatz auf 20 % (4,0 ms) abgesenkt. Demgemäß kann durch dieses Verfahren zum Ansteuern eines Flüssigkristalldisplays der Schwarzdaten-Einfügeprozentsatz innerhalb der Periode eines Rahmens fur einen Bereich von Rahmenfrequenzen durch Überprüfen der Rahmenfrequenz in Echtzeit auf einem Wert von 4,0 ms oder darunter gehalten werden, so dass der Betrachter kein Flackern wahrnimmt, wenn die Rahmenfrequenz abnimmt.
Wenn der Schwarzdaten-Einfugeprozentsatz auf einen niedrigen Wert fixiert ist, wenn die Rahmenfrequenz nach einer Abnahme desselben wieder ansteigt, ist der Schwarzdaten-Einfugeprozentsatz innerhalb der Periode eines Rahmens niedrig. Daher kann kein ausreichender Impulseffekt erzielt werden. Demgemäß wird, wenn die Rahmenfrequenz nach einer Abnahme derselben wieder ansteigt, der Schwarzdaten-Einfügeprozentsatz innerhalb der Periode eines Rahmens erhöht, um einen zufriedenstellenden Impulseffekt zu erzielen. Wenn beispielsweise die Rahmenfrequenz von 50 Hz auf 60 Hz ansteigt, wird der Schwarzdaten-Einfugeprozentsatz von 20 % auf 24 % erhöht. Ferner wird der Schwarzdaten-Einfügeprozentsatz auf 30 % erhöht, wenn die Rahmenfrequenz von 50 Hz auf 75 Hz oder von 60 Hz auf 75 Hz ansteigt.
Beim Verfahren zum Ansteuern eines Flüssigkristalldisplays gemäß der Ausführungsform werden an einem jeweiligen von verschiedenen integrierten Schaltkreisen zur Gateansteuerung (Gatetreiber-ICs) zur unterteilten Ansteuerung eines Schirms angelegte Gatetimingsteuersignale gesteuert, um dadurch den Schwarzdaten-Einfügeprozentsatz einzustellen.
Die 8 bis 11D sind Diagramme zum Erläutern eines Beispiels, bei dem der Schwarzdaten-Einfügeprozentsatz im Bereich zwischen 20 % und 80 % geändert wird, wenn ein Schirm unter Verwendung von 5 Gatetreiber-ICs unterteilt angesteuert wird, wobei er in 5 Blöcke unterteilt wird.
Wie es in der 8 dargestellt ist, verfügt das Flüssigkristalldisplay gemäß der beschriebenen Ausführungsform über eine Flüssigkristalltafel, eine Timingsteuerungseinheit 81, eine Datentreiberschaltung 82 und eine Gatetreiberschaltung 83. Die Datentreiberschaltung 82 verfügt uber mehrere Sourcetreiber-ICs (nicht dargestellt). Die Gatetreiberschaltung 83 verfügt uber mehrere Gatetreiber-ICs 831 bis 835.
Bei dieser Flussigkristalltafel ist zwischen zwei Glassubstraten eine Flüssigkristallschicht ausgebildet. Die Flüssigkristalltafel verfügt über m × n Flussigkristallzellen Clc, die in einem Matrixarray an jeder Schnittstelle von m Datenleitungen 84 und n Gateleitungen 85 angeordnet sind.
Die Datenleitungen 84, die Gateleitungen 85, Dünnschichttransistoren (TFTs) sowie ein Speicherkondensator Cst sind auf dem unteren Glassubstrat der Flussigkristalltafel ausgebildet. Jede Flüssigkristallzelle Clc ist mit einem TFT verbunden, und sie wird durch ein elektrisches Feld zwischen einer jeweiligen Pixelelektrode 1 und einer gemeinsamen Elektrode 2 angesteuert. Auf dem oberen Glassubstrat der Flüssigkristalltafel sind eine Schwarzmatrix, ein Farbfilter und die gemeinsame Elektrode 2 ausgebildet. Die gemeinsame Elektrode 2 ist für vertikale elektrische Ansteuerung, wie für einen verdrillt-nematischen (TN) Modus oder einen Modus mit vertikaler Ausrichtung (VA) auf dem unteren Glassubstrat ausgebildet. Für parallele elektrische Ansteuerung sind jedoch auch die Pixelelektroden 1 zusätzlich zur gemeinsamen Elektrode 2 auf dem oberen Glassubstrat ausgebildet, um das Display in einem horizontal schaltenden (IPS = in-plane switching) Modus oder einem Streufeldschalt(FFS = Fringe Field Switsching)modus zu betreiben. Am oberen und unteren Glassubstrat ist jeweils ein Polarisator angebracht, deren optische Achsen einander rechtwinklig schneiden. Am oberen und unteren Glassubstrat ist jeweils eine Ausrichtungsschicht zum Einstellen des Vorkippwinkels des Flüssigkristalls an der Kontaktfläche zu diesem ausgebildet.
Ein Anzeigeschirm der Flüssigkristalltafel wird dadurch unterteilt angesteuert, dass er abhängig von den an die Gatetreiber-ICs 831 bis 835 angelegten Gatetimingsteuersignale in mehrere Blöcke, hier 5 Blöcke BL1 bis BL5, unterteilt wird. Wenn der Schwarzdaten-Einfugeprozentsatz 20 % oder weniger entspricht, werden die Blocke BL1 bis BL5 dadurch angesteuert, dass sie sequenziell eine Datenschreiboperation, eine Datenhalteoperation und eine Schwarzeinfugeoperation in der genannten Reihenfolge durchlaufen. Wenn der Schwarzdaten-Einfugeprozentsatz großer als 20 % ist, werden diese Blöcke BL1 bis BL5 so angesteuert, dass sie sequenziell die genannten Operationen durchlaufen, wobei zusätzlich am Ende derselben auch noch eine Schwarzhalteoperation ausgeführt wird.
Die Timingsteuerungseinheit 81 empfängt Timingsignale, wie ein Vertikal- und ein Horizontalsynchronisiersignal Vsync und Hsync, ein Datenaktiviersignal DE, ein Punkttaktsignal DCLK sowie ein festes Taktsignal FCLK, und sie erzeugt Steuersignale zum Steuern des Betriebstimings der Datentreiberschaltung 82 und der Gatetreiberschaltung 83. Diese Steuersignale enthalten ein Gatetimingsteuersignal und ein Datentimingsteuersignal. Die Timingsteuerungseinheit 81 prüft die Rahmenfrequenz in Echtzeit, um dadurch Änderungen derselben zu erkennen. Wenn die Rahmenfrequenz fällt, steuert die Timingsteuerungseinheit 81 das Gatetimingsteuersignal in solcher Weise, dass der Schwarzdaten-Einfügeprozentsatz verringert wird. Wenn die Rahmenfrequenz ansteigt, steuert die Timingsteuerungseinheit 81 das Gatetimingsteuersignal in solcher Weise, dass der Schwarzdaten-Einfügeprozentsatz ansteigt. Die Timingsteuerungseinheit 81 liefert digitale Videodaten RGB an die Datentreiberschaltung 82.
Das Gatetimingsteuersignal enthält u.a. einen Gatestartimpuls GSP, ein Gateverschiebetaktsignal GSC und ein Gateausgangsaktiviersignal GOE.
Der Gatestartimpuls GSP wird an den ersten Gatetreiber-IC 831 angelegt, und er kennzeichnet die Scanstartlinie eines Scanvorgangs, so dass der erste Gatetreiber-IC 831 einen ersten Gateimpuls erzeugt. Das Gateverschiebetaktsignal GSC ist ein Taktsignal zum Verschieben des Gatestartimpulses GSP. Schieberegister der Gatetreiber-ICs 831 bis 835 verschieben den Gatestartimpuls GSP und einen Gateimpuls bei der ansteigenden Flanke des Gateverschiebetaktsignals GSC auf die nächste Stufe. Der zweite bis fünfte Gatetreiber-IC 832 bis 835 empfangen das letzte Ausgangssignal des ersten Gatetreiber-IC 831 beim Gatestartimpuls GSP, und sie erzeugen einen ersten Gateimpuls. Das Gateausgangsaktiviersignal GOE wird unabhängig an die Gatetreiber-ICs 831 bis 835 angelegt. Die Gatetreiber-ICs 831 bis 835 geben während einer Periode mit niedrigem Logikpegel des Gateausgangsaktiviersignals GOE einen Gateimpuls aus, d. h. wahrend der Zeitperiode ab unmittelbar nach dem Abfallzeitpunkt eines Impulses bis unmittelbar vor der Anstiegszeit des nächsten Impulses. Die Gatetreiber-ICs 831 bis 835 erzeugen während einer Periode mit hohem Logikpegel des Gateausgangsaktiviersignals GOE keinen Gateimpuls.
Das Datentimingsteuersignal enthält u. a. einen Sourcestartimpuls SSP, ein Sourceabtasttaktsignal SSC, ein Polaritatssteuersignal POL, ein Sourceausgangsaktiviersignal SOE. Der Sourcestartimpuls SSP kennzeichnet ein Startpixel innerhalb einer horizontalen Zeile, in der Daten angezeigt werden. Das Sourceabtasttaktsignal SSC weist bei einer ansteigenden oder fallenden Flanke die Datentreiberschaltung 82 an, eine Datenlatchoperation auszuführen. Das Polaritätssteuersignal POL steuert die Polarität einer analogen Videodatenspannung, wie sie von der Datentreiberschaltung 82 ausgegeben wird. Das Sourceausgangsaktiviersignal SOE steuert den Ausgang eines Sourcetreiber-IC. Das Datentimingsteuersignal kann ferner ein Vorablade-Steuersignal enthalten. Die Datentreiberschaltung 82 liefert auf das Vorablade-Steuersignal hin vor positiven und negativen Datenspannungen positive und negative Vorabladespannungen, um die Schwingungsbreite einer an die Datenleitungen 84 gelieferten analogen Spannung zu verringern.
Innerhalb der Timingsteuerungseinheit 81 ist ein Rahmenfrequenzdetektor angebracht. Dieser Rahmenfrequenzdetektor zahlt das Vertikalsynchronisiersignal Vsync auf Grundlage des festen Taktsignals FCLK, um die Rahmenfrequenz des aktuell eingegebenen Bilds zu erfassen. Das feste Taktsignal FCLK ist ein Taktsignal, das unabhangig von der Rahmenfrequenz immer mit konstanter Frequenz erzeugt wird. Dieses feste Taktsignal FCLK kann von einem in der Timingsteuerungseinheit 81 vorhandenen spannungsgesteuerten Oszillator (VCO) erzeugt werden. Da sich die Frequenzen von Timingsignalen, wie des Punkttaktsignals DCLK, des Horizontalsynchronisiersignals Hsync und des Datenaktiviersignals gemeinsam mit dem Vertikalsynchronisiersignal Vsync ändern, wenn sich die Rahmenfrequenz ändert, können die Timingsignale nicht als Referenzsignal zur Prüfung auf Änderungen der Rahmenfrequenz verwendet werden. Wenn sich die Rahmenfrequenz andert, steuert die Timingsteuerungseinheit 81 das Gatetimingsteuersignal, insbesondere die zeitliche Lage des Gatestartimpulses GSP und des Gateausgangsaktiviersignals GOE, um den Schwarzdaten-Einfügeprozentsatz abhängig von Änderungen der Rahmenfrequenz zu ändern. Bei einer anderen beispielhaften Ausführungsform sind der Rahmenfrequenzdetektor und eine Timingsignalmodulationsschaltung mit einer vorhandenen Timingsteuerungseinheit statt der Timingsteuerungseinheit 81 verbunden, und so können ein von der vorhandenen Timingsteuerungseinheit ausgegebenes Gatetimingsteuersignal und Datentimingsteuersignal abhängig von der Rahmenfrequenz moduliert werden.
Jeder Datentreiber-IC der Datentreiberschaltung 82 verfügt u. a. über ein Schieberegister, eine Latcheinheit, einen Digital-Analog-Wandler und einen Ausgangspuffer. Die Datentreiberschaltung 82 führt unter Steuerung durch die Timingsteuerungseinheit 81 eine Zwischenspeicherung der digitalen Videodaten RGB aus. Nachdem die Datentreiberschaltung 82 eine als gemeinsame Ladespannung oder als positive und negative Vorabladespannung erzeugte Schwarzpegelspannung an die Datenleitungen 84 geliefert hat, werden die digitalen Videodaten RGB auf das Polaritätssteuersignal POL hin in analoge positive und negative Gammakompensationsspannungen gewandelt, um positive und negative analoge Datenspannungen zu erzeugen. Dann werden diese positiven und negativen analogen Datenspannungen an die Datenleitungen 84 geliefert. Die Datentreiberschaltung 82 liefert für die Scanzeit der Blocke BL1 bis BL5, die als Datenschreibblock angesteuert werden, die Datenspannung an die Datenleitungen 84, und sie liefert für die Scanzeit der Blöcke BL1 bis BL5, die als Schwarzeinfügeblock gesteuert werden, die Schwarzpegelspannung an die Datenleitungen 84.
Jeder der Gatetreiber-ICs 831 bis 835 verfügt über ein Schieberegister, einen Pegelschieber zum Verschieben des Ausgangssignals des Schieberegisters auf eine Schwingungsbreite, wie sie für eine TFT-Ansteuerung der Flüssigkristallzelle geeignet ist, und einen Ausgangspuffer, der zwischen den Pegelschieber und die Gateleitungen 85 geschaltet ist. Die Gatetreiber-ICs 831 bis 835 liefern den Gateimpuls auf das Gatetimingsteuersignal hin sequenziell an die Gateleitungen 85. Die Gatetreiber-ICs 831 bis 835 steuern die Blöcke BL1 bis BL5 so an, dass sie auf den Gatestartimpuls GSP und die Gateausgangsaktiviersignale GOE1 bis GOE5 des Gatetimingsteuersignals, das sich abhängig von Änderungen der Rahmenfrequenz ändert, eine Datenschreiboperation, eine Datenhalteoperation, eine Schwarzeinfügeoperation und eine Schwarzhalteoperation durchlaufen.
Die Timingsteuerungseinheit 81 kann gemeinsam mit der Datentreiberschaltung 82 die an die Flüssigkristallzellen des Schwarzeinfügeblocks gelieferte Schwarzpegelspannung erzeugen. Die Timingsteuerungseinheit 81 fügt digitale Schwarzpegeldaten zwischen die digitalen Videodaten RGB ein, um eine Synchronisierung mit der Scanzeit des Schwarzeinfugeblocks zu erzielen. Die Datentreiberschaltung 82 kann die digitalen Schwarzpegeldaten in eine analoge Schwarzpegelspannung wandeln. Als Verfahren zum Erhöhen des Tastverhältnisses des Sourceausgangsaktiviersignals SOE oder des Vorabladesteuersignals kann die Timingsteuerungseinheit 81 die Schwarzpegelspannung in die Flussigkristallzellen des Schwarzeinfügeblocks laden. In diesem Fall erzeugt die Timingsteuerungseinheit 81 gemäß der beispielhaften Ausführungsform dadurch eine gesonderte Schwarzpegelspannung, dass sie die Schreibzeit der gemeinsamen Ladespannung oder der Vorabladespannung für die Flüssigkristallzelle für den Schwarzeinfügeeffekt verlängert, so dass durch diese gemeinsame Ladespannung oder die Vorabladespannung ein impulsartiger Ansteuereffekt erzielt werden kann.
Die 9 ist ein Signalverlaufsdiagramm, das das in der 8 dargestellte Gatetimingsteuersignal zeigt. Wie es in der 9 dargestellt ist, verfügt der Gatestartimpuls GSP über einen ersten Impuls P1 und einen zweiten Impuls P2, wobei sich die Verzögerung zwischen den Impulsen abhängig von Änderungen des Schwarzdaten-Einfügeprozentsatzes ändert.
Die Breite des ersten Impulses P1 entspricht ungefähr einer Horizontalperiode, und die Breite des zweiten Impulses P2 entspricht ungefähr N Horizontalperioden (wobei N eine ganze Zahl vom Wert 2 oder größer ist). Die Gatetreiber-ICs 831 bis 835 führen auf das Gateverschiebetaktsignal GSC hin eine sequenzielle Verschiebung des ersten Impulses P1 aus. Es wird damit begonnen, die Blöcke BL1 bis BL5 durch die Gatetreiber-ICs 831 bis 835 abzuscannen, die ihren Betrieb auf den ersten Impuls P1 hin starten und sie als Datenschreibblock zu betreiben. In den als Datenschreibblock betriebenen Blöcken BL1 bis BL5 werden die Gateimpulse sequenziell an jede der Gateleitungen angelegt.
Die Gatetreiber-ICs 831 bis 835 führen auf das Gateverschiebetaktsignal GSC hin eine sequenzielle Verschiebung des zweiten Impulses P2 aus. Es wird damit begonnen, die Blöcke BL1 bis BL5 durch die Gatetreiber-ICs 831 bis 835 abzuscannen, die ihren Betrieb auf den zweiten Impuls P2 hin starten, und sie als Schwarzeinfügeblock zu betreiben. In den als Schwarzeinfügeblock betriebenen Blöcken BL1 bis BL5 überlappen die Gateimpulse abhangig von der Beziehung zwischen dem zweiten Impuls P2 mit der großen Breite und dem in einem Zyklus von ungefähr einer Horizontalperiode erzeugten Gateverschiebetaktsignal GSC teilweise miteinander. Beispielsweise können in den als Schwarzeinfügeblock betriebenen Blöcken BL1 bis BL5 ein an die k-te (wobei k eine positive ganze Zahl ist) Gateleitung angelegter Gateimpuls und ein an die (k+1)-te Gateleitung angelegter Gateimpuls teilweise miteinander überlappen. Da die Gateausgangsaktiviersignale GOE1 bis GOE5 unabhangig an die Gatetreiber-ICs 831 bis 835 angelegt werden, werden gleichzeitig N Gateimpulse an die Schwarzeinfügeblöcke BL1 bis BL5 sequenziell zu N Gateimpulsen angelegt, wie sie sequenziell an die Datenschreibblöcke BL1 bis BL5 angelegt werden, und dann werden die N Gateimpulse sequenziell an die Datenschreibblöcke BL1 bis BL5 angelegt. Die oben angegebenen Operationen werden wiederholt, und so legen die den Datenschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 und die den Schwarzeinfügeblock durchscannenden Gatetreiber-ICs 831 bis 835 die Gateimpulse abwechselnd an.
Die Gateausgangsaktiviersignale GOE1 bis GOE5 werden sequenziell verschoben. Die Gateausgangsaktiviersignale GOE1 bis GOE5 enthalten jeweils eine erste Periode T1, während der EIN- und AUS-Operationen eines Ausgangs der einen Datenschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 gesteuert werden, eine zweite Periode T2, während der der Ausgang der einen Datenhalteblock durchscannenden Gatetreiber-ICs 831 bis 835 ausgeschaltet gehalten wird, und eine dritte Periode T3, während der EIN- und AUS-Operationen eines Gateausgangs der einen Schwarzeinfügeblock durchscannenden Gatetreiber-ICs 831 bis 835 gesteuert werden.
Während der ersten Periode T1 jedes der Gateausgangsaktiviersignale GOE1 bis GOE5 erzeugt die Timingsteuerungseinheit 81 Impulse derselben bei jeder ansteigenden Flanke des Gateverschiebetaktsignals GSC. Während einer Periode mit niedrigem Logikpegel zwischen Impulsen erzeugen die den Datenschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 Gateimpulse. Demgemäß verschieben, während der ersten Periode T1, die den Datenschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 den Gatestartimpuls GSP bei jeder ansteigenden Flanke des Gateverschiebetaktsignals GSC, um den Gateimpuls sequenziell an die Gateleitungen anzulegen. Die Gatetreiber-ICs 831 bis 835 liefern die analoge Datenspannung, die mit den an den Datenschreibblock der Datenleitungen angelegten Gateimpulsen synchronisiert ist. Demgemäß werden die Flussigkristallzellen des Datenschreibblocks jeweils mit der analogen Datenspannung geladen.
Während der zweiten Periode T2 jedes der Gateausgangsaktiviersignale GOE1 bis GOE5 erzeugt die Timingsteuerungseinheit 81 dieselben in der Form einer Gleichspannung (DC) mit hohem Logikpegel. Demgemäß erzeugen die den Datenschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 keinen Gateimpuls. Während der zweiten Periode T2 geben die Gatetreiber-ICs 831 bis 835 die in einen anderen Datenschreibblock zu schreibenden analogen Datenspannungen und die Schwarzpegelspannung aus, wie sie in die Flüssigkristallzellen des Schwarzschreibblocks zu laden sind.
Während der dritten Periode T3 jedes der Gateausgangsaktiviersignale GOE1 bis GOE5 erzeugt die Timingsteuerungseinheit 81 Impulse derselben mit einer ungefähr N Horizontalperioden (beispielsweise 4 Horizontalperioden in der 10) entsprechenden Breite in den den Schwarzschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 wahrend des sequenziellen Anlegens der Gateimpulse an die vier Gateleitungen des Datenschreibblocks. Im Ergebnis geben die den Schwarzschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 wahrend der dritten Periode T3 keinen Gateimpuls aus, und Gateimpulse werden sequenziell an die Gateleitungen des Datenschreibblocks gelegt. Während die den Schwarzschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 während der dritten Periode T3 keinen Gateimpuls ausgeben, verschieben die Schieberegister innerhalb der den Schwarzschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 den Gatestartimpuls GSP von ungefähr 4 Horizontalperioden auf die nächste Stufe. Die Timingsteuerungseinheit 81 hält die Gateausgangsaktiviersignale GOE1 bis GOE5 während ungefähr 1 Horizontalperiode auf einer Spannung mit niedrigem Logikpegel, was sequenziell zu den Impulsen mit einer 4 Horizontalperioden entsprechenden Breite erfolgt. Die den Schwarzschreibblock durchscannenden Gatetreiber-ICs 831 bis 835 geben gleichzeitig die einander teilweise überlappenden und innerhalb der Schieberegister verschobenen Gateimpulse an die 4 Gateleitungen aus, und die Gatetreiber-ICs geben gleichzeitig die mit diesen Gateimpulsen synchronisierten Schwarzpegelspannungen aus.
Die 11A bis 11D sind Diagramme, die Änderungen des Schwarzdaten-Einfügeprozentsatzes abhängig von der Rahmenfrequenz zeigen. Wie es in diesen 11A bis 11D dargestellt ist, wird, wenn die 5 Gatetreiber-ICs 831 bis 835 einen Anzeigeschirm in 5 Blöcke BL1 bis BL5 unterteilen und den Anzeigeschirm unterteilt ansteuern, jeder der Blöcke BL1 bis BL5 während 5 Unterrahmenperioden SF1 bis SF5 einer Rahmenperiode zeitlich unterteilt angesteuert.
Die 11A zeigt den Fall, dass die 5 Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 20 % betrieben werden. Es startet eine erste Unterrahmenperiode SF1 einer Periode von N Rahmen, und gleichzeitig liefert die Timingsteuerungseinheit 81 den ersten Impuls P1 des Gatestartimpulses GSP und das Signal der ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 an den den ersten Block BL1 durchscannenden ersten Gatetreiber-IC 831. Die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP beträgt ungefähr 4 Unterrahmenperioden. Der wahrend der Rahmenperiode N-1 erzeugte Gatestartimpuls GSP wird durch den ersten Gatetreiber-IC 831 an den zweiten Gatetreiber-IC 832 verschoben. Demgemäß startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig werden der zweite Impuls P2 des Gatestartimpulses GSP und das Signal der dritten Periode T3 des zweiten Gateausgangsaktiviersignals GOE2 an den zweiten Gatetreiber-IC 832 geliefert.
Während der ersten Unterrahmenperiode SF1, während der erste Block BL1 durch Gateimpulse durchgescannt wird, wie sie sequenziell für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den ersten Block BL1. Während der zweite Block BL2 durch die einander überlappenden Gateimpulse für jeweils N Zeilen durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T2 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den zweiten Block BL2. Der dritte Block BL3 wird auf der analogen Datenspannung gehalten, wie sie während der dritten Unterrahmenperiode SF3 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, wie sie wahrend der funften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemäß werden, während der ersten Unterrahmenperiode SF1, der erste, dritte, vierte und funfte Block BL1, BL3, BL4 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen wurde oder auf ihr gehalten wird, und der zweite Block BL2 wird als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen wird.
Während der zweiten Unterrahmenperiode SF2 wird der erste Block BL1 auf der analogen Datenspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der zweite Block BL2 durch Gateimpulse durchgescannt wird, wie sie sequenziell für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des zweiten Gateausgangsaktiviersignals GOE2 erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den zweiten Block BL2. Während der dritte Block BL3 durch die einander überlappenden Gateimpulse in N Zeilen abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des Gateausgangsaktiviersignals GOE3 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den dritten Block BL3. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt ist. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemäß werden, während der zweiten Unterrahmenperiode SF2, der erste, zweite, vierte und funfte Block BL1, BL2, BL4 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf dieser gehalten wird, und der dritten Block BL3 wird als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen wird.
Während der dritten Unterrahmenperiode SF3 wird der erste Block BL1 auf der analogen Datenspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, wie sie während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der dritte Block BL3 durch Gateimpulse durchgescannt wird, wie sie sequenziell in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des dritten Gateausgangsaktiviersignals GOE3 erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den dritten Block BL3. Während der vierte Block BL4 durch die einander überlappenden Gateimpulse in N Zeilen abhangig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den vierten Block BL4. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemaß werden, wahrend der dritten Unterrahmenperiode SF3, der erste, zweite, dritte und funfte Block BL1, BL2, BL3 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf dieser gehalten wird, und der vierte Block BL4 wird als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen wird.
Während der vierten Unterrahmenperiode SF4 wird der ersten Block BL1 auf der analogen Datenspannung gehalten, die wahrend der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, die während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der dritte Block BL3 wird auf der analogen Datenspannung gehalten, die während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der vierte Block BL4 durch Gateimpulse durchgescannt wird, wie sie sequenziell für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des vierten Gateausgangsaktiviersignals GOE4 erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den vierten Block BL4. Während der fünfte Block BL5 durch die einander überlappenden Gateimpulse für jeweils N Zeilen abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP3 und dem Signal zur dritten Periode T3 des fünften Gateausgangsaktiviersignals GOE5 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den fünften Block BL5. Demgemäß werden, während der vierten Unterrahmenperiode SF4, der erste bis vierte Block BL1 bis BL4 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der fünfte Block BL5 wird als auf die Schwarzpegelspannung geladener Schwarzschreibblock betrieben.
Während der fünften Unterrahmenperiode SF5 laden die Datentreiber-ICs die Schwarzpegelspannung in den ersten Block BL1, während dieser durch die einander überlappenden Gateimpulse über N Zeilen entsprechend dem zweiten Impuls des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des ersten Gateausgangsaktiviersignals GOE1 durchgescannt werden. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, die während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des Gateausgangsaktiviersignals GOE erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der dritte Block BL3 wird auf der analogen Datenspannung gehalten, die während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, die wahrend der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der fünfte Block BL5 durch Gateimpulse durchgescannt wird, wie sie sequenziell für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des fünften Gateausgangsaktiviersignals GOE5 erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den funften Block BL5. Demgemäß werden, während der fünften Unterrahmenperiode SF5 der zweite bis fünfte Block BL2 bis BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste Block BL1 wird als auf die Schwarzpegelspannung geladener Schwarzschreibblock betrieben.
Ein Signalverlauf in der 9 kennzeichnet ein Gatetimingsteuersignal, wie es angelegt wird, wenn jeder der Blocke BL1 bis BL5 auf die in der 11A dargestellte Ansteuerungsweise betrieben wird. Jeder der Blocke BL1 bis BL5 wird während einer Zeitperiode, die 1/5 einer Rahmenperiode entspricht, abhängig vom durch die Timingsteuerungseinheit 81 erzeugten Gatetimingsteuersignal der 9 und 11A, auf die Schwarzpegelspannung geladen. Anders gesagt, werden die in der 11A dargestellten Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 20 % betrieben.
Die 11B zeigt den Fall, dass die Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 40 % betrieben werden. Wie es in der 11B dargestellt ist, startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig liefert die Timingsteuerungseinheit 81 den ersten Impuls P1 des Gatestartimpulses GSP und das Signal zur ersten Periode T1 des Gateausgangsaktiviersignals GOE1 an den den ersten Block BL1 durchscannenden Gatetreiber-IC 831. Die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP beträgt ungefähr 3 Unterrahmenperioden. Der während der Rahmenperiode N-1 erzeugte Gatestartimpuls GSP wird durch den ersten und zweiten Gatetreiber-IC 831 und 832 auf den dritten Gatetreiber-IC 833 verschoben. Demgemäß startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig werden der zweite Impuls P2 des Gatestartimpulses GSP und das Signal zur dritten Periode T3 des dritten Gateausgangsaktiviersignals GOE3 an den dritten Gatetreiber-IC 833 geliefert.
Während der ersten Unterrahmenperiode SF1 laden die Datentreiber-ICs die analoge Datenspannung in den ersten Block BL1, während dieser durch Gateimpulse durchgescannt wird, wie sie für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 sequenziell erzeugt werden. Während der ersten Unterrahmenperiode SF1 wird das zweite Gateausgangsaktiviersignal GOE2 in Form einer Gleichspannung mit hohem Logikpegel, die wie ein Signal zur zweiten Periode T2 aufrecht erhalten wird, an den zweiten Gatetreiber-IC 832 geliefert. Demgemäß wird der zweite Block BL2 auf einer Schwarzpegelspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der Rahmenperiode N-1 geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 der auf dem hohen Logikpegel gehaltenen Gleichspannung erfolgt. Während der dritte Block BL3 uber N Zeilen durch die einander überlappenden Gateimpulse abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des Gateausgangsaktiviersignals GOE3 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in ihn. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemäß werden, während der ersten Unterrahmenperiode SF1, der erste, vierte und fünfte Block BL1, BL4 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der zweite und der dritte Block BL2 und BL3 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der zweiten Unterrahmenperiode SF2 wird der erste Block BL1 auf der analogen Datenspannung gehalten, wie sie während der zweiten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der zweite Block BL2 durch Gateimpulse durchgescannt wird, die fur jede der Zeilen abhangig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des zweiten Gateausgangsaktiviersignals GOE2 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den zweiten Block BL2. Während der zweiten Unterrahmenperiode SF2 wird das dritte Gateausgangsaktiviersignal GOE3 in Form einer Gleichspannung mit aufrecht erhaltenem hohem Logikpegel, wie beim Signal zur zweiten Periode T2, an den dritten Gatetreiber-IC 833 gelegt. Demgemäß wird der dritte Block BL auf der Schwarzpegelspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE3 mit einer Gleichspannung von aufrecht erhaltenem hohen Logikpegel erfolgt. Während der vierte Block BL4 durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den vierten Block BL4. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, die während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemäß werden, während der zweiten Unterrahmenperiode SF2, der erste, zweite und fünfte Block BL1, BL2 und BL5 als auf die Datenspannung geladener oder auf ihr gehaltener Datenschreibblock betrieben, und der dritte und der vierte Block BL3 und BL4 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der dritten Unterrahmenperiode SF3 wird der erste Block BL1 auf der analogen Datenspannung gehalten, die während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, die während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der dritte Block BL3 durch Gateimpulse durchgescannt wird, wie sie für jede der Zeilen abhängig vom ersten Signal zur ersten Periode T1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des dritten Gateausgangsaktiviersignals GOE3 sequenziell erzeugt wurden, laden die Datentreiber-ICs die analoge Datenspannung in den dritten Block BL3. Während der dritten Unterrahmenperiode SF3 wird das vierte Gateausgangsaktiviersignal GOE4 in Form einer Gleichspannung mit aufrecht erhaltenem hohem Logikpegel, wie beim Signal zur zweiten Periode T2, an den vierten Gatetreiber-IC 834 geliefert. Demgemäß wird der vierte Block BL4 auf der Schwarzpegelspannung gehalten, wie sie während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom vierten Gateausgangsaktiviersignal GOE4 in Form einer auf hohem Logikpegel gehaltenen Gleichspannung erfolgt. Während der fünfte Block BL5 über die N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was vom zweiten Impuls P2 des Gatestartimpulses GSP und dem dritten Signal zur ersten Periode T1 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den fünften Block BL5. Demgemäß werden, während der dritten Unterrahmenperiode SF, der erste bis dritte Block BL1 bis BL3 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der vierte und der fünfte Block BL4 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der vierten Unterrahmenperiode SF4 legen die Datentreiber-ICs die Schwarzpegelspannung an den ersten Block BL1, während dieser uber N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was vom zweiten Impuls P2 des Gatestartimpulses GSP und dem T3 des ersten Gateausgangsaktiviersignals GOE1 erfolgt. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, der während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der dritte Block BL3 wird auf der während der dritten Unterrahmenperiode SF3 geladenen analogen Datenspannung gehalten, was abhangig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der vierte Block BL4 durch Gateimpulse durchgescannt wird, die in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP vom Signal zur ersten Periode T1 des vierten Gateausgangsaktiviersignals GOE4 sequenziell erzeugt wurden, laden die Datentreiber-ICs die analoge Datenspannung in den vierten Block BL4. Während der vierten Unterrahmenperiode SF4 wird das funfte Gateausgangsaktiviersignal GOE5 in Form einer Gleichspannung von hohem aufrecht erhaltenem Logikpegel, wie beim Signal zur zweiten Periode T2, an den fünften Gatetreiber-IC 835 gelegt. Demgemäß wird der fünfte Block BL5 auf der während der dritten Unterrahmenperiode SF3 geladenen Schwarzpegelspannung gehalten, was abhängig vom fünften Gateausgangsaktiviersignal GOE5 mit aufrecht erhaltener hoher Logikgleichspannung erfolgt. Demgemäß werden, während der vierten Unterrahmenperiode SF4, der zweite bis vierte Block BL2 bis BL4 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste und fünfte Block BL1 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Wahrend der fünften Unterrahmenperiode SF5 wird das erste Gateausgangsaktiviersignal GOE1 in Form einer Gleichspannung mit hohem aufrecht erhaltenem Logikpegel, wie beim Signal zur zweiten Periode T2, an den ersten Gatetreiber-IC 831 gelegt. Demgemäß wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, die während der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom Gateausgangsaktiviersignal GOE1 mit einer einem hohen Logikpegel entsprechenden Gleichspannung erfolgt. Während der zweite Block BL2 für jeweils N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den zweiten Block BL2. Der dritte Block BL3 wird auf der analogen Datenspannung gehalten, die während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, die während der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der fünfte Block BL5 durch Gateimpulse durchgescannt wird, die in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des fünften Gateausgangsaktiviersignals GOE5 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den fünften Block BL5. Demgemäß werden, während der fünften Unterrahmenperiode SF5, der dritte bis fünfte Block BL3 bis BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste und zweite Block BL1 und BL2 werden als Datenschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Um die Blöcke BL1 bis BL5 auf die in der 11 dargestellte Ansteuerungsweise zu betreiben, sorgt die Timingsteuerungseinheit 81 dafür, dass der Verzögerungswert des zweiten Impulses P1 des Gatestartimpulses GSP in der 11B kleiner als der Verzögerungswert des zweiten Impulses P2 des Gatestartimpulses GSP im Signalverlauf der 9 ist. Ferner muss die Timingsteuerungseinheit 81 eine Periode mit hohem Logikpegel zum Halten von Schwarz wahrend der Restperiode (d. h. in einer Periode zwischen dem Signal zur dritten Periode T3 und dem Signal zur ersten Periode T1 in den Gateausgangsaktiviersignalen GOE1 bis GOE5), wie durch Verringern des Verzogerungswerts des zweiten Impulses P2 des Gatestartimpulses GSP erhalten, zuordnen. Jeder der in der 11B dargestellten Blöcke BL1 bis BL5 wird während einer Periode, die 2/5 einer Periode entspricht, auf die Schwarzpegelspannung geladen, was abhängig vom Gatetimingsteuersignal erfolgt, dessen Timing durch die Timingsteuerungseinheit 81 gesteuert wird. Anders gesagt, werden die in der 11B dargestellten Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 40 % betrieben.
Die 11C zeigt den Fall, dass die Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 60 % betrieben werden. Wie es in der 11C dargestellt ist, startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig liefert die Timingsteuerungseinheit 81 den ersten Impuls P des Gatestartimpulses GSP und das Signal zur ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 an den den ersten Block BL1 durchscannenden Gatetreiber-IC 831. Die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP beträgt ungefähr zwei Unterrahmenperioden. Der während der (N-1)-ten Rahmenperiode erzeugte Gatestartimpuls GSP wird durch den ersten bis dritten Gatetreiber-IC 831 bis 833 auf den vierten Gatetreiber-IC 834 verschoben. Demgemaß startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig werden der zweite Impuls P2 des Gatestartimpulses GSP und das Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 an den vierten Gatetreiber-IC 834 geliefert.
Während der ersten Unterrahmenperiode SF1 laden die Datentreiber-ICs die analoge Datenspannung in den ersten Block BL1, während dieser durch Gateimpulse durchgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und vom Signal zur ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 sequenziell erzeugt werden. Das zweite Gateausgangsaktiviersignal GOE2 wird wie das Signal zur zweiten Periode T2 auf einer Spannung mit hohem Logikpegel gehalten, was während einer Zeitperiode erfolgt, die vom Start der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode bis zum Ende der ersten Unterrahmenperiode SF1 der N-ten Rahmenperiode dauert. Die erste Unterrahmenperiode SF1 startet, und gleichzeitig wird das dritte Gateausgangsaktiviersignal GOE3 in Form einer Spannung mit hohem Logikpegel erzeugt. Das dritte Gateausgangsaktiviersignal GOE3 wird auf der Spannung mit hohem Logikpegel gehalten, bis die zweite Unterrahmenperiode SF2 endet. Demgemäß wird der zweite Block BL2 während der ersten Unterrahmenperiode SF1 auf der Schwarzpegelspannung gehalten, die während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 erfolgt. Der dritte Block BL3 wird auf der Schwarzpegelspannung gehalten, die während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE3 erfolgt. Während der vierte Block BL4 über N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den vierten Block BL4. Der fünfte Block BL5 wird auf der analogen Datenspannung gehalten, die während der funften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Demgemäß werden, während der ersten Unterrahmenperiode SF1, der erste und der fünfte Block BL1 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der zweite, dritte und vierte Block BL2, BL3 und BL4 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der zweiten Unterrahmenperiode SF2. wird der ersten Block BL1 auf der analogen Datenspannung gehalten, die während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des ersten Gateausgangsaktiviersignals GOE1 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der zweite Block BL2 durch Gateimpulse durchgescannt wird, wie sie für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP3 und dem Signal zur ersten Periode T1 des zweiten Gateausgangsaktiviersignals GOE2 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den zweiten Block BL2. Das dritte Gateausgangsaktiviersignal GOE3 wird wie das Signal zur zweiten Periode T2 auf einer Spannung mit hohem Logikpegel gehalten, was während der Zeitperiode vom Beginn der ersten Unterrahmenperiode SF1 bis zum Ende der zweiten Unterrahmenperiode SF2 erfolgt. Das vierte Gateausgangsaktiviersignal GOE4 wird wie das Signal zur zweiten Periode T2 auf einer Spannung mit hohem Logikpegel gehalten, was wahrend der Zeitperiode vom Start der zweiten Unterrahmenperiode SF2 bis zum Ende der dritten Unterrahmenperiode SF3 erfolgt. Demgemäß wird der dritte Block BL3 während der zweiten Unterrahmenperiode SF2 auf der Schwarzpegelspannung gehalten, die während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE erfolgt. Der vierte Block BL4 wird auf der Schwarzpegelspannung gehalten, die während der ersten Unterrahmenperiode SF1 geladen wurde, was abhangig vom vierten Gateausgangsaktiviersignal GOE4 erfolgt. Während der fünfte Block BL5 fur die N Zeilen durch die einander uberlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P des zweiten Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des fünften Gateausgangsaktiviersignals GOE5 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den fünften Block BL5. Demgemäß werden, während der zweiten Unterrahmenperiode SF2, der erste und zweite Block BL1 und BL2 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der dritte bis fünfte Block BL3 bis BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der dritten Unterrahmenperiode SF3 laden die Datentreiber-ICs die Schwarzpegelspannung in den ersten Block BL1, während dieser fur die N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des ersten Gateausgangsaktiviersignals GOE1 erfolgt. Der zweite Block BL2 wird auf der analogen Datenspannung gehalten, die während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des Gateausgangsaktiviersignals GOE2 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der dritte Block BL3 durch die Gateimpulse durchgescannt wird, die für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und vom Signal zur ersten Periode T1 des dritten Gateausgangsaktiviersignals GOE3 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den dritten Block BL3. Während der vierte Block BL4 für die N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und vom Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den vierten Block BL4. Der fünfte Block BL5 wird auf der Schwarzpegelspannung gehalten, die wahrend der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom fünften Gateausgangsaktiviersignal GOE5 erfolgt. Demgemäß werden, während der dritten Unterrahmenperiode SF1, der zweite und der dritte Block BL2 und BL3 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste, vierte und fünfte Block BL1, BL4 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Das erste Gateausgangsaktiviersignal GOE1 wird in der Zeitperiode vom Start der vierten Unterrahmenperiode SF4 bis zum Ende der fünften Unterrahmenperiode SF5 auf einer Spannung mit hohem Logikpegel gehalten. Demgemäß wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, die während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom ersten Gateausgangsaktiviersignal GOE1 erfolgt, das während der vierten Unterrahmenperiode SF4 auf einer Spannung mit hohem Logikpegel gehalten wird. Während der zweite Block BL2 für die N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und des Signals zur dritten Periode T3 des zweiten Gateausgangsaktiviersignals GOE2 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den zweiten Block BL2. Der dritte Block BL3 wird auf der analogen Datenspannung gehalten, die wahrend der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der vierte Block BL4 durch die Gateimpulse durchgescannt wird, die für jede der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP vom Signal zur ersten Periode T1 des vierten Gateausgangsaktiviersignals GOE4 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den vierten Block BL4. Während der fünfte Block BL5 für die N Zeilen durch die einander überlappenden Gateimpulse durchgescannt wird, was abhangig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des funften Gateausgangsaktiviersignals GOE5 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den fünften Block BL5. Demgemäß werden, während der vierten Unterrahmenperiode SF4, der dritte und der vierte Block BL3 und BL4 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste, zweite und fünfte Block BL1, BL2 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Das erste Gateausgangsaktiviersignal GOE1 wird während einer Zeitperiode vom Start der vierten Unterrahmenperiode SF4 bis zum Ende der fünften Unterrahmenperiode SF5 auf einer Spannung mit hohem Logikpegel gehalten. Das zweite Gateausgangsaktiviersignal GOE2 wird in einer Zeitperiode vom Start der fünften Unterrahmenperiode SF5 bis zum Ende der ersten Unterrahmenperiode SF1 der (N-1)-ten Rahmenperiode auf einer Spannung mit hohem Logikpegel gehalten. Demgemäß wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, die während der dritten Unterrahmenperiode SF3 geladen wurde, was abhangig vom ersten Gateausgangsaktiviersignal GOE1 erfolgt, das während der funften Unterrahmenperiode SF5 auf der Spannung mit hohem Logikpegel gehalten wird, und der zweite Block BL2 wird auf der Schwarzpegelspannung gehalten, die während der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 erfolgt, das wahrend der fünften Unterrahmenperiode SF5 auf einer Spannung mit hohem Logikpegel gehalten wird. Während der dritte Block BL3 für die N Zeilen durch die einander uberlappenden Gateimpulse durchgescannt wird, was abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP3 und vom Signal zur dritten Periode T3 des dritten Gateausgangsaktiviersignals GOE3 erfolgt, laden die Datentreiber-ICs die Schwarzpegelspannung in den dritten Block BL3. Der vierte Block BL4 wird auf der analogen Datenspannung gehalten, die während der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom Signal zur zweiten Periode T2 des vierten Gateausgangsaktiviersignals GOE4 erfolgt, wobei die Ausgabe des Gateimpulses gesperrt wird. Während der fünfte Block BL5 durch Gateimpulse durchgescannt wird, die in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und vom Signal zur ersten Periode T1 des Gateausgangsaktiviersignals GOE5 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den fünften Block BL5. Demgemäß werden, während der fünften Unterrahmenperiode SF5, der vierte und der fünfte Block BL4 und BL5 als Datenschreibblock betrieben, der auf die Datenspannung geladen oder auf ihr gehalten wird, und der erste bis dritte Block BL1 bis BL3 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Um die Blöcke BL1 bis BL5 auf die in der 11C dargestellte Weise zu betreiben, sorgt die Timingsteuerungseinheit 81 dafür, dass der Verzögerungswert des zweiten Impulses P2 des Gatestartimpulses GSP in der 11C kleiner als der Verzögerungswert des zweiten Impulses P2 des Gatestartimpulses GSP beim Signalverlauf ist, wie er bei der Ansteuerungsart gemäß der 11B erzeugt wird. Ferner muss die Timingsteuerungseinheit 81 eine Periode mit einer Spannung mit hohem Logikpegel zum Halten von Schwarz während der Restperiode (d. h. in der Periode zwischen dem Signal zur dritten Periode T3 und dem Signal zur ersten Periode T1 innerhalb der Gateausgangsaktiviersignale GOE1 bis GOE5), wie durch Verringern des Verzögerungswerts des zweiten Impulses P2 des Gatestartimpulses GSP erhalten, zuordnen. Jeder der in der 11C dargestellten Blöcke BL1 bis BL5 wird wahrend einer Periode, die 3/5 der Periode eines Rahmens entspricht, auf die Schwarzpegelspannung geladen, was abhängig vom Gatetimingsteuersignal erfolgt, gemäß dem das Timing durch die Timingsteuerungseinheit 81 gesteuert wird. Anders gesagt, werden die in der Fig. l1C dargestellten Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 60 % betrieben.
Die 11D zeigt den Fall, dass die Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 80 % betrieben werden. Wie es in der 11D dargestellt ist, startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig liefert die Timingsteuerungseinheit 81 den ersten Impuls P1 des Gatestartimpulses GSP und das Signal zur ersten Periode T1 des Gateausgangsaktiviersignals GOE1 an den den ersten Block BL1 durchscannenden Datentreiber-ICs 831. Die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP beträgt ungefähr eine Unterrahmenperiode. Der während der (N-1)-ten Rahmenperiode erzeugte Gatestartimpuls GSP wird durch den ersten bis vierten Gatetreiber-IC 831 bis 834 auf den fünften Gatetreiber-IC 835 verschoben. Demgemäß startet die erste Unterrahmenperiode SF1 der N-ten Rahmenperiode, und gleichzeitig werden der zweite Impuls P2 des Gatestartimpulses GSP und das Signal zur dritten Periode T3 des fünften Gateausgangsaktiviersignals GOE5 an den fünften Gatetreiber-IC 835 geliefert.
Während der ersten Unterrahmenperiode SF1 laden die Datentreiber-ICs die analoge Datenspannung in den ersten Block BL1, während dieser durch Gateimpulse durchgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des ersten Gateausgangsaktiviersignals GOE1 sequenziell erzeugt werden. Das zweite Gateausgangsaktiviersignal GOE2 wird während einer Zeitperiode ab dem Start der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode bis zum Ende der ersten Unterrahmenperiode SF1 der N-ten Rahmenperiode auf einer Spannung mit hohem Logikpegel gehalten. Das dritte Gateausgangsaktiviersignal GOE3 wird wahrend der Zeitperiode ab dem Start der funften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode bis zum Ende der zweiten Unterrahmenperiode SF2 der (N-1)-ten Rahmenperiode auf einer Spannung mit hohem Logikpegel gehalten. Das dritte Gateausgangsaktiviersignal GOE3 wird während der Zeitperiode ab dem Start der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode bis zum Ende der zweiten Unterrahmenperiode SF2 der (N-1)-ten Rahmenperiode auf einer Spannung mit hohem Logikpegel gehalten. Das vierte Gateausgangsaktiviersignal GOE4 wird während der Zeitperiode ab dem Start der ersten Unterrahmenperiode SF1 bis zum Ende der dritten Unterrahmenperiode SF3 auf einer Spannung mit hohem Logikpegel gehalten. Demgemäß wird, während der ersten Unterrahmenperiode SF1, der zweite Block BL2 auf der Schwarzpegelspannung gehalten, wie sie während der dritten Unterrahmenperiode SF3 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 erfolgt. Der dritte Block BL3 wird auf der Schwarzpegelspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE3 erfolgt. Der vierte Block BL4 wird auf der Schwarzpegelspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom vierten Gateausgangsaktiviersignal GOE4 erfolgt. Während der fünfte Block BL5 für die N Zeilen durch die einander überlappenden Gateimpulse abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP3 und dem Signal zur dritten Periode T3 des fünften Gateausgangsaktiviersignals GOE5 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den fünften Block BL5. Demgemäß arbeitet, wahrend der ersten Unterrahmenperiode SF1, der erste Block BL1 als auf die Datenspannung geladener Datenschreibblock, und der zweite bis fünfte Block BL2 bis BL5 arbeiten als Schwarzschreibblock, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der zweiten Unterrahmenperiode SF2 laden die Datentreiber-ICs die Schwarzpegelspannung in den ersten Block BL1, während dieser in den N Zeilen abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des ersten Gateausgangsaktiviersignals GOE1 durch die einander überlappenden Gateimpulse durchgescannt wird. Während der zweite Block BL2 durch die Gateimpulse durchgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP3 und dem Signal zur ersten Periode T1 des zweiten Gateausgangsaktiviersignals GOE2 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den zweiten Block BL2. Der dritte Block BL3 wird auf der Schwarzpegelspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE3 erfolgt, das auf einer Spannung mit hohem Logikpegel gehalten wird. Der vierte Block BL4 wird auf der Schwarzpegelspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode gehalten wurde, was abhängig vom vierten Gateausgangsaktiviersignal GOE4 erfolgt. Das fünfte Gateausgangsaktiviersignal GOE5 wird während der Zeitperiode ab dem Start der zweiten Unterrahmenperiode SF2 bis zum Ende der vierten Unterrahmenperiode SF4 auf einer Spannung mit hohem Logikpegel gehalten. Demgemäß wird der fünfte Block BL5 auf der Schwarzpegelspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhangig vom fünften Gateausgangsaktiviersignal GOE5 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Demgemäß wird, während der zweiten Unterrahmenperiode SF2, der zweite Block BL2 als Datenschreibblock betrieben, der auf die Datenspannung geladen wurde, und der erste, dritte, vierte und fünfte Block BL1, BL3, BL4 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Das erste Gateausgangsaktiviersignal GOE1 wird wahrend der Zeitperiode ab dem Start der dritten Unterrahmenperiode SF3 bis zum Ende der fünften Unterrahmenperiode SF5 auf einer Spannung mit hohem Logikpegel gehalten. Demgemäß wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, wie sie während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom ersten Gateausgangsaktiviersignal GOE1 wahrend der dritten Unterrahmenperiode SF3 erfolgt. Während der zweite Block BL2 in jeder der N Zeilen durch die einander überlappenden Gateimpulse abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und vom Signal zur dritten Periode T3 des zweiten Gateausgangsaktiviersignals GOE2 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den zweiten Block BL2. Während der dritte Block BL3 durch die Gateimpulse durchgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des dritten Gateausgangsaktiviersignals GOE3 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den dritten Block BL3. Der vierte Block BL4 wird auf der Schwarzpegelspannung gehalten, wie sie während der fünften Unterrahmenperiode SF5 der (N-1)-ten Rahmenperiode geladen wurde, was abhängig vom vierten Gateausgangsaktiviersignal GOE4 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Der funfte Block BL5 wird auf der Schwarzpegelspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom fünften Gateausgangsaktiviersignal GOE5 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Demgemaß wird, während der dritten Unterrahmenperiode SF3, der dritte Block BL3 als auf die Datenspannung geladener Datenschreibblock betrieben, und der erste, zweite, vierte und fünfte Block BL1, BL2, BL4 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der vierten Unterrahmenperiode SF4 wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, wie sie während der zweiten Unterrahmenperiode SF2 geladen wurde, was abhangig vom ersten Gateausgangsaktiviersignal GOE1 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Das zweite Gateausgangsaktiviersignal GOE2 wird während der Zeitperiode ab dem Start der vierten Unterrahmenperiode SF4 bis zum Ende der ersten Unterrahmenperiode SF1 der (N+1)-ten Rahmenperiode auf der Spannung mit hohem Logikpegel gehalten. Demgemäß wird der zweite Block BL2 auf der Schwarzpegelspannung gehalten, wie sie während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 während der vierten Unterrahmenperiode SF4 erfolgt. Während der dritte Block BL3 für die N Zeilen durch die einander überlappenden Gateimpulse abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des dritten Gatetimingsteuersignals durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den dritten Block BL3. Während der vierte Block BL4 durch Gateimpulse abgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des vierten Gateausgangsaktiviersignals GOE4 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den vierten Block BL4. Der fünfte Block BL5 wird auf der Schwarzpegelspannung gehalten, wie sie während der ersten Unterrahmenperiode SF1 geladen wurde, was abhängig vom fünften Gateausgangsaktiviersignal GOE5 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Demgemäß wird, während der vierten Unterrahmenperiode SF4, der vierte Block BL4 als auf die Datenspannung geladener Datenschreibblock betrieben, und der erste, zweite, dritte und fünfte Block BL1, BL2, B13 und BL5 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Während der fünften Unterrahmenperiode SF5 wird der erste Block BL1 auf der Schwarzpegelspannung gehalten, wie sie wahrend der zweiten Unterrahmenperiode SF2 geladen wurde, was abhängig vom ersten Gateausgangsaktiviersignal GOE1 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Der zweite Block BL2 wird auf der Schwarzpegelspannung gehalten, wie sie während der dritten Unterrahmenperiode SF3 geladen wurde, was abhängig vom zweiten Gateausgangsaktiviersignal GOE2 erfolgt, das auf der Spannung mit hohem Logikpegel gehalten wird. Das dritte Gateausgangsaktiviersignal GOE3 wird während der Zeitperiode ab dem Start der funften Unterrahmenperiode SF5 bis zum Ende der zweiten Unterrahmenperiode SF2 der (N+1)-ten Rahmenperiode auf der Spannung mit hohem Logikpegel gehalten. Die dritte Unterrahmenperiode SF3 wird auf der Schwarzpegelspannung gehalten, wie sie während der vierten Unterrahmenperiode SF4 geladen wurde, was abhängig vom dritten Gateausgangsaktiviersignal GOE3 erfolgt. Während der vierte Block BL4 für die N Zeilen durch die einander überlappenden Gateimpulse abhängig vom zweiten Impuls P2 des Gatestartimpulses GSP und dem Signal zur dritten Periode T3 des vierten Gateausgangsaktiviersignals GOE4 durchgescannt wird, laden die Datentreiber-ICs die Schwarzpegelspannung in den vierten Block BL4. Während der fünfte Block BL5 durch Gateimpulse durchgescannt wird, wie sie in jeder der Zeilen abhängig vom ersten Impuls P1 des Gatestartimpulses GSP und dem Signal zur ersten Periode T1 des fünften Gateausgangsaktiviersignals GOE5 sequenziell erzeugt werden, laden die Datentreiber-ICs die analoge Datenspannung in den fünften Block BL5. Demgemäß wird, während der fünften Unterrahmenperiode SF5, der fünfte Block BL5 als auf die Datenspannung geladener Datenschreibblock betrieben, und der erste bis vierte Block BL1 bis BL4 werden als Schwarzschreibblock betrieben, der auf die Schwarzpegelspannung geladen oder auf ihr gehalten wird.
Um die Blöcke BL1 bis BL5 auf die in der 11D dargestellte Ansteuerungsweise zu betreiben, sorgt die Timingsteuerungseinheit 81 dafür, dass der Verzögerungswert des zweiten Impulses P2 des Gatestartimpulses GSP in der 11D kleiner als der Verzögerungswert des zweiten Impulses P2 des Gatestartimpulses GSP im Signalverlauf, wie er bei der Ansteuerungsweise gemäß der 11C erzeugt wird, ist. Ferner muss die Timingsteuerungseinheit 81 während der Restperiode (d. h. in der Periode zwischen dem Signal zur dritten Periode T3 und dem Signal zur ersten Periode T1 innerhalb der Gateausgangsaktiviersignale GOE1 bis GOE5), wie durch Verringern des Verzögerungswerts des zweiten Impulses P2 des Gatestartimpulses GSP erhalten, eine Periode mit einer Spannung mit hohem Logikpegel zum Halten von Schwarz zuordnen. Jeder der in der 11D dargestellten Blöcke BL1 bis BL5 wird während einer Periode, die 4/5 einer Rahmenperiode entspricht, abhängig vom Gatetimingsteuersignal, dessen Timing durch die Timingsteuerungseinheit 81 gesteuert wird, auf die Schwarzpegelspannung geladen. Anders gesagt, werden die in der 11D dargestellten Blöcke BL1 bis BL5 mit einem Schwarzdaten-Einfügeprozentsatz von 80 % betrieben.
Obwohl anhand der 11A bis 11D die Ansteuerung der Blöcke BL1 bis BL5 für die Fälle beschrieben wurde, bei denen der Schwarzdaten-Einfügeprozentsatz auf 20 %, 40 %, 60 % bzw. 80 % wechselt, dargestellt und beschrieben wurde, ist die Erfindung nicht auf den oben beschriebenen Bereich des Schwarzdaten-Einfügeprozentsatzes bei der beispielhaften Ausführungsform eingeschrankt. Beispielsweise kann der Schwarzdaten-Einfügeprozentsatz auf dieselbe Weise wie in der 7 dadurch eingestellt werden, dass die Anzahl der Datentreiber-ICs erhöht wird und das Timing des Gatetimingsteuersignals durch die Timingsteuerungseinheit 81 gesteuert wird.
Die 12 ist ein Flussdiagramm zum sequenziellen Veranschaulichen eines Verfahrens zum Ansteuern des Flüssigkristalldisplays gemäß einer beispielhaften Ausführungsform. Wie es in der 12 dargestellt ist, zählt die Timingsteuerungseinheit 81 das Vertikalsynchronisiersignal Vsync auf Grundlage des festen Taktsignal FCLK, um in einem Schritt S1 eine Echtzeitprüfung der Rahmenfrequenz auszuführen.
Wenn sich in einem Schritt S2 keine Änderung der Rahmenfrequenz im aktuell eingegebenen Bild ergibt, hält die Timingsteuerungseinheit 81 den aktuellen Schwarzdaten-Einfügeprozentsatz in einem Schritt S3 unverändert aufrecht.
Wenn die Rahmenfrequenz des aktuell eingegebenen Bilds in einem Schritt S4 fällt, senkt die Timingsteuerungseinheit 81 den aktuellen Schwarzdaten-Einfügeprozentsatz in einem Schritt S5 ab, um das Flackern auf niedrigem Pegel zu halten. Wie oben beschrieben, verringert die Timingsteuerungseinheit 81, wenn die Rahmenfrequenz fällt, die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP, und sie verkleinert den Verzögerungswert des Signals zur zweiten Periode T2 der Gateausgangsaktiviersignale GOE1 bis GOE5, und sie verkürzt so die Schreibzeit für die Schwarzpegelspannung innerhalb der Periode eines Rahmens.
Wenn in einem Schritt S6 die Rahmenfrequenz des aktuell eingegebenen Bilds ansteigt, erhöht die Timingsteuerungseinheit 81 in einem Schritt S7 den aktuellen Schwarzdaten-Einfügeprozentsatz, um einen Impulseffekt in ausreichendem Ausmaß dafür zu erzielen, dass in einem bewegten Bild kein Verschmierungseffekt auftritt. Wenn die Rahmenfrequenz ansteigt, nachdem sie zuvor abgefallen war, verlängert die Timingsteuerungseinheit 81 die Zeitdifferenz zwischen dem ersten und dem zweiten Impuls P1 und P2 des Gatestartimpulses GSP, und sie erhöht den Verzögerungswert des Signals zur zweiten Periode T2 der Gateausgangsaktiviersignale GOE1 bis GOE5, um so die Schreibzeit für die Schwarzpegelspannung innerhalb einer Rahmenperiode zu verlängern.
Wie oben beschrieben, wird beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß der beispielhaften Ausführungsform der Schwarzdaten-Einfügeprozentsatz verkürzt, wenn die Rahmenfrequenz fallt, was dadurch erfolgt, dass die Rahmenfrequenz des gemäß einem BDI-Verfahren angesteuerten Flüssigkristalldisplays in Echtzeit überprüft wird und das Timing des Gatetimingsteuersignals gesteuert wird, wodurch Flackern verhindert werden kann. Ferner wird beim Flüssigkristalldisplay und beim Verfahren zum Ansteuern desselben gemäß der beispielhaften Ausführungsform der Schwarzdaten-Einfügeprozentsatz abhängig von Änderungen der Rahmenfrequenz eingestellt, wodurch ein Impulsansteuerungseffekt realisiert werden kann, durch den das Auftreten eines Bewegungsverschmierungseffekt bei einer beliebigen Rahmenfrequenz vermieden werden kann.

Claims

Flussigkristalldisplay mit: einer Flüssigkristalltafel mit Flüssigkristallzellen in einem Matrixarray an Schnittstellen von Datenleitungen und Gateleitungen; einer Datentreiberschaltung (82) zum Liefern von Datensignalen an die Datenleitungen; einer Gatetreiberschaltung (83) zum Liefern von Gatesignalen an die Gateleitungen; und einer Timingsteuerungseinheit (81) zum Empfangen von Videodaten und Timingsignalen für eine Echtzeitprufung der Rahmenfrequenz der Videodaten, um Änderungen der Rahmenfrequenz zu erkennen und um ein Gatetimingsteuersignal zum Steuern der Gatetreiberschaltung auf Änderungen der Rahmenfrequenz sowie ein Datentimingsteuersignal zum Steuern der Datentreiberschaltung auszugeben; wobei das Gatetimingsteuersignal den Schwarzdaten-Einfügeprozentsatz in einem Rahmen steuert.
Flüssigkristalldisplay mit: einer Flüssigkristalltafel mit Flüssigkristallzellen in einem Matrixarray an Schnittstellen von Datenleitungen und Gateleitungen; einer Datentreiberschaltung (82) zum Liefern von Datensignalen an die Datenleitungen; einer Gatetreiberschaltung (83) zum Liefern von Gatesignalen an die Gateleitungen; und einer Timingsteuerungseinheit (81) zum Empfangen von Videodaten und Timingsignalen für eine Echtzeitprüfung der Rahmenfrequenz der Videodaten, um Änderungen der Rahmenfrequenz zu erkennen und um ein Gatetimingsteuersignal zum Aufrechterhalten einer Schwarzdaten-Einfügeperiode innerhalb einer Rahmenperiode für einen Bereich von Rahmenfrequenzen sowie ein Datentimingsteuersignal zum Steuern der Datentreiberschaltung auszugeben.
Flüssigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Timingsteuerungseinheit (81) einen Schwarzdaten-Einfugeprozentsatz für einen Rahmen innerhalb eines Bereichs von 20 % bis 80 % variiert.
Flüssigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gatetreiberschaltung mehrere Gatetreiber-ICs (831 bis 835) enthält, die jeweils mit Blöcken (BL1 bis BL5) von Gateleitungen verbunden sind.
Flüssigkristalldisplay nach Anspruch 4, dadurch gekennzeichnet, dass dann, wenn der Schwarzdaten-Einfügeprozentsatz 20 % oder weniger beträgt, die Blöcke (BL1 bis BL5) durch die Timingsteuerungseinheit (81) so angesteuert werden, dass sie sequenziell eine Datenschreiboperation, eine Datenhalteoperation und eine Schwarzeinfügeoperation durchlaufen, während dann, wenn der Schwarzdaten-Einfügeprozentsatz mehr als 20 % beträgt, die Blöcke durch die Timingsteuerungseinheit so angesteuert werden, dass sie sequenziell eine Datenschreiboperation, eine Datenhalteoperation, eine Schwarzeinfügeoperation und eine Schwarzhalteoperation durchlaufen.
Flüssigkristalldisplay nach Anspruch 4, dadurch gekennzeichnet, dass die Timingsteuerungseinheit (81) mit einem ersten Gatetreiber-IC (831) zum Empfangen eines Gatestartimpulses (GSP) verbunden ist und die restlichen Gatetreiber-ICs miteinander verbunden sind, um einen Gatestartimpuls zu empfangen.
Flussigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Gatetimingsteuersignal einen ersten Gatestartimpuls zum Steuern des Timings der Gatetreiberschaltungen zum Liefern von Videodaten sowie einen zweiten Gatestartimpuls zum Steuern des Timings der Gatetreiberschaltungen zum Liefern einer Schwarzpegelspannung in solcher Weise, dass das Ausmaß der Verzögerung zwischen dem ersten und dem zweiten Gatestartimpuls für die Schwarzdatenperiode sorgt, enthält.
Flussigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Timingsteuerungseinheit (81) Folgendes aufweist: einen Taktsignalgenerator zum Erzeugen eines von der Rahmenfrequenz unabhängigen, festen Taktsignals; und einen Rahmenfrequenzdetektor zum Zählen eines Timingsignals auf Grundlage des festen Taktsignals, um die Rahmenfrequenz des aktuell eingegebenen Bilds zu erfassen.
Flüssigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Timingsteuerungseinheit (81) das Gatetimingsteuersignal so steuert, dass der Schwarzdaten-Einfügeprozentsatz verringert wird, wenn die Rahmenfrequenz abnimmt.
Flüssigkristalldisplay nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Timingsteuerungseinheit (81) das Gatetimingsteuersignal so steuert, dass sie den Schwarzdaten-Einfügeprozentsatz erhöht, wenn die Rahmenfrequenz ansteigt.
Verfahren zum Ansteuern eines Flüssigkristalldisplays mit einer Flüssigkristalltafel mit Flüssigkristallzellen, einer Datentreiberschaltung, einer Gatetreiberschaltung und einer Timingsteuerungseinheit, das Folgendes beinhaltet: Zahlen eines Timingsignals auf Grundlage eines festen Taktsignals zur Echtzeitüberprüfung der Rahmenfrequenz eines aktuell eingegebenen Bilds; Aufrechterhalten des aktuellen Schwarzdaten-Einfügeprozentsatzes, wenn keine Änderung der Rahmenfrequenz vorliegt; und Ändern des aktuellen Schwarzdaten-Einfügeprozentsatzes, wenn eine Änderung der Rahmenfrequenz auftritt.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass zum Ändern des aktuellen Schwarzdaten-Einfügeprozentsatzes, wenn eine Änderung der Rahmenfrequenz vorliegt, ein Verkleinern des aktuellen Schwarzdaten-Einfügeprozentsatzes gehört, wenn die Rahmenfrequenz des aktuell eingegebenen Bilds kleiner wird.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass zum Ändern des aktuellen Schwarzdaten-Einfügeprozentsatzes, wenn eine Änderung der Rahmenfrequenz vorliegt, ein Vergrößern des aktuellen Schwarzdaten-Einfügeprozentsatzes gehört, wenn die Rahmenfrequenz des aktuell eingegebenen Bilds größer wird.