DE102009028360B3 - Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung einer Schaltungsträgeranordnung (100). Dabei werden ein Träger (1) mit einer Metalloberfläche (1t) bereitgestellt, sowie ein Substrat (2), das einen Isolationsträger (20) umfasst, der eine mit einer unteren Metallisierungsschicht (21) versehene Unterseite (20b) aufweist. Außerdem wird eine Verankerungsstruktur (3) bereitgestellt, die eine Vielzahl länglicher Säulen (31) umfasst, die auf ihrer dem Isolationsträger (20) abgewandten Seite jeweils ein erstes Ende (311) aufweisen. Dabei ist wenigstens eine Teilmenge dieser länglichen Säulen (31) über die gesamte Verankerungsstruktur (3) verteilt. Außerdem gilt für jede der Säulen (31) der Teilmenge, dass von deren Seitenwänden (313) jeweils kein oder höchstens drei längliche Verbindungsstege (32) ausgehen, die sich jeweils zu einer Seitenwand (313) einer anderen länglichen Säule (31) erstrecken und dort mit dieser verbunden sind. Die Verankerungsstruktur (3) wird zwischen dem Isolationsträger (20) und der Metalloberfläche (1t) positioniert. Dann wird die Metalloberfläche (1t) mit der unteren Metallisierungsschicht (21) und der Verankerungsstruktur (3) verlötet, wobei sämtliche Freiräume (5) zwischen der Metalloberfläche (1t) und der unteren Metallisierungsschicht (21) mit Lot (4) verfüllt werden. Mit diesem Verfahren kann z.B. ein Leistungshalbleitermodul (100) hergestellt werden. Hierbei umfasst das Substrat (2) eine obere Metallisierungsschicht (22), die auf der der ...
Description
- Die Erfindung betrifft Schaltungsträgeranordnungen, wie sie zum Beispiel in Leistungselektronikmodulen Verwendung finden Leistungselektronikmodule sind Halbleiterbaugruppen, die in leistungselektronischen Schaltkreisen verwendet werden. Leistungselektronikmodule werden typischerweise im Fahrzeugbereich, Bahn- und in industriellen Anwendungen, beispielsweise bei Umrichtern oder Gleichrichtern, eingesetzt. Sie finden ebenso Einsatz im Bereich der Energieerzeugung und Übertragung. Bei den in den Leistungselektronikmodulen enthaltenen Halbleiterkomponenten kann es sich z. B. um Halbleiterchips mit einem Bipolartransistor, der ein isoliertes Gate aufweist (IGBT), oder um Halbleiterchips mit einem Metalloxid-Feldeffekttransistor (MOSFET) handeln. Die IGBT- und MOSFET-Halbleiterchips besitzen unterschiedliche Spannungs- und Strombelastbarkeiten. Einige Leistungselektronikmodule weisen in der Halbleiterbaugruppe auch zusätzliche Halbleiterdioden (d. h. Freilaufdioden) als Überspannungsschutz auf. Ebenso können solche Halbleiterchips auch Thyristoren, Dioden oder beliebige andere Leistungsbauelemente umfassen.
- Zur Montage und Verschaltung der Halbleiterchips werden häufig flache Substrate auf Keramikbasis eingesetzt, die ein- oder doppelseitig metallisiert sind. Im Vergleich zu einer Montage der Halbleiterchips auf einer überwiegend metallischen, mehrere Millimeter dicken Trägerplatte hat die Montage des Halbleiterchips auf einem solchen Substrat den Vorteil einer vergleichsweise guten Temperaturwechselstabilität, da sich der thermische Ausdehnungskoeffizient einer Keramik weniger stark vom thermischen Ausdehnungskoeffizienten eines Halbleiterchips (ca. 2 ppm) unterscheidet als der von Metall.
- Ein weiterer Vorteil besteht in der elektrischen Isolationsfestigkeit der Keramik bei gleichzeitig guter Wärmeleitfähigkeit.
- Allerdings ist die Wärmeleitfähigkeit von Keramiken geringer als die von Metallen. Es werden daher relativ dünne keramikbasierte Substrate angestrebt, die jedoch nur eine geringe mechanische Biegebelastbarkeit aufweisen. Deshalb werden solche keramik-basierten Substrate häufig auf stabilen Grundplatten, beispielsweise auf Metallplatten auf Kupfer- oder Aluminiumbasis, montiert. Deren linearer thermischer Ausdehnungskoeffizient liegt jedoch deutlich über dem thermischen Ausdehnungskoeffizienten üblicher Keramiken. Beispielsweise liegt der lineare thermische Ausdehnungskoeffizient von Aluminum bei etwa 23 ppm, der von Kupfer bei etwa 16,5 ppm, und der von Aluminiumoxid, welches häufig als Keramikmaterial verwendet wird, je nach Temperatur bei etwa 5 ppm bis 8 ppm. Es werden auch MMC-Materialien wie z. B. AlSiC als Grundplatte eingesetzt, wodurch der Ausdehnungskoeffizient der Grundplatte besser an den Ausdehnungskoeffizienten des Substrats angepasst ist. Die Verbindungsschicht zwischen der Grundplatte und dem Keramiksubstrat, beispielsweise eine durchgehende Lotschicht, besitzt dann immer noch einen nicht angepassten hohen Ausdehnungskoeffizienten von ca. 18 ppm. Somit unterliegt die Verbindungsschicht zwischen der Grundplatte und dem Keramiksubstrat in jedem Fall einer erheblichen Temperaturwechselbelastung. Die höchsten auf die Verbindungsschicht wirkenden mechanischen Spannungen treten dabei vor allem in den Eckbereichen des Keramiksubstrates auf. Bei MMC-Materialien als Grundplatte können die maximalen Spannungen in dieser Verbindungsschicht auch unter den Leistungshalbleitern auftreten.
- Aus der
DE 10 2009 002 065 A1 ist es bekannt, eine Seite einer Substratmetallisierung mit Vertiefungen zu versehen, und diese Seite unter Verwendung eines Lotes mit einer Bodenplatte ei nes Leistungshalbleitermoduls zu verbinden. Der Zweck der Vertiefungen besteht in einer Oberflächenvergrößerung der Metallisierung, so dass beim Lötprozess die Menge des Metalls, welches aus der Substratmetallisierung in das aufgeschmolzene Lot eindiffundiert und mit diesem hochfeste intermetallische Phasen ausbildet, im Vergleich zu einer vertiefungsfreien Substratmetallisierung erhöht. Aus derDE 10 2009 002 065 ist es ergänzend bekannt, bereits dem Lot Teilchen aus intermetallischen Phasen beizufügen. - Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung einer Schaltungsträgeranordnung bereitzustellen, bei dem eine metallische Grundplatte und ein Keramiksubstrat temperaturwechselstabil verbunden werden. Eine weitere Aufgabe besteht darin, ein Verfahren zur Herstellung eines Leistungshalbleitermoduls mit einer solchen Schaltungsträgeranordnung bereitzustellen.
- Diese Aufgaben werden durch ein Verfahren zur Herstellung einer Schaltungsträgeranordnung gemäß Patentanspruch 1 bzw. durch ein Verfahren zur Herstellung eines Leistungshalbleitermoduls gemäß Patentanspruch 43 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
- Bei dem Verfahren zur Herstellung einer Schaltungsträgeranordnung gemäß der vorliegenden Erfindung werden ein Träger mit einer Metalloberfläche, ein Substrat und eine Verankerungsstruktur bereitgestellt. Das Substrat umfasst einen Isolationsträger, der eine mit einer Metallisierungsschicht versehene Unterseite aufweist. Die Verankerungsstruktur umfasst eine Vielzahl länglicher Säulen umfasst, die auf ihrer dem Isolationsträger abgewandten Seite jeweils ein erstes Ende aufweisen. Dabei ist wenigstens eine Teilmenge dieser länglichen Säulen über die gesamte Verankerungsstruktur verteilt ist. Außerdem gilt für jede der Säulen der Teilmenge, dass von deren Seitenwänden jeweils kein oder höchstens drei läng liche Verbindungsstege ausgehen, die sich jeweils zu einer Seitenwand einer anderen länglichen Säule erstrecken und dort mit dieser verbunden sind. Nach dem Bereitstellen wird die Verankerungsstruktur zwischen dem Isolationsträger und der Metalloberfläche positioniert. Nachfolgend werden die Metalloberfläche mit der unteren Metallisierungsschicht und der Verankerungsstruktur mittels eines Lotes verlötet. Dabei werden sämtliche Freiräume zwischen der Metalloberfläche und der unteren Metallisierungsschicht mit dem Lot verfüllt.
- Im Gegensatz zu
DE 10 2009 002 065 A1 , bei denen durch Phasenbildung an der Grenzschicht zwischen unterer Metallisierungsschicht des Substrates und Lot eine Rauhigkeit und Verankerung im Lot erreicht werden sollte, weist die bei der vorliegenden Erfindung eingesetzte Verankerungsstruktur eine wesentlich höhere mechanische Flexibilität in seitlicher Richtung auf. Die Verankerungsstruktur gemäß der vorliegenden Erfindung umfasst eine Vielzahl von schmalen hohen Säulen in regelmäßigem oder unregelmäßigem Abstand, die über die Verankerungsstruktur verteilt sind. Die Verankerungsstruktur wird in die bisher üblichen Weichlotschichten zwischen Substrat und Grundplatte integriert, beispielsweise zwischen dem Isolationsträger und der Metalloberfläche des Trägers positioniert. Nachfolgend wird die Metalloberfläche mit der Metallisierungsschicht sowie mit der Verankerungsstruktur mittels eines Lotes verlötet. - Die Funktion der Verankerungsstruktur besteht in der Verteilung der mechanischen Spannungen über die gesamte Dicke der Lotschicht. Die Geometrie der Verankerungsstruktur wird für die jeweilige Modulgeometrie (Halbleiteranordnung, Substratgrößen, Grundplattenform und -material etc.) so optimiert, dass die mechanischen Spannungen entsprechend verteilt und reduziert werden. Zur Lötung werden bevorzugt Vakuumlötverfahren eingesetzt, um Lunker in den Zwischenräumen der Verankerungsstruktur zu vermeiden. Bevorzugt werden die Substrate auf ihrer oberen Metallisierung mit den Leistungshalbleitern bestückt und dann mit der Grundplatte verlötet. Die Verankerungsstruktur kann Bestandteil oder aber unabhängig von der Metallisierungsschicht sein. Die Verankerungsstruktur kann dabei einstückig mit der Metallisierungsschicht ausgebildet sein, oder aber ein von der Metallisierungsschicht unabhängiges Element, das mit der Metallisierungsschicht verbunden wird.
- Durch die Verwendung einer Vielzahl von schmalen, hohen Säulen, die zwischen ihren Seitenflächen durch keine oder nur maximal drei Verbindungsstege zu den Seitenflächen mit benachbarten Säulen verbunden sind, besitzt die bei der vorliegenden Erfindung eingesetzte Verankerungsstruktur im Vergleich zu der aus
DE 10 2009 002 065 A1 bekannten Muldenstruktur eine wesentlich höhere Flexibilität in seitlicher Richtung, d. h. die Säulen sind beim Auftreten thermomechanischer Spannungen seitlich zur Säulenlängsrichtung sehr flexibel. Dies gilt insbesondere auch nach dem Verlöten der unteren Substratmetallisierung mit der Metalloberfläche des Trägers. - Da die mechanischen Spannungen in der Verbindungsschicht zwischen dem Substrat und dem Träger (z. B. einer Grundplatte) in der Grenzschicht zwischen der unteren Metallisierungsschicht und dem Lot, d. h. im Bereich der größten thermomechanischen Spannungen, auftreten, ist es vorteilhaft, wenn die Verankerungsstruktur mit einer Festigkeit mit dem Isolationsträger des Substrates verbunden ist, die höher ist als die Festigkeit eines herkömmlichen Weichlotes. Eine solche hochfeste Anbindung der Verankerungsstruktur an den Isolationsträger, lässt sich beispielsweise dadurch erreichen, dass eine von der unteren Substratmetallisierung zunächst unabhängige Verankerungsstruktur mittels einer dünnen Lotschicht, welche die Ausbildung intermetallischer Phasen zulässt, an die untere Substratmetallisierung gelötet wird. Eine andere Möglichkeit besteht darin, die von der unteren Substratmetallisierung zunächst unabhängige Verankerungsstruktur mittels einer Nieder temperatur-Sinterverbindung (”NTV”; engl.: ”LTJT”) mit der unteren Substratmetallisierung zu verbinden.
- Eine andere Möglichkeit, eine Verankerungsstruktur hochfest mit dem Isolationsträger eines Substrates zu verbinden besteht darin, die Verankerungsstruktur und die untere Substratmetallisierung, beispielsweise durch Prägen oder Ätzen, einstückig aus demselben Material zu erzeugen.
- An der Grenze zwischen der Verankerungsstruktur und der Metalloberfläche des Trägers muss die Verankerungsstruktur nicht hochfest angebunden werden, weil dort keine allzu großen thermisch bedingten Ausdehnungsunterschiede bestehen.
- Bei dem Verfahren zur Herstellung eines Leistungshalbleitermoduls wird eine solche Schaltungsträgeranordnung hergestellt. Dabei weist das Substrat auf seiner der Unterseite abgewandten Oberseite eine Oberseitenmetallisierung auf, auf der zumindest ein Leistungshalbleiterchip angeordnet wird. Außerdem wird ein den Leistungshalbleiterchip und das Substrat umgebendes Modulgehäuse hergestellt, wobei der Träger eine Bodenplatte des Leistungshalbleitermoduls bildet.
-
1 zeigt einen Vertikalschnitt durch eine Anordnung mit einer Metallplatte, auf der ein Keramiksubstrat mittels einer eine Vielzahl länglicher Säulen aufweisenden Verankerungsstruktur befestigt ist; -
2 zeigt einen Vertikalschnitt durch die untere Metallisierungsschicht des in1 gezeigten Keramiksubstrats und der an dieser befestigten Verankerungsstruktur vor dem Verlöten des Keramiksubstrats mit der Metallplatte; -
3 zeigt die Anordnung gemäß2 bei einer auf die Verankerungsstruktur wirkenden Querbelastung; -
4 zeigt einen Vertikalschnitt durch eine Anordnung, die sich von der Anordnung gemäß2 dadurch unterscheidet, dass die untere Metallisierung des Keramiksubstrats einstückig mit der Verankerungsstruktur ausgebildet ist; -
5 zeigt einen Vertikalschnitt durch eine Anordnung, die sich von der Anordnung gemäß4 dadurch unterscheidet, dass sich die Säulen in Richtung ihres freien Endes verjüngen; -
6 zeigt einen Vertikalschnitt durch eine Anordnung, die sich von der Anordnung gemäß5 dadurch unterscheidet, dass die untere Metallisierung des Keramiksubstrats einstückig mit der Verankerungsstruktur ausgebildet ist; -
7 veranschaulicht einen Schritt bei der Herstellung der in1 gezeigten Anordnung, bei dem die Verankerungsstruktur vor dem Verlöten zwischen dem metallisierten Keramiksubstrat und der Metallplatte, sowie ein vorgefertigtes Lotplättchen zwischen der Verankerungsstruktur und der Metallplatte angeordnet werden; -
8 zeigt einen Vertikalschnitt der in7 gezeigten Anordnung nach dem Verlöten des Keramiksubstrats mit der Verankerungsstruktur und der Metallplatte; -
9 zeigt einen vergrößerten Abschnitt aus dem Randbereich der in8 dargestellten Anordnung; -
10 zeigt einen Horizontalschnitt durch eine mit einem Isolationsträger verbundene Verankerungsstruktur; -
11 zeigt einen vergrößerten Abschnitt der in10 gezeigten Anordnung; -
12 zeigt einen Horizontalschnitt durch eine andere mit einem Isolationsträger verbundene Verankerungsstruktur; -
13 zeigt einen vergrößerten Abschnitt der in12 gezeigten Anordnung; -
14 zeigt einen Horizontalschnitt durch eine weitere mit einem Isolationsträger verbundene Verankerungsstruktur; -
15 zeigt eine Draufsicht auf die mit einer Verankerungsstruktur gemäß4 versehene Unterseite eines Keramiksubstrats; -
16 zeigt eine Draufsicht auf die mit einer Verankerungsstruktur gemäß2 versehene Unterseite eines weiteren Keramiksubstrats, welches abgeschrägte Ecken aufweist; -
17 zeigt eine Draufsicht auf die mit einer Verankerungsstruktur gemäß2 versehene Unterseite noch eines anderen Keramiksubstrats, bei dem die Verankerungsstruktur nur entlang eines Randabschnittes des Keramiksubstrates verläuft; -
18 zeigt eine Draufsicht auf die mit Längsstegen versehene Unterseite eines Keramiksubstrats; -
19 zeigt eine perspektivische Ansicht eines Keramiksubstrats, das eine Metallisierung aufweist, oft die zur Ausbildung einer Verankerungsstruktur Bonddrahtabschnitte gebondet sind; -
20 zeigt einen Vertikalschnitt durch einen Abschnitt des in19 gezeigten Keramiksubstrats; -
21 zeigt einen Vertikalschnitt einer alternativen Ausgestaltung einer mittels einer Bondtechnik hergestellten Verankerungsstruktur; -
22 zeigt eine perspektivische Ansicht einer Metallplatte, mit der mehrere voneinander beabstandete Keramiksubstrate mittels einer gemeinsamen Front Führungsstruktur verbunden sind; -
23 zeigt einen Vertikalschnitt durch einen Abschnitt einer Anordnung, bei der die Verankerungsstruktur stabartige Säulen mit freien Enden aufweist, die in korrespondierende, im Träger ausgebildete Vertiefungen angeordnet sind; -
24 zeigt eine perspektivische Ansicht eines Abschnitts eines mit einer Verankerungsstruktur versehenen Substrats, bei dem zwei benachbarte Säulen mit quadratischem Querschnitt mittels eines Steges verbunden sind; -
25 zeigt eine Anordnung entsprechend der Anordnung gemäß24 mit dem Unterschied, dass die Säulen anstelle eines quadratischen Querschnitts einen kreisförmigen Querschnitt aufweisen; -
26 zeigt eine Anordnung entsprechend der Anordnung gemäß24 mit dem Unterschied, dass die Stege von beiden Enden der Säulen beabstandet sind; -
27 zeigt eine Anordnung entsprechend der Anordnung gemäß den24 und26 mit dem Unterschied, dass die Stege bündig mit den dem Substrat abgewandten Seiten der Säulen angeordnet sind; -
28 zeigt einen Vertikalschnitt durch ein Leistungshalbleitermodul mit einem Substrat mit einem Isolationsträger, dessen untere Metallisierung mit einer metallischen. Bodenplatte verbunden ist, wobei zwischen dem Isolationsträger und der Bodenplatte eine Verankerungsstruktur angeordnet ist; und -
29 zeigt einen Vertikalschnitt durch ein Leistungshalbleitermodul, das sich von dem in26 gezeigten Leistungshalbleitermodul dadurch unterscheidet, dass die Verankerungsstruktur nur lokal unterhalb der Leistungshalbleiterchips des Moduls angeordnet ist. - Die nachfolgende detaillierte Beschreibung bezieht sich auf die begleiteten Zeichnungen, welche einen Teil der Beschreibung bilden, und in denen anhand konkreter Ausgestaltungen erläutert wird, auf welche Weise die Erfindung realisiert werden kann. Diesbezügliche Richtungsangaben wie z. B. ”oben”, ”unten” ”vorne” ”hinten”, ”vordere” ”hintere” etc. wird in Bezug auf die Ausrichtung der erläuterten Figuren verwendet. Da die Elemente in den Ausgestaltungen in einer Vielzahl von verschiedenen Ausrichtungen angeordnet werden können, dient die richtungsgebundene Terminologie lediglich zur anschaulichen Erläuterung und ist in keiner Weise als beschränkend zu verstehen. Es wird darauf hingewiesen, dass die vorliegende Erfindung auch andere Ausgestaltungen umfassen kann.
-
1 zeigt einen Vertikalschnitt durch eine Anordnung mit einem Substrat2 , welches mittels einer Verankerungsstruktur3 mit einem metallischen Träger1 , beispielsweise einer Metallplatte oder einem Kühlkörper, verlötet ist. Der metallische Träger1 kann hierzu eine ebene oder leicht nach unten konvex gekrümmte Seite1t aufweisen. Bei einem als metallische Grundplatte für ein Leistungshalbleitermodul ausgebildeten Träger sorgt eine sehr geringe konvexe Krümmung der Grundplatte bei deren Montage an einem Kühlkörper unter Verwendung einer dazwischen eingebrachten Wärmeleitpaste dazu, den Anpressdruck an den Kühlkörper gleichmäßiger zu verteilen und dadurch den Wärmeübergangswiderstand gering zu halten. Anstelle eines rein metallischen Trägers1 kann auch ein beliebiger anderer Träger eingesetzt werden, der zumindest auf der Seite, die mit dem Substrat2 verbunden wird, eine lötbare Oberflächenmetallisierung aufweist. Im Falle eines als Kühlkörper ausgebildeten Trägers kann dieser Kühlrippen aufweisen, und/oder Kühlkanäle zur Aufnahme einer Kühlflüssigkeit. Als Kühlmethoden kommen Fluidkühlung, beispielsweise mit Luft oder einem flüssigen Kühlmittel, oder Verdampfungskühlung in Betracht. Der Träger1 kann aus einem thermisch gut leitenden Material, beispielsweise aus Kupfer oder Aluminium, oder aus einer Legierung mit zumindest einem dieser Metalle bestehen oder ein solches Metall bzw. eine solche Legierung aufweisen. - Das Substrat
2 umfasst einen als flaches Plättchen ausgebildeten Isolationsträger20 , der auf seiner nachfolgend als Oberseite20t bezeichneten oberen Hauptfläche mit einer oberen Metallisierung22 und auf seiner nachfolgend als Unterseite20b bezeichneten unteren Hauptfläche mit einer unteren Metallisierung21 versehen ist. Die obere Metallisierung22 ist zu voneinander beabstandeten Leiterbahnen und/oder Leiterflächen strukturiert. Mit den Leiterbahnen bzw. Leiterflächen werden ein oder mehrere elektronische Bauelemente wie z. B. Leistungshalbleiterchips auf dem Substrat befestigt und bei Bedarf miteinander verschaltet. Die untere Metallisierung21 ist als unstrukturierte Metallisierungsschicht ausgebil det. Sie kann allerdings bei Bedarf ebenfalls strukturiert sein. - Die Metallisierungen
21 und22 sind fest mit der Unterseite20b bzw. mit der Oberseite20t des Isolationsträgers20 verbunden. Bei dem Isolationsträger20 kann es sich z. B. um eine Keramik handeln. Als Keramikmaterialien hierfür eignen sich beispielsweise Aluminiumnitrid (AlN), Aluminiumoxid (Al2O3), Siliziumnitrid (Si3N4), Siliziumkarbid (SiC), oder Berylliumoxid (BeO). Die Metallisierungen21 und22 bestehen aus Kupfer. Bei dem Substrat2 kann es sich beispielsweise um ein DCB-Substrat (DCB = Direct Copper Bonding) oder um ein AMB-Substrat (AMB = Active Metal Brazing) handeln. - Optional können die Metallisierungen
21 und/oder22 , und/oder die Verankerungsstruktur3 noch mit den Materialien Silber, NiAu, NiPd, NiPdAu beschichtet werden, um lötfähige Oberflächen herzustellen oder die Verbindung der Chips mit NTV auf der Oberseite zu erleichtern. Die Kontaktfläche1t des Trägers1 noch mit zumindest einem der Materialien Nickel, Silber, Gold, Palladium oder Kupfer und Kombinationen daraus beschichtet werden, um lötfähige Oberflächen herzustellen. Solche Beschichtungen können z. B. galvanisch, durch Sputtern oder durch Aufdampfen erzeugt werden. Für den Fall, dass die Verankerungsstruktur3 als separates Teil in die Lötschicht4 eingebracht wird, muss die untere Metallisierung21 an ihrer dem Isolationsträger20 abgewandten Seite und/oder die dem Isolationsträger20 zugewandte Seite der Verankerungsstruktur3 eine blanke Cu-Oberfläche haben, damit sich während des Lötprozesses zwischen der Verankerungsstruktur3 und der unteren Metallisierung21 eine Legierung aus Sn und Cu ausbilden kann, welche die Verankerungsstruktur3 und die untere Metallisierung21 mit erhöhter Festigkeit verbindet. Diese Legierung muss zumindest in Teilbereichen vertikal durchgehend zwischen der Verankerungsstruktur3 und der unteren Metallisierung21 ausgebildet sein. Optional oder alternativ kann anstelle von zwei miteinander zu verlötenden, blanken Cu-Oberflächen eine der Oberflächen auch versilbert sein, so dass sich dann Sn-Cu-, Sn-Cu-Ag-, und/oder SnAg-Legierungen mit der gleichen Wirkung bilden können. - Die Verankerungsstruktur
3 weist eine Vielzahl von Zwischenräumen5 auf, die zwischen einer Vielzahl länglicher Säulen31 ausgebildet sind, und die bevorzugt vor dem Verlöten der Verankerungsstruktur3 mit dem Träger1 frei von Festkörpermaterial sind. Die länglichen Säulen31 und die Zwischenräume5 sind über die Verankerungsstruktur3 verteilt. - Zum Verlöten des Substrates
2 und der Verankerungsstruktur3 mit dem Träger1 wird ein Lot4 eingesetzt, das während des Lötprozesses aufgeschmolzen wird und dann in die Zwischenräume5 eindringt und diese verfüllt. Um eine weitestgehend lunkerfreie Verfüllung zu erreichen, wird ein Vakuumlötprozess angewendet. Die lunkerfreie Lötung ist wie bei der Lötung ohne Verankerungsstruktur notwendig um den lückenlosen Wärmewiderstand zu gewährleisten. Die Löttemperatur, auf die das Lot4 erwärmt wird, kann beispielsweise im Bereich von 240°C bis 400°C, z. B. bei 260°C, 330°C, oder 350°C, liegen. - Dabei wird die Menge des verwendeten Lotes etwas größer bemessen als das Volumen, das erforderlich ist, um alle Zwischenräume
5 vollständig zu füllen. Hierdurch kann erreicht werden, dass der Abstand zwischen der Verankerungsstruktur3 und der Oberseite1t des Trägers1 nicht unnötig groß wird, dass aber die Toleranzen in den Dicken und Ebenheiten der zu verlötenden Komponenten ausgeglichen werden. Mit dem anhand von7 erläuterten Verfahren und der erläuterten Oberflächenbeschaffenheit wird beim Lötprozess im Fall einer separat eingebrachten Verankerungsstruktur dringt das flüssige Lot durch Kapillarwirkung in den Spalt zwischen der der Verankerungsstruktur3 zugewandten Unterseite der unteren Metallisierung21 und der dem Isolationsträger20 zugewandten Oberseite der Verankerungsstruktur3 ein und wird im Bereich des Spaltes in eine dünne Legierungsschicht umgewandelt. - Die Verankerungsstruktur
3 dient unter anderem dazu, thermomechanische Spannungen in der Lotschicht4 aufzunehmen und vertikal im Lot zu verteilen und so ein Ablösen der Lotschicht4 insbesondere an der Grenzfläche zwischen der Unterseite der unteren Metallisierung21 und dem Lot zu verhindern. Die Kräfte konzentrieren sich dadurch insbesondere in den Eckbereichen der Lotschicht nicht mehr so stark auf diese Grenzfläche wie dies bei einer herkömmlichen Lötverbindung der Fall ist. -
2 zeigt vergrößert einen Vertikalschnitt durch die untere Metallisierungsschicht21 aus dem Eckbereich des in1 gezeigten Keramiksubstrats2 und der an dieser unteren Metallisierungsschicht21 befestigten Verankerungsstruktur3 , und zwar vor dem Verlöten des in1 gezeigten Keramiksubstrats2 mit dem Träger1 . Jeder der länglichen Säulen31 erstreckt sich in einer zur Unterseite20b des Isolationsträgers20 (siehe1 ) senkrechten Längsrichtung v. Die Säulen31 weisen in ihrer Längsrichtung v eine Länge l31 von beispielsweise 200 μm bis 5 mm auf, die identisch ist mit der Höhe h3 der Verankerungsstruktur3 , sowie senkrecht zu ihrer Längsrichtung v, d. h. parallel zur Unterseite20b des Isolationsträgers20 , eine Breite oder Durchmesser b31 von beispielsweise 3500 μm bis 1 mm. Die Säulen31 können außerdem in zumindest einer zur Unterseite20b des Isolationsträgers20 parallelen Richtung einen Wiederholabstand (Periodizität) dp aufweisen Dieser kann z. B. 200 μm bis 10 mm betragen. Dabei wird eine maximale Höhe bei minimalem Durchmesser der Säulen31 angestrebt, weil dadurch die beste Verteilung der mechanischen Spannungen im Lot erreicht wird. Der Abstand der Säulen31 ist davon unabhängig und unterliegt nur Beschränkungen der Herstellbarkeit bezüglich des Aspektverhältnisses. Wichtig ist, dass die Verankerungsstruktur3 bei allen zumindest im Eckenbereich der unteren Metallisierungsschicht21 oder auch entlang deren seitlichen Randes Säulen31 vorhanden sind. - Wie in
3 schematisch gezeigt ist, können sich die Säulen31 bei Einwirkung einer senkrecht zur Längsrichtung v wirkenden Kraft F seitlich verbiegen. - Jede der Säulen
31 weist zwei in der Längsrichtung v voneinander beabstandete Enden311 und312 auf. Während die Enden311 frei sind, sind die Enden312 fest mit der unteren Metallisierung21 verbunden. Als Verbindungstechnik zur Herstellung der Verbindung zwischen der Verankerungsstruktur3 eignen sich beispielsweise Löten bei einer Temperatur von maximal 400°C, oder Drucksintern bei maximal 230°C, bei dem eine silberhaltige Paste auf die untere Metallisierung21 und/oder die Verankerungsstruktur3 aufgebracht und diese mit einem Temperatur-Druck-Prozess verbunden werden. Im Falle einer Lötverbindung kann die fertige Lotschicht überwiegend aus wenigstens einer intermetallischen Phase bestehen und Abschnitte aufweisen, die sich durchgehend zwischen der Verankerungsstruktur3 und der unteren Metallisierungsschicht21 erstrecken, und die vollständig aus wenigstens einer intermetallischen Phase bestehen. Die so erzeugte Lotschicht kann zwischen der unteren Metallisierung21 und der Verankerungsstruktur3 einen vollständig durchlegierten Abschnitt mit einer Dicke von beispielsweise 2 μm bis 30 μm aufweisen. - Dann werden die untere Metallisierung
21 und die Verankerungsstruktur3 unter Druck aneinander gepresst. Das mit der Verankerungsstruktur3 verbundene Substrat2 kann dann mit dem Träger1 verlötet werden. Die Verankerungsstruktur3 wird also zunächst unabhängig von der unteren Metallisierung21 hergestellt. Um die vor dem Verbinden von der unteren Metallisierung21 unabhängige Verankerungsstruktur3 einfacher handhaben zu können, ist es zweckmäßig, die einzelnen länglichen Säulen31 durch (bei den Anordnungen gemäß den1 bis3 vorhandene aber nicht dargestellte) quer zur Längsrichtung v verlaufende Verbindungsstege miteinander zu verbinden. Die Verbindungsstege weisen bevorzugt eine geringere Höhe auf als die Säulen31 und sind möglichst schmal ausgebildet, um keine zu große mechanische Kopplung zwischen benachbarten Säulen31 zu erreichen. - Gemäß einer alternativen, anhand von
4 erläuterten Ausgestaltung kann eine Verankerungsstruktur3 auch einstückig mit der unteren Metallisierung21 eines Substrates ausgebildet sein. Hierbei kann die Verankerungsstruktur3 dadurch erzeugt werden, dass eine bereits mit der Unterseite20t eines Isolationsträgers20 (siehe1 ) verbundene untere Metallisierung21 auf ihrer dem Isolationsträger20 abgewandten Seite strukturiert wird. Hierzu eignet sich beispielsweise maskiertes Ätzen der dem Isolationsträger20 abgewandten Seite der unteren Metallisierung21 . - Eine ätztechnische Herstellung einer Verankerungsstruktur
3 kann beispielsweise so erfolgen, dass eine auf die ebene Unterseite20b eines Isolationsträgers20 eine Metallschicht mit konstanter Dicke, z. B. 400 μm bis 1 mm, aufgebracht und danach eine Verankerungsstruktur3 durch maskiertes Ätzen von Vertiefungen erzeugt wird. Die Ätztiefe kann dabei z. B. 200 μm bis 700 μm betragen. Sofern dabei eine Verankerungsstruktur3 mit länglichen Säulen31 erzeugt wird, ist deren Länge l31 identisch mit der Ätztiefe. Gemäß einem Beispiel kann die Metallschicht vor dem Ätzen eine konstante Dicke von 600 μm aufweisen, während die Länge l31 der durch das Ätzen erzeugten Säulen31 300 μm beträgt. Bei einer durch Ätzen hergestellten Ankerstruktur kann der Abstand der Säulen31 größer als die 2-fache Länge der Säulen31 (Ätztiefe) sein. Dies ist durch die gleichzeitige Ätzwirkung in vertikaler und lateraler Richtung bedingt. - Alternativ kann ein Substrat, dessen untere Metallisierung
21 einstückig mit einer Verankerungsstruktur3 ausgebildet ist, auch dadurch hergestellt werden, dass eine der beiden ebenen Hauptflächen einer Metallfolie zur Ausbildung einer Verankerungsstruktur3 strukturiert und die Metallfolie dann mit der unstrukturierten Hauptfläche mit der Unterseite20b eines Isolationsträgers20 verbunden wird. Die Metallfolie bildet dann die untere Metallisierung21 und umfasst die Verankerungsstruktur3 . Das Strukturieren der zunächst von dem Isolationsträger20 unabhängigen Metallfolie kann beispielsweise durch maskiertes Ätzen und/oder Prägen und/oder Stanzen erfolgen. - Wie in
5 gezeigt ist, können sich die länglichen Säulen31 einer Verankerungsstruktur3 abweichend von den in4 gezeigten zylindrischen Säulen31 in Richtung ihrer freien Enden311 auch verjüngen, d. h. die Querschnittsfläche durch die Säulen31 in einer zur Längsrichtung v senkrechten Schnittebene nimmt von den Enden312 in Richtung der freien Enden311 monoton oder streng monoton zu. Während die Verankerungsstruktur3 bei der Anordnung gemäß5 einstückig mit der unteren Metallisierung21 ausgebildet ist, wurde sie bei der Anordnung gemäß6 nach ihrer Herstellung mit der unteren Metallisierung21 verbunden, wie dies bereits anhand der1 bis3 erläutert wurde. -
7 zeigt ein Verfahren zur Herstellung einer Lötverbindung zwischen einem Keramiksubstrat2 und einem Träger1 , beispielsweise einer metallischen Bodenplatte für ein Leistungshalbleitermodul, unter Verwendung einer von dem Substrat2 zunächst unabhängigen Verankerungsstruktur3 . Die Verankerungsstruktur3 wird dabei zwischen der unteren Metallisierung21 des Substrates2 und der Oberseite1t des Trägers1 positioniert. Zuvor wird zwischen der Verankerungsstruktur3 und der Oberseite1t ein Lot4 angeordnet. Das Lot kann, beispielsweise mit einer Gesamtdicke von 50 μm bis 300 μm, als Lotpaste auf die Oberseite1t und/oder auf die der Oberseite1t zugewandte Unterseite der Verankerungsstruktur3 aufgetragen oder als vorgefertigtes Lotplättchen auf die Oberseite1t aufgelegt werden. Generell richtet sich die Dicke nach dem benötigten Lotvolumen, das zur Verfüllung der Hohlräume in der Verankerungsstruktur3 benötigt wird. Beim Verlöten des Substrates2 und der Verankerungsstruktur3 kann mit der Oberfläche1t des Trägers1 kann der Kapillareffekt ausgenutzt werden, durch den das aufgeschmolzene Lot in der die Verankerungsstruktur3 eindringt und diese vollständig verfüllt. Allgemein wird die Dicke des aufgetragenen Lotes bzw. des aufgelegten Lotplättchens so bemessen, dass die Hohlräume komplett ausgefüllt werden und ein gewisser Überschuss besteht, der während des Lötprozesses verdrängt wird. Das Substrat2 , die Verankerungsstruktur3 , das Lot4 und der Träger1 werden also beim Lötprozess aneinander gedrückt, während das Lot4 aufgeschmolzen wird. Hierbei dringt das flüssige Lot4 außerdem von unten in die Zwischenräume5 und den dünnen Spalt zwischen der Oberseite der Verankerungsstruktur3 und der Unterseite der unteren Metallisierung21 des Substrates2 ein (sofern ein solcher Spalt überhaupt besteht) und verfüllt diesen. Nach dem Erstarren des Lotes4 bildet dieses zusammen mit dem Substrat2 , der Verankerungsstruktur3 und dem Träger1 einen festen und temperaturwechselstabilen Verbund. Das Eindringen des Lotes in die Zwischenräume5 kann dadurch begünstigt werden, dass die Breite der Zwischenräume5 so klein gewählt wird, dass das flüssige Lot4 durch Kapillarkräfte in die Zwischenräume5 kriecht. Hierzu kann z. B. ein jeder der Zwischenräume5 zumindest in einer zur Unterseite20b des Isolationsträgers20 parallelen Richtung eine Breite von weniger als 500 μm aufweisen. - Die Kapillarwirkung besteht, sofern die Verankerungsstruktur
3 nicht bereits einstückig mit der unteren Metallisierung21 des Substrates2 ausgebildet ist, auf jeden Fall für den Spalt zwischen der dem Isolationsträger20 zugewandten Oberseite der Verankerungsstruktur3 und der der Verankerungsstruktur zugewandten Unterseite der unteren Metallisierungsschicht21 , weil dieser Spalt durch das Aneinanderdrücken des Substrates2 , der Verankerungsstruktur3 und des Trägers1 sehr dünn ist. Beim Lötprozess ermöglicht dieser sehr dünne Spalt im Spaltbereich die Ausbildung hochfester intermetallischer Phasen, und damit einhergehend eine sehr feste Verbin dung zwischen der Verankerungsstruktur3 und der unteren Metallisierung21 . - Optional kann die Verankerungsstruktur
3 vor der Herstellung der Lötverbindung zwischen dem Substrat2 und dem Träger1 oberflächlich, beispielsweise galvanisch, mit einem Lot versehen werden. Die Schichtdicke des Lotes kann dabei z. B. 5 μm bis 500 μm betragen. - Auf die gleiche Weise kann eine Anordnung hergestellt werden, bei der die Verankerurgsstruktur
3 bereits vor dem Verlöten des Substrates2 mit dem Träger1 fest mit der unteren Metallisierung21 verbunden wurde oder einstückig mit der unteren Metallisierung21 ausgebildet ist. - Unabhängig von ihrer Ausgestaltung kann eine Verankerungsstruktur
3 vor dem Verlöten des Trägers1 mit der unteren Metallisierungsschicht21 bei einer Temperatur von mehr als 350°C getempert werden, um eine Deformation der Verankerungsstruktur3 durch mechanische Spannungen in der fertigen Verbindungsschicht zwischen der unteren Metallisierungsschicht21 und dem Träger1 zu erleichtern. -
8 zeigt die Anordnung nach dem Verlöten des Substrates2 mit dem Träger1 . Ein vergrößerter Ausschnitt aus dem Randbereich der Anordnung ist in9 dargestellt. - Gemäß einer Ausgestaltung der Erfindung sind die Dichte, die Verteilung und die Geometrie der Verankerungsstruktur
3 so eingestellt, dass die Verankerungsstruktur3 in einer zur Unterseite20b des Isolationsträgers20 parallelen Schnittebene E-E' (siehe9 ) Gesamtquerschnittsfläche aufweist, die wenigstens 10% und/oder höchstens 70% der Fläche der mit dem Isolationsträger20 verbundenen Oberseite der unteren Metallisierung21 beträgt. -
10 zeigt einen Horizontalschnitt durch eine mit einem Isolationsträger20 verbundene Verankerungsstruktur3 in einer der Schnittebene E-E gemäß9 entsprechenden Schnittebene mit Blick auf die Unterseite20b des Isolationsträgers20 ,11 einen vergrößerten Abschnitt dieser Anordnung. Wie anhand von10 zu erkennen ist, kann sich die Verankerungsstruktur3 über die gesamte untere Metallisierung21 erstrecken. - In den
10 und11 sind auch die bereits erläuterten Stege32 dargestellt, welche zwischen den länglichen Säulen31 ausgebildet sind. Die Säulen31 weisen eine Breite b31. auf, die Stege32 eine Breite b32 und eine Länge l32. Hierbei können verschiedene Säulen31 gleiche oder unterschiedliche Breiten b31 besitzen. Entsprechend können verschiedene Stege32 gleiche oder unterschiedliche Breiten b32 und/oder gleiche oder unterschiedliche Längen l32 aufweisen. Dabei kann optional die Breite b32 eines jeden der mit einer Säule21 verbundenen Stege32 kleiner sein als die Breite b31 der betreffenden Säule31 . - Optional können alle oder zumindest eine Vielzahl der länglichen Säulen
31 mit jeweils nur genau vier Stegen32 oder mit jeweils nur genau drei Stegen32 oder mit jeweils nur genau zwei Stegen32 oder mit jeweils nur genau einem Steg32 mit einem oder mehreren benachbarten der länglichen Säulen31 verbunden sein. Durch den Verbund aus Säulen31 und Stegen32 bildet die Verankerungsstruktur3 eine einteilige und damit einfach handhabbare Einheit. Die ist vor allem dann von Vorteil, wenn die Verankerungsstruktur3 erst nach ihrer Herstellung mit der unteren Metallisierungsschicht21 eines Substrates2 verbunden wird. Bei der in den10 und11 gezeigten Verankerungsstruktur3 weisen die länglichen Säulen31 quadratische Querschnitte auf. Wie beispielhaft gezeigt können die Säulen31 in Reihen und/oder in Spalten angeordnet sein, wobei die benachbarte Reihen und/oder benachbarte Spal ten gegeneinander versetzt sein können. Außerdem können die Stege32 als gerade Stege ausgebildet sein. - Bei einer anderen, in
12 sowie anhand eines vergrößerten Ausschnitts in13 gezeigten Ausgestaltung können die Säulen31 beispielsweise auch rechteckige Querschnittsflächen aufweisen. Wie anhand von diesem Beispiel ersichtlich ist, können die Stege32 jeweils auch zwei oder mehr gerade Abschnitte aufweisen, die in einem Winkel ungleich 0° und ungleich 180° zueinander parallel zur Unterseite20b des Isolationsträgers20 verlaufen. - Gemäß einer weiteren, in
14 gezeigten Ausgestaltung können die Säulen31 zylindrisch geformt sein und kreisförmige Querschnittsflächen aufweisen. Die Verankerungsstruktur3 kann dabei Unterstrukturen aufweisen, in denen Säulen31 zusammen mit dazwischen liegenden Stegen32 Bänder bilden. Die Verankerungsstruktur3 entsteht dabei durch die Verbindung mehrerer derartiger Bänder mittels weiterer Stege32 . - Abweichend von den gezeigten Ausgestaltungen können die Säulen
31 auch andere als quadratische, rechteckige oder kreisförmige, beispielsweise sechseckige, ovale oder dreieckige, Querschnittsflächen aufweisen. Grundsätzlich können die Querschnittsflächen jedoch beliebig geformt sein. Außerdem können in einer Verankerungsstruktur3 verschieden geformte Säulen31 in Kombination miteinander eingesetzt werden. -
15 zeigt eine Draufsicht auf die mit einer Verankerungsstruktur3 gemäß4 versehene Unterseite20b eines Substrats2 . Die Säulen31 sind beispielhaft in seitlichen, d. h. in die zur Längsachse der Säulen31 senkrechten Richtungen über die gesamte untere Metallisierungsschicht21 verteilt. Dasselbe gilt auch für die Anordnung gemäß16 , bei der jedoch die Ecken des Substrats2 abgeschrägt sind. Hierdurch können die thermomechanischen Spannungen, die übli cherweise in den Eckbereichen eines Substrates2 auftreten, reduziert werden. - Auch das in
17 gezeigte Substrat2 weist abgeschrägte Ecken auf. Es unterscheidet sich vom den in den10 ,12 ,15 und16 gezeigten Substraten2 unter anderem dadurch, dass sich die Verankerungsstruktur3 nicht über die gesamte untere Hauptfläche der unteren Metallisierung21 erstreckt, sondern nur entlang der seitlichen Außenkante der unteren Metallisierung21 verlaufenden, ringförmigen Randstreifens. Innerhalb des ringförmigen Randstreifens weist das Substrat2 eine ebene Oberfläche auf, die durch den innerhalb des Randstreifens befindlichen Oberflächenabschnitt der unteren Metallisierung21 gebildet ist. -
18 zeigt ebenfalls eine Draufsicht auf die untere Metallisierung21 eines Substrates2 . Die Verankerungsstruktur3 umfasst eine Anzahl von Längsstegen33 , die ebenso mit der unteren Metallisierung21 ausgebildet oder verbunden werden können, wie dies vorangehend für die Säulen31 erläutert wurde. Solche Längsstege33 können beispielsweise parallel entlang des seitlichen Randes der unteren Metallisierung21 verlaufen. Die Längsstege33 können z. B. Längen l33 im Bereich von 300 um bis 2 mm aufweisen, und/oder Höhen (entsprechend den Längen l31) von 200 μm bis 500 μm. Grundsätzlich können Säulen31 auch in Kombination mit derartigen Längsstegen33 vorgesehen werden. -
19 zeigt eine perspektivische Ansicht eines Keramiksubstrats2 , dessen untere Metallisierung21 nach oben gerichtet ist. Auf die untere Metallisierung21 ist eine Verankerungsstruktur3 aufgebracht, bei der die Säulen31 durch Bonddrahtabschnitte gebildet sind. Jeder der Bonddrahtabschnitte31 ist an einem Ende312 an die untere Metallisierung21 gebondet, während das andere Ende311 frei und von der unteren Metallisierung21 beabstandet ist. Bei der Herstellung dieser Struktur wird zunächst das Ende312 des Bond drahtes an die untere Metallisierung21 gebondet und dann mit dem Schneidwerkzeug des Bonders abgeschnitten oder mit dem Schneidwerkzeug des Bonders geritzt und dann abgerissen. Die Bonddrahtabschnitte31 sind beispielhaft innerhalb eines entlang des seitlichen Randes der unteren Metallisierung21 verlaufenden Randstreifens angeordnet, wie er bereits anhand von17 erläutert wurde.20 zeigt vergrößert einen Vertikalschnitt durch zwei benachbarte solcher Säulen31 . Diese weisen eine Höhe h31 auf, die als Länge l31 der Säule31 im Sinne der anhand der2 ,4 ,5 ,6 erläuterten Länge l31 angesehen wird. Als Breite b31 wird der Durchmesser des Bonddrahtes außerhalb der Bondstellen angesehen. - Gemäß einer alternativen, in
21 gezeigten Ausgestaltung kann derselbe Bonddrahtabschnitt31 auch an zwei benachbarten, in einem Abstand d31 voneinander beabstandeten Stellen. auf die untere Metallisierung21 gebondet sein. Hierbei kann der Mittenabstand d31 zweier benachbarter Bondstellen, an denen ein Bonddrahtabschnitt31 auf die untere Metallisierungsschicht21 gebondet ist, kleiner sein als die Höhe h31 einer zwischen diesen Stellen ausgebildeten Schleife dieses Bonddrahtabschnittes. Weiterhin kann der Bonddrahtabschnitt31 außerhalb von Bondstellen einen Durchmesser von beispielsweise 100 μm bis 1 mm aufweisen. - Bei den bisher erläuterten Beispielen war jede Verankerungsstruktur
3 genau einem Substrat2 zugeordnet. Davon abweichend zeigt22 beispielhaft eine perspektivische Ansicht eines Trägers1 , auf dem zwischen mehreren voneinander beabstandeten Substraten2 einerseits und dem Träger1 andererseits eine allen Substraten2 gemeinsame Verankerungsstruktur3 vorgesehen ist. Eine solche Verankerungsstruktur3 kann beispielsweise netzartig mit Säulen31 und Stegen32 aufgebaut sein, wie z. B. die in den10 ,11 ,12 ,13 ,14 gezeigten Netze, oder wie z. B. ein gewobenes Netz. Ebenso können die unteren Metallisierungen21 der Substrate2 durch Abschnitte einer durchgehenden Metallfolie gebildet sein, die zunächst auf einer ihrer Hauptflächen, beispielsweise durch Prägen, mit einer Verankerungsstruktur3 versehen wurde, und mit deren anderer Hauptfläche dann die optional bereits mit ihren oberen Metallisierungen22 versehenen und mit einem oder mehreren Halbleiterchips bestückten Isolationsträger20 verbunden werden. Bevorzugt wird in diesem Beispiel das anhand von7 erläuterte Verfahren angewendet, wobei das Lot zwischen der Verankerungsstruktur3 und dem Träger1 positioniert wird und beim Lötprozess von unten in die Hohlräume fließt und dabei – sofern die Verankerungsstruktur3 nicht bereits mit der unteren Metallisierung21 verbunden oder einstückig mit dieser ausgebildet ist – bis in den Spalt zwischen der unteren Metallisierung und der Verankerungsstruktur3 gelangen, so dass in dem Spalt wie bereits erläutert eine. hochfeste Legierung entsteht. - Unabhängig von der Ausgestaltung der Verankerungsstruktur
3 kann diese eine Höhe h3 von beispielsweise mehr als 100 μm, z. B. im Bereich von 300 μm bis 5 mm, aufweisen. - Weiterhin kann eine Verankerungsstruktur
3 , unabhängig von ihrer Ausgestaltung, z. B. aus Kupfer gebildet sein. Optional kann eine Verankerungsstruktur3 eine Beschichtung aus Ag, Ni/Au, Ni/Pd, Ni/Pd/Au aufweisen. Die Dicke einer solchen Beschichtung kann z. B. 2 μm bis 10 μm betragen. - Als Lot
4 zur Herstellung der Verbindung zwischen einem Träger1 und einem Substrat2 eignen sich z. B. alle Lote mit einem signifikanten Zinnanteil. Beispielhaft seien folgende Lote genannt: SnSb5; SnAg3,5; SnAg3,5Cu0,5; SnAg3,5Cu0,7; SnAg20, J-, K-, oder L-Legierungen, oder allgemein SnxAgy, SnxAgyCuz, SnxCuy. - Wie aus
22 ersichtlich ist, kann sich die Verankerungsstruktur3 auch umlaufend über die seitliche Begrenzung des Substrates2 bzw. über die der Kontaktfläche1t des Trägers1 zugewandte Unterseite der unteren Metallisierung21 hinaus erstrecken. Diese Maßnahme ist optional auch für Verankerungsstrukturen3 möglich, auf denen jeweils nur genau ein Substrat angeordnet ist. Durch dieses seitlich umlaufende Überragen der Substrat- bzw. Metallisierungsbegrenzungen sind die mechanischen Spannungen an Rändern und Ecken der Substrate2 zusätzlich optimierbar. -
23 zeigt eine Weiterentwicklung der vorgenannten Verbindungstechnik, wobei der Träger1 Vertiefungen11 aufweist, welche mit den freien Enden311 der Säulen31 korrespondieren und in die die freien Enden311 hinein greifen, wo sie mit dem Träger1 verlötet sind. Die Vertiefungen11 können eine Tiefe t11 von beispielsweise 200 μm bis 3 mm aufweisen, und/oder eine Breite b11, die um wenigstens 0,1 μm größer ist als die Breite bzw. der Durchmesser b31 der Säulen31 . Die Säulen31 können wie vorangehend erläutert mittels Verbindungsstegen32 , die eine Länge l32 aufweisen und sich zwischen den Seitenwänden zweier benachbarter Säulen31 erstrecken, verbunden sein. - Die
24 zeigt eine perspektivische Ansicht eines Abschnitts eines mit einer Verankerungsstruktur3 versehenen Substrats2 , bei dem zwei benachbarte Säulen31 mit quadratischem Querschnitt mittels eines Steges32 verbunden sind. In dieser Ansicht ist deutlich zu erkennen, dass die Stege32 zwischen den Seitenwänden313 zweier benachbarter Säulen31 verlaufen. Durch gestrichelte Linien wird angedeutet, dass von einer Säule31 auch zwei oder mehr Verbindungsstege32 ausgehen bzw. dort enden können. Ebenso ist es möglich, dass eine Säule31 nicht mit Verbindungsstegen32 versehen ist und nur an ihrem dem freien Ende311 abgewandten Ende312 fixiert ist. -
25 zeigt eine Anordnung entsprechend der Anordnung gemäß24 mit dem Unterschied, dass die Säulen31 anstelle eines quadratischen Querschnitts einen kreisförmigen Querschnitt aufweisen. - Bei den in den
24 und25 gezeigten Verankerungsstrukturen3 sind die Verbindungsstege3 bündig mit den dem Substrat2 zugewandten Enden312 der Säulen31 angeordnet. Abweichend davon können die Verbindungsstege32 jedoch auch sowohl von den dem Substrat2 abgewandten Enden311 als auch von den dem Substrat2 zugewandten Enden312 der Säulen31 beabstandet sein, was in27 beispielhaft anhand von Säulen31 mit rechteckigem Querschnitt veranschaulicht ist. Ebenso können die Verbindungsstege32 auch bündig mit den dem Substrat3 abgewandten Enden311 der Säulen31 angeordnet sein, was in28 beispielhaft anhand von Säulen31 mit rechteckigem Querschnitt veranschaulicht ist. -
28 zeigt eine vertikale Querschnittsansicht eines Leistungshalbleitermoduls100 , welches wie vorangehend beschrieben ein Substrat2 aufweist, dessen untere Metallisierung21 mittels einer Verankerungsstruktur3 mit einem Träger1 unter Verwendung eines Lotes4 verlötet ist. Das Modul100 umfasst ein Gehäuse6 mit einem umlaufenden, elektrisch isolierenden Gehäuserahmen61 , sowie einem Gehäusedeckel62 . Der Träger1 ist als metallische Bodenplatte ausgebildet und stellt die untere Gehäusewand des Moduls100 dar. Die Bodenplatte1 kann beispielsweise eine Dicke von 0,1 mm bis 20 mm aufweisen. - Auf der oberen Metallisierung
22 des Substrats2 sind mehrere Leistungshalbleiterchips8 angeordnet und mittels einer Verbindungsschicht81 , beispielsweise eines Lotes, eines elektrisch leitenden Klebers oder einer Silberdrucksinterverbindung, mit dieser verbunden. Die Leistungshalbleiterchips können beispielsweise ein steuerbarer Leistungshalbleiter sein wie etwa zum Beispiel MOSFETs, IGBTs, Thyristoren, JFETs oder Leistungsdioden. Die Leistungshalbleiterchips8 sind Halbleiterchips mit hohen Nennströmen und/oder hohen Nennspannungen. Beispielsweise können die Nennströme größer als 50 A oder größer als 75 A sein, die Nennspannungen größer als zum Beispiel 400 V. Zudem können die Leistungshalbleiterchips Grund flächen von beispielsweise mehr als 5,5 mm × 5,5 mm oder mehr als 7 mm × 7 mm aufweisen. - Oberseitig erfolgt die elektrische Verschaltung der Leistungshalbleiterchips
8 mit Abschnitten der oberen Metallisierung22 mittels Bonddrähten82 . Anstelle von Bonddrähten82 können auch beispielsweise Metallclips vorgesehen sein, mit der Chipoberseite und/oder der oberen Metallisierung22 durch Löten, elektrisch leitendes Kleben oder Silberdrucksintern elektrisch leitend verbunden sind. - Um das Leistungshalbleitermodul
100 extern zum Beispiel an eine Stromversorgung, eine Last, eine Steuereinheit usw. anzuschließen, sind Anschlüsse91 ,92 ,93 ,94 vorgesehen. Die Anschlüsse91 ,92 können zum Beispiel als Stromversorgungsanschlüsse ausgebildet sein und elektrisch und/oder mechanisch mit Abschnitten221 ,222 ,223 ,224 ,225 ,226 der oberen Metallisierung22 verbunden sein. Stromversorgungsanschlüsse können auch im Rahmen des Gehäuses positioniert und mit Bondrähten mit der oberen Substratmetallisierung22 verbunden sein. Die Anschlüsse93 ,94 können zum Beispiel Steueranschlüsse für einen oder mehrere der Leistungshalbleiterchips8 , oder Ausgangsanschlüsse, an denen Signale ausgegeben werden können, die Informationen betreffend den Status des Moduls100 bereitstellen. - Über den Leistungshalbleiterchips
8 ist eine optionale gedruckte Leiterplatte (PCB)95 zum Verschalten interner Treiberanschlüsse vorgesehen. Die gedruckte Leiterplatte95 kann auch mit Steuerelektronik zum Ansteuern der steuerbaren der Leistungshalbleiterchips8 ausgestattet sein. Leistungshalbleitermodule, die eine Steuerelektronik enthalten, werden auch als intelligente Leistungsmodule (IPM – Intelligent Power Modules) bezeichnet. - Zur Erhöhung der Isolationsfestigkeit ist der untere Teil des Leistungshalbleitermoduls
1 ist mit einer optionalen Weich vergussmasse51 , zum Beispiel einem Silikongel, vergossen. Die Weichvergussmasse51 kann sich in der vertikalen Richtung v von dem Substrat2 mindestens über die Leistungshalbleiterchips8 oder die Bonddrähte82 hinaus, beispielsweise bis zu der gedruckten Leiterplatte95 , erstrecken. Über der Weichvergussmasse51 ist eine optionale Hartvergussmasse52 , zum Beispiel aus einem Epoxidharz, angeordnet, um die Anschlüsse91 ,92 ,93 ,94 und die gedruckte Leiterplatte95 elektrisch zu isolieren und mechanisch zu stabilisieren. - Wie in
28 gezeigt ist, kann sich die Verankerungsstruktur3 über die gesamte untere Metallisierung21 des Substrates2 erstrecken. Grundsätzlich kommt jedoch für die Geometrie der Verankerungsstruktur3 jede beliebige andere Anordnung, beispielsweise eine der anhand der10 ,12 ,15 ,16 ,17 ,18 ,19 Anordnungen, in Betracht. - Bei der Herstellung des Leistungshalbleitermoduls
100 können die Leistungshalbleiterchips8 fest mit der oberen Metallisierungsschicht22 verbunden werden, bevor die Metalloberfläche1t mit der unteren Metallisierungsschicht21 und mit der Verankerungsstruktur3 verlötet wird. Der durch das Verlöten der Metalloberfläche1t mit der unteren Metallisierungsschicht21 und mit der Verankerungsstruktur3 gebildete Verbund kann dann mit den elektrischen Anschlüssen91 ,92 ,93 ,94 versehen und die elektrische Funktionsfähigkeit der dadurch gebildeten Schaltgruppe getestet werden. Nach erfolgreicher Testung kann die Schaltgruppe in den Rahmen61 oder in das gesamte Modulgehäuse6 eingesetzt und mit den Vergussmassen51 und52 vergossen werden. Vorteilhaft ist es, wenn dies Schaltgruppe vor dem Einsetzen in den Gehäuserahmen61 oder das Modulgehäuse6 mit elektrischen Anschlusskontakten versehen und die elektrische Funktionsfähigkeit der dadurch gebildeten Schaltgruppe getestet wird. Hierdurch kann eine schadhafte Schaltgruppe durch eine funktionierende Schaltgruppe ersetzt werden, bevor sie in dem Gehäuse6 verbaut wird. Weiterhin ist es vorteilhaft, wenn die Schaltgruppe nach ihrer Herstellung keinen Temperaturen von mehr als 400°C ausgesetzt wird. - Ein weiteres Beispiel für eine mögliche Anordnung der Verankerungsstruktur
3 bei einem Leistungshalbleitermodul100 zeigt29 . Bei diesem Modul100 ist die Verankerungsstruktur nur lokal unterhalb der Leistungshalbleiterchips8 angeordnet, d. h. unterhalb der Stellen, an denen die höchsten Temperaturen auftreten. Dies ist dann von Vorteil, wenn die Leistungshalbleiterchips8 einen größeren Abstand von den Substraträndern haben, wo beim Betrieb der Anordnung Temperaturwechsel mit geringeren Temperaturhüben stattfinden als im Bereich der Leistungshalbleiterchips8 . Außerdem ist diese Struktur von Vorteil, wenn der Träger1 aus einem MMC-Material wie z. B. AlSiC besteht. Dann können die thermischen Ausdehnungskoeffizienten des Trägers1 und des Isolationsträgers20 annähernd aneinander angepasst sein, während sich der thermische Ausdehnungskoeffizient des Lotes4 deutlich von diesen Ausdehnungskoeffizienten unterscheidet, was ohne Verankerungsstruktur3 zu einer signifikant höheren Ermüdung des Lotes führen würde als mit der vorgesehenen Verankerungsstruktur3 .
Claims (47)
- Verfahren zur Herstellung einer Schaltungsträgeranordnung mit folgenden Schritten: – Bereitstellen eines eine Metalloberfläche (
1t ) aufweisenden Trägers (1 ); – Bereitstellen eines Substrates (2 ), das einen Isolationsträger (20 ) umfasst, der eine mit einer unteren Metallisierungsschicht (21 ) versehene Unterseite (20b ) aufweist; – Bereitstellen einer Verankerungsstruktur (3 ), die eine Vielzahl länglicher Säulen (31 ) umfasst, die auf ihrer dem Isolationsträger (20 ) abgewandten Seite jeweils ein erstes Ende (311 ) aufweisen, wobei wenigstens eine Teilmenge dieser länglichen Säulen (31 ) über die gesamte Verankerungsstruktur (3 ) verteilt ist, und wobei für jede der Säulen (31 ) der Teilmenge gilt, dass von deren Seitenwänden (313 ) jeweils kein oder höchstens drei längliche Verbindungsstege (32 ) ausgehen, die sich jeweils zu einer Seitenwand (313 ) einer anderen länglichen Säule (31 ) erstrecken und dort mit dieser verbunden sind; – Positionieren der Verankerungsstruktur (3 ) zwischen dem Isolationsträger (20 ) und der Metalloberfläche (1t ); – nachfolgendes Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) und der Verankerungsstruktur (3 ) mittels eines Lotes (4 ), wobei sämtliche Freiräume (5 ) zwischen der Metalloberfläche (1t ) und der unteren Metallisierungsschicht (21 ) mit dem Lot (4 ) verfüllt werden. - Verfahren nach Anspruch 1, bei dem jeder der Verbindungsstege (
32 ) eine kleinste Breite (b32) aufweist, die kleiner ist als die kleinste Breite (b31), die jede mit dem betreffenden Verbindungssteg (32 ) verbundene Säule (31 ) im Höhenbereich des Verbindungsstegs (32 ) aufweist. - Verfahren nach Anspruch 1 oder 2, bei dem die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) als von der unteren Metallisierungsschicht (21 ) unabhängiges Element ausgebildet ist. - Verfahren nach Anspruch 3, bei dem die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) mit der unteren Metallisierungsschicht (21 ) verbunden wird. - Verfahren nach Anspruch 4, bei dem die Verbindung zwischen der Verankerungsstruktur (
3 ) und der unteren Metallisierungsschicht (21 ) durch Löten bei einer Temperatur von maximal 400°C erzeugt wird, und/oder durch Herstellen einer Lotschicht (4 ), die überwiegend aus wenigstens einer intermetallischen Phase besteht, wobei die Lotschicht (4 ) Abschnitte aufweist, die sich durchgehend zwischen der Verankerungsstruktur (3 ) und der unteren Metallisierungsschicht (21 ) erstrecken und die vollständig aus wenigstens einer intermetallischen Phase bestehen. - Verfahren nach einem der Ansprüche 3 bis 5, bei dem die Verankerungsstruktur (
3 ) durch das Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) mit der unteren Metallisierungsschicht (21 ) unter Ausbildung intermetallischer Phasen verbunden wird. - Verfahren nach einem der Ansprüche 3 bis 5, bei dem die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) als ha ches Netz oder als perforierte Folie oder als geprägte Folie oder als gestanzte Folie ausgebildet ist. - Verfahren nach einem der vorangehenden Ansprüche, wobei für jede der Säulen (
31 ) der Teilmenge gilt, dass von deren Seitenwänden (313 ) jeweils: – kein oder höchstens zwei längliche Verbindungsstege (32 ) ausgehen; oder – kein oder höchstens ein länglicher Verbindungssteg (32 ) ausgehen; oder – kein länglicher Verbindungssteg (32 ) ausgeht. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) eine Vielzahl von Bonddrahtabschnitten umfasst, die jeweils an wenigstens zwei Bondstellen auf die untere Metallisierungsschicht (21 ) gebondet sind, wobei der Bonddrahtabschnitt jeweils zwischen zwei benachbarten Bondstellen eine Schleife ausbildet. - Verfahren nach Anspruch 9, bei der Mittenabstand (d31) zwischen den zwei benachbarten Bondstellen kleiner ist als die Höhe (h31) der zwischen diesen Bondstellen ausgebildeten Schleife.
- Verfahren nach einem der Ansprüche 9 oder 10, bei dem die Bonddrahtabschnitte (
31 ) außerhalb von Bondstellen einen Durchmesser von 100 um bis 1 mm aufweisen. - Verfahren nach Anspruch 1 oder 2, bei dem die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) einstückig mit der unteren Metallisierungsschicht (21 ) ausgebildet ist und aus demselben Material besteht. - Verfahren nach Anspruch 12, bei dem die Verankerungsstruktur (
3 ) dadurch hergestellt wird, dass die untere Metallisierungsschicht (21 ), bevor oder nachdem diese mit dem Isolationsträger (20 ) verbunden wird, als Metallfolie mit einer vorgegebenen Foliendicke bereitgestellt wird, und dass die Säulen (31 ) durch strukturiertes Ätzen der Metallfolie bis zu einer vorgegebenen Ätztiefe hergestellt werden, wobei die vorgegebene Ätztiefe kleiner ist als die vorgegebene Foliendicke. - Verfahren nach Anspruch 13, bei dem die vorgegebene Foliendicke 400 μm bis 1 mm beträgt.
- Verfahren nach Anspruch 13 oder 14, bei dem die vorgegebene Ätztiefe 200 μm bis 700 μm beträgt.
- Verfahren nach einem der Ansprüche 12 bis 15, bei dem – die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) eine Vielzahl länglicher Säulen (31 ) umfasst, bei denen das erste Ende (311 ), abgesehen von eventuellen Verbindungsstegen (32 ), als freies Ende (311 ) ausgebildet ist; – die untere Metallisierungsschicht (21 ) einen Abschnitt aufweist, der als flache, ununterbrochene Schicht (211 ) ausgebildet ist, und der einstückig mit den länglichen Säulen (31 ) ausgebildet ist und diese an ihren den ersten Enden (311 ) abgewandten zweiten Enden (312 ) miteinander verbindet. - Verfahren nach einem der vorangehenden Ansprüche, bei dem sich die länglichen Säulen (
31 ) jeweils in einer Längsachse (v) erstrecken, die nach dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) senkrecht zur Unterseite (20b ) des Isolationsträgers (20 ) verläuft. - Verfahren nach einem der vorangehenden Ansprüche, bei dem sich die länglichen Säulen (
31 ) nach dem Positionieren der Verankerungsstruktur (3 ) zwischen dem Isolationsträger (20 ) und der Metalloberfläche (1t ) zu der Metalloberfläche (1t ) hin verjüngen. - Verfahren nach einem der Ansprüche 1 bis 17, bei dem die länglichen Säulen (
31 ) über ihre gesamte Länge eine konstante Breite (b31) aufweisen. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) einen oder mehrere Längsstege (33 ) umfasst, die – parallel zur Unterseite (20b ) des Isolationsträgers (20 ) verlaufen; – bezogen auf die dem Isolationsträger (20 ) abgewandte Seite der unteren Metallisierungsschicht (21 ) eine Höhe im Bereich von 200 μm bis 500 μm aufweisen; und – eine Länge (l33) von 300 μm bis 2 mm aufweisen. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) in einer zur Unterseite (20b ) des Isolationsträgers (20 ) parallelen Schnittebene (E-E') eine Gesamtquerschnittsfläche aufweist, die wenigstens 10% der Fläche der mit dem Isolationsträger (20 ) verbundenen Oberseite der unteren Metallisierung (21 ) beträgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) in einer zur Unterseite (20b ) des Isolationsträgers (20 ) parallelen Schnittebene (E-E') eine Gesamtquerschnittsfläche aufweist, die höchstens 70% der Fläche der mit dem Isolationsträger (20 ) verbundenen Oberseite der unteren Metallisierung (21 ) beträgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem der Abstand zwischen den Säulen (
31 ) und ggf. den Verbindungsstegen (32 ) so dimensioniert ist, dass das Lot (4 ) während des Verlötens der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) durch Kapillarkräfte in Zwischenräume (5 ) eindringt, die in der Verankerungsstruktur (3 ) zwischen den Säulen (31 ) und gegebenenfalls den Verbindungsstegen (32 ) ausgebildet sind, und diese Zwischenräume (5 ) verfüllt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Verlöten der Metalloberfläche (
1t ) mit der unteren Metallisierungsschicht (21 ) in einem Löttemperaturbereich von 240°C bis 400°C erfolgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Verlöten der Metalloberfläche (
1t ) mit der unteren Metallisierungsschicht (21 ) in einem Löttemperaturbereich von wenigstens 330°C erfolgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem als Lot (
4 ) zum Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) ein vorgeformtes Lotplättchen verwendet wird, das vor dem Verlöten zwischen der Verankerungsstruktur (3 ) und der Metalloberfläche (1t ) positioniert wird. - Verfahren nach Anspruch 26, bei das vorgeformte Lotplättchen eine Dicke von 50 μm bis 300 μm aufweist.
- Verfahren nach einem der Ansprüche 1 bis 25, bei dem als Lot zum Verlöten der Metalloberfläche (
1t ) mit der unteren Metallisierungsschicht (21 ) eine Lotpaste verwendet wird. - Verfahren nach Anspruch 28, bei dem eine Lotpaste vor dem Verlöten als Schicht auf die Metalloberfläche (
1t ) aufgebracht wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die durch das Verlöten der Metalloberfläche (
1t ) mit der unteren Metallisierungsschicht (21 ) und der Verankerungsstruktur (3 ) gebildete Lotverbindung (4 ) zumindest teilweise aus einer oder mehreren intermetallischen Phasen besteht. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) aus Kupfer gebildet ist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) eine Beschichtung aus Ag oder Ni/Au oder Ni/Pd oder Ni/Pd/Au aufweist. - Verfahren nach Anspruch 32, bei dem die Beschichtung eine Dicke von 2 μm bis 10 μm aufweist.
- Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) eine Höhe (h3) von mehr als 100 um aufweist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) senkrecht zur Unterseite (20b ) des Isolationsträgers (20 ) eine Höhe (h31) im Bereich von 200 μm bis 5 mm aufweist. - Verfahren nach Anspruch 35, bei dem die Verankerungsstruktur (
3 ) senkrecht zur Unterseite (20b ) des Isolationsträgers (20 ) eine Höhe (h31) im Bereich von 300 μm bis 1 mm aufweist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem der Isolationsträger (
20 ) aus einer elektrisch isolierenden Keramik gebildet ist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) bei einer Temperatur von mehr als 350°C getempert wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die Verankerungsstruktur (
3 ) eine Vielzahl länglicher Säulen (31 ) umfasst, die in zumindest einer zur Unterseite (20b ) des Isolationsträgers (20 ) parallelen Richtung einen vorgegebenen Wiederholabstand (dp) aufweisen, der 500 μm bis 1 mm beträgt. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das der Metalloberfläche (
1t ) zugewandte Ende der Verankerungsstruktur (3 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) und der Verankerungsstruktur (3 ) in eine oder mehrere korrespondierende Vertiefungen (11 ) des Trägers (1 ) eingesetzt wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die ersten Enden (
311 ) der Säulen (31 ) als freie Enden ausgebildet sind, welche vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) und der Verankerungsstruktur (3 ) in korrespondierende Vertiefungen (11 ) des Trägers (1 ) eingesetzt werden. - Verfahren nach einem der vorangehenden Ansprüche, bei dem die korrespondierende Vertiefungen (
11 ) eine Tiefe (t11) von 200 μm bis 3 mm aufweisen. - Verfahren zur Herstellung eines Leistungshalbleiterrnoduls (
100 ) mit folgenden Schritten: – Herstellen einer Schaltungsträgeranordnung gemäß einem der vorangehenden Ansprüche, wobei das Substrat (2 ) eine obere Metallisierungsschicht (22 ) umfasst, die auf der der unteren Metallisierungsschicht (21 ) abgewandten Oberseite (20t ) des Isolationsträgers (20 ) angeordnet ist, und auf der zumindest ein Leistungshalbleiterchip (8 ) angeordnet wird; – Erzeugen eines den zumindest einen Leistungshalbleiterchip (8 ) und das Substrat (2 ) umgebenden Modulgehäuses (6 ), wobei der Träger (1 ) eine Bodenplatte des Leistungshalbleitermoduls (100 ) bildet. - Verfahren nach Anspruch 43, bei dem der zumindest eine Leistungshalbleiterchip (
8 ) vor dem Verlöten der Metalloberfläche (1t ) mit der unteren Metallisierungsschicht (21 ) und mit der Verankerungsstruktur (3 ) fest mit der oberen Metallisierungsschicht (22 ) verbunden wird. - Verfahren nach Anspruch 43 oder 44, bei dem der durch das Verlöten der Metalloberfläche (
1t ) mit der unteren Metallisierungsschicht (21 ) und mit der Verankerungsstruktur (3 ) gebildete Verbund in das Modulgehäuse (6 ) eingesetzt wird. - Verfahren nach Anspruch 45, bei dem der Verbund vor dem Einsetzen in das Modulgehäuse (
6 ) mit elektrischen Anschlusskontakten versehen und die elektrische Funktionsfähigkeit der dadurch gebildeten Schaltgruppe getestet wird. - Verfahren nach Anspruch 46, bei dem die Schaltgruppe nach ihrer Herstellung keinen Temperaturen von mehr als 400°C ausgesetzt wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102009028360A DE102009028360B3 (de) | 2009-08-07 | 2009-08-07 | Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung |
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CN2010102853797A CN101996897B (zh) | 2009-08-07 | 2010-08-06 | 用于制造电路基板组件以及功率电子模块的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102009028360A DE102009028360B3 (de) | 2009-08-07 | 2009-08-07 | Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102009028360B3 true DE102009028360B3 (de) | 2010-12-09 |
Family
ID=43049533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102009028360A Expired - Fee Related DE102009028360B3 (de) | 2009-08-07 | 2009-08-07 | Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung |
Country Status (3)
Country | Link |
---|---|
US (1) | US8298867B2 (de) |
CN (1) | CN101996897B (de) |
DE (1) | DE102009028360B3 (de) |
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US10879148B2 (en) | 2018-09-24 | 2020-12-29 | Infineon Technologies Ag | Power semiconductor module arrangement |
WO2020114671A1 (de) * | 2018-12-06 | 2020-06-11 | Siemens Aktiengesellschaft | Isolierkeramik für elektrische schaltungen und zugehörige anwendungen |
DE102022113641A1 (de) | 2022-05-31 | 2023-11-30 | Rolls-Royce Deutschland Ltd & Co Kg | Leiterplattenanordnung |
Also Published As
Publication number | Publication date |
---|---|
US8298867B2 (en) | 2012-10-30 |
CN101996897B (zh) | 2013-05-08 |
CN101996897A (zh) | 2011-03-30 |
US20110053319A1 (en) | 2011-03-03 |
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|
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