WO2016135184A1 - Leistungselektronik-modul mit einem träger mit palladium-sauerstoffdiffusionsbarrierenschicht und einem durch sintern damit verbundenen halbleiterelement und verfahren zu dessen herstellung - Google Patents
Leistungselektronik-modul mit einem träger mit palladium-sauerstoffdiffusionsbarrierenschicht und einem durch sintern damit verbundenen halbleiterelement und verfahren zu dessen herstellung Download PDFInfo
- Publication number
- WO2016135184A1 WO2016135184A1 PCT/EP2016/053846 EP2016053846W WO2016135184A1 WO 2016135184 A1 WO2016135184 A1 WO 2016135184A1 EP 2016053846 W EP2016053846 W EP 2016053846W WO 2016135184 A1 WO2016135184 A1 WO 2016135184A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- layer
- semiconductor element
- silver
- carrier
- electronics module
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 230000004888 barrier function Effects 0.000 title claims abstract description 57
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 title claims abstract description 49
- 238000005245 sintering Methods 0.000 title claims abstract description 40
- 238000009792 diffusion process Methods 0.000 title claims abstract description 26
- 229910052763 palladium Inorganic materials 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910052760 oxygen Inorganic materials 0.000 title abstract description 10
- 239000001301 oxygen Substances 0.000 title abstract description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 title 1
- 229910052709 silver Inorganic materials 0.000 claims abstract description 77
- 239000004332 silver Substances 0.000 claims abstract description 77
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims abstract description 76
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052802 copper Inorganic materials 0.000 claims abstract description 7
- 239000010949 copper Substances 0.000 claims abstract description 7
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 229910000570 Cupronickel Inorganic materials 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 9
- 230000032683 aging Effects 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 241000409201 Luina Species 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- HBEQXAKJSGXAIQ-UHFFFAOYSA-N oxopalladium Chemical compound [Pd]=O HBEQXAKJSGXAIQ-UHFFFAOYSA-N 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 150000003378 silver Chemical class 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
- H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
- H01L2224/27312—Continuous flow, e.g. using a microsyringe, a pump, a nozzle or extrusion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
- H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
- H01L2224/2732—Screen printing, i.e. using a stencil
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
- H01L2224/2741—Manufacturing methods by blanket deposition of the material of the layer connector in liquid form
- H01L2224/27418—Spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/325—Material
- H01L2224/32501—Material at the bonding interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/325—Material
- H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
- H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83439—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83455—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/83464—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
Definitions
- the invention relates to a power electronics module comprising at least one semiconductor element, in particular a power semiconductor element, and a carrier having at least one functional surface for connection to the semiconductor element. Furthermore, the invention relates to a method for
- Power electronics module should be reliably exposed.
- the connection of semiconductor elements, in particular of power semiconductors to substrates and / or lead frames and / or DCB is increased by means of so-called
- the coating and thus the semiconductor element may detach from the substrate.
- the invention is based on the object, an evolved
- the invention is further based on the object to provide a method for producing such a power electronics module.
- this object is achieved with a view to the power electronics module by the subject matter of claim 1 and with a view to the method for producing a power electronics module by the subject of
- Claim 10 solved.
- the invention is based on the idea to provide a power electronics module, the at least one semiconductor element, in particular a
- Power semiconductor element comprises. Furthermore, this includes
- Power electronics module a carrier with at least one functional surface for indirect connection to the semiconductor element.
- the semiconductor element is formed by means of a layer of a
- Silver sintering paste directly or indirectly connected to the side facing away from the functional surface of the carrier side of the barrier layer.
- the barrier layer or intermediate layer represents a barrier to the oxygen permeation or oxygen diffusion through the silver for the metallization of the carrier.
- Silver sintered layer and thus prevents detachment of the semiconductor element from the carrier.
- the barrier layer of palladium may have a layer thickness of 0.1 ⁇ - 1.0 ⁇ , in particular of 0.3 ⁇ - 0.7 pm, in particular from 0.4 pm - 0.6 pm,
- the barrier layer namely the barrier layer of palladium
- This silver layer can have a layer thickness of 0.1 ⁇ m-5.0 ⁇ m, in particular of 0.5 ⁇ m-2.0 ⁇ m.
- the silver layer is electrodeposited in said layer thicknesses on the palladium barrier layer.
- the barrier layer of palladium is preferably deposited galvanically directly or indirectly on the functional surface of the carrier.
- a nickel layer may be formed between the functional surface of the carrier and the barrier layer.
- the nickel layer may have a layer thickness of 0.025 ⁇ - 3.0 ⁇ , in particular from 0.1 pm - 2.0 pm.
- the carrier of the power electronics module can also be referred to as a substrate. This may be, for example, a so-called leadframe.
- the carrier may be formed, for example, of copper and / or a copper alloy and / or nickel.
- a diffusion layer is formed by pressurization and / or heat application when connecting the semiconductor element to the carrier.
- This is a palladium-silver diffusion layer.
- the semiconductor element of the power electronics module according to the invention is by means of a
- Silver sintering paste applied directly or indirectly on the side facing away from the functional surface of the carrier side of the barrier layer.
- a palladium-silver diffusion layer is formed in the power electronics module.
- the palladium diffuses
- the palladium-silver diffusion layer may have a layer thickness of 5 nm - 300 nm, in particular 10 nm - 200 nm.
- the silver sinter paste is a standard one
- the invention is further based on the idea of a method for
- the power electronics module to be produced comprises at least one semiconductor element, in particular a power semiconductor element, and a carrier having at least one functional surface for connection to the semiconductor element.
- the carrier which can also be referred to as a substrate or leadframe, at least in sections with a
- the carrier or the substrate or the leadframe is made of copper, for example.
- the barrier layer of palladium is applied in particular galvanically at least in sections on the carrier. In a further step, either on the
- the silver sintered paste layer may be applied either to the semiconductor element or to the carrier by a stencil printing method or a spraying method or a dispensing method, for example. If the layer of a silver sintering paste is applied to the semiconductor element, the layer is made of a
- the layer of a silver sintering paste is applied to the support, the layer of a silver sintering paste is applied directly or indirectly to the barrier layer of the support.
- the semiconductor element and the carrier must be positioned relative to each other so that the semiconductor element by means of the layer of silver sintering paste directly or indirectly with the barrier layer of the carrier can be connected. There follows a bonding of the semiconductor element to the carrier by means of the layer of silver sintering paste under application of heat. The joining can also be called joining the
- Semiconductor element can be referred to the carrier.
- the barrier layer of palladium is at least partially coated with a silver layer prior to bonding to the semiconductor element.
- the at least partially coating of the barrier layer with a silver layer is preferably carried out by electrodeposition.
- the functional surface of the support can be coated with a barrier layer of palladium, at least in sections, with a nickel layer before step a), ie before, in particular galvanic, coating of the functional surface of the support with a barrier layer of palladium.
- a nickel layer is above all then applied to the carrier, in particular to the functional surface of the carrier, when the carrier consists of copper or a copper alloy.
- step c) ie during the connection of the semiconductor element to the carrier, a pressurization can be carried out.
- Power electronics module formed a palladium-silver diffusion layer. This is done by the palladium of the barrier layer diffused into the silver layer or in the layer of a silver sintering paste.
- FIG. 1 shows an inventive power electronics module according to a
- Fig. 2 shows an inventive power electronics module with trained
- Fig. 1 the structure of a power electronics module 10 according to the invention is shown.
- the module comprises a semiconductor element 11.
- This semiconductor element 11 may in particular be a power semiconductor element.
- the power electronics module 10 comprises a carrier 12.
- the carrier 12 is, for example, a leadframe which is formed from a copper material.
- the carrier 12 has a functional surface 13, which serves for indirect connection to the semiconductor element 11.
- the layer thickness dl of the nickel layer 14 may, for example, be 0.05 ⁇ m - 3.0 ⁇ m.
- a barrier layer 15 of palladium is formed on the nickel layer 14.
- the barrier layer 15 of palladium is indirectly formed on the functional surface 13 of the carrier 12.
- the barrier layer 15 made of palladium may have a layer thickness d2 of 0.1 ⁇ - 0.5 ⁇ .
- a silver layer 17, in particular galvanically applied is formed at least in sections.
- the silver layer 17 may have a layer thickness d3 of 0.5 ⁇ - 2.0 ⁇ .
- On the side facing away from the functional surface 13 of the carrier 12 and from the barrier layer 15 side 18 of the silver layer 17 is at least partially formed a layer 19 of a silver sintering paste.
- the layer 19 of a silver sintered paste serves to connect the semiconductor element 11 to the carrier 12.
- Fig. 1 the state is shown, in which the semiconductor element 11 is already assembled with the carrier 12.
- Silver sintering paste may be applied either on the side 18 of the silver layer 17 prior to assembly, so that the semiconductor element 11 is attached with the side 12 facing the carrier 12 to the layer 19 of silver sintering paste.
- Silver sintering paste is first applied to the side 20 of the semiconductor element 11. Subsequently, the joining of the provided with a silver sintering paste semiconductor element 11 follows indirectly with the carrier 12th
- the layer 19 is made of a
- Silver sintering paste indirectly connected to the side facing away from the functional surface 13 of the carrier 12 side 16 of the barrier layer 15.
- a sintering process is performed. This is accompanied by a pressurization and / or heat application. That is, while on the semiconductor element 11 and on the carrier 12 or on the located between the substrate 12 and the semiconductor element 11 layers 14, 15, 17 and 19, at least slight pressure for adhering the
- Semiconductor element 11 is applied to the underlying layers, takes place at the same time a heat application.
- the palladium of the barrier layer 15 diffuses into the silver of the silver layer 17, so that a palladium-silver diffusion layer 21 is formed.
- This palladium-silver diffusion layer 21 forms a barrier to oxygen permeation or oxygen diffusion through the
- the layer thickness d4 of the palladium-silver diffusion layer 21 may be 5 nm-300 nm, in particular 10 nm-200 nm.
- Tests have shown, for example, that the silver layer 17 or the layer of silver sintering paste 19 is not detached from the barrier layer 15 even after a temperature of 245 ° C. for 690 hours.
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
Die Erfindung betrifft ein Leistungselektronik-Modul (10), umfassend mindestens ein Halbleiterelement (11), insbesondere ein Leistungshalbleiterelement, und einen Träger (12) mit wenigstens einer Funktionsfläche (13) zur indirekten Verbindung mit dem Halbleiterelement (11). Erfindungsgemäß ist auf der Funktionsfläche (13) des Trägers (12) direkt oder indirekt zumindest abschnittsweise eine Barriereschicht (15) aus Palladium ausgebildet, wobei das Halbleiterelement (11) mittels einer Schicht (19) aus einer Silbersinterpaste direkt oder indirekt mit der von der Funktionsfläche (13) des Trägers (12) abgewandten Seite (16) der Barriereschicht (15) verbunden ist. Auf der Barriereschicht (15) kann eine Silberschicht (17) ausgebildet sein und zwischen der Funktionsfläche des Trägers (12) und der Barriereschicht (15) kann eine Nickelschicht (14) ausgebildet sein. Während des Verbindens bzw. Fügens des Halbleiterelements (11) mit dem Träger (12) wird aufgrund Druckbeaufschlagung und/oder Wärmebeaufschlagung in dem Leistungselektronik-Modul durch Diffusion des Palladiums der Barriereschicht (15) in die Silberschicht (17) bzw. in die Schicht (19) aus einer Silbersinterpaste eine Palladium-Silber-Diffusionsschicht (21) ausgebildet, die eine Barriere für Sauerstoff-Permeation bzw. Sauerstoff-Diffusion durch die Silbersinterpastenschicht (19) und die Silberschicht (17) zum Metall (z.B. Kupfer) des Trägers (12) bildet. Infolgedessen nimmt die Haftung der Silbersinterpaste bzw. Silbersinterschicht (19) auf dem Träger während der Alterung des Leistungselektronik-Moduls (10) nicht ab und werden ein Ablösen der Silbersinterpaste bzw. Silbersinterschicht (19) und damit auch ein Ablösen des Halbleiterelements (11) von dem Träger (12) verhindert.
Description
LEISTUNGSELEKTRONIK-MODUL MIT EINEM TRÄGER MIT
PALLADIUM-SAUERSTOFFDIFFUSIONSBARRIERENSCHICHT UND EINEM DURCH SINTERN DAMIT VERBUNDENEN HALBLEITERELEMENT UND VERFAHREN ZU DESSEN HERSTELLUNG
Beschreibung
Die Erfindung bezieht sich auf ein Leistungselektronik-Modul, umfassend mindestens ein Halbleiterelement, insbesondere ein Leistungshalbleiterelement, und einen Träger mit wenigstens einer Funktionsfläche zur Verbindung mit dem Halbleiterelement. Des Weiteren betrifft die Erfindung ein Verfahren zur
Herstellung eines derartigen Leistungselektronik-Moduls.
In der Leistungselektronik nehmen die Anforderungen an entsprechende
Leistungselektronik-Module stetig zu. Dies betrifft u.a. die
Dauergebrauchstemperaturen bzw. Peak-Temperaturen, denen ein
Leistungselektronik-Modul zuverlässig ausgesetzt werden sollte. Die Verbindung von Halbleiterelementen, insbesondere von Leistungshalbleitern zu Substraten und/oder Leadframes und/oder DCB wird vermehrt mit Hilfe sogenannter
Silbersinterpasten vorgenommen. Bei erhöhten Temperaturen, die beispielsweise über 200°C liegen, ist die Permeabilität derartiger Silberschichten für Sauerstoff derart hoch, dass es zu einer Oxidation der Basismetallisierung der Substrate kommen kann. Substrate sind meist aus Kupfer hergestellt.
Als Folge einer Oxidation der Basismetallisierung kann sich die Beschichtung und somit das Halbleiterelement vom Substrat ablösen.
Der Erfindung liegt die Aufgabe zu Grunde, ein weiterentwickeltes
Leistungselektronik-Modul anzugeben, bei dem es nicht zu derart ungewünschten Ablösungen von Beschichtungen und/oder Halbleiterelementen kommen kann. Der Erfindung liegt ferner die Aufgabe zu Grunde, ein Verfahren zur Herstellung eines derartigen Leistungselektronik-Moduls anzugeben.
Erfindungsgemäß wird diese Aufgabe mit Blick auf das Leistungselektronik-Modul durch den Gegenstand des Anspruches 1 und mit Blick auf das Verfahren zur Herstellung eines Leistungselektronik-Moduls durch den Gegenstand des
Anspruches 10 gelöst.
Die Erfindung beruht auf dem Gedanken, ein Leistungselektronik-Modul anzugeben, das mindestens ein Halbleiterelement, insbesondere ein
Leistungshalbleiterelement, umfasst. Des Weiteren umfasst das
Leistungselektronik-Modul einen Träger mit wenigstens einer Funktionsfläche zur indirekten Verbindung mit dem Halbleiterelement.
Erfindungsgemäß ist auf der Funktionsfläche des Trägers zumindest
abschnittsweise direkt oder indirekt eine Barriereschicht aus Palladium
ausgebildet. Das Halbleiterelement ist mittels einer Schicht aus einer
Silbersinterpaste direkt oder indirekt mit der von der Funktionsfläche des Trägers abgewandten Seite der Barriereschicht verbunden.
Aufgrund der Ausbildung einer Barriereschicht bzw. Zwischenschicht aus
Palladium wird eine Barriere für die Sauerstoffdiffusion für das Silber gebildet. Somit wird die Oxidation des darunterliegenden Materials des Trägers verhindert. Die Barriereschicht bzw. Zwischenschicht stellt eine Barriere für die Sauerstoff- Permeation bzw. Sauerstoff-Diffusion durch das Silber zur Metallisierung des Trägers dar. Infolgedessen nimmt die Haftung der Silbersinterpaste bzw.
Silbersinterschicht auf dem Träger während der Alterung des Leistungselektronik- Moduls nicht ab. Somit werden ein Ablösen der Silbersinterpaste bzw.
Silbersinterschicht und damit auch ein Ablösen des Halbleiterelements von dem Träger verhindert.
Die Barriereschicht aus Palladium kann eine Schichtdicke von 0,1 μιτι - 1,0 μιτι, insbesondere von 0,3 μιτι - 0,7 pm, insbesondere von 0,4 pm - 0,6 pm,
aufweisen.
In einer Ausführungsform der Erfindung kann zwischen der Barriereschicht, nämlich der Barriereschicht aus Palladium, und der Schicht aus einer
Silbersinterpaste zumindest abschnittsweise eine, insbesondere galvanisch aufgetragene, Silberschicht ausgebildet sein.
Diese Silberschicht kann eine Schichtdicke von 0,1 pm - 5,0 pm, insbesondere von 0,5 pm - 2,0 pm, aufweisen. Vorzugsweise ist die Silberschicht in den genannten Schichtdicken auf der Barriereschicht aus Palladium galvanisch abgeschieden. Auch die Barriereschicht aus Palladium wird vorzugsweise galvanisch direkt oder indirekt auf der Funktionsfläche des Trägers abgeschieden.
Zwischen der Funktionsfläche des Trägers und der Barriereschicht kann des Weiteren zumindest abschnittsweise eine Nickelschicht ausgebildet sein. Die Nickelschicht kann eine Schichtdicke von 0,025 μιτι - 3,0 μιτι, insbesondere von 0,1 pm - 2,0 pm, aufweisen.
Der Träger des Leistungselektronik-Moduls kann auch als Substrat bezeichnet werden. Dabei kann es sich beispielsweise um einen sogenannten Leadframe handeln.
Der Träger kann beispielsweise aus Kupfer und/oder eine Kupfer-Legierung und/oder aus Nickel gebildet sein.
In einer besonders bevorzugten Ausführungsform der Erfindung wird durch Druckbeaufschlagung und/oder Wärmebeaufschlagung beim Verbinden des Halbleiterelements mit dem Träger eine Diffusionsschicht gebildet. Dabei handelt es sich um eine Palladium-Silber-Diffusionsschicht. Das Halbleiterelement des erfindungsgemäßen Leistungselektronik-Moduls wird mittels einer
Silbersinterpaste direkt oder indirekt auf die von der Funktionsfläche des Trägers abgewandte Seite der Barriereschicht aufgebracht. Das Aufbringen bzw.
Verbinden des Halbleiterelements mit dem Träger erfolgt im Rahmen eines Sinter- Prozesses. Aufgrund der Druckbeaufschlagung und/oder Wärmebeaufschlagung im Sinter-Prozess wird im Leistungselektronik-Modul eine Palladium-Silber- Diffusionsschicht gebildet. Insbesondere diffundiert das Palladium der
Barriereschicht in die Silberschicht und/oder in die Schicht aus einer
Silbersinterpaste.
Die Palladium-Silber-Diffusionsschicht kann eine Schichtdicke von 5 nm - 300 nm, insbesondere von 10 nm - 200 nm, aufweisen.
Bei der Silbersinterpaste handelt es sich um eine standardmäßige
Silbersinterpaste.
Die Erfindung beruht des Weiteren auf dem Gedanken, ein Verfahren zur
Herstellung eines Leistungselektronik-Moduls, insbesondere zur Herstellung eines erfindungsgemäßen Leistungselektronik-Moduls, anzugeben. Das herzustellende Leistungselektronik-Modul umfasst mindestens ein Halbleiterelement,
insbesondere ein Leistungshalbleiterelement, und einen Träger mit wenigstens einer Funktionsfläche zur Verbindung mit dem Halbleiterelement.
Das Verfahren ist erfindungsgemäß durch folgende Verfahrensschritte
gekennzeichnet: a) zumindest abschnittsweises direktes oder indirektes, insbesondere
galvanisches, Beschichten der Funktionsfläche des Trägers mit einer Barriereschicht aus Palladium; b) zumindest abschnittsweises Aufbringen einer Schicht aus einer
Silbersinterpaste auf eine Seite des Halbleiterelements oder direkt auf die Barriereschicht des Trägers oder indirekt auf die Barriereschicht des Trägers; c) Verbinden des Halbleiterelements mit dem Träger mittels der Schicht aus Silbersinterpaste durch Wärmebeaufschlagung.
In einem ersten Schritt wird demnach der Träger, der auch als Substrat bzw. Leadframe bezeichnet werden kann, zumindest abschnittsweise mit einer
Barriereschicht aus Palladium beschichtet. Der Träger bzw. das Substrat oder der Leadframe ist beispielsweise aus Kupfer hergestellt. Die Barriereschicht aus Palladium wird insbesondere galvanisch zumindest abschnittsweise auf den Träger aufgebracht. In einem weiteren Schritt wird entweder auf das
Halbleiterelement oder auf den Träger zumindest abschnittsweise eine Schicht aus Silbersinterpaste aufgebracht. Die Schicht aus einer Silbersinterpaste kann beispielsweise durch ein Schablonendruck-Verfahren oder ein Sprühverfahren oder ein Dispens-Verfahren entweder auf das Halbleiterelement oder auf den Träger aufgebracht werden. Sofern die Schicht aus einer Silbersinterpaste auf dem Halbleiterelement aufgebracht wird, ist die Schicht aus einer
Silbersinterpaste auf der Seite des Halbleiterelements aufzutragen, die später mit dem Träger verbunden wird.
Sofern die Schicht aus einer Silbersinterpaste auf dem Träger aufgebracht ist, ist die Schicht aus einer Silbersinterpaste direkt oder indirekt auf die Barriereschicht des Trägers aufzutragen. Das Halbleiterelement und der Träger müssen derart zueinander positioniert werden, dass das Halbleiterelement mittels der Schicht aus Silbersinterpaste direkt oder indirekt mit der Barriereschicht des Trägers
verbunden werden kann. Es folgt ein Verbinden des Halbleiterelements mit dem Träger mittels der Schicht aus Silbersinterpaste unter Durchführung einer Wärmebeaufschlagung . Das Verbinden kann auch als Fügen des
Halbleiterelements mit dem Träger bezeichnet werden.
In einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es denkbar, dass die Barriereschicht aus Palladium vor dem Verbinden mit dem Halbleiterelement zumindest abschnittsweise mit einer Silberschicht beschichtet wird. Vorzugsweise wird die zumindest abschnittsweise Beschichtung der Barriereschicht mit einer Silberschicht durch galvanisches Abscheiden durchgeführt.
Die Funktionsfläche des Trägers kann vor dem Schritt a), also vor dem, insbesondere galvanischen, Beschichten der Funktionsfläche des Trägers mit einer Barriereschicht aus Palladium, zumindest abschnittsweise mit einer Nickelschicht beschichtet werden. Eine Nickelschicht wird vor allen Dingen dann auf den Träger, insbesondere auf die Funktionsfläche des Trägers aufgebracht, wenn der Träger aus Kupfer oder einer Kupfer-Legierung besteht.
Im Schritt c), also während des Verbindens des Halbleiterelements mit dem Träger, kann eine Druckbeaufschlagung durchgeführt werden.
Es erfolgt das Bilden einer Palladium-Silber-Diffusionsschicht durch
Druckbeaufschlagung und/oder Wärmebeaufschlagung beim Verbinden des Halbleiterelements mit dem Träger. Mit anderen Worten wird während des Verbindens bzw. Fügens des Halbleiterelements mit dem Träger aufgrund der Druckbeaufschlagung und/oder Wärmebeaufschlagung in dem
Leistungselektronik-Modul eine Palladium-Silber-Diffusionsschicht ausgebildet. Dies erfolgt dadurch, dass das Palladium der Barriereschicht in die Silberschicht bzw. in die Schicht aus einer Silbersinterpaste diffundiert.
Aufgrund einer derartigen Palladium-Silber-Diffusionsschicht wird eine wirkungsvolle Barriere für die Sauerstoff-Permeation bzw. Sauerstoff-Diffusion durch die Silberschicht oder Schicht einer Silbersinterpaste zur
Basismetallisierung des Trägers gebildet. Die Oxidation der Schichten wird dadurch verhindert. Die Silbersinterschicht und folglich das Halbleiterelement bleiben während der gesamten Lebensdauer auf dem Träger haften.
Die Erfindung wird nachfolgend mit weiteren Einzelheiten unter Bezugnahme auf die beigefügten schematischen Zeichnungen anhand von Ausführungsbeispielen näher erläutert.
In diesen zeigen:
Fig. 1 ein erfindungsgemäßes Leistungselektronik-Modul gemäß einer
ersten Ausführungsform; und
Fig. 2 ein erfindungsgemäßes Leistungselektronik-Modul mit ausgebildeter
Palladium-Silber-Diffusionsschicht.
Im Folgenden werden für gleiche und gleichwirkende Teile gleiche Bezugsziffern verwendet.
In Fig. 1 ist der Aufbau eines erfindungsgemäßen Leistungselektronik-Moduls 10 dargestellt.
Das Modul umfasst ein Halbleiterelement 11. Bei diesem Halbleiterelement 11 kann es sich insbesondere um ein Leistungshalbleiterelement handeln. Des Weiteren umfasst das Leistungselektronik-Modul 10 einen Träger 12. Bei dem Träger 12 handelt es sich beispielsweise um einen Leadframe, der aus einem Kupfermaterial gebildet ist. Der Träger 12 weist eine Funktionsfläche 13 auf, die zur indirekten Verbindung mit dem Halbleiterelement 11 dient.
Auf der Funktionsfläche 13 des Trägers 12 ist eine Nickelschicht 14 aufgetragen. Die Schichtdicke dl der Nickelschicht 14 kann beispielsweise 0,05 μιτι - 3,0 μιτι betragen.
Zumindest abschnittsweise ist auf der Nickelschicht 14 eine Barriereschicht 15 aus Palladium ausgebildet. Die Barriereschicht 15 aus Palladium ist mit anderen Worten auf der Funktionsfläche 13 des Trägers 12 indirekt ausgebildet. Die Barriereschicht 15 aus Palladium kann eine Schichtdicke d2 von 0,1 μιτι - 0,5 μιτι aufweisen. Auf der Barriereschicht 15, nämlich auf der von der Funktionsfläche 13 des Trägers 12 abgewandten Seite 16 der Barriereschicht 15 ist zumindest abschnittsweise eine, insbesondere galvanisch aufgetragene, Silberschicht 17 ausgebildet. Die Silberschicht 17 kann eine Schichtdicke d3 von 0,5 μιτι - 2,0 μιτι aufweisen.
Auf der von der Funktionsfläche 13 des Trägers 12 bzw. von der Barriereschicht 15 abgewandten Seite 18 der Silberschicht 17 ist zumindest abschnittsweise eine Schicht 19 aus einer Silbersinterpaste ausgebildet. Die Schicht 19 aus einer Silbersinterpaste dient zum Verbinden des Halbleiterelements 11 mit dem Träger 12.
In Fig. 1 wird der Zustand dargestellt, bei dem das Halbleiterelement 11 bereits mit dem Träger 12 zusammengefügt ist. Die Schicht 19 aus einer
Silbersinterpaste kann vor dem Zusammenfügen entweder auf der Seite 18 der Silberschicht 17 aufgetragen werden, so dass das Halbleiterelement 11 mit der zum Träger 12 weisenden Seite 20 auf die Schicht 19 aus Silbersinterpaste angeheftet wird.
Alternativ kann es vorgesehen sein, dass die Schicht 19 aus einer
Silbersinterpaste zunächst auf der Seite 20 des Halbleiterelements 11 aufgetragen wird. Anschließend folgt das Zusammenfügen des mit einer Silbersinterpaste versehenen Halbleiterelements 11 indirekt mit dem Träger 12.
Wie der Fig. 1 entnommen werden kann, ist die Schicht 19 aus einer
Silbersinterpaste indirekt mit der von der Funktionsfläche 13 des Trägers 12 abgewandten Seite 16 der Barriereschicht 15 verbunden.
Zum Verbinden des Halbleiterelements 11 mit dem Träger 12 mittels der Schicht 19 aus Silbersinterpaste wird ein Sinter-Prozess durchgeführt. Dies geht mit einer Druckbeaufschlagung und/oder einer Wärmebeaufschlagung einher. Das heißt, während auf das Halbleiterelement 11 und auf den Träger 12 bzw. auf die zwischen dem Trägermaterial 12 und dem Halbleiterelement 11 befindlichen Schichten 14, 15, 17 und 19 zumindest leichter Druck zum Anhaften des
Halbleiterelements 11 auf den darunter liegenden Schichten aufgebracht wird, erfolgt zeitgleich eine Wärmebeaufschlagung.
Wie in Fig. 2 dargestellt ist, diffundiert das Palladium der Barriereschicht 15 in das Silber der Silberschicht 17, so dass eine Palladium-Silber-Diffusionsschicht 21 gebildet wird. Diese Palladium-Silber-Diffusionsschicht 21 bildet eine Barriere für die Sauerstoff-Permeation bzw. Sauerstoff-Diffusion durch die
Silbersinterpastenschicht 19 und Silberschicht 17 zum Metall des Trägers 12. Eine Oxidation der Träger-Metallisierung wird somit verhindert. Die Silberschicht 17
bzw. die Schicht 19 aus einer Silbersinterpaste löst sich folglich auch nicht bei höheren Temperaturen, denen das Leistungselektronik-Modul 10 ausgesetzt ist, vom Träger 12 bzw. der Nickelschicht 14 ab.
Die Schichtdicke d4 der Palladium-Silber-Diffusionsschicht 21 kann 5 nm - 300 nm, insbesondere 10 nm - 200 nm, betragen.
Tests haben beispielsweise ergeben, dass die Silberschicht 17 bzw. die Schicht aus Silbersinterpaste 19 auch nach einer Temperaturbeaufschlagung von 245°C über 690 Stunden hinweg nicht von der Barriereschicht 15 abgelöst wird.
An dieser Stelle sei darauf hingewiesen, dass alle oben im Zusammenhang mit den Ausführungsformen gemäß Fig. 1 und 2 beschriebenen Elemente und Bauteile für sich alleine gesehen oder in jeder Kombination, insbesondere die in den Zeichnungen dargestellten Details, als erfindungswesentlich beansprucht werden.
Bezugszeichenliste
10 Leistungselektronik-Modul
11 Halbleiterelement
12 Träger
13 Funktionsoberfläche
14 Nickelschicht
15 Barriereschicht
16 Seite Barriereschicht
17 Silberschicht
18 Seite Silberschicht
19 Schicht aus einer Silbersinterpaste
20 Seite Halbleiterelement
21 Palladium-Silber-Diffusionsschicht
dl Schichtdicke Nickelschicht
d2 Schichtdicke Barriereschicht
d3 Schichtdicke Silber
d4 Schichtdicke Palladium-Silber-Diffusionsschicht
Claims
Ansprüche
Leistungselektronik-Modul (10), umfassend mindestens ein
Halbleiterelement (11), insbesondere ein Leistungshalbleiterelement, und einen Träger (12) mit wenigstens einer Funktionsfläche (13) zur indirekten Verbindung mit dem Halbleiterelement (11),
d a d u rc h g e ke n n ze i c h n et, dass
auf der Funktionsfläche (13) des Trägers (12) direkt oder indirekt zumindest abschnittsweise eine Barriereschicht (15) aus Palladium ausgebildet ist und das Halbleiterelement (11) mittels einer Schicht (19) aus einer Silbersinterpaste direkt oder indirekt mit der von der
Funktionsfläche (13) des Trägers (12) abgewandten Seite (16) der Barriereschicht (15) verbunden ist.
Leistungselektronik-Modul (10) nach Anspruch 1,
d a d u rc h g e ke n n ze i c h n et, dass
die Barriereschicht (15) eine Schichtdicke
(d2) von 0,1 μιτι - 1,0 μιτι, insbesondere von 0,
3 μιτι - 0,7 pm, insbesondere von 0,
4 pm - 0,6 pm, aufweist.
Leistungselektronik-Modul (10) nach Anspruch 1 oder 2,
d a d u rc h g e ke n n ze i c h n et, dass
zwischen der Barriereschicht (15) und der Schicht (19) aus einer
Silbersinterpaste zumindest abschnittsweise eine, insbesondere galvanisch aufgetragene, Silberschicht (17) ausgebildet ist.
Leistungselektronik-Modul (10) nach Anspruch 3,
d a d u rc h g e ke n n ze i c h n et, dass
die Silberschicht (17) eine Schichtdicke (d3) von 0,1 pm - 5,0 pm, insbesondere von 0,
5 pm - 2,0 pm, aufweist.
Leistungselektronik-Modul (10) nach einem der vorangegangenen
Ansprüche,
d a d u rc h g e ke n n ze i c h n et, dass
zwischen der Funktionsfläche (13) des Trägers (12) und der
Barriereschicht (15) zumindest abschnittsweise eine Nickelschicht (14) ausgebildet ist.
6. Leistungselektronik-Modul (10) nach Anspruch 5,
d a d u rc h g e ke n n ze i c h n et, dass
die Nickelschicht (14) eine Schichtdicke (dl) von 0,025 μιτι - 3,0 μιτι, insbesondere von 0,1 μιτι - 2,0 μιτι, aufweist.
7. Leistungselektronik-Modul (10) nach einem der vorangegangenen
Ansprüche,
d a d u rc h g e ke n n ze i c h n et, dass
der Träger (12) aus Kupfer und/oder einer Kupfer-Legierung und/oder Nickel gebildet ist.
8. Leistungselektronik-Modul (10) nach einem der vorangegangenen
Ansprüche,
g e ke n n ze i c h n et d u rch
eine Palladium-Silber-Diffusionsschicht (21), die durch
Druckbeaufschlagung und/oder Wärmebeaufschlagung beim Verbinden des Halbleiterelements (11) mit dem Träger (12) gebildet ist.
9. Leistungselektronik-Modul (10) nach Anspruch 8,
d a d u rch g e ke n n ze i c h n et, dass
die Palladium-Silber-Diffusionsschicht (21) eine Schichtdicke (d4) von 5 nm - 300 nm, insbesondere von 10 nm - 200 nm, aufweist.
10. Verfahren zur Herstellung eines Leistungselektronik-Moduls, insbesondere eines Leistungselektronik-Moduls (10) nach einem der Ansprüche 1 bis 9, umfassend mindestens ein Halbleiterelement (11), insbesondere ein Leistungshalbleiterelement, und einen Träger (12) mit wenigstens einer Funktionsfläche (13) zur indirekten Verbindung mit dem Halbleiterelement (11),
g e ke n n ze i c h n et d u rch
die Schritte:
a) zumindest abschnittsweises direktes oder indirektes, insbesondere galvanisches, Beschichten der Funktionsfläche (13) des Trägers (12) mit einer Barriereschicht (15) aus Palladium;
b) Aufbringen einer Schicht aus einer Silbersinterpaste (19) auf eine Seite (20) des Halbleiterelements (11) oder direkt auf die Barriereschicht (15) des Trägers oder indirekt auf die Barriereschicht (15) des Trägers (12);
c) Verbinden des Halbleiterelements (11) mit dem Träger (12) mittels der Schicht (19) aus Silbersinterpaste durch Wärmebeaufschlagung.
11. Verfahren nach Anspruch 10,
d a d u rc h g e ke n n ze i c h n et, dass
die Barriereschicht (15) vor dem Verbinden mit dem Halbleiterelement (11) zumindest abschnittsweise mit einer Silberschicht (17) beschichtet wird.
12. Verfahren nach Anspruch 10 oder 11,
d a d u rc h g e ke n n ze i c h n et, dass
die Funktionsfläche (13) des Trägers (12) vor dem Schritt a) zumindest abschnittsweise mit einer Nickelschicht (14) beschichtet wird.
13. Verfahren nach einem der Ansprüche 10 bis 12,
d a d u rc h g e ke n n ze i c h n et, dass
im Schritt c) eine Druckbeaufschlagung durchgeführt wird.
14. Verfahren nach einem der Ansprüche 10 bis 13, insbesondere nach
Anspruch 13,
g e ke n n ze i c h n et d u rc h
Bilden einer Palladium-Silber-Diffusionsschicht (21) durch
Druckbeaufschlagung und/oder Wärmebeaufschlagung beim Verbinden des Halbleiterelements (11) mit dem Träger (12).
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP16706349.4A EP3262679A1 (de) | 2015-02-26 | 2016-02-24 | Leistungselektronik-modul mit einem träger mit palladium-sauerstoffdiffusionsbarrierenschicht und einem durch sintern damit verbundenen halbleiterelement und verfahren zu dessen herstellung |
CN201680012627.6A CN107431056A (zh) | 2015-02-26 | 2016-02-24 | 具有钯‑氧扩散阻挡层的载体和通过烧结与该载体连接的半导体元件的功率电子模块及其制造方法 |
US15/554,004 US20180040580A1 (en) | 2015-02-26 | 2016-02-24 | Power electronics module with a support with a palladium/oxygen diffusion barrier layer and a semiconductor element connected thereto by means of sintering, and method for producing same |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102015102759.3A DE102015102759A1 (de) | 2015-02-26 | 2015-02-26 | Leistungselektronik-Modul und Verfahren zur Herstellung eines Leistungselektronik-Moduls |
DE102015102759.3 | 2015-02-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2016135184A1 true WO2016135184A1 (de) | 2016-09-01 |
Family
ID=55436095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/EP2016/053846 WO2016135184A1 (de) | 2015-02-26 | 2016-02-24 | Leistungselektronik-modul mit einem träger mit palladium-sauerstoffdiffusionsbarrierenschicht und einem durch sintern damit verbundenen halbleiterelement und verfahren zu dessen herstellung |
Country Status (6)
Country | Link |
---|---|
US (1) | US20180040580A1 (de) |
EP (1) | EP3262679A1 (de) |
CN (1) | CN107431056A (de) |
DE (1) | DE102015102759A1 (de) |
TW (1) | TWI609469B (de) |
WO (1) | WO2016135184A1 (de) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3312713A1 (de) * | 1983-04-08 | 1984-10-11 | The Furukawa Electric Co., Ltd., Tokio/Tokyo | Silberbeschichtete elektrische materialien und verfahren zu ihrer herstellung |
US20080079021A1 (en) * | 2006-09-29 | 2008-04-03 | Reinhold Bayerer | Arrangement for cooling a power semiconductor module |
DE102009028360B3 (de) * | 2009-08-07 | 2010-12-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung |
DE102010030317A1 (de) * | 2010-06-21 | 2011-12-22 | Infineon Technologies Ag | Schaltungsanordnung mit Shuntwiderstand |
WO2014049059A2 (de) * | 2012-09-27 | 2014-04-03 | Osram Opto Semiconductors Gmbh | Bauteilanordnung und verfahren zum herstellen von elektrischen bauteilen |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09232493A (ja) * | 1995-12-20 | 1997-09-05 | Seiichi Serizawa | リードフレーム |
KR100371567B1 (ko) * | 2000-12-08 | 2003-02-07 | 삼성테크윈 주식회사 | Ag 선도금을 이용한 반도체 패키지용 리드프레임 |
JP2006269903A (ja) * | 2005-03-25 | 2006-10-05 | Shinko Electric Ind Co Ltd | 半導体装置用リードフレーム |
US7525187B2 (en) * | 2006-10-13 | 2009-04-28 | Infineon Technologies Ag | Apparatus and method for connecting components |
US7682875B2 (en) * | 2008-05-28 | 2010-03-23 | Infineon Technologies Ag | Method for fabricating a module including a sintered joint |
DE102009040078A1 (de) * | 2009-09-04 | 2011-03-10 | W.C. Heraeus Gmbh | Metallpaste mit CO-Vorläufern |
JP2012174927A (ja) * | 2011-02-22 | 2012-09-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US9490193B2 (en) * | 2011-12-01 | 2016-11-08 | Infineon Technologies Ag | Electronic device with multi-layer contact |
US8716864B2 (en) * | 2012-06-07 | 2014-05-06 | Ixys Corporation | Solderless die attach to a direct bonded aluminum substrate |
DE102013204883A1 (de) * | 2013-03-20 | 2014-09-25 | Robert Bosch Gmbh | Verfahren zur Kontaktierung eines elektrischen und/oder elektronischen Bauelements und korrespondierendes Elektronikmodul |
JP6262968B2 (ja) * | 2013-09-09 | 2018-01-17 | Dowaメタルテック株式会社 | 電子部品搭載基板およびその製造方法 |
-
2015
- 2015-02-26 DE DE102015102759.3A patent/DE102015102759A1/de not_active Ceased
-
2016
- 2016-02-24 EP EP16706349.4A patent/EP3262679A1/de not_active Withdrawn
- 2016-02-24 WO PCT/EP2016/053846 patent/WO2016135184A1/de active Application Filing
- 2016-02-24 CN CN201680012627.6A patent/CN107431056A/zh active Pending
- 2016-02-24 US US15/554,004 patent/US20180040580A1/en not_active Abandoned
- 2016-02-25 TW TW105105695A patent/TWI609469B/zh not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3312713A1 (de) * | 1983-04-08 | 1984-10-11 | The Furukawa Electric Co., Ltd., Tokio/Tokyo | Silberbeschichtete elektrische materialien und verfahren zu ihrer herstellung |
US20080079021A1 (en) * | 2006-09-29 | 2008-04-03 | Reinhold Bayerer | Arrangement for cooling a power semiconductor module |
DE102009028360B3 (de) * | 2009-08-07 | 2010-12-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Schaltungsträgeranordnung und eines Leistungselektronikmoduls mit einer Verankerungsstruktur zur Herstellung einer temperaturwechselstabilen Lötverbindung |
DE102010030317A1 (de) * | 2010-06-21 | 2011-12-22 | Infineon Technologies Ag | Schaltungsanordnung mit Shuntwiderstand |
WO2014049059A2 (de) * | 2012-09-27 | 2014-04-03 | Osram Opto Semiconductors Gmbh | Bauteilanordnung und verfahren zum herstellen von elektrischen bauteilen |
Non-Patent Citations (1)
Title |
---|
MEI Y ET AL: "Migration of Sintered Nanosilver Die-Attach Material on Alumina Substrate Between 250 °C and 400 °C in Dry Air", IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, IEEE SERVICE CENTER, PISCATAWAY, NJ, US, vol. 11, no. 2, 9 August 2010 (2010-08-09), pages 316 - 322, XP011367593, ISSN: 1530-4388, DOI: 10.1109/TDMR.2010.2064775 * |
Also Published As
Publication number | Publication date |
---|---|
TWI609469B (zh) | 2017-12-21 |
TW201644023A (zh) | 2016-12-16 |
EP3262679A1 (de) | 2018-01-03 |
DE102015102759A1 (de) | 2016-09-01 |
US20180040580A1 (en) | 2018-02-08 |
CN107431056A (zh) | 2017-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102004019567B3 (de) | Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat | |
DE102013216633B4 (de) | Vorgesinterte Halbleiterchip-Struktur und Verfahren zum Herstellen | |
DE102004056702B3 (de) | Verfahren zur Befestigung von elektronischen Bauelementen auf einem Substrat | |
EP2761056B1 (de) | Schichtverbund aus einer trägerfolie und einer schichtanordnung umfassend eine sinterbare schicht aus mindestens einem metallpulver und eine lotschicht | |
DE102009022660B3 (de) | Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung | |
DE102015104518B3 (de) | Verfahren zur Herstellung einer Schaltungsträgeranordnung mit einem Träger, der eine durch ein Aluminium-Siliziumkarbid-Metallmatrixkompositmaterial gebildete Oberfläche aufweist | |
EP2390904A2 (de) | Verfahren zur Niedertemperatur Drucksinterverbindung zweier Verbindungspartner und hiermit hergestellte Anordnung | |
EP3026702B1 (de) | Verfahren zum herstellen eines halbleiterelements mit substratadapter und halbleiterelement mit substratadapter | |
DE102009018541A1 (de) | Kontaktierungsmittel und Verfahren zur Kontaktierung elektrischer Bauteile | |
DE102012207652A1 (de) | Zweistufiges Verfahren zum Fügen eines Halbleiters auf ein Substrat mit Verbindungsmaterial auf Silberbasis | |
DE102012213548A1 (de) | Bondpad zum Thermokompressionsbonden, Verfahren zum Herstellen eines Bondpads und Bauelement | |
DE102014104272A1 (de) | Träger und Clip jeweils für ein Halbleiterelement, Verfahren zur Herstellung, Verwendung und Sinterpaste | |
EP2761650A2 (de) | Schichtverbund zum verbinden von elektronischen bauteilen umfassend eine ausgleichsschicht, anbindungsschichten und verbindungsschichten | |
DE102008041873A1 (de) | LTCC-Substratstruktur und Verfahren zur Herstellung derselben | |
DE102014206606A1 (de) | Verfahren zum Montieren eines elektrischen Bauelements auf einem Substrat | |
EP2498283B1 (de) | Verfahren zur Herstellung eines Leistungshalbleitersubstrates | |
WO2016135184A1 (de) | Leistungselektronik-modul mit einem träger mit palladium-sauerstoffdiffusionsbarrierenschicht und einem durch sintern damit verbundenen halbleiterelement und verfahren zu dessen herstellung | |
DE102012111245A1 (de) | Verfahren zur Herstellung eines Anschlussbereichs eines optoelektronischen Halbleiterchips | |
DE102007022338B4 (de) | Herstellungsverfahren für ein Leistungshalbleiterbauelement mit Metallkontaktschicht | |
EP2508048A1 (de) | Metallisch kontaktiertes substrat sowie verfahren zu dessen herstellung | |
WO2013045367A2 (de) | Elektronische baugruppe mit hochtemperaturstabilem substratgrundwerkstoff | |
DE102019124953B4 (de) | Verfahren zum Herstellen einer kohäsiven Verbindung zwischen einem Halbleiter und einem Metallformkörper | |
EP3720639B1 (de) | Verfahren zum herstellen einer baueinheit sowie verfahren zum verbinden eines bauteils mit einer solchen baueinheit | |
DE102006031844B4 (de) | Verfahren zur Befestigung von elektronischen Bauelementen auf einem Träger durch Drucksinterung und somit hergestellte Schaltungsanordnung | |
DE102011018544A1 (de) | Verfahren zum Fügen zweier Fügeflächen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 16706349 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 15554004 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
REEP | Request for entry into the european phase |
Ref document number: 2016706349 Country of ref document: EP |